KR20100028504A - Ｄｌｌ 회로 및 그 제어 방법 - Google Patents
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Abstract
DLL (Delay Locked Loop) 회로는 제 1 가변 지연 회로, 한 쌍의 제 2 가변 지연 회로들 및 제 1 합성 회로를 포함한다. 제 1 가변 지연 회로는 제 1 및 제 2 클록 천이들 각각으로부터 상이한 지연된 시간 값들의 신호들을 출력한다. 한 쌍의 제 2 가변 지연 회로들은 제 1 가변 지연 회로로부터 신호들을 수신하며, 제 1 합성 회로는 한 쌍의 제 2 가변 지연 회로들의 출력 신호들을 합성하여 결과의 합성된 신호를 출력한다. 한 쌍의 제 2 가변 지연 회로들 각각은 제 1 가변 지연 회로로부터의 신호들로부터 원-샷 펄스들을 생성하는 한 쌍의 원-샷 펄스 생성 회로들, 한 쌍의 래치 회로들, 및 제 2 합성 회로를 포함한다. 제 2 합성 회로는 래치 회로들의 셋 출력들을 수신하여 미리 설정된 합성 비율로 합성된 신호를 출력한다.
DLL 회로, 가변 지연 회로, 합성 회로, 원-샷 펄스 생성 회로
Description
본원은 2008년 9월 4일자로 출원된 일본특허출원 제2008-227324호의 우선권에 기초하여 그 우선권의 이익을 주장하며, 본원의 개시물은 여기에 참조에 의해 완전히 포함된다.
본 발명은 DLL (Delay Locked Loop) 회로 및 그 DLL 회로를 포함하는 반도체 디바이스에 관한 것이다. 더 상세하게는, 본 발명은 고속 클록킹 동작을 수행할 수 있는 DLL 회로 및 그 DLL 회로를 포함하는 반도체 디바이스에 관한 것이다.
DLL (Delay Locked Loop) 회로는 지연 시간이 가변적으로 제어될 수 있는 지연 회로, 지연 회로의 출력과 지연 회로로 공급된 입력 신호를 비교하는 위상 검출기, 및 위상 검출기에 의한 위상 비교의 결과에 기초하여 카운트 업 또는 카운트 다운하는 카운터를 포함한다. 지연 회로에 의한 지연 시간은 카운트 값에 기초하여 또는 카운터에 의한 디코딩의 결과에 기초하여 지연 회로의 출력을 지연 회로로의 입력 신호와 동기화시키기 위해 조정된다. 이러한 DLL 회로로서, 가변 지연 회로 및 합성 회로 (보간 회로 및 보간기라고도 불림) 를 포함하는 구성이 공지되어 있다. 가변 지연 회로는 거친 지연 조정 (coarse delay adjustment) 을 행하고 보간 회로는 미세 지연 조정 (fine delay adjustment) 을 행한다. 상세하게는, 가변 지연 회로는 지연 시간을 더 거친 지연 분해능 (지연 시간 단위) 으로 설정하고, 합성 회로는 가변 지연 회로에 의해 생성된 상이한 지연 시간 값들을 가진 2 개의 신호들 사이의 위상차 (지연) 를 미리 설정된 합성 비율에 따라 합성하여 가변 지연 회로의 지연 시간 단위보다 분해능에 있어서 더 높은 지연 신호를 생성한다. 합성 회로 (보간기) 는 2 개의 신호들의 지연들의 내분 (internal division) 을 수행하여 중간 지연의 신호를 출력하며, 프리차지 회로 (precharging circuit) 및 제 1 및 제 2 방전 소자들을 포함한다. 프리차지 회로는 미리 설정된 노드를 사전에 소정의 전압으로 프리차지한다. 제 1 및 제 2 방전 소자들은 제 1 및 제 2 입력 신호들의 HIGH 주기 동안 턴 온 (즉, 통전) 되어 프리차지된 노드를 내분비 X : (1-X) (여기서, 0 ≤ X ≤ 1) 와 관련된 전류 값들 XI 및 (1-X)I 로 방전한다. 가변 지연 회로로부터의 상이한 지연 시간 값들의 2 개의 신호들 (Even 및 Odd) 을 합성하는 합성 회로 (보간기) 의 상세한 구성은 물론, DLL 회로의 상세한 구성에 관해서는, 예를 들어 특허 문헌 1 을 참조한다.
최근, 반도체 회로들의 동작 주파수들이 상당히 증가하고 있다. 따라서, 고속 클록의 지연을 제어하는 DLL 회로에서는, 예를 들어 듀티 오프셋 (duty offset) 이 상당한 문제가 되고 있다. 특허 문헌 2 는 신호의 상승 및 하강에 대한 지연들을 개별적으로 제어할 수 있고 또한 클록 듀티 오프셋 또는 데이터 신호의 상승/하강 지연차를 보상할 수 있는 디지털 DLL 회로를 개시하고 있다. 개시된 DLL 회로의 회로 구성은 가변 지연 회로 (D0_R 가변 지연 회로) 가 제어 회 로에 의해 제공된 상승 지연 제어 값에 대응하는 지연으로 입력 신호 (데이터) 를 지연시키게 한다. 가변 지연 회로의 지연된 출력으로부터 원-샷 (one-shot) 펄스가 생성되어 SR 플립-플롭의 셋 단자 (set terminal) 로 공급된다. 가변 지연 회로 (D0_F 가변 지연 회로) 는 제어 회로에 의해 공급된 하강 지연 제어 값에 대응하는 지연으로 입력 신호 (데이터) 를 지연시킨다. 가변 지연 회로의 지연된 출력으로부터 원-샷 펄스가 생성되어 SR 플립-플롭의 리셋 단자 (reset terminal) 로 공급된다. 지연된 출력은 SR 플립-플롭의 출력으로부터 도출된다.
특허 문헌 3 은 지연 시간 및 듀티비가 선택가능해질 수도 있는 클록을 지터 열화를 야기하지 않고 생성하는 반도체 집적 회로 디바이스의 구성을 개시한다. 이 구성의 경우, DLL 회로로부터의 2 개의 클록들이 생성된 클록의 상승 에지 및 하강 에지를 결정하는데 이용된다. DLL 회로로부터의 2 개의 클록들의 지연 시간은 선택가능해진다. 선택된 2 개의 클록들은 2 개의 입력들을 수신하는 D 플립-플롭들을 포함하는 클록 합성 회로의 2 개의 입력들로 공급된다. 출력 클록의 상승 에지 및 하강 에지의 타이밍은 위상 주파수 비교기의 기능에 기초하여 2 개의 입력 클록들의 상승 에지들에 의해 결정된다. 따라서, 2 개의 입력 클록들의 위상 (지연 시간) 을 임의로 선택함으로써, 원하는 듀티비 및 원하는 지연 시간 값을 갖는 출력 클록이 도출된다.
[특허 문헌 1] 현재 미국특허 제6,674,314호인 미국 공개특허공보 제2003-052718호에 대응하는 일본 공개특허공보 제2003-91331호 (도 1 및 도 3)
[특허 문헌 2] 미국 공개특허공보 제2007-194824호에 대응하는 일본 공개특허공보 제2007-228044호 (도 4)
[특허 문헌 3] 일본 공개특허공보 제2008-136031호 (도 2)
특허 문헌 1 내지 특허 문헌 3 의 전체 개시물들은 여기에 참조에 의해 포함된다.
DRAM (Dynamic Random Access Memory) 에 사용되는 DLL 회로는 외부적으로 공급된 클록 (CK) 에 응답하여 동작한다. 클록 속도의 증가로, 클록의 듀티비, 즉 사이클 주기에 대한 HIGH 클록 펄스 폭의 비가 디바이스 동작에 대해 점차 중요 또는 중대해지고 있다.
예를 들어, 가변 지연 회로로부터 출력된 상이한 지연 시간 값들의 2 개의 지연 신호들을 미리 설정된 합성 비율로 합성하는 합성 회로 (보간기) 를 갖는 DLL 회로에서, HIGH 클록 펄스 폭이 짧고, 지연 신호가 소정의 지연을 가지고 도래하여 출력 타이밍에 근접한다는 것을 가정해보자. 이러한 경우에, 아직 합성 회로 (보간기) 의 프리차지된 노드가 완전히 LOW 가 아닐 때 그 프리차지된 노드에서 다음의 프리차지가 개시된다. 그 결과, 합성 회로 (보간기) 는 정확하게 동작하지 않을 수도 있다 (도 10 의 (A) 참조). 한편, 클록의 HIGH 펄스 주기가 길고 지연 신호가 소정의 지연을 가지고 도래하여 HIGH 펄스 주기가 다음 사이클까지 연장되는 경우, 다음 사이클의 초기에 노드가 프리차지될 수도 있다. 이러한 경우에, 합성 회로 (보간기) 는 정확하게 동작하지 않을 수도 있다 (도 11 의 (A) 참조). 이것은 본 발명의 일 실시형태와 관련하여 상세하게 후술될 것이다.
상기 문제를 해결하기 위해, 본원에 개시된 본 발명은 다음과 같이 실질적으로 요약될 수도 있다 :
본 발명에 의하면, 가변 지연 회로로부터 출력되고 각각의 상이한 지연 시간 값들을 갖는 제 1 지연 신호 및 제 2 지연 신호를 소정의 비율에 따라 합성하는 합성 회로 (보간기) 에 대한 입력단에, 지연 신호들의 소정의 천이에 응답하여 원-샷 펄스들을 생성하는 한 쌍의 회로들 및 합성 회로 (보간기) 의 출력들에 기초하여 리셋되는 한 쌍의 래치 회로들을 포함하는 DLL 회로가 제공된다. 한 쌍의 래치 회로들의 셋 (set) 시간의 출력 신호들은 합성 회로 (보간기) 로 공급된다.
본 발명의 일 실시형태에 의하면, 제 1 가변 지연 회로, 한 쌍의 제 2 가변 지연 회로들 및 제 1 합성 회로를 포함하는 DLL 회로가 제공된다. 제 1 가변 지연 회로는 외부 신호를 수신하고 그 외부 신호의 지연 시간을 소정의 지연 시간 단위로 가변적으로 설정한다. 그 후, 제 1 가변 지연 회로는 외부 신호의 제 1 천이와 관련하여, 상이한 지연 시간 값들을 가진 제 1 세트의 제 1 및 제 2 지연 신호들을 출력하고, 외부 신호의 제 2 천이와 관련하여, 상이한 지연 시간 값들을 가진 제 2 세트의 제 1 및 제 2 지연 신호들을 출력한다. 한 쌍의 제 2 가변 지연 회로들은 제 1 세트의 제 1 및 제 2 지연 신호들과 관련하여 그리고 제 2 세트의 제 1 및 제 2 지연 신호들과 관련하여 제공된다. 한 쌍의 제 2 가변 지연 회로들은 관련된 세트들의 제 1 및 제 2 지연 신호들을 수신하여 제 1 가변 지연 회로의 지연 시간 단위보다 더 미세한 분해능으로 지연 시간이 설정된 지연 신호들을 출력한다. 제 1 합성 회로는 한 쌍의 제 2 가변 지연 회로들로부터 출력된 지연 신호들에 기초하여 출력 신호를 합성한다. 한 쌍의 제 2 가변 지연 회로들 각각은 제 1 및 제 2 지연 신호들의 천이들에 응답하여 원-샷 펄스를 각각 생성하는 제 1 및 제 2 원-샷 펄스 생성 회로들, 원-샷 펄스들에 응답하여 셋되는 제 1 및 제 2 셋-리셋 래치 회로들, 및 제 2 합성 회로를 포함한다. 제 2 합성 회로는 제 1 및 제 2 래치 회로들의 출력들을 제 1 및 제 2 입력들로서 각각 수신하고 제 1 및 제 2 입력들이 소정의 비율로 합성된 신호를 출력한다. 제 1 및 제 2 래치 회로들은 제 2 합성 회로의 출력에 기초하여 리셋된다.
본 발명의 다양한 실시형태들의 이점들 중 일부의 이점이 다음과 같이 요약된다.
본 발명에 의하면, 클록 펄스 폭이 좁은 경우와 클록 펄스 폭이 넓은 경우 모두에서 합성 회로들의 오동작이 회피될 수도 있으며, 따라서 동작 주파수의 증가를 허용 및 수용한다.
본 발명의 또 다른 특징들 및 이점들은 첨부 도면들과 관련된 다음의 상세한 설명으로부터 당업자에게 쉽게 명백해질 것이며, 여기서 본 발명의 단지 예시적인 실시형태들만이 단순히 본 발명을 실시하는 계획된 최선의 형태의 예시로서 도시 및 설명된다. 인식되는 것처럼, 본 발명은 다른 및 상이한 실시형태들이 될 수 있으며, 그 몇몇 상세들은 모두가 본 발명의 사상 및 범위로부터 벗어남 없이 다양한 명백한 관점에서 변형될 수 있다. 따라서, 도면 및 설명은 제한이 아닌 사 실상 예시인 것으로 간주될 것이다.
본 발명의 일 실시형태에 의하면, 가변 지연 회로 및 가변 지연 회로로부터 출력된 각각의 상이한 지연 시간 값들의 2 개의 지연 신호들을 미리 설정된 합성 비율로 합성하는 합성 회로 (보간기) 에 더하여, 합성 회로 (보간기) 로 공급된 2 개의 지연 신호들의 소정의 천이들에 응답하여 각각의 원-샷 펄스들을 생성하는 회로들, 및 각각의 원-샷 펄스들에 응답하여 셋되고 보간기로부터의 출력에 기초하여 리셋되는 래치 회로들을 포함하는 DLL 회로가 제공된다. 래치 회로들의 셋 시간의 출력 신호들은 합성 회로들 (보간기) 로 공급된다.
가변 지연 회로 및 합성 회로 (보간기) 양자는 시간 조정 기능들을 갖추고 있다. 합성 회로 (보간기) 는 미세 지연 조정을 행하는 반면, 가변 지연 회로는 합성 회로 (보간기) 보다 덜 미세한 분해능으로 거친 지연 조정을 행한다.
더 상세하게는, 본 발명의 일 실시형태에 의하면, DLL 은 도 2 에 도시한 것처럼, 제 1 가변 지연 회로 (20), 제 2 가변 지연 회로 (보간기) (10R), 제 2 가변 지연 회로 (보간기) (10F), 및 제 1 합성 회로 (30) 를 포함한다. 제 1 가변 지연 회로는 외부 신호 (CK) 를 수신하고, 외부 신호의 지연 시간을 소정의 지연 시간 단위로 가변적으로 설정하며, 외부 신호의 제 1 천이 (Rise) 로부터 상이한 지연 시간 값들을 가진 제 1 및 제 2 지연 신호들 OUTRE, OUTRO 를 생성한다. 제 1 가변 지연 회로는 또한 외부 신호의 제 2 천이 (Fall) 로부터 상이한 지연 시간 값들을 가진 제 1 및 제 2 지연 신호들 OUTFE, OUTFO 를 생성한다.
제 2 가변 지연 회로 (보간기) (10R) 는 외부 신호 (CK) 의 제 1 천이 (Rise) 와 관련된 2 개의 신호들 OUTRE, OUTRO 를 수신하고 2 개의 신호들 OUTRE, OUTRO 의 지연차들 (위상차들) 을 소정의 비율로 합성하여 지연 합성된 신호 NR 을 출력한다.
제 2 가변 지연 회로 (보간기) (10F) 는 외부 신호 (CK) 의 제 2 천이 (Fall) 와 관련된 2 개의 신호들 OUTFE, OUTFO 를 수신하고 2 개의 신호들 OUTFE, OUTFO 의 지연차들 (위상차들) 을 소정의 비율로 합성하여 지연 합성된 신호 NF 를 출력한다. 제 1 합성 회로 (30) 는 제 2 가변 지연 회로들 (10R, 10F) 의 출력 신호들 NR, NF 를 합성한다.
제 1 가변 지연 회로 (지연 라인 : Delay Line) 는 거친 지연 조정 (거친 분해능으로 시간 지연의 조정) 을 행하는 한편, 제 2 가변 지연 회로들 (보간기들) 은 미세 지연 조정 (제 1 가변 지연 회로보다 더 미세한 분해능으로 시간 지연의 조정) 을 행한다.
본 발명의 일 실시형태에 의하면, 제 2 가변 지연 회로 (10R) 는 도 3 에 도시한 것처럼 제 1 및 제 2 원-샷 펄스 생성 회로들 (121E, 121O) 을 포함하는 원-샷 펄스 생성 회로 (120R), 제 1 및 제 2 래치 회로들 (130E, 130O) 을 포함하는 래치 회로 (130R) 및 제 2 합성 회로 (100R) 를 포함한다. 제 1 및 제 2 원-샷 펄스 생성 회로들 (121E, 121O) 은 외부 신호의 제 1 천이 (Rise) 와 관련하여 제 1 가변 지연 회로 (20) 에 의해 생성된 2 개의 지연 신호들 OUTRE_B, OUTRO_B 의 소정의 천이 에지들에 응답하여 원-샷 펄스들을 각각 생성한다. 셋 단자 S 및 리셋 단자 R 을 각각 포함하는 제 1 및 제 2 래치 회로들 (130E, 130O) 은 제 1 및 제 2 원-샷 펄스 생성 회로들 (121E, 121O) 로부터 각각 생성되고 셋 단자들 (S) 로 공급되는 원-샷 펄스들 CLKE, CLKO 에 의해 각각 셋된다. 제 2 합성 회로 (100R) 는 제 1 및 제 2 래치 회로들 (130E, 130O) 의 셋 시간의 출력들의 천이 에지들을 수신하고 그 천이 에지들 사이의 지연차 (위상차) 를 바이어스 전압들 BIASRE, BIASRO 에 의해 설정되는 소정의 비율로 합성한다. 제 2 합성 회로 (100R) 의 출력 신호 NR 은 제 1 및 제 2 래치 회로들 (130E, 130O) 에 대한 리셋 신호로서 공통으로 사용된다.
도 3 에서, OUTRE_B 및 OUTR0_B 는 각각 도 2 의 OUTRE 및 OUTRO 로부터 반전된 값들을 나타낸다. 2 개의 지연 신호들 OUTRE_B 및 OUTRO_B 는 외부 클록 (CK) 의 LOW 로부터 HIGH 로의 천이 (Rise) 와 관련하여 제 1 가변 지연 회로 (20) 로부터 HIGH 로부터 LOW 로의 천이를 출력한다.
제 2 가변 지연 회로 (10F) 는 제 2 가변 지연 회로 (10R) 와 유사하게 구성된다. 따라서, 제 2 가변 지연 회로 (10F) 는 제 1 및 제 2 원-샷 펄스 생성 회로들 (125E, 125O) 을 포함하는 원-샷 펄스 생성 회로 (120F), 제 1 및 제 2 래치 회로들 (131E, 131O) 을 포함하는 래치 회로 (130F), 및 제 2 합성 회로 (100F) 를 포함한다. 제 1 및 제 2 원-샷 펄스 생성 회로들 (125E, 125O) 은 외부 신호 (CK) 의 제 2 천이 (Fall) 와 관련하여 제 1 가변 지연 회로 (20) 에 의해 생성된 2 개의 지연 신호들 OUTFE_B 및 OUTFO_B 의 소정의 천이 에지들에 응답하여 원-샷 펄스들을 각각 생성한다. 셋 단자 S 및 리셋 단자 R 을 각각 포함하는 제 1 및 제 2 래치 회로들 (131E, 131O) 은 제 1 및 제 2 원-샷 펄스 생성 회로들 (125E, 125O) 로부터 각각 출력되고 셋 단자들 (S) 로 공급되는 원-샷 펄스들 CLKE, CLKO 에 의해 셋된다. 제 2 합성 회로 (100F) 는 제 1 및 제 2 래치 회로들 (131E, 131O) 의 셋 시간의 출력 신호들의 천이 에지들을 수신하고 그 천이 에지들 사이의 지연차 (위상차) 를 소정의 비율로 합성한다. 제 2 합성 회로 (100F) 의 출력 신호 NF 는 제 1 및 제 2 래치 회로들 (131E, 131O) 을 구비한 래치 회로 (130F) 에 대한 리셋 신호로서 공통으로 사용된다.
본 발명의 일 실시형태에 의하면, 제 2 합성 회로 (100R) 는 도 4 를 참조하면, PMOS 트랜지스터 (109 및 110) 를 각각 포함하는 프리-리셋 회로들 (109, 110), 제 1 및 제 2 입력들 (INRE, INRO), NMOS 트랜지스터 (101) 및 NMOS 트랜지스터 (102) 를 각각 포함하는 제 1 및 제 2 트랜지스터들 (101, 102), 각각의 NMOS 트랜지스터 (107 또는 108) 를 각각 포함하는 제 1 및 제 2 지연 제어 회로들 (107, 108), 인버터를 포함하는 제 1 논리 회로 (115), 인버터를 또한 포함하는 제 2 논리 회로 (116), NAND 회로 (111) 와 인버터 (112) 의 직렬 접속을 포함하는 제 3 논리 회로 (111, 112), 및 크로스-커플링된 NAND 회로들 (113 및 114) 을 포함하는 제 3 래치 회로 (113, 114) 를 포함한다. 한 쌍의 프리-리셋 회로들 (109, 110) 은 제 1 전원 VDD 와 노드 NR_B 사이에 접속되고 노드 NR_B 를 소정의 전압으로 리셋하는 각각의 프리차지 PMOS 트랜지스터들 (109 및 110) 을 포함한다. 제 1 및 제 2 트랜지스터들 (101, 102) 은 노드 NR_B 와 제 2 전원 VSS 사이에 접속되고 제 1 및 제 2 입력들 (INRE, INRO) 에 접속된 제어 단자들을 각각 갖는다. 제 1 및 제 2 입력들 (INRE, INRO) 은 각각의 셋-리셋 또는 s/r 래치 회로 (130E 또는 130O ("E" 및 "O" 는 각각 Even 과 Odd 를 나타낸다)) 를 각각 포함하는 제 1 및 제 2 래치 회로들 (130E, 130O) 의 출력들을 수신한다. 제 1 및 제 2 트랜지스터들 (101, 102) 은 제 1 및 제 2 래치 회로들 (130E, 130O) 이 셋 및 리셋될 때 각각 턴 온 (즉, 통전되도록 바이어싱) 및 턴 오프 (즉, 비-통전되도록 바이어싱) 된다. 제 1 및 제 2 지연 제어 회로들 (107, 108) 은 노드 NR_B 와 제 2 전원 (VSS) 사이에서 제 1 및 제 2 트랜지스터들 (101, 102) 과 각각 직렬로 접속되고 합성 비율에 대응하는 전류값들이 흐르게 한다. 제 1 논리 회로 (115) 는 그 입력에서 노드 NR_B 의 전압을 수신하여 출력 신호를 합성 회로의 출력 단자 (OUT) 로 전달한다. 제 2 논리 회로 (116) 는 제 1 논리 회로 (115) 의 출력 신호 NR 을 수신하고 제 1 논리 회로 (115) 의 출력 신호 NR 이 소정의 값이 될 때 리셋을 위한 신호 PRSTB 를 출력한다. 제 3 논리 회로 (111, 112) 는 제 1 및 제 2 지연 신호들 OUTRE_B, OUTRO_B 를 수신하고 제 1 신호와 제 2 신호 중 적어도 하나의 신호가 소정의 값이 될 때 셋을 위한 신호를 출력한다. 제 3 래치 회로 (113, 114) 의 셋 단자는 제 3 논리 회로 (111, 112) 로부터 출력되는 셋을 위한 신호를 수신하고 제 3 래치 회로 (113, 114) 의 리셋 단자는 제 2 논리 회로 (116) 로부터 출력되는 리셋을 위한 신호 PRSTB 를 수신한다. 프리-리셋 회로들 (109, 110) 은 제 2 논리 회로 (116) 로부터 출력된 리셋을 위한 신호 PRSTB 에 응답하여 노드 NR_B 를 소정의 전압으로 설정하는 제 1 프리-리셋 소자 (110) 및 제 3 래치 회로 (113, 114) 의 출력 WEAKPREB 가 리셋 상태에 있을 때 노드 NR_B 를 소정의 전압으로 설정하는 제 2 프리-리셋 소자 (109) 를 포함한다.
제 2 합성 회로 (100R) 는 제 3 래치 회로 (113, 114) 의 출력 WEAKPREB 가 리셋 상태에 있을 때, 제 1 지연 제어 회로 (107) 와 제 1 트랜지스터 (101) 의 접속 노드 NE 및 제 2 지연 제어 회로 (108) 와 제 2 트랜지스터 (102) 의 접속 노드 NO 를 노드 NR_B 의 전압과 동일한 전압으로 리셋하는 제 3 및 제 4 프리-리셋 소자들 (105, 106) 을 더 포함한다. 제 2 합성 회로 (100R) 는 제 1 트랜지스터 (101) 와 제 2 전원 (VSS) 사이에 접속된 제 3 트랜지스터 (103) 및 제 2 트랜지스터 (102) 와 제 2 전원 (VSS) 사이에 접속된 제 4 트랜지스터 (104) 를 더 포함한다. 제 3 및 제 4 트랜지스터들 (103, 104) 의 제어 단자들은 제 2 논리 회로 (116) 로부터 출력된 리셋을 위한 신호 PRSTB 를 공통으로 수신한다. 이것은 제 3 및 제 4 트랜지스터들이 턴 온 (통전) 또는 턴 오프 (비-통전) 되도록 제어되게 한다.
본 발명의 일 실시형태에 의하면, 제 2 천이 (Fall) 에 대한 제 2 합성 회로 (100F) 는 제 1 천이 (Rise) 에 대한 제 2 합성 회로 (100R) 와 유사하게 구성된다.
본 발명의 일 실시형태에 의하면, 그리고 도 4 및 도 7 를 참조하면, 제 2 합성 회로 (100R) 는 가변 지연 회로 (20) 에 의해 생성되고 제 1 값에서 제 2 값으로의 천이에 있어서 지연차를 갖는 제 1 및 제 2 지연 신호들을 수신하고, 2 개의 지연 신호들을 미리 설정된 합성 비율로 합성하여 결과의 신호를 출력한다. 제 2 합성 회로는 전술된 제 1 및 제 2 래치 회로들을 포함한다. 더 상세하게는, 제 2 합성 회로는 프리차지 PMOS 트랜지스터들 (109 및 110) 을 포함하는 프리 -리셋 회로 (109, 110), 크로스-커플링된 NAND 회로들 (133 및 134) 을 포함하는 제 1 래치 회로 (133, 134), 크로스-커플링된 NAND 회로들 (135 및 136) 을 포함하는 제 2 래치 회로 (135, 136), 제 1 및 제 2 트랜지스터들 (101, 102), 각각의 NMOS 트랜지스터들 (107 및 108) 을 포함하는 제 1 및 제 2 지연 제어 회로들 (107, 108), 인버터 (115) 를 포함하는 제 1 논리 회로 (115), 인버터 (116) 를 포함하는 제 2 논리 회로 (116), NAND 회로 (111) 와 인버터 (112) 의 직렬 접속을 포함하는 제 3 논리 회로 (111, 112), 및 크로스-커플링된 NAND 회로들 (113 및 114) 을 포함하는 제 3 래치 회로 (113, 114) 를 포함한다. 제 1 래치 회로 (133, 134) 는 그 셋 단자에서 제 1 지연 신호 OUTRE_B 를 수신하고 제 1 지연 신호의 제 2 값에 기초하여 셋된다. 제 2 래치 회로 (135, 136) 는 그 셋 단자에서 제 2 지연 신호 OUTRO_B 를 수신하고 제 2 지연 신호의 제 2 값에 기초하여 셋된다. 프리-리셋 회로 (109, 110) 는 제 1 전원 (VDD) 과 노드 NR_B 사이에 접속되고 노드 NR_B 를 소정의 전압으로 리셋한다. 제 1 및 제 2 트랜지스터들 (101, 102) 은 노드 NR_B 와 제 2 전원 (VSS) 사이에 접속되고 제 1 및 제 2 트랜지스터들의 제어 단자들에서 제 1 래치 회로 (133, 134) 및 제 2 래치 회로 (135, 136) 의 출력들을 수신한다. 제 1 및 제 2 트랜지스터들 (101, 102) 은 제 1 및 제 2 래치 회로들이 셋될 때 턴 온 (통전) 되고 제 1 및 제 2 래치 회로들이 리셋될 때 턴 오프 (비-통전) 된다.
제 1 및 제 2 지연 제어 회로들 (107, 108) 은 노드 NR_B 와 제 2 전원 (VSS) 사이에서 제 1 및 제 2 트랜지스터들 (101, 102) 과 각각 직렬로 접속되고, 합성 비율에 비례하는 전류들이 흐르게 하도록 구성된다.
제 1 논리 회로 (115) 는 그 입력에서 노드 NR_B 의 전압을 수신하고 그 출력에서 합성된 신호를 출력한다. 제 2 논리 회로 (116) 는 제 1 논리 회로 (115) 의 출력을 수신하고 리셋을 위한 신호를 출력한다.
제 3 논리 회로 (111, 112) 는 제 1 및 제 2 지연 신호들 (OUTRE_B, OUTRO_B) 을 수신하고 제 1 지연 신호와 제 2 지연 신호 중 적어도 하나의 지연 신호가 제 2 값이 될 때 셋을 위한 신호를 출력한다.
제 3 래치 회로 (113, 114) 는 그 셋 단자에서 제 3 논리 회로 (111, 112) 로부터 출력된 셋을 위한 신호를 수신하고, 또한 제 2 논리 회로 (116) 로부터 출력된 리셋을 위한 신호를 수신한다.
프리-리셋 회로 (109, 110) 는 제 1 프리-리셋 소자 (110) 및 제 2 프리-리셋 소자 (109) 를 포함한다. 제 1 프리-리셋 소자 (110) 는 제 2 논리 회로 (116) 로부터 출력된 리셋을 위한 신호 PRSTB 에 응답하여 노드 NR_B 를 소정의 전압으로 설정한다. 제 2 프리-리셋 소자 (109) 는 제 3 래치 회로 (113, 114) 의 출력 WEAKPREB 가 리셋 상태에 있을 때 노드 NR_B 를 소정의 전압으로 설정한다.
본 발명의 일 실시형태에서, 메모리 셀 어레이 (1-1), 메모리 셀 어레이에 대한 액세스 회로를 갖는 메모리 제어 회로 (1-13), 및 메모리 셀 어레이의 입/출력 타이밍을 결정하는 DLL 회로 (1-12) 가 제공된다. DLL 회로는 상술된 DLL 회로에 의해 형성된다.
도 1 은 본 발명에 따른 DLL 이 제공되는 DRAM 디바이스의 전부 또는 전체 구성을 도시한다. 도 1 의 DRAM 디바이스는 8 개의 메모리 뱅크 구성의 DDR (Double Date Rate) SDRAM (Synchronous DRAM) 이다. DDR SDRAM 은 클록의 상승 에지와 하강 에지 양자와 동기화하여 데이터를 교환하는 SDRAM 이다. 도 1 을 참조하면, 로우 (row) 디코더 (1-4) 가 로우 어드레스를 디코딩하여 선택된 워드 라인 (미도시) 을 구동한다. 센스 증폭기 (1-2) 는 메모리 셀 어레이 (1-1) 의 비트 라인 (미도시) 상에서 판독된 데이터를 증폭시킨다. 리프레시 동안, 센스 증폭기는 리프레시 어드레스에 의해 선택된 워드 라인의 셀에 접속하는 비트 라인 상에서 판독된 셀 데이터를 증폭시키고 그 셀 데이터를 다시 셀에 기입한다. 컬럼 (column) 디코더 (1-3) 는 컬럼 어드레스를 디코딩하여 선택된 Y-스위치 (미도시) 를 온 (통전) 으로 하며, 이로써 선택된 비트 라인을 IO 라인 (미도시) 에 접속한다. 커맨드 디코더 (1-9) 는 소정의 어드레스 신호 및 칩 선택 신호 (/CS), 로우 어드레스 스트로브 신호 (/RAS), 컬럼 어드레스 스트로브 신호 (/CAS) 및 기입 가능 신호 (/WE) 를 수신하여 커맨드를 디코딩한다. 신호명의 기호 / 는 신호가 LOW 액티브 신호라는 것을 나타낸다. 컬럼 어드레스 버퍼 및 버스트 카운터 (1-7) 는 커맨드 디코더 (1-9) 로부터 제어 신호를 수신하는 제어 로직 (1-10) 에 의한 제어 하에, 입력 컬럼 어드레스로부터 시작하여, 개수가 버스트 길이에 대응하는 어드레스들을 생성하며, 그렇게 생성된 어드레스들을 컬럼 디코더 (1-3) 에 전달한다. 모드 레지스터 (1-5) 는 어드레스 신호 및 뱅크 선택 신호들 (BA0, BA1 및 BA2) 을 수신하여 제어 신호를 제어 로직 (1-10) 에 출력한다. 뱅크 선택 신호들은 8 개의 뱅크들 중 하나의 뱅크를 선택하는데 이용된다.
로우 어드레스 버퍼 및 리프레시 카운터 (1-6) 의 로우 어드레스 버퍼는 입력 로우 어드레스를 수신하여 그것을 로우 디코더 (1-4) 에 출력한다. 로우 어드레스 버퍼 및 리프레시 카운터 (1-6) 의 리프레시 카운터는 리프레시 커맨드를 수신하여 카운트-업 동작을 수행하며, 이로써 카운트 출력을 리프레시 어드레스로서 전달한다. 로우 어드레스 버퍼로부터의 로우 어드레스 및 리프레시 카운터로부터의 리프레시 어드레스는 멀티플렉서 (미도시) 로 공급된다. 리프레시 동안, 리프레시 어드레스가 선택되고, 그렇지 않은 경우, 로우 어드레스 버퍼로부터의 로우 어드레스가 선택된다. 그렇게 선택된 어드레스는 로우 디코더 (1-4) 로 공급된다.
클록 생성기 (1-14) 는 DRAM 디바이스로 공급된 상보적인 외부 클록들 (CK 및 /CK) 을 수신하고, 클록 가능 신호 (CKE) 가 HIGH 인 경우에 내부 클록을 생성한다. 클록 가능 신호 (CKE) 가 LOW 일 때, 클록 생성기 (1-14) 로부터의 내부 클록의 공급이 중단된다.
데이터 제어 회로 (1-8) 는 기입 데이터 및 판독 데이터를 입/출력한다. 래치 회로 (1-11) 는 기입 데이터 및 판독 데이터를 래치한다. 입/출력 버퍼 (1-13) 는 데이터 단자 (DQ) 에서의 데이터를 입/출력한다. DLL (1-12) 은 외부 클록들 (CK, /CK) 에 대하여 지연-동기화된 신호를 생성하여 그렇게 생성된 클록들을 입/출력 버퍼 (1-13) 에 전달한다. 메모리 셀 어레이 (1-1) 로부터의 판독 데이터는 래치 회로 (1-11) 로부터 입/출력 버퍼 (1-13) 로 전달된다. 입 /출력 버퍼 (1-13) 는 DLL (1-12) 에 의해 외부 클록 (CK) 과 동기화된 클록 신호의 상승 및 하강 에지들을 이용하여, 데이터 단자 (DQ) 로부터의 판독 데이터를 더블 데이터 레이트로 출력한다.
DM 은 기입 데이터에 대한 데이터 마스크 신호이며, 이는 기입 동안 데이터 마스크 신호가 HIGH 일 때 기입된다. DQS 및 /DQS 는 데이터 기입 및 데이터 판독의 타이밍들을 규정하는 차동 데이터 스트로브 신호들이다. 그들은 I/O 신호들, 즉 기입 동안에는 입력 신호이고 판독 동안에는 출력 신호이다. TDQS 및 /TDQS 는 X8 데이터 구성의 X4 데이터 구성과의 호환성을 제공하는 차동 신호들이다. ODT (On-Die Termination) 는 DQ, DQS, /DQS, TDQS 및 /TDQS 의 종단 저항을 턴 온 또는 턴 오프하는 제어 신호이다. 도 1 은 DRAM 디바이스의 통상적인 예를 개략적으로 도시하는데, 이는 여러 다른 유형들 및 구성들의 디바이스들에 적용가능하고 이용가능한 본 발명의 범위를 제한하도록 의도되지 않는다.
도 2 는 도 1 에 도시된 DLL 의 구성의 일 예를 개략적으로 도시한다. 입력 회로 (IN; 40) 가 상보적인 외부 클록들 (CK 및 CKB) 을 수신하여 클록 신호 DLCLKA 를 단일의 엔드 신호로서 출력한다. 클록 신호 DLCLKA 는 클록 (CK) 과 동상이 된다. 도 2 에 있어서, CK 및 CKB 는 각각 도 1 에서의 CK 및 /CK 에 대응한다.
제 1 가변 지연 회로 (지연 라인) (20) 는 위상 조정 회로들 (80R 및 80F) 의 카운터들 (COUNTERs) 의 출력들을 선택 제어 신호들로서 수신하고, 제 1 가변 지연 회로 (지연 라인) (20) 의 지연 탭들 중 어느 지연 탭이 사용될지를 결정한 다.
제 1 가변 지연 회로 (지연 라인) (20) 는 클록 신호 DLCLKA 의 상승 (Rise) 에 대하여 짝수 번째 지연 탭과 홀수 번째 지연 탭으로부터 각각 Even 지연 신호 (OUTRE) 및 Odd 지연 신호 (OUTRO) 를 생성한다. 짝수 번째 지연 신호는 짝수 번째 지연 탭의 출력에 대응하고 홀수 번째 지연 신호는 짝수 번째 지연 탭 다음에 오는 홀수 번째 지연 탭의 출력에 대응한다. 제 1 가변 지연 회로 (지연 라인) (20) 는 또한 클록 신호 DLCLKA 의 하강 (Fall) 에 대하여 짝수 번째 지연 신호 (OUTFE) 및 홀수 번째 지연 신호 (OUTFO) 를 생성하여 2 개의 지연 신호들을 제공한다. 이 경우에, 가변 지연 회로 (도 3 의 21F) 의 2 개의 지연 신호 출력들이 각각 그를 통해 송신되는 일단의 인버터들의 출력 신호들은 2 개의 지연 신호들 (OUTFE, OUTFO) 이다. 그 이유는 2 개의 지연 신호들 (OUTFE, OUTFO) 의 상승 에지들이 클록 신호 DLCLKA 의 하강 에지에 대응하여 생성되고 제 1 가변 지연 회로 (20) 가 계속되는 회로들 (10R, 10F) 에 의해 공유되기 때문이다. 제 1 가변 지연 회로 (지연 라인) (20) 는 Even 과 Odd 사이의 시간차를 최소 지연 시간 단위 (단위 지연 회로의 지연 시간) 인 것으로 하여 지연 시간을 가변적으로 설정한다. 지연 신호들 (Even 및 Odd) 의 시간차 (단위 지연 회로의 지연 시간) 는 가변 지연 회로 (지연 라인) 의 2 단의 인버터에 대응한다. 제 1 가변 지연 회로 (20) 의 이 최소 지연 시간 단위는 다음에 설명되는 제 2 가변 지연 회로들 (보간기) (10R, 10F) 의 최소 지연 시간 단위보다 거칠다.
제 2 가변 지연 회로 (보간기) (10R) 는 제 1 가변 지연 회로 (지연 라인) (20) 에서 클록 신호 DLCLKA 의 상승 에지들로부터 생성되는 각각의 상이한 지연 시간 값들의 Even 및 Odd 지연 신호들 (OUTRE, OUTRO) 을 수신하고, 그 지연 시간 값들을 위상 조정 회로 (80R) 로부터 출력된 바이어스 신호 (BIASRE/O) 에 의해 제어된 비율에 기초하여 합성한다. 예를 들어, 듀티 사이클의 비율이 Even 측에 대해 100% 이고 Odd 측에 대해 0% 인 경우, 파형이 OUTRE = 100% 및 OUTRO = 0% 로 합성되고 OUTRE 의 상승 타이밍이 출력 NR 의 상승 타이밍에 대응하는 그러한 타이밍에서 출력 NR 이 생성된다. 듀티 사이클의 비율이 Even 측에 대해 50% 이고 Odd 측에 대해 50% 인 경우, 파형이 OUTRE = 50% 및 OUTRO = 50% 로 합성되어 출력 NR 이 OUTRE 와 OUTRO 사이의 중간 타이밍에서 출력된다. 제 2 가변 지연 회로 (보간기) (10R) 는 제 1 가변 지연 회로 (20) 의 최소 지연 시간 단위 (2 단의 NAND 의 절대 지연 시간 값) 보다 미세한 시간 분해능으로 지연을 조정할 수 있으며, 따라서 더 높은 분해능 및 더 높은 주파수로 동작할 수 있다.
제 2 가변 지연 회로 (보간기) (10F) 는 제 1 가변 지연 회로 (지연 라인) (20) 에서 클록 신호 DLCLKA 의 하강 에지들로부터 생성된 각각의 상이한 지연 시간 값들의 Even 및 Odd 지연 신호들 (OUTFE, OUTFO) 을 수신하고, 그 지연 시간 값들을 위상 조정 회로 (80F) 로부터 출력된 2 개의 바이어스 신호들 (BIASFE/O) 에 의해 제어된 비율에 기초하여 합성한다.
제 2 가변 지연 회로 (보간기) (10R) 로 공급된 Even 및 Odd 신호들에 대한 2 개의 바이어스 신호들 (BIASRE/O) 로서, 위상 조정 회로 (80R) 의 카운터 (COUNTER) 의 출력 신호를 수신하여 그것을 아날로그 신호로 변환하는 디지털/아날 로그 변환기 (DAC) 의 출력 전압들이 이용될 수도 있다.
유사한 방식으로, 제 2 가변 지연 회로 (보간기) (10F) 로 공급된 Even 및 Odd 신호들에 대한 바이어스 신호들 (BIASFE/O) 로서, 위상 조정 회로 (80F) 의 카운터 (COUNTER) 의 출력 신호를 수신하여 그것을 아날로그 신호로 변환하는 디지털/아날로그 변환기 (DAC) 의 출력 전압들이 이용될 수도 있다. 단일의 디지털/아날로그 변환기 (DAC) 로 2 개의 바이어스 전압들 (BIASRE/BIASRO) 을 생성할 때, 카운터 (COUNTER) 의 하위 비트들에 대응하는 전류들을 차동적으로 생성하는 것이 가능하다. 이것이 단지 예시이며 본 발명을 제한하도록 의도되지 않지만, 이렇게 생성된 차동 전류는 그 후 전압으로 변환되어 BIASRE/BIASRO 를 생성할 수도 있다. 또는, Even 에 대한 바이어스 전압, 즉, BIASRE 를 VCM + 
V/2 가 되도록 설정하고, Odd 에 대한 바이어스 전압, 즉, BIASRO 를 VCM - 
V/2 가 되도록 설정하며, 여기서 VCM 은 공통 전압이고 BIASRE - BIASRO = 
V 이다. 전압 
V 은 카운터 (COUNTER) 의 하위 비트들로 레지스터에서 생성될 수도 있다. 
V 의 1/2 는 그 후 VCM 에 더해지거나 VCM 에서 빼질 수도 있다.
제 1 합성 회로 (합성기) (30) 는 제 2 가변 지연 회로 (보간기) (10R) 로부터의 출력 신호 NR 및 제 2 가변 지연 회로 (보간기) (10F) 로부터의 출력 신호 NF 를 입력하고, 그들을 함께 합성하여 DLL 출력을 생성한다. 출력 신호 NR 은 CK 의 상승 에지에 응답하여 상승하고, 출력 신호 NF 는 CK 의 하강 에지에 응답하여 상승한다. 본 실시형태에서, 제 1 합성 회로 (합성기) (30) 는 2 단의 인버터 에 의해 형성된 플립-플롭과 등가인 회로 구성이다. 제 1 합성 회로 (30) 는 높은 정확도 및 고속 동작으로 설계된다. 이 구성이 단지 예시이며 본 발명의 범위를 제한하도록 의도되지 않는다는 것을 알아야 한다. 제 1 합성 회로 (30) 의 출력은 출력 NR 의 상승에 응답하여 HIGH 로 설정되고 출력 NF 의 상승에 응답하여 LOW 로 설정된다.
지연 복제 (delay replication) 회로 또는 레플리카 (replica; 60) 는 출력 DQ 를 시뮬레이팅하고 DLL 출력 (합성 회로 (30) 의 출력) 으로부터 출력 데이터 단자 DQ 까지 연장하는 실제의 신호 루트의 지연과 등가인 지연을 갖는다. 레플리카 (60) 가 출력 지연을 복제 또는 시뮬레이팅하기에 충분하기 때문에, 필수적이지 않은 회로 소자들은 회로를 단순화하기 위해 소거될 수도 있다.
출력 회로 (OE) (50) 는 도 1 의 입/출력 버퍼 (1-13) 내에 제공되며, 제 1 합성 회로 (합성기) (30) 로부터의 출력 신호 (DLL 출력) 의 상승 및 하강에 동기화하여 판독 데이터를 단자 DQ 로부터 순차적으로 출력한다. OE (50) 는 예를 들어 입력들로서 2 개의 판독 데이터를 병렬로 수신하여 DLL 출력 값에 따라 입력을 선택 및 출력하는 멀티플렉서를 포함한다.
Rise 측의 위상 검출기 (P/D) (위상 비교기) (70R) 는 Rise 측의 클록 RCLK 의 상승 에지와 외부 클록 CK 의 상승 에지 사이의 위상차를 검출하여 검출된 결과를 위상 조정 회로 (80R) 에 출력한다.
Fall 측의 위상 검출기 (P/D) (위상 비교기) (70F) 는 위상 검출기 (P/D) (위상 비교기) (70R) 와 구성에 있어서 유사하며, Fall 측의 클록 FCLK 의 상승 에 지와 외부 클록 CKB 의 상승 에지 사이의 위상차를 검출하여 검출된 결과를 위상 조정 회로 (80F) 에 출력한다.
위상 조정 회로 (80R) 는 지연 제어 회로 (CTRL), 카운터 (COUNTER), 디코더 (DECODER) 및 디지털/아날로그 변환기 (DAC) 를 포함한다. 지연 제어 회로 (CTRL) 는 Rise 측의 위상 검출기 (P/D) (70R) 에서의 위상 비교의 결과를 수신하여 제어 신호를 출력하며, 이로써 RCLK 의 위상 지상 (phase lag) 의 경우에 위상을 앞서게 하거나 RCLK 의 위상 진상 (phase lead) 의 경우에 위상을 뒤쳐지게 한다. 카운터 (COUNTER) 는 지연 제어 회로 (CTRL) 로부터의 신호에 기초하여 카운트 업 또는 카운트 다운한다. 디코더 (DECODER) 는 카운터의 소정의 상위 비트들을 디코딩하여 가변 지연 회로 (20) 의 Rise 측의 선택 제어 신호를 출력한다. 디지털/아날로그 변환기 (DAC) 는 카운터의 하위 비트들을 수신하여 바이어스 신호 (BIASRE/O) 를 제 2 가변 지연 회로 (보간기) (10R) 에 전달한다. Fall 측의 위상 조정 회로 (80F) 는 위상 조정 회로 (80R) 와 유사하게 구성된다.
도 3 은 본 발명의 일 실시형태에 따른 제 1 가변 지연 회로 (20) 및 제 2 가변 지연 회로들 (10R 및 10F) 의 구성예를 도시한다. 도 3 을 참조하면, 원-샷 펄스 생성 회로 (120R), 셋-리셋 래치 회로 (130R) 및 제 2 합성 회로 (100R) 가 도 2 의 제 2 가변 지연 회로 (10R) 를 구성하는 한편, 원-샷 펄스 생성 회로 (120F), 셋-리셋 래치 회로 (130F) 및 제 2 합성 회로 (100F) 가 도 2 의 제 2 가변 지연 회로 (10F) 를 구성한다.
제 1 가변 지연 회로 (20) 는 상승 (Rise) 천이를 위한 가변 지연 회로 (21R) 및 하강 (Fall) 천이를 위한 가변 지연 회로 (21F) 를 포함한다. 가변 지연 회로들 (21R 및 21F) 은 위상 조정 회로들 (80R 및 80F) 로부터 선택 제어 신호들을 수신하여 지연 신호를 출력하는 지연 디바이스 (지연 라인) 를 선택한다.
가변 지연 회로 (21R) 로부터의 OUTRE_B 및 OUTRO_B 가 입력 클록 신호 DLCLKA 의 LOW 로부터 HIGH 로의 상승에 응답하여 HIGH 로부터 LOW 로 천이하는 Even 및 Odd 신호들이기 때문에 그 OUTRE_B 및 OUTRO_B 각각에서의 첨자 '_B' 가 이용된다.
가변 지연 회로 (21F) 는 가변 지연 회로 (21R) 와 유사하게 구성된다. 가변 지연 회로 (21F) 로부터의 Even 지연 출력 신호 OUTFE_B 및 Odd 지연 출력 신호 OUTF0_B 는 입력 클록 신호 DLCLKA 의 HIGH 로부터 LOW 로의 하강 천이에 응답하여 LOW 로부터 HIGH 로 상승한다. 가변 지연 회로 (21F) 로부터의 OUTFE_B 및 OUTFO_B 가 각각 신호들 OUTFE 및 OUTFO 로부터 반전된 신호들이라는 것을 나타내기 위해 그 OUTFE_B 및 OUTFO_B 각각에서의 첨자 '_B' 가 이용된다. 가변 지연 회로 (21R) 의 구성예가 도 5 을 참조하여 상세하게 후술된다.
원-샷 펄스 생성 회로 (120R) 는 Even 에 대한 원-샷 펄스 생성 회로 (121E) 및 Odd 에 대한 원-샷 펄스 생성 회로 (121O) 를 포함한다. 이들 원-샷 펄스 생성 회로들 (121E 및 121O) 은 동일 구성이다. 원-샷 펄스 생성 회로 (121E) 는 인버터 (122), 인버터 (122) 의 출력을 수신하는 지연 회로 (123) 및 NAND (124) 를 포함한다. NAND (124) 는 지연 회로 (123) 의 출력을 부논리의 입력으로서 수신하여 인버터 (122) 의 출력이 HIGH 이고 지연 회로 (123) 의 출력이 LOW 일 때의 기간 동안 LOW 신호 (원-샷 펄스) CLKE 를 출력한다. 이 기간은 지연 회로 (123) 의 지연 시간과 등가이다.
원-샷 펄스 생성 회로 (120F) 는 Even 에 대한 원-샷 펄스 생성 회로 (125E) 및 Odd 에 대한 원-샷 펄스 생성 회로 (125O) 를 포함한다. 이들 원-샷 펄스 생성 회로들은 유사한 회로 구성이다. 원-샷 펄스 생성 회로 (125E) 는 인버터 (126), 인버터 (126) 의 출력을 수신하는 지연 회로 (123) 및 NAND (124) 를 포함한다. NAND (124) 는 지연 회로 (123) 의 출력을 부논리의 입력으로서 수신하여 인버터 (126) 의 출력이 HIGH 이고 지연 회로 (123) 의 출력이 LOW 일 때의 기간 동안 LOW 신호 (원-샷 펄스) CLKE 를 출력한다. 이 기간은 지연 회로 (123) 의 지연 시간에 대응한다. 원-샷 펄스 생성 회로 (121E) 에서, 입력 신호 OUTRE_B 는 인버터 (122) 에 의해 반전되어 입력 신호 OUTRE_B 의 하강 에지에 응답하여 원-샷 펄스 (LOW 펄스) 를 생성한다. 원-샷 펄스 생성 회로 (125E) 에서, 입력 신호 OUTFE_B 는 인버터 (126) 에 의해 반전되어 입력 신호 OUTFE_B 의 하강 에지에 응답하여 원-샷 펄스 (LOW 펄스) 를 생성한다.
래치 회로 (130R) 는 Even 에 대한 SR 래치 회로 (130E) 및 Odd 에 대한 SR 래치 회로 (130O) 를 포함한다. 이들 SR 래치 회로들 (130E 및 130O) 은 동일 구성이다. SR 래치 회로 (130E) 는 NAND (133) 및 NAND (134) 를 포함한다. NAND (133) 는 원-샷 펄스 생성 회로 (121E) 로부터 CLKE 를 수신하는 셋 단자 S 에 커플링된 제 1 입력을 갖고, NAND (134) 의 제 1 입력에 접속된 출력 (INRE) 을 가지며, NAND (134) 의 제 2 입력은 리셋 단자에 접속된다. NAND (134) 의 출 력은 NAND (133) 의 제 2 입력에 접속된다. SR 래치 회로 (130E) 의 출력 O (INRE) 는 제 2 합성 회로 (100R) 로 공급된다. 이 NAND SR (셋-리셋) 래치의 경우, 리셋 단자 R 이 HIGH 상태에 있으면서, 셋 단자 S 가 LOW 일 때 출력 O 는 HIGH 로 셋되는 한편, 셋 단자 S 가 HIGH 상태에 있으면서, 리셋 단자 R 이 LOW 일 때 출력 O 는 LOW 로 리셋된다. 단자 S 및 단자 R 양자가 HIGH 일 때, 출력 O 의 값은 변경되지 않고 유지된다. 단자 S 및 단자 R 양자가 LOW 인 상태는 금지된다. SR 래치는 또한 'SR 플립-플롭' 으로 불려질 수도 있다.
원-샷 펄스 생성 회로 (121O) 로부터의 원-샷 펄스 (CLKO) 가 공급된 셋 단자 (S) 를 갖는 래치 회로 (130O) 는 또한 래치 회로 (130E) 와 동일 구성의 NAND SR 래치이다. 래치 회로 (130O) 의 출력 O (INRO) 는 제 2 합성 회로 (100R) 로 공급된다.
래치 회로 (130F) 는 Even 에 대한 SR 래치 회로 (131E) 및 Odd 에 대한 SR 래치 회로 (131O) 를 포함한다. 이들 2 개의 SR 래치 회로들은 동일 구성이다. 이들 SR 래치 회로들 (131E 및 131O) 의 셋 단자들은 원-샷 펄스 생성 회로 (120F) 로부터 원-샷 펄스들 (CLKE 및 CLKO) 을 각각 수신한다.
본 실시형태에서, 제 2 합성 회로 (100R) 의 출력 OUT (NR) 은 클록 신호 DLCLKA 의 LOW 로부터 HIGH 로의 상승에 응답하여 LOW 로부터 HIGH 로 상승한다. SR 래치 회로들 (130E 및 130O) 이 출력 OUT (NR) 이 LOW 로부터 HIGH 로 될 때의 시점에서 리셋되어야 하기 때문에, 인버터 (132) 에 의해 반전되는, 제 2 합성 회로 (100R) 의 출력 OUT (NR) 은 SR 래치 회로들 (130E 및 130O) 각각에 대한 리셋 신호로서 이용된다.
Fall 측의 래치 회로 (130F) 는 Rise 측의 래치 회로 (130R) 와 유사하게 구성된다. 래치 회로 (130F) 내의 SR 래치 회로들 (131E, 131O) 이 제 2 합성 회로 (100F) 의 출력 OUT (NF) 이 LOW 로부터 HIGH 가 될 때의 시점에서 리셋되어야 하기 때문에, 인버터 (132) 에 의해 반전되는, 제 2 합성 회로 (100F) 의 출력 OUT (NF) 은 래치 회로 (130F) 내의 Even SR 래치 회로 (131E) 및 Odd SR 래치 회로 (131O) 각각에 대한 리셋 신호로서 이용된다.
Rise 측의 제 2 합성 회로 (100R) 는 SR 래치 회로 (130R) 로부터의 Even 신호 INRE 및 Odd 신호 INRO 의 상승 에지들에 응답하여 그 지연차의 합성에 대응하는 신호를 합성비 X : (1-X) (여기서, 0 ≤ X ≤ 1) 에 따라 생성한다. 이 합성비 X : (1-X) 는 바이어스 신호들 (BIASRE/O 및 BIASFE/O) 에 의해 제어된다. 상승 신호는 출력 단자 OUT (NR) 으로부터 생성된다. SR 래치 회로 (130R) 는 제 2 합성 회로 (100R) 의 출력 NR 의 HIGH 에 응답하여 리셋되어 INRE 및 INRO 를 LOW 로 설정한다. 본 실시형태에서, 제 1 가변 지연 회로 (20) 로부터 출력된 지연 신호들 (OUTRE_B 및 OUTRO_B) 은 제 2 합성 회로 (100R) 로 공급된다. 이 제 2 합성 회로 (100R) 는 신호들 (OUTRE_B 및 OUTRO_B) 중 적어도 하나의 신호가 LOW 인 경우에 내부 노드를 턴 오프하는 (즉, 비-통전이 되게 하는) 경로를 만들도록 제어를 수행한다. 제 2 합성 회로 (100R) 는 2 개의 입력 신호들을 소정의 비율로 합성한다. 제 2 합성 회로 (100R) 그 자체는 보간 회로 또는 보간기라고도 불리며, 도 2 의 제 2 가변 지연 회로 (보간기; 10R) 의 보간 기능을 수행한 다.
Fall 측의 제 2 합성 회로 (100F) 는 지연 합성비를 설정하는 바이어스 전압들 (BIASFE 및 BIASFO) 을 수신한다. 제 2 합성 회로 (100F) 는 SR 래치 회로 (130F) 로부터의 Even 신호 (INFE) 및 Odd 신호 (INFO) 의 상승 에지들에 응답하여 지연차의 합성인 신호를 생성하며, 이로써 출력 단자 OUT (NF) 에 상승 신호를 공급한다. SR 래치 회로 (130F) 는 제 2 합성 회로 (100F) 의 출력 단자 OUT (NF) 으로부터 HIGH 에 의해 리셋되어 INFE 및 INFO 를 LOW 로 설정한다. 본 실시형태에서, 제 1 가변 지연 회로 (20) 로부터 출력된 지연 신호들 (OUTFE_B, OUTFO_B) 은 제 2 합성 회로 (100F) 에 전달되며, 여기서 제 2 합성 회로는 OUTFE_B 및 OUTFO_B 중 적어도 하나가 LOW 일 때 내부 노드를 충전하는 경로를 턴 오프시키도록 제어를 수행한다. 제 2 합성 회로 (100F) 가 2 개의 입력 신호들을 소정의 비율로 합성하는 것이 관찰된다. 제 2 합성 회로 (100F) 그 자체는 보간 회로 또는 보간기라고도 불리며, 도 2 의 제 2 가변 지연 회로 (보간기) (10F) 의 보간 기능을 수행한다.
도 3 의 가변 지연 회로에 의한 반전 출력 (inversion output), 예를 들어, SR 래치의 회로 구성에서의 원-샷 펄스 생성이 물론 필요에 따라 변경될 수도 있다. 예를 들어, 원-샷 LOW 펄스는 원-샷 펄스 생성 회로로의 입력 신호의 하강에 응답하여 생성된다. 그러나, 본 발명은 이 구성으로 제한되는 것은 아니다.
도 4 는 제 2 합성 회로 (100R) 의 구성예를 도시한다. 한편, 도 3 의 Fall 측의 제 2 합성 회로 (100F) 는 Rise 측의 제 2 합성 회로 (100R) 의 구성과 동일 구성이다.
도 4 를 참조하면, 제 2 합성 회로 (100R) 는 다음의 컴포넌트들, 즉
(a) 전원 (VDD) 에 공통으로 접속된 소스들을 갖고, 노드 NR_B 에 공통으로 접속된 드레인들을 가지며 WEAKPREB 및 PRSTB 에 각각 접속된 게이트들을 갖는 PMOS 트랜지스터들 (109 및 110);
(b) 노드 NR_B 에 접속된 드레인들을 갖고 각각의 게이트들에서 바이어스 전압들 (BIASRE 및 BIASRO) 을 수신하는 NMOS 트랜지스터들 (107 및 108);
(c) 전원 (VDD) 에 공통으로 접속된 소스들을 갖고, NAND (114) 의 출력 WEAKPREB 에 공통으로 접속된 게이트들을 가지며, NMOS 트랜지스터들 (107 및 108) 의 드레인 노드들 (NE 및 NO) 에 각각 접속된 드레인들을 갖는 PMOS 트랜지스터들 (105 및 106);
(d) 노드들 (NE 및 NO) 에 각각 접속된 드레인들을 갖고 래치 회로 (130R) 의 출력들 (INRE 및 INRO) 에 접속된 게이트들을 갖는 NMOS 트랜지스터들 (101 및 102); 및
(e) NMOS 트랜지스터들 (101 및 102) 의 소스들에 접속된 드레인들을 갖고, 함께 접속되고 인버터 (116) 의 출력 PRSTB 에 접속되는 게이트들을 가지며, 전원 (VSS) 에 공통으로 접속된 소스들을 갖는 NMOS 트랜지스터들 (103 및 104) 을 포함한다. 제 2 합성 회로 (100R) 는,
(f) 노드 NR_B 에 접속된 입력을 가져 반전된 신호를 출력 단자 (OUTR) 에 출력하는 인버터 (115) (반전 출력 버퍼);
(g) 인버터 (115) 의 출력 (NR) 을 입력으로서 수신하여 반전된 신호를 PRSTB 신호로서 출력하는 인버터 (116);
(h) 제 1 가변 지연 회로 (21R) 의 출력들 OUTRE_B 및 OUTRO_B 를 수신하는 NAND 회로 (111);
(i) NAND 회로 (111) 의 출력을 수신하는 인버터 (112);
(j) PRSTB 신호가 공급되는 제 1 입력을 갖고 NAND (114) 의 출력이 공급되는 제 2 입력을 갖는 NAND 회로 (113), 및 인버터 (112) 의 출력 신호가 공급되는 제 1 입력 및 NAND (113) 의 출력이 공급되는 제 2 입력을 갖는 NAND 회로 (114) 를 더 포함한다. NAND들 (113 및 114) 은 SR 래치를 구성한다.
제 2 합성 회로 (100R) 의 동작이 이제 설명될 것이다. 노드 NR_B 가 HIGH 레벨로 프리차지될 때, 신호 PRSTB 는 HIGH 가 되어 PMOS 트랜지스터 (110) 가 오프 (비-통전) 된다. NAND (114) 의 출력은 인버터 (112) 의 출력이 LOW 일 때 HIGH 로 설정된다. 인버터 (112) 의 출력이 LOW 가 되는 것은 NAND (111) 의 출력이 HIGH 이고, 따라서 OUTRE_B 및 OUTRO_B 중 하나 또는 양자가 LOW 일 때이다. 즉, 도 2 를 참조하면, 입력 클록 신호 DLCLKA 가 LOW 로부터 HIGH 로 상승할 때, 즉, OUTRE 및 OUTRO 중 적어도 하나가 HIGH (따라서, OUTRE_B 및 OUTRO_B 중 적어도 하나 또는 양자가 LOW) 일 때, PMOS 트랜지스터들 (109, 105, 및 106) 이 오프 (비-통전) 되어 노드들 (NR_B, NE 및 NO) 의 충전이 중단된다.
노드 NR_B 가 LOW 이고 PRSTB 가 LOW 일 때, PMOS 트랜지스터 (110) 는 턴 온 (통전) 되는 한편, NMOS 트랜지스터들 (103 및 104) 은 턴 오프 (비-통전) 되어 노드 NR_B 와 VSS (접지) 사이의 방전 경로를 절단하며 이로써 노드 NR_B 를 전원 전위 (VDD) 로 충전한다. PRSTB 가 LOW 가 되고 인버터 (112) 의 출력이 HIGH 일 때, NAND (114) 의 출력 WEAKPREB 는 LOW 로 리셋된다. PMOS 트랜지스터들 (109, 105 및 106) 은 턴 온 (통전) 되어 노드들 (NR_B, NE 및 NO) 이 전원 전압 (VDD) 으로 충전된다. 노드들 (NE 및 NO) 은 노드 NR_B 와 병렬로 PMOS 트랜지스터들 (105 및 106) 에 의해 프리차지되어 더 짧은 프리차지 시간을 제공하며, 이로써 제 2 합성 회로의 동작을 보장한다.
노드 NR_B 가 전원 전압 (VDD) 으로 충전될 때, 입력으로서 노드 NR_B 의 전압을 수신하는 인버터 (115) 의 출력은 LOW 가 되고 인버터 (116) 의 출력인 PRSTB 는 HIGH 가 되어 PMOS 트랜지스터 (110) 가 오프 (비-통전) 된다. 이것은 PMOS 트랜지스터 (110) 에 의한 노드 NR_B 의 충전이 정지하게 한다. PRSTB 가 HIGH 일 때, NMOS 트랜지스터들 (103 및 104) 은 턴 온 (통전) 되어 전류원으로서 동작한다. 그러나, INRE 및 INRO 가 모두 LOW 일 때, NMOS 트랜지스터들 (101 및 102) 은 턴 오프 (비-통전) 된다. 인버터 (112) 의 출력이 HIGH 인 경우, PRSTB 가 LOW 로부터 HIGH 로 변경되고 있을 때에도 NAND (114) 의 출력인 WEAKPREB 는 LOW 로 유지된다. 따라서, PMOS 트랜지스터들 (109, 105 및 106) 은 온 (통전) 으로 유지된다.
클록 신호 DLCLKA 가 LOW 일 때, OUTRE_B 및 OUTRO_B 가 HIGH 여서, NAND (111) 의 출력은 LOW 로 설정되고 인버터 (112) 의 출력은 HIGH 가 된다. OUTRE_B 및 OUTRO_B 중 적어도 하나가 HIGH 로부터 LOW 로 천이하는 경우, 즉 클록 신호 DLCLKA 의 상승 시간에, NAND (111) 의 출력은 HIGH 가 되는 한편, NAND (114) 의 출력 WEAKPREB 는 HIGH 로 설정되어 PMOS 트랜지스터들 (109, 105 및 106) 이 오프 (비-통전) 된다. 이 상황에서, INRE 및 INRO 가 LOW 로부터 HIGH 로 천이하는 경우, NMOS 트랜지스터 (101) 는 INRE 의 HIGH 주기 동안 턴 온 (통전) 된다. 이것은 노드 NR_B 상의 전하가 BIASRE 에 의해 제어되는 NMOS 트랜지스터 (107) 의 전류 (드레인-투-소스 전류) 에 의해 VSS 측을 향하여 방전되게 한다. INRE 의 LOW 로부터 HIGH 로의 천이로부터의 지연으로 HIGH 가 되는 INRO 의 HIGH 주기 동안, NMOS 트랜지스터 (102) 는 턴 온 (통전) 되어 노드 NR_B 상의 전하가 BIASRO 에 의해 제어되는 NMOS 트랜지스터 (108) 의 전류 (드레인-투-소스 전류) 에 의해 VSS 로 방전된다.
INRE 및 INRO 가 모두 HIGH 일 때, 노드 NR_B 상의 전하는 트랜지스터들 (101 및 102) 양자를 통해 방전된다. 노드 NR_B 에서의 전압이 인버터 (115) 의 논리 임계값 이하로 하강할 때, 인버터 (115) 의 출력 노드 NR 은 LOW 로부터 HIGH 로 상승한다. 인버터 (116) 의 출력 PRSTB 는 LOW 가 되어 NMOS 트랜지스터들 (103 및 104) 이 오프 (비-통전) 되며, 이로써 노드 NR_B 의 VSS 로의 방전 경로가 절단된다. PMOS 트랜지스터 (110) 에 의한 노드 NR_B 의 충전이 개시된다. 그 때 NAND (114) 의 출력 WEAKPREB 는 LOW 가 된다. 이것은 PMOS 트랜지스터 (109) 를 턴 온 (통전) 하여 노드 NR_B 를 충전한다.
INRE 및 INRO 의 지연 합성의 비율 (내분비) 은 X : (1-X) (여기서, 0 ≤ X ≤ 1) 로 설정된다. 게이트들이 바이어스 전압들 (BIASRE 및 BIASRO) 을 각각 수신하는 NMOS 트랜지스터들 (107 및 108) 을 통한 전류 값들은 각각 X＊I 및 (1-X)＊I 가 되도록 설정된다. 전원 전압 (VDD) 으로 프리차지된 노드 NR_B 는 지연차 (
T) 를 가진 2 개의 신호들 (INRE 및 INRO) 의 상승 에지들의 HIGH 펄스들에 의해 방전된다. 노드 NR_B 에 저장된 전하들 (Q) 이 Q = C＊VDD 에 의해 주어지는 것이 관찰되며, 여기서, C 는 노드 NR_B 의 커패시턴스이다. Even 입력 신호 (INRE) 의 HIGH 로의 상승이래, Odd 입력 신호 (INRO) 의 HIGH 로의 상승까지의 지연차 (
T) 동안, NMOS 트랜지스터 (101) 는 턴 온 (통전) 되어 노드 NR_B 를 전류 값 X＊I 로 방전한다. 노드 NR_B 상의 전하들 (Q') 은 C＊VDD - 
T＊X＊I 와 같다. 제 2 신호 INRO 가 HIGH 가 될 때, NMOS 트랜지스터 (102) 는 턴 온 (통전) 되어 NMOS 트랜지스터 (101) 와 함께 노드 NR_B 상의 전하들이 전류 값 X＊I + (1-X)＊I = I 로 방전된다. 이제, 노드 NR_B 에 접속된 입력을 갖는 인버터 (115) 의 논리 임계값이 VDD/2 이고, 전압이 Odd 입력 신호 (INRO) 의 상승 에지로부터 지연 시간 T 후에 VDD/2 를 하회한다고 가정된다. 그 때,
C＊VDD - X＊I＊
T - I＊T = C＊VDD/2
로부터,
T = (C＊VDD)/(2＊I) - X＊
T
를 획득한다.
따라서, 인버터 (115) 의 전파 지연을 제외하고 Even 입력 신호 (INRE) 의 상승으로부터 출력 단자 (NR) 의 상승까지의 전파 지연은,
에 의해 주어진다.
상기 식 (1) 에서, (C＊VDD)/(2＊I) 은 제 2 합성 회로에 고유한 전파 지연이다.
식 (1) 에서, X = 1, 즉, Even 입력 신호 (INRE) 및 Odd 입력 신호 (INRO) 의 지연차의 내분비가 100% : 0% 인 경우, 지연 시간은,
에 의해 주어진다. 이 전파 지연 시간 
T + T 은 최소이다.
식 (1) 에서, X = 0, 즉, Even 입력 신호 (INRE) 및 Odd 입력 신호 (INRO) 의 지연차의 내분비가 0% : 100% 인 경우, 지연 시간은,
에 의해 주어진다. 이 전파 지연 시간 
T + T 은 최대이다.
식 (1) 에서, O 〈 X 〈 1 인 경우, 전파 지연 시간 
T + T 은 최소값과 최대값 사이의 중간값을 취한다.
도 4 에서, 출력 단자 (OUT) 로부터 출력된 신호의 펄스 폭이 또한 바이어스 전압들 (BIASRE 및 BIASRO) 을 설정함으로써 조정된다는 것을 알아야 한다.
도 5 는 도 3 의 제 1 가변 지연 회로 (20) 내의 가변 지연 회로 (21R) 의 구성을 도시한다. 한편, 도 3 의 가변 지연 회로 (21F) 는 가변 지연 회로 (21R) 와 구성에 있어서 유사하다.
도 5 를 참조하면, 도 3 에 도시한 것처럼 가변 지연 회로 (21R) 에서, 클록 신호 DLCLKA 를 수신하는 인버터 INV1 의 출력은 다음 단의 인버터 INV2 의 입력에 접속되며 또한 셀렉터 1 의 제 1 입력에 접속된다. 셀렉터 1 은 전단의 셀렉터 3 의 출력에 접속된 제 2 입력을 갖는다. 셀렉터 1 의 출력은 OUTRE_B 이다. 셀렉터 1 은 위상 조정 회로 (80R) (도 2) 로부터의 선택 제어 신호 s1 의 값에 따라 제 1 입력과 제 2 입력 중 하나의 입력을 선택한다. 셀렉터 1 은 NAND 1-1, 인버터 INV, NAND 1-2 및 NAND 1-3 을 포함한다. NAND 1-1 은 위상 조정 회로 (80R) 로부터 공급된 선택 제어 신호 s1 및 인버터 INV1 의 출력을 수신한다. 인버터 INV 는 위상 조정 회로 (80R) 로부터 공급된 선택 제어 신호 s1 을 반전한다. NAND 1-2 는 인버터 INV 의 출력 및 셀렉터 3 의 출력을 수신하고, NAND 1-3 은 이들 2 개의 NAND 1-1 및 NAND 1-2 의 출력들을 수신한다. 다른 셀렉터들 각각의 내부 구성은 셀렉터 1 의 구성과 동일하다.
인버터 INV2 의 출력은 다음 단의 인버터 INV3 의 입력에 접속되며 또한 셀렉터 2 의 제 1 입력에 접속된다. 셀렉터 2 의 제 2 입력은 전단의 셀렉터 4 의 출력에 접속된다. 셀렉터 2 의 출력은 인버터 INV5 를 통해 출력 OUTRO_B 에 접속된다. 셀렉터 2 는 위상 조정 회로 (80R) 로부터 공급된 선택 제어 신호 s2 의 값에 따라 제 1 입력과 제 2 입력 중 하나의 입력을 선택한다.
인버터 INV3 의 출력은 다음 단의 인버터 INV4 의 입력에 접속되며 또한 셀렉터 3 의 제 1 입력에 접속된다. 셀렉터 3 의 제 2 입력은 제 5 셀렉터 (미도시) 의 출력에 접속된다. 셀렉터 3 의 출력은 셀렉터 1 의 제 2 입력에 접속된 다. 셀렉터 3 은 위상 조정 회로 (80R) 로부터 공급된 선택 제어 신호 s3 의 값에 따라 제 1 입력과 제 2 입력 중 하나의 입력을 선택한다.
인버터 INV4 의 출력은 다음 단의 인버터 (미도시) 의 입력에 접속되며 또한 셀렉터 4 의 제 1 입력에 접속된다. 셀렉터 4 의 제 2 입력은 제 6 셀렉터 (미도시) 의 출력에 접속된다. 셀렉터 4 의 출력은 셀렉터 2 의 제 2 입력에 접속된다. 셀렉터 4 는 위상 조정 회로 (80R) 로부터 공급된 선택 제어 신호 s4 의 값에 따라 제 1 입력과 제 2 입력 중 하나의 입력을 선택한다. 상술된 것과 유사한 Even 및 Odd 에 대한 구성은 인버터 스트링 (INV1, INV2, INV3, INV4 등) 에 대하여 완전히 반복된다.
선택 제어 신호 s1 이 HIGH 일 때, 셀렉터 1 의 인버터 INV 의 출력은 LOW 가 되고, NAND 1-2 의 출력은 HIGH 가 된다. NAND 1-1 및 NAND 1-3 은 제 1 입력들을 반전 및 출력하는 2 단의 인버터로서 동작한다. 선택 제어 신호 s1 이 HIGH 일 때, 셀렉터 1 은 인버터 INV1 의 출력을 선택하여, 그 셀렉터는 2 단의 NAND 들의 지연 회로로서, 더 상세하게는 INV1 및 2 단의 NAND 로 이루어진 3 단의 인버터들의 지연 회로로서 동작한다.
한편, 선택 제어 신호 s1 이 LOW 일 때, 인버터 INV 의 출력은 HIGH 가 되고 NAND 1-1 의 출력은 HIGH 가 된다. NAND 1-2 및 NAND 1-3 은 2 단의 인버터들로서 동작하며, 2 단의 인버터들 각각은 제 2 입력 (셀렉터 3 의 출력) 에서의 신호를 반전하여 그렇게 반전된 제 2 입력의 신호를 전파한다.
선택 제어 신호 s2 가 HIGH 일 때, 셀렉터 2 는 인버터 INV2 의 출력을 선택 하여 2 단의 NAND들의 지연 회로로서 동작한다. 즉, 가변 지연 회로는 INV1, INV2, 2 단의 NAND들 및 INV5 로 이루어진 5 단의 인버터들의 지연 회로로서 동작한다. 선택 제어 신호들 (s1 및 s2) 이 HIGH 일 때 출력되는 Even 지연 신호 (OUTRE_B) 및 Odd 지연 신호 (OUTRO_B) 의 에지들 사이에는 2 단의 인버터들의 시간차 (단위 지연 회로) 가 있다.
선택 제어 신호 s2 가 LOW 일 때, 셀렉터 2 는 2 단의 인버터들의 지연 회로로서 동작하며, 2 단의 인버터들 각각은 제 2 입력 (셀렉터 4 의 출력) 에서의 신호를 반전하여 그렇게 반전된 제 2 입력의 신호를 전파한다.
선택 제어 신호 s3 이 HIGH 일 때, 셀렉터 3 은 INV3 의 출력을 선택하고 2 단의 NAND들의 지연 회로로서 동작한다. 선택 제어 신호 s3 이 HIGH 이고 선택 제어 신호 s1 이 LOW 일 때, 가변 지연 회로는 INV1, INV2, INV3, 2 단의 NAND들 (셀렉터 3) 및 2 단의 NAND들 (셀렉터 1) 로 이루어진 7 단의 인버터들의 지연 회로로서 동작한다.
선택 제어 신호 s4 가 HIGH 일 때, 셀렉터 4 는 INV4 의 출력을 선택하고 2 단의 NAND들의 지연 회로로서 동작한다. 선택 제어 신호 s4 가 HIGH 이고 선택 제어 신호 s2 가 LOW 일 때, 가변 지연 회로는 INV1, INV2, INV3, INV4, 2 단의 NAND들 (셀렉터 4), 2 단의 NAND들 (셀렉터 2) 및 INV5 로 이루어진 9 단의 지연 회로로서 동작한다.
선택 제어 신호들 (s3 및 s4) 이 HIGH 일 때 출력되는 Even 지연 신호 (OUTRE_B) 및 Odd 지연 신호 (OUTRO_B) 의 에지들 사이에는 2 단의 인버터들의 시 간차 (단위 지연 회로) 가 있다.
따라서, 가변 지연 회로 (21R) 는 도 2 의 위상 조정 회로 (80R) 로부터 공급된 선택 제어 신호에 의해 출력되는 Even 지연 출력 및 Odd 지연 출력을 결정한다. 도 5 에서는, 가변 지연 회로 (21R) 의 출력들을 OUTRE_B 및 OUTRO_B 로 표시하여, 이들 신호들이 클록 입력 DLCLKA 의 LOW 로부터 HIGH 로의 상승으로 HIGH 로부터 LOW 로 하강하는 것을 나타낸다
도 6 은 도 3 의 원-샷 펄스 생성 회로 (121E) 의 구성예를 도시한다. 이 원-샷 펄스 생성 회로는 입력 IN1 의 하강 에지에 응답하여 출력 OUT1 에서 소정의 펄스 폭의 LOW 펄스를 생성한다. 원-샷 펄스의 펄스 폭은 지연 회로에 의해 결정된다. 이 원-샷 펄스 생성 회로는 입력 IN1 에서 신호를 수신하는 인버터 INV0 및 인버터 INVO 의 출력 신호를 수신하여 반전된 신호를 출력하는 (INV1, INV2, NAND2, INV3 및 NAND3 을 포함하는) 지연 회로를 포함한다. 또한, 원-샷 펄스 생성 회로는 지연 회로의 출력 (NAND3 의 출력) 및 인버터 INV0 의 출력을 수신하는 NAND4 를 포함한다. NAND2, NAND3, 및 NAND4 는 특허청구범위에서 각각 제 4 논리 회로, 제 5 논리 회로 및 제 6 논리 회로에 대응한다.
인버터 INV0 의 출력은 입력 IN1 의 HIGH 로부터 LOW 로의 천이에 응답하여 HIGH 가 된다. 지연 회로를 구성하는 NAND2 및 NAND3 은 인버터들로서 동작하여 지연 회로 전체가 5 단의 인버터들로서 동작한다. NAND4 는 인버터 INV0 의 LOW 로부터 HIGH 로의 천이 시간으로부터 5 단의 인버터들의 지연 시간에 대응하는 펄스 폭의 LOW 펄스를 출력한다.
원-샷 펄스 생성 회로의 원-샷 펄스 폭은 동작 주파수에 따라 조정될 수도 있다. 예를 들어, 인버터 INV3 에 의해 나타내진 반전 지연 회로가 3 단의 인버터들을 포함하는 것을 가정하면, 2 단의 인버터들은 스위칭에 의해 신호 경로로부터 제거될 수도 있어 원-샷 펄스 생성 회로가 일단의 인버터로 구성된다. 이 스위칭은 제조 시에 배선층 스위치 (금속 스위치) 의 접속 스위칭에 의하는 것일 수도 있다. 또한 원-샷 지연의 리셋 시간은 주파수에 대하여 조정될 수도 있다. 제 2 합성 회로의 동작은 고주파수에 대해 지연의 리셋 경로를 바이-패스함으로써 보장될 수도 있다. 도 6 에 도시한 것처럼, 인버터 INV0 의 출력은 NAND 2 의 입력에, 그리고 NAND 3 의 입력에 직접 접속되어 NAND2 및 NAND3 이 인버터 INV0 의 LOW 출력에 기초하여 HIGH 로 직접 리셋된다. 즉, NAND2 및 NAND3 은 지연 회로 내의 NAND2 및 NAND3 에 선행하는 리셋 경로를 통해 전파하는 신호를 대기하지 않고 리셋될 수 있다.
도 7 은 본 발명의 일 실시형태의 제 1 및 제 2 래치 회로들 및 제 2 합성 회로의 구성을 도시한다. 도 7 을 참조하면, 이 구성은 도 3 의 래치 회로들 (130E, 130O) 이 도 3 및 도 4 를 참조하여 상기 설명된 제 2 합성 회로 (100R) 내에 내장되게 한다. 도 7 을 더욱 참조하면, NAND들 (133 및 134) 은 래치 회로 (130E) 와 등가하고, NAND들 (135 및 136) 은 래치 회로 (130O) 와 등가하다. 또한, 도 7 의 구성은 단자 OUTRE_B 에 접속된 입력을 갖는 인버터 (137) (수신 회로), 및 인버터 (137) 의 출력 INRE1 을 수신하는 인버터 (138) 를 포함한다. 인버터 (138) 의 출력 INRE2 는 NAND (133) 로 공급되고, PRSTB 는 NAND (134) 로 공급된다. NAND들 (133 및 134) 의 출력들은 NAND들 (134 및 133) 의 입력들에 크로스-커플링된다. 또한, 이 구성은 단자 OUTRO_B 에 접속된 입력을 갖는 인버터 (139) (수신 회로), 및 인버터 (139) 의 출력 INRO1 을 수신하는 인버터 (140) 를 포함한다. 인버터 (140) 의 출력 INRO2 는 NAND (135) 로 공급되고, PRSTB 는 NAND (136) 로 공급된다. NAND들 (135 및 136) 의 출력들은 NAND들 (136 및 135) 의 입력들에 크로스-커플링된다. 도 7 에서, 원-샷 펄스 생성 회로들 (도 3 의 120R) 의 출력들은 OUTRE_B 및 OUTRO_B 로서 인버터들 (137 및 139) 로 공급된다.
도 7 에서, NR_B 가 전원 전압으로 프리차지되고 래치 출력들 INRE3 및 INRO3 의 출력들을 수신하는 NMOS 트랜지스터들 (101 및 102) 을 통해 방전되는 보간기가 설명되고 있다. 그러나, 본 발명은 이 구성으로 제한되지 않는다. 예를 들어, 보간기는 노드 NR_B 가 VSS 전위로 설정되고 래치 출력들 INRE3 및 INRO3 의 출력들이 전원 전압 (VDD) 으로의 충전을 위해 PMOS 트랜지스터들로 공급되도록 배열될 수도 있다. 이 경우에, 트랜지스터 극성은 역전되는 한편, 각 SR 래치는 SR 래치가 셋 단자 S 에서 HIGH 입력에 의해 셋되고 리셋 단자 R 에서 HIGH 입력에 의해 리셋되도록 로직이 변경된다. 프리차지 트랜지스터들 (109, 110, 105 및 106) 은 소스들이 접지되고 드레인들이 각각의 노드들에 접속되는 NMOS 트랜지스터들에 의해 형성된다. 트랜지스터들 (101 내지 104, 107 및 108) 은 PMOS 트랜지스터들에 의해 형성된다. 노드 NR_B 가 인버터 (115) 의 논리 임계값보다 클 때, LOW 전위가 출력되고, 따라서 인버터 (116) 의 출력은 HIGH 가 된다. 인버터 (116) 의 HIGH 에 응답하여 리셋되는 SR 래치 회로 (113, 114) 는 2 개의 크로스-커플링된 NOR 게이트들에 의해 형성된다. 도 7 의 NAND (111) 및 인버터 (112) 는 AND들로 교체된다. NAND들 (133 내지 136) 은 NOR들로 교체되며, 인버터들 (137 및 139) 은 삭제된다.
도 8 은 도 2 의 제 1 합성 회로 (합성기) (30) 의 구성예를 도시한다. 합성기 (30) 는 보간기 (10R) 의 출력 NR 의 HIGH 레벨에 응답하여 DLL 출력을 HIGH 로 설정하는 한편, 보간기 (10F) 의 출력 NF 의 HIGH 레벨에 응답하여 DLL 출력을 LOW 로 설정한다.
도 8 을 참조하면, 제 1 합성 회로 (합성기) (30) 는 :
전원 VSS 에 접속된 소스를 갖고, NR 에 접속된 게이트를 가지며, 노드 INRB 에 접속된 드레인을 갖는 NMOS 트랜지스터 NM4,
접지된 소스를 갖고, NF 에 접속된 게이트를 가지며 노드 INFB 에 접속된 드레인을 갖는 NMOS 트랜지스터 NM3,
노드 INRB 에 접속된 입력을 갖고 노드 INFB 에 접속된 출력을 갖는 CMOS 인버터 (PM2, NM2),
노드 INFB 에 접속된 입력을 갖고 노드 INRB 에 접속된 출력을 갖는 CMOS 인버터 (PM1, NM1),
노드 INRB 에 접속된 입력을 갖는 인버터 (304), 및
노드 INFB 에 접속된 입력을 갖고 오픈된 출력을 갖는 인버터 (308) 를 포함한다. CMOS 인버터들 (PM1, NM1 및 PM2, NM2) 은 플립-플롭을 구성하도록 크로 스-접속된 입력들 및 출력들을 갖는다. 더 상세하게는, CMOS 인버터들 (PM1, NM1) 의 출력은 CMOS 인버터들 (PM2, NM2) 의 입력에 접속되며, CMOS 인버터들 (PM2, NM2) 의 출력은 CMOS 인버터들 (PM1, NM1) 의 입력에 접속된다.
도 8 에 도시된 제 1 합성 회로 (합성기) (30) 의 동작이 이제 설명될 것이다. 입력 NR 이 HIGH 가 될 때, NMOS 트랜지스터 NM4 는 턴 온 (통전) 되어, 노드 INRB 가 LOW 가 된다. 노드 INFB 는 CMOS 인버터 (PM2, NM2) 에 의해 HIGH 로 설정되고, 노드 INRB 는 CMOS 인버터 (PM1, NM1) 에 의해 LOW 로 설정되어, HIGH 가 인버터 (304) 로부터의 DLL 출력으로서 출력된다.
입력 NR 이 LOW 가 될 때, NMOS 트랜지스터 NM4 는 턴 오프 (비-통전) 된다. 그러나, 노드들 (INRB 및 INFB) 은 플립-플롭으로서 동작하는 CMOS 인버터 (PM1, NM1) 및 CMOS 인버터 (PM2, NM2) 에 의해 각각 LOW 및 HIGH 로 유지된다. 따라서, HIGH 레벨은 인버터 (304) 로부터의 DLL 출력으로서 계속 출력된다.
다음에 입력 NF 가 HIGH 가 될 때, NMOS 트랜지스터 NM3 은 턴 온 (통전) 되어 노드 INFB 가 LOW 가 된다. 노드 INRB 는 CMOS 인버터 (PM1, NM1) 에 의해 HIGH 로 설정되는 한편, 노드 INFB 는 CMOS 인버터 (PM2, NM2) 에 의해 LOW 로 설정된다. LOW 레벨이 인버터 (304) 로부터의 DLL 출력으로서 출력된다. 다음에 NF 가 LOW 가 될 때, 노드들 (INRB 및 INFB) 은 플립-플롭으로서 동작하는 CMOS 인버터 (PM1, NM1) 및 CMOS 인버터 (PM2, NM2) 에 의해 각각 HIGH 및 LOW 로 유지된다. 따라서, LOW 레벨은 인버터 (304) 로부터의 DLL 출력으로서 계속 출력된다. CMOS 인버터는 전원 VDD 및 전원 VSS 에 걸쳐 서로 직렬로 접속된 PMOS 트랜지스터 및 NMOS 트랜지스터를 포함한다. CMOS 인버터를 구성하는 PMOS 트랜지스터 및 NMOS 트랜지스터는 공통으로 접속되고 입력에 접속된 게이트들을 갖는 동시에, 공통으로 접속되고 출력에 접속된 드레인들을 갖는다.
도 9 는 도 7 을 참조하여 설명된 제 2 합성 회로 (Rise 측) 의 동작 파형들의 예들을 도시한다. 상세하게는, (a) 는 외부 클록들 CK 및 CKB 의 파형, (b) 는 INRE1 및 INRO1 의 파형, (c) 는 INRE2 및 INRO2 의 파형, (d) 는 INRE3 및 INRO3 의 파형, (e) 는 NR_B 의 파형, 그리고 (f) 는 PRSTB 및 WEAKPREB 의 파형을 나타낸다. 또한, (g) 내지 (k) 는 도 7 의 구성과 동일 구성을 갖는, Fall 측 상의 제 2 합성 회로에서의 INRE1, INRO1, INRE2, INRO2, INRE3, INRO3, NR_B, PRSTB 및 WEAKPREB 의 파형을 나타내며, (l) 은 DLL 출력의 파형을 나타낸다.
OUTRE_B 및 OUTRO_B 는 tCH 의 펄스 폭을 갖는 외부 클록 CK 의 상승에 응답하여 HIGH 로부터 LOW 가 된다. 원-샷 펄스 (LOW 펄스) 는 원-샷 펄스 생성 회로 (도 2 의 120R) 에 의해 생성된다.
INRE1 및 INRO1 은 원-샷 펄스 (LOW 펄스) 로부터 인버터들 (137 및 139) 에 의해 반전된 HIGH 펄스들이다. INRE1 은 INRO1 전에 일시적으로 상승한다 ((b) 참조).
INRE2 및 INRO2 는 각각 인버터들 (138 및 140) 에 의해 INRE1 및 INRO1 를 반전함으로써 획득된 신호들이다. 각각 SR 래치 (NAND들 (133 및 134)) 및 SR 래치 (NAND들 (135 및 136)) 의 출력들인 INRE3 및 INRO3 은 각각 INRE2 및 INRO2 의 LOW들에 응답하여 HIGH 로 설정된다.
INRE3 및 INRO3 이 HIGH 가 될 때, NMOS 트랜지스터들 (101 및 102) 은 턴 온 (통전) 된다. 전원 전압 VDD 로 프리차지된 노드 NR_B 는 BIASRE 및 BIASRO 에 의해 바이어스된 트랜지스터들 (107 및 108) 의 소스-투-드레인 전류들에 따라 각각 방전된다 ((e) 참조).
노드 NR_B 에서의 전압이 인버터 (115) 의 논리 임계값 이하로 하강할 때, 노드 NR 은 LOW 로부터 HIGH 로 천이한다. 그 때 인버터 (116) 의 출력 PRSTB 는 LOW 가 된다. NAND들 (133 및 134) 을 포함하는 SR 래치, 및 NAND들 (135 및 136) 을 포함하는 SR 래치는 PRSTB 의 LOW 레벨에 응답하여 리셋된다. INRE3 및 INRO3 은 HIGH 로부터 LOW 로의 LOW 가 되어, NMOS 트랜지스터들 (101 및 102) 이 턴 오프 (비-통전) 된다. PRSTB 의 LOW 레벨에 응답하여, PMOS 트랜지스터 (110) 는 턴 온 (통전) 되고, NMOS 트랜지스터들 (103 및 104) 은 턴 오프 (비-통전) 되어 노드 NR_B 가 전원 전압으로 프리차지된다. PRSTB 가 LOW 인 경우, NAND들 (113 및 114) 을 포함하는 SR 래치는 리셋되어, WEAKPREB 가 LOW 가 되며, 이로써 PMOS 트랜지스터들 (109, 105 및 106) 에 의해 각각 노드들 NR_B, NE 및 NO 가 프리차지된다.
인버터 (115) 에 의해 Rise 측의 NR_B 를 반전함으로써 획득된 신호 NR, 및 인버터 (115) 에 의해 Fall 측의 NR_B 를 반전함으로써 획득된 신호 NF 는 합성기 (30) (도 2 참조) 로 공급되어, DLL 출력을 전달한다 ((l) 참조).
도 7 에서의 바이어스 전압들 BIASRE 및 BIASRO 의 설정이 INRE3 = 100% 및 INRO3 = 0% 에 대응하는 경우에 있어서, 노드 NR_B 는 트랜지스터 (107) 의 경로를 통해 방전된다. 노드 NR_B 의 하강 파형은 100% 의 Even INRE3 으로 생성된다. 이 조건은 노드 NR_B 의 방전 동작이 일 사이클 내의 동작에 대하여 가장 늦게 개시되게 한다. 외부 클록 CK 의 HIGH 펄스 폭 (tCH 폭) 이 짧은 경우, INRE3 의 HIGH 주기가 매우 짧고 따라서 노드 NR_B 를 방전하는 시간이 짧아, 조건이 가장 불리하다는 것을 나타낸다는 것을 알아야 한다. 따라서, 이 조건은 다음의 사이클의 동작까지 노드 NR_B 를 방전하는 타이밍 마진과 노드 NR_B 를 프리차지하는 타이밍 마진이 완전히 사용되는 즉, 고갈되는 최악의 조건 (즉, 최악의 경우) 을 나타낸다. 클록 사이클이 짧은 경우, 방전 후의 노드 NR_B 의 재충전 시간이 짧고 따라서 조건이 가장 불리하거나 최악의 경우이다.
본 실시형태에서, 래치 회로 130R (130F) 이 제 2 합성 회로 100R (100F) 앞에 제공되며 제 1 가변 지연 회로 (20) 의 출력들 OUTRE_B 및 OUTRO_B (OUTFE_B 및 OUTFO_B) 는 래치 회로 130R (130F) 의 셋 단자 S 로 전달된다. 래치 회로 130R (130F) 은 설정할 때 클록 CK 의 펄스 폭 tCH 이 짧은 경우에도 소정 시간 동안 (즉, 래치 회로가 리셋될 때까지) HIGH 레벨 출력을 제공한다. 래치 회로 130R (130F) 의 출력이 HIGH 일 때, 제 2 합성 회로 100R (100F) 내의 노드 NR_B 는 방전된다. 래치 회로 130R (130F) 은 제 2 합성 회로 100R (100F) 내의 노드 NR_B 의 하강에 응답하여 리셋된다. 후속하여, 제 2 합성 회로 100R (100F) 내의 노드 NR_B 가 프리차지된다. 따라서, 동작이 늦게 개시될 때에도 제 2 합성 회로 100R (100F) 의 동작 마진이 확보될 수도 있다.
비교예로서, 상술된 SR 래치 회로가 생략되는 경우가 이제 도 10 의 (A) 를 참조하여 설명된다. 도 7 의 SR 래치 (133, 134) 및 SR 래치 (135, 136) 가 생략되고, 인버터들 (137 및 139) 에 의해 OUTRE_B 및 OUTRO_B 를 반전시킴으로써 획득된 신호들 INRE1 및 INRO1 이 각각 NMOS 트랜지스터들 (101 및 102) 의 게이트들로 공급되는 구성을 고려해보자. 즉, 도 7 의 INRE1 및 INRO1 (OUTRE_B 및 OUTRO_B 로부터 반전된 신호들) 은 NMOS 트랜지스터 (101 및 102) 의 게이트들로 공급된다. Even 신호 INRE1 가 먼저 상승된 후, Odd 신호 INRO1 이 상승된다. 외부 클록 CK 의 tCH 폭이 짧은 경우, 즉, 듀티 사이클이 짧은 경우, 외부 클록 CK 의 HIGH 주기의 종료 후 외부 클록 CK 의 LOW 주기 동안, 출력의 역위상 에지가 제 2 합성 회로에서 생성되어야 한다. 제 2 합성 회로의 동작은 정지되어 제 2 합성 회로 내의 노드 NR_B 의 방전 시간이 매우 짧아진다. 노드 NR_B 는 충분히 방전될 수 없어 제 2 합성 회로의 오작동이 생기게 되기 쉽다 (제 2 합성 회로는 정확하게 동작하지 않을 수도 있다).
본 실시형태에 따른 제 2 합성 회로에서, OUTRE_B 및 OUTRO_B 를 래치하는 SR 래치 (133, 134) 및 SR 래치 (135, 136) 의 출력들인 신호들 INRE3 및 INRO3 은 각각 제 2 합성 회로 내의 NMOS 트랜지스터들 (101 및 102) 의 게이트들로 공급된다. PRSTB 는 SR 래치 (133, 134) 및 SR 래치 (135, 136) 에 의한 INRE3 및 INRO3 의 래치를 해제한다. 제 2 합성 회로가 NR 에 HIGH 레벨을 출력한 후 PRSTB 가 LOW 로 설정되기 때문에, 재충전 오작동이 회피될 수 있다. PRSTB 가 LOW 일 때, SR 래치 (133, 134) 는 HIGH 상태의 INRE3 이 LOW 로 리셋되는 결과에 따라 리셋된다.
PRSTB 가 LOW 일 때, SR 래치 (113, 114) 가 또한 리셋되고 WEAKPREB 가 LOW 로 리셋된다. WEAKPREB 는 외부 클록 CK 가 저주파수에서 동작하고 있는 경우에 노드 NR_B 의 리셋 상태 (충전) 를 유지하는데 이용된다.
노드 NR_B 에 관하여, 소정의 전압으로 프리차지된 노드 NR_B 가 트랜지스터들 (109 및 110) 에 의해 방전되고 방전 결과로서 LOW 전위로 하강한 후 노드 NR_B 가 재충전되도록 피드백 제어가 수행된다. 따라서, 노드 NR_B 의 전압 파형은 소정 기간의 펄스 파형이다. 따라서, 외부 클록 CK 가 저주파수인 경우, 즉, 더 긴 주기를 갖는 경우, 노드 NR_B 의 리셋 동작 (충전 동작) 을 유지할 필요가 있다. PRSTB 의 LOW 에 기초하여 LOW 로 설정되는 WEAKPREB 신호는 제 1 가변 지연 회로 (20) 의 출력 신호들 OUTRE_B 및 OUTRO_B 에 의해 HIGH 가 된다. OUTRE_B 및 OUTRO_B 중 하나 또는 양자가 LOW 인 경우, NAND (111) 의 출력은 HIGH 가 되는 한편, 인버터 (112) 의 출력은 LOW 가 된다. NAND (114) 의 출력 WEAKPREB 는 HIGH 가 되어 트랜지스터 (109) 에 의한 노드 NR_B 의 프리차지가 중지한다. OUTRE_B 및 OUTRO_B 가 모두 LOW 인 시점에서, 다음의 클록 사이클에 대한 지연된 파형 생성의 설정을 행할 필요가 있다. 따라서, 그 시간까지 노드 NR_B 를 충전하는 동작을 유지하기에 충분하다. 이것은 외부 클록 신호 CK 가 저주파수인 경우, 즉, 더 긴 사이클 또는 주기가 되는 경우에도, 노드 NR_B 의 플로팅 상태의 발생을 억압하는 것을 허용한다.
다시, 신호 WEAKPREB 에 대한 동작 마진들과 관련하여 조치를 취할 필요가 있다. 외부 클록 신호 CK 가 긴 HIGH 펄스 폭 (긴 tCH 폭), 즉 긴 듀티 사이클 을 갖는 경우, 즉 도 11 의 (A) 에 도시한 것처럼 INRE3/INRO3 의 하강이 충분히 지연 또는 지체되는 경우 (도 11 의 (A) 의 파선들 INRE/O3 을 참조) 를 가정해보자. 이러한 경우에, 노드 NR_B 를 충분히 방전하는 것이 가능하다. 그러나, 신호 WEAKPREB 의 생성 시에 지연단들의 경로 (NR_B → PRSTB → WEAPPREB) 가 존재하기 때문에, WEAKPREB 신호에 의한 트랜지스터 (109) 의 충전 개시가 지연되며 다음 사이클의 OUTRE_B/OUTRO_B 가 LOW 인 조건보다 뒤쳐질 가능성이 있을 수도 있다. 이러한 경우에, LOW 인 신호 WEAKPREB 가 생성될 수 없어 오작동 및 부적절한 동작을 일으킬 가능성이 있다.
따라서, 본 실시형태에서, 원-샷 펄스 생성 회로 (120R) 에 입력 신호들 OUTRE_B 및 OUTRO_B 이 제공되어 OUTRE_B 및 OUTRO_B 의 하강 에지들에 각각 응답하여 원-샷 펄스들 CLKE 및 CLKO 가 생성된다. 원-샷 펄스들 CLKE 및 CLKO 의 신호 폭은 주파수 (주기가 더 짧다) 또는 외부 클록 CK 의 HIGH 펄스 폭 (tCH 폭) 에의 의존성 없이 고정된 값으로 설정된다. 원-샷 펄스 폭 (고정된 값) 은 예를 들어, 도 6 을 참조하여 설명한 것처럼, 제조 프로세스 시에 제품 디바이스의 동작 주파수에 대응하여 설정될 수도 있다.
본 실시형태의 경우, 외부 클록 신호 CK 의 HIGH 펄스 폭 (tCH 폭) 이 짧은 (작은 듀티인) 경우, SR 래치에 의해 연장될 수도 있는 한편, tCH 폭이 긴 (큰 듀티인) 경우, 외생의 신호 폭이 원-샷 펄스 생성 회로에 의해 제거된다.
그 결과, 제 1 가변 지연 회로에 고유한 최소 지연 시간 (2 단의 NAND 에 대응하는 절대 지연 시간 값) 보다 미세한 분해능으로 위상 조정을 달성하고 더 높은 주파수에 대처하도록 구성된 제 2 가변 지연 회로 (보간기) 가 주파수 또는 외부 클록 CK 의 펄스 폭 tCH 의 값에의 의존성 없이 정확하게 동작할 수도 있다.
전술된 특허 문헌들의 개시물들이 여기에 완전히 참조에 의해 포함된다. 특정 예시적인 실시형태들 또는 실시예들은 본 발명의 기본적인 기술적 개념에 기초하여, 특허청구범위를 포함하여 본 발명의 전체 개시물의 전범위 내에서 변형 또는 조정될 수도 있다. 또한, 여기에 개시된 요소들의 다양한 조합 또는 선택이 특허청구범위의 구성 내에서 행해질 수도 있다. 즉, 본 발명은 특허청구범위 및 본 발명의 기술적 개념을 포함하여 본 발명의 전체 개시물의 전범위 내에서 당업자에게 발생할 수도 있는 다양한 변형 또는 정정을 포함할 수도 있다.
상술된 예시적인 실시형태에서, 본 발명은 메모리에 적용되었다. 본 발명은 또한 CPU, MCU 또는 DSP 와 같이, DLL 회로를 포함하는 반도체 디바이스에 일반적으로 적용될 수도 있다는 것을 알아야 한다. 본 발명은 또한 POP (Package-On-Package) 의 MCP (Multi-Chip-Package), SOC (System-On-Chip) 에 포함된, DLL 회로들이 적재된 반도체 디바이스들에 적용될 수도 있다. 본 발명은 또한 본 디바이스를 이용하는 시스템에서 이로운 결과를 야기한다.
이용된 트랜지스터들은 MOS 트랜지스터들로 제한되지 않으며, MIS (Metal-Insulator Semiconductor) 트랜지스터들 또는 TFT (Thin-Film Transistor) 와 같은 다양한 FET (Field Effect Transistor) 를 포함할 수도 있다. 트랜지스터들은 또한 바이폴라 트랜지스터들일 수도 있다. PMOS 트랜지스터 (P-채널 MOS 트랜지스터) 가 통상적인 제 1 도전성 타입 트랜지스터이고, NMOS 트랜지스터 (N-채널 MOS 트랜지스터) 가 통상적인 제 2 도전성 타입 트랜지스터이다.
본 발명의 다른 목적들, 특징들 및 양태들은 전체 개시물에서 알게 될 것이며 여기에 개시하고 함께 첨부하여 청구한 것처럼 본 발명의 요점 및 범위를 벗어남 없이 변형이 행해질 수도 있다는 것을 알아야 한다.
또한, 개시되고/되거나 청구된 요소들, 본질들 및/또는 아이템들의 임의의 조합이 전술된 변형 하에서 행해질 수도 있다는 것을 알아야 한다.
도 1 은 본 발명의 일 실시형태에 따른 메모리 디바이스의 구성을 나타낸 개략도.
도 2 는 본 발명의 일 실시형태의 DLL (Delay Locked Loop) 의 구성을 나타낸 개략도.
도 3 은 본 발명의 일 실시형태의 제 1 가변 지연 회로 (지연 라인 : delay line) 및 제 2 가변 지연 회로 (보간기) 의 구성을 나타낸 회로도.
도 4 는 본 발명의 일 실시형태의 제 2 합성 회로를 나타낸 회로도.
도 5 는 본 발명의 일 실시형태의 제 1 가변 지연 회로 (지연 라인) 의 구성을 나타낸 회로도.
도 6 은 본 발명의 일 실시형태의 원-샷 펄스 생성 회로의 구성을 나타낸 회로도.
도 7 은 본 발명의 일 실시형태의 제 1 및 제 2 래치 회로들 및 제 2 합성 회로를 포함하는 구성예를 나타낸 회로도.
도 8 은 본 발명의 일 실시형태의 제 1 합성 회로 (합성기) 의 구성을 나타낸 회로도.
도 9 는 본 발명의 일 실시형태의 동작을 설명하는 타이밍 파형도.
도 10 의 (A) 및 (B) 는 SR (셋-리셋 또는 s/r) 래치를 포함하는 본 발명의 동작을 비교예와 비교하여 설명하는 파형도들.
도 11 의 (A) 및 (B) 는 원-샷 펄스 생성 회로를 포함하는 본 발명의 동작을 비교예 또는 대안예와 비교하여 설명하는 파형도들.
※도면의 주요 부분에 대한 부호의 설명※
1-1 : 메모리 셀 어레이 1-2 : 센스 증폭기
1-3 : 컬럼 디코더 1-4 : 로우 디코더
1-5 : 모드 레지스터
1-6 : 로우 어드레스 버퍼 및 리프레시 카운터
1-7 : 컬럼 어드레스 버퍼 및 버스트 카운터
1-8 : 데이터 제어 회로 1-9 : 커맨드 디코더
1-10 : 제어 로직 1-11 ; 래치 회로
1-12 : DLL 1-13 : 입출력 버퍼
1-14 : 클록 생성기 10R, 10F : 보간기
20 : 가변 지연 회로 (지연 라인) 21R, 21F : 가변 지연 회로
30 : 합성기 40 : 입력 회로
50 : OE 60 : 레플리카
70R, 70F : 위상 검출기 (위상 비교기)
80R, 80F : 위상 조정 회로
100R, 100F : 합성 회로
101, 102, 103, 104, 107, 108 : NMOS 트랜지스터
105, 106, 109, 110 : PMOS 트랜지스터
111, 113, 114, 124 : NAND 112, 115, 116, 122, 126 : 인버터
120R, 120F, 121E, 121O, 125E, 125O : 원-샷 펄스 생성 회로
123 : 지연 회로
130R, 130F, 130E, 130O, 131E, 131O : 래치 회로 (SR 래치)
133, 134, 135, 136 : NAND 132, 137, 138, 139, 140 : 인버터
304, 308 : 인버터
Claims (20)
- DLL (Delay Locked Loop) 회로로서,외부 신호를 수신하여 상기 외부 신호의 지연 시간을 소정의 지연 시간 단위로 가변적으로 조정하며, 상기 외부 신호의 제 1 천이와 관련하여 상이한 지연 시간 값들을 갖는 제 1 세트의 제 1 및 제 2 지연 신호들을 생성하고, 상기 외부 신호의 제 2 천이와 관련하여 상이한 지연 시간 값들을 갖는 제 2 세트의 제 1 및 제 2 지연 신호들을 생성하는 제 1 가변 지연 회로;상기 제 1 세트의 제 1 및 제 2 지연 신호들 및 상기 제 2 세트의 제 1 및 제 2 지연 신호들을 각각 수신하고, 제 3 및 제 4 지연 신호들을 각각 생성하는 한 쌍의 제 2 가변 지연 회로들로서, 상기 제 3 및 제 4 지연 신호들의 각각의 지연 시간이 상기 제 1 가변 지연 회로에서의 상기 소정의 지연 시간 단위보다 더 미세한 분해능으로 가변적으로 조정되는, 상기 한 쌍의 제 2 가변 지연 회로들; 및상기 한 쌍의 제 2 가변 지연 회로들로부터의 상기 제 3 및 제 4 지연 신호들을 합성하여 합성된 신호를 출력하는 제 1 합성 회로를 포함하며,상기 한 쌍의 제 2 가변 지연 회로들 각각은,관련된 세트의 상기 제 1 및 제 2 지연 신호들 각각의 소정의 천이에 응답하여 원-샷 펄스를 각각 생성하는 제 1 및 제 2 원-샷 펄스 생성 회로들;상기 제 1 및 제 2 원-샷 펄스 생성 회로의 출력들을 각각 수신하는 제 1 및 제 2 래치 회로들로서, 상기 제 1 및 제 2 래치 회로들이 상기 제 1 및 제 2 원-샷 펄스 생성 회로로부터 상기 제 1 및 제 2 래치 회로들로 공급된 상기 원-샷 펄스들에 응답하여 각각 셋되는, 상기 제 1 및 제 2 래치 회로들; 및상기 제 1 및 제 2 래치 회로들의 출력들을 제 1 및 제 2 입력들로서 수신하며, 상기 제 1 및 제 2 입력들을 소정의 비율로 합성하여 합성된 신호를 출력하는 제 2 합성 회로를 포함하며,상기 제 1 및 제 2 래치 회로들은 상기 제 2 합성 회로의 출력 신호에 기초하여 리셋되는, DLL 회로.
- 제 1 항에 있어서,상기 제 2 합성 회로는,상기 제 2 합성 회로 내의 미리 결정된 노드를 소정의 전압으로 설정하는 프리-리셋 회로; 및상기 제 1 및 제 2 입력들에 기초하여 각각 통전 또는 비-통전이 되도록 제어되는 제 1 및 제 2 트랜지스터들을 포함하며,상기 제 1 및 제 2 트랜지스터들은, 통전 상태에 있을 때, 상기 소정의 전압으로 설정되는 상기 미리 결정된 노드를 상기 소정의 전압과 상이한 전압으로 충전 또는 방전하는, DLL 회로.
- 제 2 항에 있어서,상기 제 2 합성 회로에서,상기 제 2 합성 회로의 출력이 피드백되어 상기 프리-리셋 회로로 공급되며,상기 미리 결정된 노드가 상기 소정의 전압과 상이한 전압으로 충전 또는 방전되었고 상기 제 2 합성 회로의 상기 출력이 소정의 값으로 변경될 때, 상기 프리-리셋 회로는 상기 미리 결정된 노드를 상기 소정의 전압으로 설정하는, DLL 회로.
- 제 3 항에 있어서,상기 제 2 합성 회로는,상기 제 2 합성 회로의 상기 출력이 상기 소정의 값이 될 때 리셋되고, 상기 제 1 및 제 2 지연 신호들에 대한 소정의 논리 연산의 결과에 기초하여 셋되는 래치 회로를 포함하며,상기 프리-리셋 회로는 상기 래치 회로가 리셋될 때 상기 미리 결정된 노드를 상기 소정의 전압으로 설정하는 회로를 포함하는, DLL 회로.
- 제 2 항에 있어서,상기 제 2 합성 회로는,상기 제 1 및 제 2 입력들의 합성 비율을 제어하는 지연 제어 회로를 상기 미리 결정된 노드의 충전 경로 또는 방전 경로 상에 포함하는, DLL 회로.
- 제 2 항에 있어서,상기 제 2 합성 회로는 상기 미리 결정된 노드와 충전 전극 또는 방전 전극 과의 사이에,상기 미리 결정된 노드의 충전 또는 방전의 전류 값들을 제어하여 상기 제 1 및 제 2 입력들의 합성 비율을 제어하며, 상기 제 1 및 제 2 트랜지스터들과 직렬로 접속되는 제 1 및 제 2 지연 제어 회로들을 포함하는, DLL 회로.
- DLL (Delay Locked Loop) 회로로서,단일의 신호로부터 생성되며, 지연 시간차를 갖는 제 1 및 제 2 신호들 각각의 천이들에 응답하여 원-샷 펄스를 각각 생성하는 제 1 및 제 2 원-샷 펄스 생성 회로들;각각의 원-샷 펄스들에 응답하여 셋되는 제 1 및 제 2 래치 회로들; 및상기 제 1 및 제 2 래치 회로들의 출력들을 제 1 및 제 2 입력들로서 수신하며, 상기 제 1 및 제 2 입력들을 제어된 비율로 합성하여 결과의 신호를 출력하는 합성 회로를 포함하며,상기 제 1 및 제 2 래치 회로들은 상기 합성 회로의 출력에 기초하여 리셋되는, DLL 회로.
- 제 7 항에 있어서,상기 합성 회로는,제 1 전원과 미리 결정된 노드 사이에 접속되며 상기 미리 결정된 노드를 소정의 전압으로 리셋하는 프리-리셋 회로;상기 미리 결정된 노드와 제 2 전원 사이에 접속되고, 상기 제 1 및 제 2 입력들에 접속된 제어 단자들을 각각 가지며, 상기 제 1 및 제 2 래치 회로들이 셋 및 리셋될 때 각각 턴 온 (통전) 및 비-통전되는 제 1 및 제 2 트랜지스터들;상기 미리 결정된 노드와 상기 제 2 전원 사이에서 상기 제 1 및 제 2 트랜지스터들과 각각 직렬로 접속되며, 합성 비율에 대응하는 전류 값들이 흐르게 하는 제 1 및 제 2 지연 제어 회로들;상기 미리 결정된 노드의 전압을 입력에서 수신하여 상기 합성 회로의 출력 단자로 출력 신호를 공급하는 제 1 논리 회로;상기 제 1 논리 회로의 출력 신호를 수신하며, 상기 제 1 논리 회로의 출력 신호가 소정의 값이 될 때 리셋을 위한 신호를 생성하는 제 2 논리 회로;상기 제 1 및 제 2 신호들을 수신하여, 상기 제 1 신호와 제 2 신호 중 적어도 하나의 신호가 소정의 값이 될 때 셋을 위한 신호를 출력하는 제 3 논리 회로; 및상기 제 3 논리 회로로부터 출력된 상기 셋을 위한 신호를 수신하는 셋 단자 및 상기 제 2 논리 회로로부터 출력된 상기 리셋을 위한 신호를 수신하는 리셋 단자를 갖는 제 3 래치 회로를 포함하며,상기 프리-리셋 회로는 상기 리셋을 위한 신호에 응답하여 상기 미리 결정된 노드를 소정의 전압으로 설정하는 제 1 프리-리셋 소자; 및 상기 제 3 래치 회로가 리셋 상태에 있을 때 상기 미리 결정된 노드를 소정의 전압으로 설정하는 제 2 프리-리셋 소자를 포함하는, DLL 회로.
- 제 7 항에 있어서,상기 원-샷 펄스 생성 회로는,상기 원-샷 펄스 생성 회로의 입력단에 접속된 제 1 입력을 갖는 제 4 논리 회로;지연 회로로서, 상기 원-샷 펄스 생성 회로의 상기 입력단으로부터의 신호가 상기 지연 회로를 통하여 전파되어 상기 제 4 논리 회로의 제 2 입력에 접속되는, 상기 지연 회로;상기 입력단에 접속된 제 1 입력을 갖는 제 5 논리 회로로서, 상기 제 4 논리 회로를 통해 송신된 신호가 상기 제 5 논리 회로의 제 2 입력에 커플링되는, 상기 제 5 논리 회로; 및상기 입력단에 접속된 제 1 입력을 갖는 제 6 논리 회로로서, 상기 제 5 논리 회로를 통해 송신된 신호가 상기 제 6 논리 회로의 제 2 입력에 커플링되는, 상기 제 6 논리 회로를 포함하며,상기 제 6 논리 회로의 출력이 상기 원-샷 펄스 생성 회로의 출력단에 접속되는, DLL 회로.
- 제 8 항에 있어서,상기 제 3 래치 회로의 출력이 리셋 상태에 있을 때, 상기 제 1 지연 제어 회로와 상기 제 1 트랜지스터의 접속 노드 및 상기 제 2 지연 제어 회로와 상기 제 2 트랜지스터의 접속 노드를 상기 미리 결정된 노드의 전압과 동일한 전압으로 리셋하는 제 3 및 제 4 프리-리셋 소자들을 더 포함하는, DLL 회로.
- 제 8 항에 있어서,상기 제 1 트랜지스터와 상기 제 2 전원 사이에 접속된 제 3 트랜지스터; 및상기 제 2 트랜지스터와 상기 제 2 전원 사이에 접속된 제 4 트랜지스터를 더 포함하며,상기 제 3 트랜지스터 및 제 4 트랜지스터는 상기 제 2 논리 회로로부터 출력된 상기 리셋을 위한 신호가 공통으로 공급되는 제어 단자들을 구비하여 턴 온 (통전) 또는 비-통전되는, DLL 회로.
- DLL (Delay Locked Loop) 회로로서,외부 신호 및 위상 조정 회로로부터의 위상 조정 제어 신호를 수신하고, 상기 위상 조정 제어 신호에 기초하여 상기 외부 신호의 지연 시간을 소정의 지연 시간 단위로 가변적으로 설정하며, 상기 외부 신호의 제 1 천이와 관련하여 상이한 지연 시간 값들의 제 1 세트의 제 1 및 제 2 지연 신호들을 생성하고, 상기 외부 신호의 제 2 천이와 관련하여 상이한 지연 시간 값들의 제 2 세트의 제 1 및 제 2 지연 신호들을 생성하는 제 1 가변 지연 회로;상기 제 1 세트의 제 1 및 제 2 지연 신호들과 관련하여 및 상기 제 2 세트의 제 1 및 제 2 지연 신호들과 관련하여 배열되며, 상기 관련된 세트들의 상기 제 1 및 제 2 지연 신호들을 수신하여 상기 소정의 지연 시간 단위보다 더 미세한 분해능으로 설정된 지연 시간을 가진 지연 신호들을 출력하는 한 쌍의 제 2 가변 지연 회로들; 및상기 외부 신호의 상기 제 1 및 제 2 천이들과 관련하여 상기 한 쌍의 제 2 가변 지연 회로들로부터의 지연 신호들을 합성하는 제 1 합성 회로를 포함하며,상기 한 쌍의 제 2 가변 지연 회로들은 제 7 항에 기재된 DLL 회로 내의 상기 제 1 및 제 2 원-샷 펄스 생성 회로들, 상기 제 1 및 제 2 래치 회로들 및 상기 합성 회로를 포함하는, DLL 회로.
- 메모리 셀 어레이 및 상기 메모리 셀 어레이에 대한 액세스 회로를 포함하는 메모리 제어 회로, 및상기 메모리 셀 어레이의 입/출력 타이밍을 결정하는 DLL 회로를 포함하며,상기 DLL 회로는 제 1 항에 기재된 DLL 회로인, 반도체 디바이스.
- DLL 회로를 제어하는 방법으로서,외부 신호의 천이들에 응답하여 상이한 지연 시간 값들의 제 1 및 제 2 지연 신호들을 생성하는 단계;상기 제 1 및 제 2 지연 신호들로부터 제 1 및 제 2 원-샷 펄스들을 생성하는 단계;상기 제 1 및 제 2 원-샷 펄스들과 관련하여 제 1 및 제 2 래치들을 셋하는 단계;상기 제 1 및 제 2 래치들의 셋 출력들에 기초하여, 소정의 전위로 미리 충전되거나 방전된 노드를 방전 또는 충전하여, 상기 노드로부터 DLL 출력 신호를 생성하는 단계;상기 노드의 전압이 소정의 값에 도달할 때 상기 제 1 및 제 2 래치들을 리셋하는 단계; 및상기 외부 신호의 천이에 대하여 상기 외부 신호와 상기 DLL 출력 신호를 비교하고 상기 비교의 결과에 기초하여 상기 제 1 및 제 2 지연 신호들의 시간 및/또는 상기 노드의 충전 또는 방전 시간을 조정하는 단계를 포함하는, DLL 회로의 제어 방법.
- 제 14 항에 있어서,상기 외부 신호의 상승 천이와 관련된 상기 노드에서의 신호와 상기 외부 신호의 하강 천이와 관련된 상기 노드에서의 신호를 합성하여 결과의 합성된 신호로부터 상기 DLL 출력 신호를 생성하는 단계를 더 포함하는, DLL 회로의 제어 방법.
- 제 14 항에 있어서,상기 DLL 출력 신호에 기초하여 상기 노드를 상기 소정의 전압으로 리셋하는 단계를 더 포함하는, DLL 회로의 제어 방법.
- 제 14 항에 있어서,상기 제 1 및 제 2 지연 신호들의 논리 연산들의 결과에 기초하여 래치를 셋하는 단계; 및상기 래치의 출력에 기초하여 상기 노드를 상기 소정의 전압으로 리셋하는 단계를 더 포함하는, DLL 회로의 제어 방법.
- 제 14 항에 있어서,제 1 세트의 출력과 관련된 충전 또는 방전의 제 1 전류 값과 제 2 세트의 출력과 관련된 충전 또는 방전의 제 2 전류 값의 비율을 제어하는 단계를 더 포함하는, DLL 회로의 제어 방법.
- 제 14 항에 있어서,원-샷 펄스 신호의 생성 시에,지연 신호로부터 제 1 지연 신호를 생성하는 단계;상기 지연 신호와 상기 제 1 지연 신호를 논리적으로 합성하여 제 1 논리 신호를 생성하는 단계;상기 지연 신호와 상기 제 1 지연 신호를 논리적으로 합성하여 제 2 논리 신호를 생성하는 단계; 및상기 지연 신호와 상기 제 2 지연 신호를 논리적으로 합성하여 상기 원-샷 펄스 신호를 생성하는 단계를 포함하는, DLL 회로의 제어 방법.
- 제 14 항에 있어서,상기 제 1 및 제 2 지연 신호들 각각의 지연 시간을 소정의 지연 시간 단위로 설정하는 단계;상기 제 1 지연 신호와 상기 제 2 지연 신호 사이의 위상차에 의해 상기 DLL 출력 신호를 제어하는 단계; 및상기 제 1 지연 신호와 상기 제 2 지연 신호 사이의 위상차에 의해 제어되고 상기 노드의 충전 또는 방전에 의해 생성되는 상기 DLL 출력 신호의 지연 시간을 상기 소정의 지연 시간 단위보다 분해능에 있어서 더 미세한 지연 시간 단위로 설정하는 단계를 더 포함하는, DLL 회로의 제어 방법.
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