CN109690676A - 基于较低功率高速译码的对于存储器的动态跟踪 - Google Patents

基于较低功率高速译码的对于存储器的动态跟踪 Download PDF

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Abstract

公开了一种存储器。该存储器包括具有多个存储器单元的存储器阵列。该存储器还包括地址译码器，地址译码器被配置为使字线生效以启用存储器单元。另外，该存储器包括跟踪电路，跟踪电路被配置为根据存储器单元中的哪个存储器单元被访问来改变使字线生效的持续时间。还公开了一种方法。该方法包括：使字线生效以启用存储器单元，以及根据多个存储器单元中的哪个存储器单元被访问来改变使字线生效的持续时间。

Description

基于较低功率高速译码的对于存储器的动态跟踪
相关申请的交叉引用
本申请要求2016年9月7日提交的题为“LOWER POWER HIGH SPEED DECODINGBASED DYNAMIC TRACKING FOR MEMORIES”的美国专利申请No.15/258,964的权益，该申请以其整体通过引用明确地被并入。
技术领域
本公开一般地涉及存储器系统，并且更特别地涉及对于存储器的动态跟踪。
背景技术
编译器存储器跟踪可以模仿存储器阵列中的关键路径访问时间。这种编译器存储器跟踪可能是一种保守的跟踪方案，因为跟踪的是最坏的情况，例如最长的路径。利用这种编译器存储器跟踪，尽管针对最坏情况的读取裕度和写入裕度被跟踪，但是只有具有最长路径的行可能要求最坏情况裕度。因此，利用这种编译器存储器跟踪，在访问除了具有最长路径的行之外的行时，可能提供了不必要的裕度。另外，这种编译器存储器跟踪方案可能比所必需的消耗更多功率，因为当访问其他行(例如，具有较短路径的行)时，位线和感测放大器输入可能比所必需的更多地放电。因此，在下一次存储器访问之前，位线和感测放大器可能需要更多的功率以恢复位线和感测放大器。
发明内容
下文提出一个或多个方面的简化概述，以便提供对这些方面的基本理解。该概述不是对所有设想到的方面的广泛综述，并且既不旨在标识所有方面的关键或重要元素，也不旨在界定任何方面或所有方面的范围。该概述的唯一目的是以简化形式提出一个或多个方面的一些概念，作为稍后提出的更详细描述的序言。
在本公开的一方面，提供了一种方法和一种装置。该装置可以是一种存储器。该存储器包括具有多个存储器单元的存储器阵列。另外，该存储器包括地址译码器，地址译码器被配置为使字线生效以启用存储器单元。该存储器还包括跟踪电路。跟踪电路被配置为根据多个存储器单元中的哪个存储器单元被访问来改变生效的字线的持续时间。
该装置可以是一种地址译码器。该地址译码器包括字线生效电路，字线生效电路被配置为使字线生效以启用存储器单元。该地址译码器包括跟踪电路。跟踪电路耦合到字线生效电路，并且被配置为根据多个存储器单元中的哪个存储器单元被访问来改变生效的字线的持续时间。
该装置可以是一种处理系统。该处理系统可以包括至少一个处理器。另外，该处理系统还可以包括耦合到至少一个处理器的存储器阵列。存储器阵列可以具有多个存储器单元。该处理系统还包括地址译码器，地址译码器被配置为使字线生效以启用存储器单元。另外，该处理系统包括跟踪电路，跟踪电路被配置为根据多个存储器单元中的哪个单元被访问来改变生效的字线的持续时间。
该方法可以由存储器执行。该方法包括：使字线生效以启用存储器单元。另外，该方法包括：根据多个存储器单元中的哪个单元被访问来改变生效的字线的持续时间。
为了完成前述和相关目的，一个或多个方面包括在后文中充分描述并且在权利要求中特别指出的特征。以下描述和附图详细阐述了一个或多个方面的某些说明性特征。然而，这些特征仅指示可以采用各个方面的原理的各种方式中的几种，并且该描述旨在包括所有这样的方面及其等同物。
附图说明
图1是图示了处理系统的示例的概念框图；
图2是SRAM的示例性实施例的功能框图；
图3是用于SRAM的存储器单元的示例性实施例的示意图；
图4是图示了示例存储器跟踪系统的框图；
图5是图示了图4的示例存储器跟踪系统的一方面的电路图；
图6是图示了示例存储器跟踪系统的框图；
图7是图示了图6的示例存储器跟踪系统的一方面的电路图；
图8是图示了与存储器跟踪系统有关的多个示例性波形的曲线图；以及
图9是使用存储器的方法的一个示例的流程图。
具体实施方式
下文关于附图阐述的详细描述旨在作为各种配置的描述，而非旨在表示可以实践本文中描述的概念的仅有配置。该详细描述包括具体细节以用于提供对各种概念的透彻理解的目的。然而，对本领域技术人员将明显的是，可以没有这些具体细节来实践这些概念。在一些实例中，以框图形式示出了公知的结构和组件，以避免使这样的概念模糊不清。首字母缩略词和其他描述性术语可能仅为了方便和清楚而使用，而非旨在限制本文中公开的任何概念。
贯穿本公开所提出的各种存储器可以实施在独立的存储器中。这样的方面还可以被包括在集成电路(IC)或系统中，或者被包括在集成电路或系统的一部分中(例如，驻留在集成电路或集成电路的一部分中的模块、组件、电路等)，或者被包括在集成电路或系统与其他集成电路或系统组合的中间产品中(例如，视频卡、主板等)，或者被包括在终端产品中(例如，移动电话、个人数字助理(PDA)、台式计算机、膝上型计算机、掌上计算机、平板计算机、工作站、游戏控制台、媒体播放器、基于计算机的模拟器、用于膝上型计算机的无线通信附件等)。
本文中使用词语“示例性”来意指用作示例、实例或说明。本文中描述为“示例性”的任何实施例不必然被解释为比其他实施例优选或有利。类似地，装置的术语“实施例”不要求本发明的所有实施例都包括所描述的组件、结构、特征、功能、过程、优点、益处、或操作模式。
术语“连接”、“耦合”、或其任何变体意指两个或更多元件之间的直接或间接的任何连接或耦合，并且可以涵盖“连接”或“耦合”在一起的两个元件之间的一个或多个中间元件的存在。元件之间的耦合或连接可以是物理的、逻辑的、或其组合。如本文中使用的，作为若干非限制性和非穷举性示例，通过使用一个或多个电线、电缆和/或印刷电连接、以及通过使用电磁能量，诸如具有在射频区域、微波区域和光学(可见和不可见两者)区域中的波长的电磁能量，两个元件可以认为被“连接”或“耦合”在一起。
本文中使用诸如“第一”、“第二”等命名对元件的任何引用不限制这些元件的数量或顺序。相反地，这些命名在本文中用作区分两个或更多元素或元素实例的便利方法。因此，对第一和第二元素的引用不意味着仅两个元素可以被采用，也不意味着第一元素必须在第二元素之前。如本文中使用的，对复数的引用包括单数，并且对单数的引用包括复数。
现在将在静态随机访问存储器(SRAM)的上下文中提出存储器的各个方面。SRAM是要求电力以保留数据的易失性存储器。然而，如本领域技术人员将容易明白的，这样的方面可以扩展到其他存储器和/或电路配置。其他存储器的示例可以包括随机访问存储器(RAM)、动态RAM(DRAM)、同步动态RAM(SDRAM)、双倍数据速率RAM(DDRAM)、只读存储器(ROM)、可编程ROM(PROM)、可擦除PROM(EPROM)、电可擦除PROM(EEPROM)、处理器上的通用寄存器、闪存、或任何其他合适的存储器。因此，尽管在本文中描述的各种示例中可能使用SRAM，但是对SRAM的引用旨在说明除了SRAM之外还有的其他存储器类型的示例性方面。例如，提名几个示例，关于SRAM描述的各方面可以应用于RAM、DRAM、SDRAM、DDRAM、ROM、PROM、EPROM或EEPROM，被理解的是，这样的方面可以扩展到范围广泛的应用。
图1是图示了处理系统100的示例的概念框图。处理系统100包括处理器102和存储器104。处理器102可以是微处理器、微控制器、数字信号处理器(DSP)、实施处理器的可编程逻辑、或其他处理电路。存储器104可以是多组存储器，诸如同步动态随机访问存储器(SDRAM)、或能够取回和存储信息的任何其他多组组件。
图1中图示的处理器102连接到存储器104。处理器102与存储器104之间的连接可以包括地址总线106、写入数据总线108、读取数据总线110、和控制总线112。写入数据总线108可以用于从处理器102向存储器104写入数据。控制总线112可以包括用于控制从处理器102到存储器104的数据写入的信号。读取数据总线110可以用于从存储器104向处理器102读取数据。控制总线112可以包括用于控制从存储器104到处理器102的数据读取的信号。例如，控制总线112可以包括诸如读取信号和写入信号之类的信号。读取信号可以为指示存储器何时正被处理器102读取的单个信号线，例如单个位。写入信号可以为指示存储器何时正被处理器102写入的单个信号线。在一些示例中，控制总线112还可以包括字节使能信号。字节使能信号可以为指示数据大小(例如，8、16、32、64个字节)的信号线组。然而，在一些示例中，数据大小可以是固定的，例如，8、16、32、64个字节之一。因此，字节使能信号在控制总线112上可以是可选的。
可以是控制总线112的一部分的其他可选信号可以包括，但不限于，传送确认(ACK)、总线请求、总线授予、中断请求、一个或多个时钟信号、和重置信号。传送确认信号可以指示数据被设备(例如，处理器102)确认为已经被读取。总线请求可以指示设备(例如，处理器102或存储器104)正在请求总线，例如，处理器102或存储器104正在请求使用地址总线106和写入数据总线108或读取数据总线110之一。总线授予可以指示处理器102已经授予对总线的访问权。中断请求可以向处理器102指示较低优先级设备正在请求总线。控制总线112上的任何时钟信号可以用于同步控制总线112上的设备，诸如处理器102、存储器104、或两者。重置可以用于重置处理器102、存储器104、或两者。上文描述为可选的信号可以不使用在本文中描述的示例系统中，但是可以使用在所描述的系统和方法的特定实施方式中。
控制总线112可以包括读取信号和写入信号。如将关于图3更详细地讨论的，读取信号和写入信号可以分别用于在存储器104内生成读取使能和写入使能。
地址总线106可以用于指示处理器正在读取或写入存储器104内的哪个位置。例如，如果处理器102希望读取存储器104中的存储器位置，则处理器102可以在地址总线106上输出该存储器位置的地址。另外，处理器102可以将读取信号(其可以是控制总线112的一部分)驱动为起作用。存储器104然后可以在读取数据总线110上输出由地址总线106指示的存储器位置中的数据。类似地，如果处理器102希望写入存储器104中的存储器位置，则处理器可以在地址总线106上输出要写入的存储器位置的地址。另外，处理器102可以将写入信号(其可以是控制总线112的一部分)驱动为起作用。处理器102可以利用要写入存储器104的数据来驱动写入数据总线108。
写入数据总线108和读取数据总线110在图1中图示为分离的总线。然而，将理解，在其他示例中，单个双向数据总线可以用于从处理器102向存储器104写入数据，以及从存储器104向处理器102读取数据。使用单个双向数据总线的系统可以用于从处理器102向存储器104写入数据以及从存储器104向处理器102读取数据，其可以包括各种控制信号以允许使用单个双向数据总线，诸如读取/写入信号和数据有效信号。读取/写入信号可以指示何时正在读取或写入数据。数据有效信号可以指示双向数据总线上的数据是否为有效数据。
图2是存储器104的示例性实施例的功能框图。该存储器组可以是静态随机访问存储器(SRAM)。存储器104可以包括存储器阵列218，存储器阵列218具有支持电路以译码地址并且执行读取操作和写入操作。存储器阵列218可以包括用于存储数据的存储器单元214。例如，存储器单元214可以是存储数据位的位单元。因此，存储器单元(诸如存储器104中的存储器单元214)可以提供用于存储第一位的部件。类似地，通常在另一存储器组中的另一存储器单元可以提供用于存储第二位的部件。
存储器单元214可以被布置为在水平行和竖直列中共享连接。具体地，每个水平行的存储器单元214可以共享字线WL，并且每个竖直列的存储器单元214可以共享成对位线(例如，BL-1a和BL-1b)。存储器阵列218的大小(例如，单元的数目)可以取决于各种因素而变化，包括具体应用、速度要求、管芯布局约束和测试要求、以及施加在系统上的总体设计约束。存储器阵列218可以包含数千或数百万个存储器单元。
在图2中示出的存储器104的示例性实施例中，存储器阵列218可以包括布置在2n个水平行和2m(x)个竖直列中的(2n·2m(x))个存储器单元214，其中2m是每行的字数目并且x是每字的位数目。外围设备(未示出)可以使用(n+m)位宽的地址来随机地访问存储器阵列218中的任何字(即，x个单元)，该(n+m)位宽的地址通过控制器202分别提供给行译码器204和列译码器206。如稍后将更详细描述的，控制器202可以负责存储器读取操作和写入操作。例如，控制器可以为存储器周期中的读取操作和写入操作提供定时。来自控制器202的输出可以包括提供给行译码器204的输入的n位地址、以及提供给列译码器206的输入的m位地址。列译码器206提供2m个输出(WM(1)-WM(2m))，并且针对地址输入的每种不同组合，使这些输出中的不同的一个输出生效。
这些输出被提供给x个复用器208。对于写入存储器访问，每个复用器是2m:1复用器，其基于来自列译码器206的输出在2m个位线对之间切换来自写入驱动器210的x个输入之一。通过示例的方式，每行存储四(4)个128位的字的存储器阵列要求128个4:1复用器。每个复用器输入耦合到例如来自写入驱动器210的128个输出之一。基于译码的m位地址，每个复用器输入可以从写入驱动器210耦合到4个位线对之一。该4个位线对可以耦合到四个存储器单元，每个存储器单元针对行中的不同字来存储对应的位。例如，4个存储器单元中的第一存储器单元可以存储第一字的最低有效位(LSB)，4个存储器单元中的第二存储器单元可以存储第二字的LSB，4个存储器单元中的第三存储器单元可以存储第三字的LSB，并且4个存储器单元中的第四存储器单元可以存储第四字的LSB。
因此，当来自控制器202的“写入使能”信号生效时，写入驱动器210把从外围设备(未示出)接收的写入数据输出到x对位线BL-a和BL-b，并且x个复用器中的每个复用器驱动一对位线(例如，BL-1a和BL-1b)。行译码器204将n位地址转换为2n个字线输出。由行译码器204针对每个不同的n位行地址来使不同的字线WL生效。作为结果，如下面将参考图3更详细地描述的，具有生效的字线WL的水平行中的2m(x)个存储器单元214中的每个存储器单元通过每个存储器单元214访问晶体管连接到2m(x)个位线中的一对位线(例如，BL-1a和BL-1b)。写入数据通过x个复用器208被驱动到所选择的成对位线(例如，BL-1a和BL-1b)上，并且利用生效的字线WL写入存储器单元。
对于读取存储器访问，行译码器204将n位地址转换为2n个读取字线之一。由行译码器204针对每个不同的n位行地址来选择不同的读取字线WL。作为结果，如下面将参考图3更详细地描述的，具有所选择的读取字线WL的水平行中的2m(x)个存储器单元中的每个存储器单元通过存储器单元的访问晶体管连接到2m(x)个读取位线BL之一。2m(x)个读取位线BL用于将由2m(x)个存储器单元存储的位传输到x个复用器208，并且每个复用器208从在读取位线BL上传输到该复用器208的输入的2m个位中选择一个位。来自x个复用器208的所选择的位被提供给感测放大器212，以用于输出读取数据信号230。因此，感测放大器(诸如存储器104中的感测放大器212)可以提供用于在第一读取使能起作用时根据第一位来生成第一数据位输出的部件。通常在另一存储器组中的另一感测放大器可以提供用于在第一读取使能起作用时根据第一位来生成第二数据位输出的部件。在由控制器202生成的“读取使能”信号生效之后，所选择的位准备好用于感测放大器212。来自控制器202的“读取使能”可以用于生成“读取时钟”。另外，控制器202可以分别为行译码器和列译码器生成n个和m个信号。在位线BL和字线WL被选择(例如基于n个和m个信号)之后，并且在“读取时钟”被生成之后，从复用器208到感测放大器212中的数据(“数据进入”)可以是可用的。通常，在位线BL和字线WL以及“读取时钟”被选择时与从复用器208到感测放大器212中的数据(“数据进入”)可用时之间可能存在延迟，因为访问存储器并且传播通过复用器208可能花费时间。
如早前所提到的，控制器202通过在存储器周期中提供用于读取操作和写入操作的定时来负责存储器操作。存储器周期可以由输入到控制器202的“系统时钟”来定义。读取和写入操作的定时从内部“读取时钟”和“写入时钟”得出，内部“读取时钟”和“写入时钟”用于分别将来自外围设备的“读取地址”输入和“写入地址”输入复用到地址译码器(即，行译码器204和列译码器206)。“读取”时钟由“读取使能”来设置，并且由“读取时钟重置”来重置。类似地，一旦读取操作完成，“写入时钟”就由“写入使能”设置，并且由“写入时钟重置”来重置。“读取使能”和“写入使能”可以从外围设备输入到控制器202并且由外围设备控制。“读取时钟”和“写入时钟重置”可以由存储器阵列218中的跟踪电路生成并且输入到控制器202。“读取使能”可以用于生成“读取时钟”。“写入使能”可以用于生成“写入时钟”。“读取时钟”可以由定时发生器220生成。定时发生器220可以被配置为控制“读取时钟”的定时，使得当(多个)“数据进入”信号有效时，感测放大器212起作用。类似地，定时发生器220可以被配置为控制“写入时钟”的定时，使得当(多个)“写入数据”信号有效时，写入驱动器210起作用。
如本文中使用的，关于时钟信号或其他信号的术语“设置”和“重置”可以描述这种时钟信号或其他信号的两种不同逻辑状态，而不论极性如何。通过示例的方式，时钟信号或其他信号可以被描述为在被设置时具有高逻辑状态(例如，逻辑电平“1”)，并且在被重置时具有低逻辑状态(例如，逻辑“0”)。替换地，时钟信号或其他信号可以被描述为在被设置时具有低逻辑状态，并且在被重置时具有高逻辑状态，如可能是反转的时钟或信号的情况。因此，如本文中使用的术语“设置”和“重置”不应该具有所定义的极性，而是应该广义地解释为意指参考彼此的不同逻辑状态。
在所描述的示例性实施例中，跟踪电路可以包括存储器阵列中的虚设单元列，例如，诸如示例虚设单元216。虚设单元(诸如虚设单元216)可以用于确定来自存储器单元(诸如存储器单元214)的数据何时有效。每个虚设单元216可以被配置为仿真存储器单元214的行的操作。每个虚设单元216连接到相同的WL，以用于虚设单元216的存储器单元214的行。(因此，针对每行可以存在虚设单元，使得每行可以基于该行的虚设单元(例如，虚设单元216)被监测)。定时发生器220可以用于监测来自连接到生效的WL的虚设单元216的虚设位线(BL)。具体地，定时发生器220可以监测虚设BL，并且将虚设BL上的电压与阈值进行比较，以在读取操作和/或写入操作期间跟踪所选择的存储器单元214的访问时间。
通过示例的方式，在读取操作期间，定时发生器220监测虚设BL，并且当虚设单元216中存储的已知位出现在虚设BL上时，可以重置“读取时钟”。(例如，定时发生器220可以监测虚设BL，以确定虚设BL何时从一个逻辑状态(例如，逻辑1状态)改变为另一逻辑状态(例如，逻辑0状态)。逻辑状态的改变可以指示对应存储器单元位线上的数据有效)。类似地，在写入操作期间，定时发生器220监测虚设BL，并且当由写入驱动器210写入虚设单元的已知位出现在虚设BL上时，重置“写入时钟”。(例如，定时发生器220可以监测虚设BL，以确定虚设BL何时从一个逻辑状态改变为另一逻辑状态。逻辑状态的改变可以指示对应存储器单元位线上的数据有效)。在至少一个示例性实施例中，定时发生器220还可以用于生成“写入就绪”信号。“写入就绪”信号可以由控制器用来满足读取操作之后的写入操作的某些内部定时约束。每个存储器单元214可以被配置为存储数据的一位(例如，逻辑电平“1”或逻辑电平“0”)。
图2的概念框图200还包括连接到一系列虚设存储器单元224的字线跟踪电路222。虚设存储器单元224沿着字线跟踪信号线的长度延伸。字线跟踪电路222包括字线跟踪信号线、一个或多个开关、一个或多个反相器、以及字线跟踪信号返回线。字线跟踪信号线耦合到一个或多个开关。一个或多个开关每个耦合到一个或多个反相器之一。一个或多个反相器的输出耦合到字线跟踪信号返回线。开关可以由位线控制。因此，跟踪可以使用虚设单元224仿真某些存储器单元的延迟来完成，这些存储器单元基于相似路径长度而被分组在一起。单元组可以组成单行或行组。行组可以一起被跟踪。虚设单元224和对应的存储器单元可以基于用来访问特定存储器地址的位线来访问。开关和反相器可以由位线控制。例如，每个位线可以控制开关。跟踪信号可以通过由位线选择的开关并且通过对应的反相器(或缓冲器)而被反馈。因此，位线可以为反馈路径选择反馈路径有多长，例如，字线WL2n+1。
在一些示例中，字线跟踪电路可以提供最坏情况跟踪方案，其可以基于最长路径来跟踪字线，如关于图4和图5所描述的。在其他示例中，字线跟踪电路222可以提供动态跟踪方案，如关于图2和图6-图9所描述的。如图2中图示的，动态跟踪方案可以提供取决于正被访问的行而不是取决于最长路径的跟踪，归因于最长路径的长度，后者可能是最坏情况延迟。最长路径可能具有最长路径延迟。尽管非动态跟踪方案可以取决于最长路径延迟，但是动态跟踪方案可以取决于正被访问的行的长度而不是最长路径。
图3是存储器组(例如，图2的存储器104)的图2的存储器单元214的示例性实施例的示意图。图3中图示的存储器单元214是六晶体管(6T)配置。然而，如本领域技术人员将容易明白的，存储器单元214可以利用四晶体管(4T)配置、八晶体管(8T)配置、十晶体管(10T)配置、或可以用于实施存储器单元的任何其他合适的晶体管配置来实施。
存储器单元214被示出为具有两个反相器302、304。第一反相器302包括p沟道金属氧化物半导体场效应(PMOS)上拉晶体管306和n沟道金属氧化物半导体场效应(NMOS)308。第二反相器304包括PMOS上拉晶体管310和NMOS晶体管312。在所描述的实施例中，反相器302和304由VDD供电并且具有返回VSS(例如，接地)。第一反相器302和第二反相器304互连以形成交叉耦合锁存器。第一NMOS访问晶体管314将输出节点316从第二反相器304耦合到位线BL-a 322，并且第二NMOS访问晶体管318将输出节点322从第一反相器302耦合到位线BL-b 324(其值是位线322的相反值或逆值)。NMOS访问晶体管314、318的栅极耦合到字线WL326。
写入操作可以通过以下来执行：将位线BL-a 322和BL-b 324设置为要写入存储器单元214的值，并且使字线WL 326生效。字线WL 326可以在要写入的值(例如，写入数据)被提供给位线BL-a 322和BL-b 324之前生效。通过示例的方式，低值(例如，逻辑电平“1”)可以通过以下而被写入存储器单元214：将位线BL-a 322设置为逻辑电平0，并且将位线BL-b324设置为逻辑电平“1”。位线BL-a 322处的逻辑电平0通过NMOS访问晶体管314被施加到反相器304，这进而迫使第二反相器304的输出节点320为VDD。第二反相器304的输出节点320被施加到第一反相器302的输入，这进而迫使第一反相器302的输出节点316为VSS。逻辑电平0可以通过反转位线BL-a 322和BL-b 324的值而被写入存储器单元214。写入驱动器210可以被设计为比存储器单元214中的PMOS上拉晶体管(306和310)更强，使得写入驱动器210可以覆写交叉耦合的反相器302、304的先前状态。
一旦写入操作完成，字线WL 326被解除生效，由此使得NMOS访问晶体管314和318将位线BL-a 322和BL-b 324从两个反相器302、304断开。两个反相器302、304之间的交叉耦合维持反相器输出的状态，只要向存储器单元214施加电力。
存储器单元214根据节点316和322处存储的数据值来存储数据。如果存储器单元214存储逻辑高(即，“1”)，则节点316处于逻辑高并且节点322处于逻辑低(即，“0”)。如果存储器单元214存储逻辑低，则节点316处于逻辑低并且节点322处于逻辑高。在读取操作期间，差分位线BL-1a和BL-1b可以由预充电电路预充电。字线WL 326然后被生效，由此导通NMOS访问晶体管314、318。预充电与使字线WL 326生效之间的定时可以由行译码器204控制。
如果存储器单元214存储逻辑高，则位线BL-1a经由NMOS访问晶体管314保持充电，并且互补位线BL-1b经由NMOS访问晶体管318放电。如果存储器单元214存储逻辑低，则位线BL-1a经由NMOS访问晶体管314放电，并且互补位线BL-1b经由NMOS访问晶体管318保持充电。
如图4-图5中图示的，利用某种存储器跟踪，例如编译器存储器跟踪，使信号传输通过行译码器的整个长度并且返回的时间被跟踪。图4-图5中图示的跟踪方案跟踪最坏情况延迟，例如，因为对于从具有最短路径延迟的存储器访问到具有最长路径延迟的存储器访问的所有存储器访问，图4-图5中图示的跟踪方案使用最长路径延迟。无论对于特定存储器访问的路径延迟如何，针对与最长路径相关联的访问的延迟被使用。
图4是图示了示例存储器跟踪系统400的框图。示例存储器跟踪系统400包括输入/输出(IO)402和存储器核404。示例存储器跟踪系统400还包括控制部406和一系列行译码器408。示例存储器跟踪系统400还包括字线跟踪电路410。
IO 402可以向存储器核404提供输入并且从存储器核404提供输出。因此，IO 402可以允许存储器核404被读取和/或写入。存储器核404可以提供数据存储。数字数据可以从存储器核404被写入和读取。存储器核404中存储的数据可以通过IO 402写入存储器核404。另外，存储器核404中存储的数据可以通过IO 402从存储器核404读取。
控制部406可以基于地址信息和跟踪信息来控制数据向存储器核404和/或从存储器核404的写入和/或读取。跟踪信息可以使用字线跟踪电路410来生成。字线跟踪电路410可以用于根据可以访问的最远存储器单元来确定生效的字线的持续时间。例如，字线跟踪电路410可以沿着与一系列字线平行的信号路径发送跟踪进入信号(tracking insignal)。跟踪进入信号可以用作用于一系列虚设单元或一系列虚设栅极的字线。一系列虚设单元或一系列虚设栅极允许沿着字线的信号路径的定时被估计。例如，信号沿着字线传播的时间可以与信号沿着跟踪进入信号传播的时间相同。在图4中，跟踪进入信号可以连接到最远的虚设单元或虚设栅极。跟踪进入信号然后可以沿着跟踪出来信号(tracking outsignal)路径返回。跟踪出来信号可以是跟踪进入信号的反相或缓冲版本。在一些示例中，控制部406可以从跟踪进入信号被激活的时间到跟踪出来信号被接收的时间来维持起作用的字线信号。
例如，假定反相器用来在跟踪进入信号与跟踪出来信号之间进行缓冲。跟踪进入信号和字线可以开始于无作用逻辑电平，例如，指示跟踪信号或特定字线不起作用的逻辑状态。例如，当实施本文中描述的系统和方法的存储器未正被访问时，字线和跟踪信号全部可以处于无作用逻辑电平。例如，字线和跟踪进入信号可以是“高起作用”，例如，当处于逻辑“1”时起作用并且当处于逻辑“0”时无作用。跟踪出来信号也可以是无作用的(但是由于使用反相器，无作用跟踪信号的极性可能与无作用跟踪进入信号的极性相反)。在一些示例中，跟踪进入信号和字线可以同时被驱动为起作用。在一些时间(其可以对应于跟踪进入信号到达最远的栅极或单元的时间)之后，跟踪信号可以由反相器缓冲。反相器可以将跟踪出来信号驱动为起作用。在一些时间之后，现在起作用的跟踪出来信号可以到达控制部406。跟踪出来信号提供字线已经到达单元或栅极的反馈。因此，当跟踪出来信号在控制部406处转变为起作用时，控制部406可以将字线和跟踪进入信号驱动为无作用。例如，跟踪进入信号可以是“高起作用”。由于使用反相器作为缓冲器，跟踪出来信号可以是“低起作用”。当跟踪出来信号在控制部406处转变为起作用(例如，逻辑高)时，控制部406可以将字线和跟踪进入信号驱动为无作用，例如，用于低起作用信号的逻辑低，因为跟踪出来信号由于反相器而是低起作用的。
作为更具体的示例，假定当字线和跟踪进入信号处于逻辑高时，字线和跟踪进入信号起作用。假定跟踪出来信号当处于逻辑低时起作用。假定反相器用来缓冲跟踪进入信号。跟踪进入信号和字线可以开始于无作用状态，例如，存储器未正被访问。跟踪出来信号也可以无作用，但是处于逻辑高。跟踪进入信号和字线可以同时被驱动为起作用到逻辑高，例如，当存储器正被访问时。在一些时间(其可以对应于跟踪进入信号到达最远的栅极或单元的时间)之后，跟踪信号可以在去往反相器的输入处转变为高。反相器可以缓冲跟踪进入信号。因此，反相器可以具有逻辑高输入。因此，反相器可以将跟踪出来信号驱动为起作用状态，例如，逻辑低值。在一些时间之后，起作用的跟踪出来信号可以到达控制部406。基于跟踪出来信号在控制部406处转变为起作用状态，控制部可以将字线和跟踪进入信号驱动为无作用。
在其他示例中，当字线和跟踪进入信号为逻辑低时，字线和跟踪进入信号可以起作用。跟踪出来信号可以在逻辑高时起作用。在另一示例中，非反相缓冲器可以用于缓冲跟踪进入信号。因此，跟踪进入信号和跟踪出来信号两者可以共享相同的起作用逻辑状态，例如，两者为逻辑高或两者为逻辑低。
如上文所讨论的，在一些示例中，跟踪进入信号与字线信号之间的定时可以相同或近似相同。例如，跟踪进入信号和字线信号可以同时被驱动为起作用。在其他示例中，跟踪进入信号与字线信号之间的定时可以变化。例如，字线信号可以首先被驱动为起作用，以帮助确保字线信号在基于跟踪电路被禁用之前满足定时要求。在其他示例中，跟踪进入信号可以先于字线，以调节跟踪出来信号的返回以对应于字线信号到达最远的单元或栅极，最远的单元或栅极是字线信号可以驱动以访问存储器单元或多个存储器单元的最远单元或栅极。
图5是图示了图4的示例存储器跟踪系统的一方面的电路图。示例存储器跟踪系统包括字线跟踪电路410和控制部406。示例电路图包括跟踪进入信号502和跟踪出来信号504。电路图中图示的示例存储器跟踪系统将跟踪进入信号路由到点506，点506超出虚设栅极508、510中的虚设栅极508的最远栅极。在点506处，跟踪进入信号可以由反相器512缓冲并且输出到跟踪出来信号线。因此，跟踪出来信号504可以被返回到图4的控制部406，例如，反相器512的输出可以将跟踪出来信号驱动到控制部406的跟踪出来输入。跟踪进入信号502和跟踪出来信号504可以均具有特定的固定长度。这些长度在一些示例中一般可以是类似的。
如上文所讨论的，控制部406可以基于地址信息和跟踪信息来控制数据向存储器核404和/或从存储器核404的写入和/或读取。跟踪信息可以使用字线跟踪电路410来生成。字线跟踪电路410可以用于根据可以访问的最远存储器单元来确定生效的字线的持续时间。例如，字线跟踪电路410可以沿着与存储器系统中的一系列字线平行的信号路径发送跟踪进入信号502。跟踪进入信号502可以用作用于一系列虚设单元(参见例如图2)或一系列虚设栅极508、510的字线。一系列虚设单元或一系列虚设栅极508、510允许沿着字线的信号路径的定时被估计。例如，信号沿着字线传播的时间可以与信号沿着跟踪进入信号传播的时间相同。在图5中，跟踪进入信号连接到最远的虚设栅极508。跟踪进入信号然后沿着跟踪出来信号504路径通过反相器512返回。跟踪出来信号504是跟踪进入信号的反相版本。沿着跟踪进入信号通过反相器512并且沿着跟踪出来信号的路径是固定的，而不是动态可变的。该路径由实施本文中描述的系统和方法的IC的特定布局来设置。
然而，图4-图5中图示的存储器跟踪的示例不是动态的。换言之，跟踪进入信号总是连接到最远的虚设栅极508。因此，存储器访问可能花费比所必要的更久，因为存储器访问可能基于沿着字线信号的路径的最长延迟。另外，归因于沿着最长字线的路径的增大的延迟，位线和感测放大器可能在存储器访问期间比所必要的放电更多。在存储器访问期间，位线和感测放大器上的预充电电压可以放电。如果存储器访问比向存储器中的特定地址写入和/或读取数据所必要的更久，则预充电电压可能减小，这归因于预充电的放电，其可能大于如果使用动态跟踪系统所允许的较短存储器访问时间则将会发生的放电。例如，存储器单元的更接近的集合可以被更快地读取或写入，并且因此对于预充电信号可以具有更低的放电。
动态跟踪方案可以提供如下的跟踪，该跟踪取决于正被访问的行，而不是取决于沿着最长信号路径的最坏情况延迟而不管所访问的特定的存储器单元或多个存储器单元的字线的信号路径的长度。因此，动态跟踪可以减小对于一些存储器访问的延迟，并且可以减少预充电信号的不必要的放电。图6-图7以及图2图示了示例动态存储器跟踪系统。
图6是图示了使用动态存储器跟踪的示例存储器跟踪系统600的框图。示例存储器跟踪系统600包括IO 602和存储器核604。示例存储器跟踪系统600还包括控制部606和一系列行译码器608。示例存储器跟踪系统600还包括字线跟踪电路610。
IO 602可以向存储器核604提供输入并且从存储器核604提供输出。因此，IO可以允许存储器核604被读取和/或写入。存储器核604可以提供数据存储。数字数据可以从存储器核604被写入和读取。存储器核604中存储的数据可以通过IO 602被写入存储器核604。另外，存储器核604中存储的数据可以通过IO 602从存储器核604被读取。
控制部606可以基于地址信息和跟踪信息来控制数据向存储器核604和/或从存储器核604的写入和/或读取。跟踪信息可以使用字线跟踪电路610来生成。字线跟踪电路610可以用于根据可以访问的特定存储器单元来动态地确定生效的字线的持续时间。例如，字线跟踪电路610可以沿着与一系列字线平行的信号路径发送跟踪进入信号612。跟踪进入信号612可以用作用于一系列虚设单元或一系列虚设栅极的字线。一系列虚设单元或一系列虚设栅极允许沿着字线的信号路径的定时基于到所访问的虚设单元或虚设栅极的距离而被估计。例如，信号沿着字线传播的时间可以与信号沿着跟踪进入信号612传播的时间相同。
在图6中，跟踪进入信号612可以连接到一系列虚设单元或虚设栅极，使得跟踪进入信号612然后可以沿着跟踪出来信号614路径从所访问的虚设单元或虚设栅极返回，而不是从最远的虚设单元或虚设栅极返回，除非最远的虚设单元或虚设栅极是所访问的虚设单元或虚设栅极。通过使用存储器跟踪系统600(其沿着跟踪出来信号614路径从所访问的虚设单元或虚设栅极返回跟踪进入信号612)，跟踪信号(即，跟踪进入信号612和跟踪出来信号614)从控制部606通过字线跟踪电路610并且回到控制部606的定时可以动态地被调节，以更好地估计存储器单元或栅极的访问时间。动态跟踪方案可以提供如下的跟踪，该跟踪取决于正被访问的行，而不是取决于具有可以访问的最远行的最长路径的存储器单元或栅极的最坏情况延迟。例如，动态跟踪方案可以取决于正被访问的行的长度而不是最长的路径。对于图6，跟踪对于较近的单元(例如，在左侧)可以更快，并且对于更远的单元(例如，在右侧)可以较慢(例如，当图6以除了页眉中的文本之外的文本被查看时，取向为从左到右阅读)。类似地，对于图7，如下文所讨论的，跟踪对于更接近的单元(例如，较低的行)可以更快，并且对于更远的单元(例如，较高的行)可以较慢(例如，当图7以除了页眉中的文本之外的文本被查看时，取向为从左到右阅读)。
另外，在一种示例中，对于位线和/或感测放大器的预充电可以仅被放电到与特定存储器访问所需要的一样低(或者更接近于仅与所必要的一样低)，这归因于字线起作用的减少的时间。因此，除了对于更接近控制部606的栅极/单元更快地完成存储器访问之外，动态跟踪方案还可以导致功率节省，因为在访问存储器之后恢复位线和感测放大器可能要求更少的电流。当更多时间用于访问存储器单元或存储器栅极时，位线和/或感测放大器上的电压可以具有更多时间在电压上降低，并且因此可以在电压上降低到更低。另外，位线和/或感测放大器处的电压降越远，则将位线和感测放大器恢复到例如预充电状态所要求的时间越长且电流越多。
在一些示例中，动态跟踪方案可以执行相同的操作，并且可以提供与非动态跟踪方案类似的收益。另外，动态跟踪方案可以减少存储器的一些单元的操作时段，例如，减少用于存储器的单元中的一些单元的存储器访问时间，并且放松对存储器中的单元的定时要求，这归因于对于与驱动字线的控制器更接近的行的更快跟踪。动态跟踪方案操作可以更快地结束，例如，对于更接近控制部606的单元/栅极。另外，对于一些地址组合，例如，对于与物理上更接近控制部606的单元/栅极相对应的地址，定时可以减少。在一些示例中，动态跟踪方案可以用于“自定时”存储器。自定时存储器可以是如下的存储器，其利用外部时钟信号的上升沿来开始读取访问或写入访问，但是在下一上升时钟沿之前在内部对剩余的读取周期或写入周期所需要的事件进行定时。本文中描述的系统和方法可以使用动态跟踪信号，例如，以生成可以与自定时存储器一起使用的内部定时信号中的一个或多个内部定时信号。
在图6的示例中，译码器可以建立到返回路径的连接，例如，在616、618处。信号的延迟可以取决于正被译码的行。因此，图6中图示的示例可以提供字线延迟的更接近的跟踪。更接近控制部606的行可以具有更快的跟踪信号，例如，归因于更短的返回路径。更远离控制部606的行可以具有更久的跟踪信号，例如，归因于更长的返回路径。
跟踪出来信号614可以是跟踪进入信号612的反相或缓冲版本。在一些示例中，控制部606可以从跟踪进入信号612被激活的时间到跟踪出来信号614被接收的时间来维持起作用的字线信号。例如，当反转用于在跟踪进入信号612与跟踪出来信号614之间进行缓冲时，跟踪进入信号612和字线初始可以无作用。跟踪出来信号614初始也可以无作用(但是由于使用反相器，无作用跟踪信号的极性可能与无作用跟踪进入信号的极性相反)。在一些示例中，跟踪进入信号612和字线可以同时被驱动为起作用。在一些时间(其可以对应于跟踪进入信号612到达正被访问的栅极或单元的时间)之后，跟踪信号可以由反相器缓冲。反相器可以将跟踪出来信号614驱动为起作用。反相器可以位于正被访问的栅极或单元的近侧。与沿着跟踪进入信号612的信号路径正被访问的栅极或单元的每个集合一起，可以使用不同的反相器。因此，跟踪进入信号612经过信号路径、传播通过特定反相器、并且经过用于跟踪出来信号614的信号路径的时间长度可以取决于正被访问的特定栅极或单元而变化。在一些示例中，个体的栅极或单元可以使用特定的信号路径长度，即，跟踪进入信号612路径的一部分、反相器、和跟踪出来信号614路径的一部分。在一些示例中，组成个体字的一定数目的栅极或单元可以使用特定的信号路径长度。在其他示例中，组成个体字的集合的一定数目的栅极或单元可以使用特定的信号路径长度。换言之，不同的路径长度可以被分组在一起，例如，基于组中的最长路径长度。在一方面，具有相似长度的路径长度可以被分组在一起。
在一些时间之后，起作用状态的跟踪出来信号614可以到达控制部606。跟踪出来信号614提供字线已经到达正被寻址的单元或栅极的反馈。该反馈基于去往正被访问的单元或栅极的路径长度而动态地被修改。当起作用状态的跟踪出来信号614到达控制部606时，控制部606可以将字线和跟踪进入信号612驱动为无作用。
如关于图4所讨论的，在其他示例中，当字线和跟踪进入信号为逻辑低时，字线和跟踪进入信号可以起作用。跟踪出来信号可以在逻辑高时起作用。在另一示例中，非反相缓冲器可以用于缓冲跟踪进入信号。因此，跟踪进入信号和跟踪出来信号两者可以共享相同的起作用逻辑状态，例如，两者为逻辑高或两者为逻辑低。
如上文所讨论的，在一些示例中，跟踪进入信号与字线信号之间的定时可以相同或近似相同。例如，跟踪进入信号和字线可以同时被驱动为起作用到逻辑高。在其他示例中，跟踪进入信号与字线信号之间的定时可以变化。例如，字线信号可以首先被驱动为起作用，以帮助确保字线信号在基于跟踪电路被禁用之前满足定时要求。在其他示例中，跟踪进入信号可以先于字线，以调节跟踪出来信号的返回以对应于字线信号到达如下的单元或栅极，这些单元或栅极是单元或栅极驱动以访问存储器单元或多个存储器单元的单元或栅极。
图7是图示了图6的示例存储器跟踪系统的一方面的电路图。示例存储器跟踪系统包括字线跟踪电路610和控制部606。示例存储器跟踪系统还包括一系列虚设栅极702、704、一系列开关706、和一系列反相器708。
示例电路图包括跟踪进入信号612和跟踪出来信号614。电路图中图示的示例存储器跟踪系统将跟踪进入信号612路由到与虚设栅极702、704相邻的一系列开关706。开关706-1、706-2、706-3将沿着跟踪进入信号612信号路径的点连接到一系列反相器708-1、708-2、708-3。因此，每个反相器708-1、708-2、708-3可以连接到与虚设栅极702、704之一相邻的点(未图示用于反相器708-2的虚设栅极)。在每个点处，跟踪进入信号612可以由反相器708-1、708-2、708-3基于连接到对应反相器708-1、708-2、708-3的对应开关706-1、706-2、706-3的状态来缓冲。特定开关706-1、706-2、706-3可以基于哪个虚设栅极702、704或虚设存储器单元正被寻址来激活。例如，如果虚设栅极704被寻址(例如，与沿着对应字线定位在相似距离处的一个或多个存储器栅极或存储器单元一起)，则与虚设栅极704相邻的开关706-1可以被接通，并且对应的反相器708-1可以缓冲跟踪进入信号612，并生成跟踪进入信号612的反转版本作为跟踪出来信号614。因此，当与例如通过开关706-3和反相器708-3的信号路径相比时，上述信号路径可以更短。因此，包括字线跟踪电路610可以用于基于所寻址的栅极/单元来动态地跟踪字线。跟踪出来信号614可以被返回到控制部606。当虚设栅极702和对应的栅极/单元被访问时，通过开关706-2和反相器708-2的信号路径可以被使用。
在一种示例中，译码器可以建立到返回路径的连接。信号的延迟可以取决于正被译码的行。图6-图7中图示的示例可以提供字线延迟的更接近的跟踪。较低/左侧行可以具有更快的跟踪信号，例如，归因于更短的返回路径。较高/右侧行可以具有较久的跟踪信号，例如，归因于较长的返回路径。
图8是图示了与存储器跟踪系统有关的多个示例性波形的曲线图。根据一方面，示例时序图用于示例非动态(例如，基于最坏情况的)跟踪方案802和动态跟踪方案804。当较近(例如，较低)的行被访问时，一些跟踪方案跟踪在最远(例如，最高)的行处产生的差分位线电压(DVBL)。它可以是例如通过缓冲器或反相器被反馈的在最远行处产生的DVBL。因此，在所图示的示例中，时钟(CLK)上的上升沿导致进入的跟踪信号和字线(WL)上的上升沿。进入的跟踪信号上的上升沿导致出来的跟踪信号上的下降沿，例如，这归因于用作缓冲器的反相器。返回的(例如，在一定延迟之后在控制部406处接收的)跟踪信号的下降沿使得控制部406引起进入的跟踪信号上的下降沿，这导致出来的跟踪信号和字线(WL)上的上升沿。字线(WL)上的下降沿导致下降的预充电输入(例如，将位线和感测放大器放电)的结束。将理解，图8的示例是高起作用的跟踪进入和字线(WL)以及低起作用的出来的跟踪信号，并且反相器用作缓冲器。如上文所描述的，其他示例是可能的。
动态跟踪方案804可以跟踪所访问的确切行或行组。跟踪可以使用虚设缓冲器仿真某些存储器单元的延迟来完成，这些存储器单元基于相似路径长度而被分组在一起。单元组可以组成单行或行组。一起被跟踪的行组通常可以是彼此相邻的行。虚设单元和对应的存储器单元可以基于用于访问特定存储器地址的位线来访问。开关和反相器的集合可以由位线控制。例如，每个位线可以控制开关。跟踪信号可以通过由位线选择的开关并且通过对应的反相器(或缓冲器)而被反馈。因此，位线可以为反馈路径选择反馈路径有多长，例如，字线WL2n+1。再次地，时钟(CLK)上的上升沿导致进入的跟踪信号和字线(WL)上的上升沿。进入的跟踪信号上的上升沿导致出来的跟踪信号上的下降沿，例如，这归因于用作缓冲器的反相器。返回的(例如，在一定延迟之后在控制部606处接收的)跟踪信号的下降沿使得控制部606引起进入的跟踪信号上的下降沿，这导致出来的跟踪信号和字线(WL)上的上升沿。字线(WL)上的下降沿导致下降的预充电信号(例如，将位线和感测放大器放电)的结束。
然而，在动态跟踪方案804中，字线(WL)脉冲宽度可能变窄，这是进入的跟踪信号、反相器(或缓冲器)、和跟踪信号的出来信号的较低延迟的结果。预充电信号的差分位线电压要求仍然可以被满足，例如，因为就对于使用动态跟踪的许多存储器访问而言，预充电信号可能没有减小，因为针对许多位单元的访问比最坏情况访问定时短。在一些示例中，针对预充电信号的功率节省可以增加系统中可能的输入/输出(I/O)的数目，因为每个I/O可能要求较少的预充电电流来恢复位线和感测放大器，并且因此对于给定量的电流，可能有更多的I/O。
再次地，如上文所描述的，将理解，图8的示例是高起作用的跟踪进入和字线(WL)、以及低起作用的出来的跟踪信号，其中反相器用作缓冲器。如上文所描述的，其他示例是可能的。
如本文所描述的，非动态编译器存储器跟踪可以模仿最坏情况位单元访问。这种跟踪方案可能消耗比在存储器访问之后对位线和感测放大器进行预充电所必要的更多功率。在一方面，取决于位单元位置的动态跟踪方案可以被使用。与模仿最坏情况位单元访问的非动态编译器存储器跟踪系统相比，用于位线和感测放大器的预充电电压可以不被放电到低，因为对于大多数位单元(例如，除了沿字线而下最远的位单元之外)，位单元访问可以较短。动态跟踪方案可以导致功率节省，因为可以要求更少的电流来恢复用于位线和感测放大器的预充电。在一些方面，存储器访问时段可以被减小并且用于存储器访问的定时被放松，例如，针对更接近的位单元被降低。另外，动态跟踪可以用于自定时存储器。
图9是使用存储器的方法的一个示例的流程图900。在框902处，实施该方法的装置使字线生效以启用存储器单元(例如，组成字的所有存储器单元)。例如，在方法900中，实施该方法的控制器606使字线(WL1...WL2n+1)生效以启用存储器单元，例如，存储器单元214、对应的虚设存储器单元224。字线(WL2n+1、跟踪信号612、614)可以用作跟踪信号。
在框904处，在存储器的方法900中，实施该方法的装置根据多个存储器(虚设存储器单元224)单元中的哪个存储器单元被访问，来改变使字线(WL2n+1)生效的持续时间。例如，实施该方法的控制器606根据多个存储器单元(虚设存储器单元224、虚设栅极702、704)中的哪个被访问，来改变使字线(WL2n+1、跟踪信号612、614)生效的持续时间。改变使字线(WL2n+1、6)生效的持续时间可以包括：根据延迟的跟踪信号(跟踪进入610、跟踪出来612)来改变使字线生效的持续时间。虚设存储器单元可以用于估计用于字线的持续时间，该字线可以用于访问多个位，例如，字。例如，返回参考图2，单个虚设存储器单元可以如同可以一起存储数据字的多个存储器单元那样沿着字线WL2n+1等距离。
在一种示例中，如上文所描述的，图2中图示的字线跟踪电路222可以连接到一系列虚设存储器单元224。虚设存储器单元224可以沿着字线跟踪信号线的长度延伸。字线跟踪电路222可以包括字线跟踪信号线、一个或多个开关、一个或多个反相器、和字线跟踪信号返回线。字线跟踪信号线耦合到一个或多个开关。一个或多个开关每个耦合到一个或多个反相器之一。一个或多个反相器的输出耦合到字线跟踪信号返回线。字线跟踪电路222可以提供动态跟踪方案，动态跟踪方案可以提供取决于正被访问的行而不是取决于最坏情况的跟踪。例如，动态跟踪方案可以取决于正被访问的行的长度，而不是跟踪最长路径。
在框906处，方法900指示装置从沿着传输线间隔开的多个虚设负载接收跟踪信号，并且输出延迟的跟踪信号。例如，控制器606从沿着传输线(在出来的跟踪信号612处)间隔开的多个虚设负载(虚设存储器单元224、虚设栅极702、704)接收跟踪信号(跟踪出来612)并且输出延迟的跟踪信号(出来的跟踪信号)。进入的跟踪信号610可以通过开关706反馈并且由反相器708缓冲，以形成从控制器、出来到虚设栅极702、706、并且返回到控制器的可变长度信号路径。
被理解的是，所公开的过程/流程图中的块的具体顺序或层次是示例性方法的说明。基于设计偏好，被理解的是，过程/流程图中的块的具体顺序或层次可以重新布置。此外，一些块可以被组合或省略。所附方法权利要求以样本顺序来呈现各种块的元素，并且不意味着限于所呈现的具体顺序或层次。
一种存储器(104)可以包括具有多个存储器单元(214、216)的存储器阵列。存储器(104)可以包括地址译码器(行译码器204)，其被配置为使字线生效以启用存储器单元(214、216)。存储器(104)包括跟踪电路(222、610)，其被配置为根据多个存储器单元中的哪个存储器单元被访问来改变生效的字线的持续时间。
在示例存储器中，跟踪电路(222、610)可以包括可变延迟电路(例如，跟踪进入信号612；跟踪出来信号614；虚设栅极702、704；开关706；以及反相器708)，其被配置为根据多个存储器单元中的所述存储器单元(702、704)被访问来改变跟踪信号的延迟。跟踪电路(222、610)还被配置为根据延迟的跟踪信号来改变生效的字线的持续时间。
在示例存储器中，可变延迟电路可以包括被配置为接收跟踪信号的传输线(跟踪进入信号612和跟踪出来信号614)、沿着传输线(跟踪进入信号612和跟踪出来信号614)间隔开的多个虚设负载(虚设单元224；虚设栅极702、704)、以及被配置为输出延迟的跟踪信号的旁路电路(开关706；以及反相器708)。另外，旁路电路可以根据多个存储器单元中的所访问的所述存储器单元而可切换(开关706)，以旁路多个虚设负载(虚设单元224；虚设栅极702、704)中的一个或多个。
在一种示例中，多个虚设负载(虚设栅极702、704)中的每个虚设负载(虚设栅极702、704)包括晶体管(虚设栅极702、704)。
在一种示例中，旁路电路可以包括多个旁路开关(开关706)。多个旁路开关(706)中的每个旁路开关(706)可以被配置为旁路不同数目的虚设负载(虚设单元224；虚设栅极702、704)，旁路开关(706)根据多个存储器单元(214、216)中的所选择的所述存储器单元(214、216)来旁路虚设负载(虚设单元224；虚设栅极702、704)。
在一种示例中，旁路电路还可以包括多个逻辑电路(例如，生成可以用于控制旁路开关708的位线信号的逻辑)。多个逻辑电路中的每个逻辑电路可以与多个旁路开关(708-1、708-2、708-3)中的对应旁路开关(708)串联耦合。
一种地址译码器包括字线生效电路(行译码器204)，其被配置为使字线生效以启用存储器单元(214、216)。地址译码器还包括跟踪电路(222、610)。跟踪电路(222、610)耦合到字线生效电路(204)，并且被配置为根据多个存储器单元(214、216)中的哪个存储器单元(214、216)被访问来改变生效的字线的持续时间。
一种处理系统包括至少一个处理器(102)和耦合到至少一个处理器(102)的存储器阵列(104)。存储器阵列(104)可以具有多个存储器单元(214、216)。处理系统包括地址译码器(包括行译码器204)，其被配置为使字线生效以启用存储器单元。另外，处理系统包括跟踪电路(222、610)，其被配置为根据多个存储器单元(214、216)中的哪个存储器单元(214、216)被访问来改变生效的字线的持续时间。
之前的描述被提供以使得本领域的任何技术人员能够实践本文中描述的各种方面。对这些方面的各种修改对本领域技术人员将容易是明显的，并且本文中定义的一般原理可以应用到其他方面。因此，权利要求不旨在限于本文示出的方面，而是符合与语言权利要求相一致的完整范围，其中除非具体地如此陈述，否则对单数元素的引用不意图为意指“一个且仅一个”，而是“一个或多个”。词语“示例性”在本文中用于意指“用作示例、实例或说明”。本文中描述为“示例性”的任何方面不必然被解释为比其他方面优选或有利。除非另外特别陈述，否则术语“一些”是指一个或多个。诸如“A、B或C中的至少一个”、“A、B或C中的一个或多个”、“A、B和C中的至少一个”、“A、B和C中的一个或多个”、以及“A、B、C、或其任何组合”之类的组合包括A、B和/或C的任何组合，并且可以包括A的倍数、B的倍数、或C的倍数。具体地，诸如“A、B或C中的至少一个”、“A、B或C中的一个或多个”、“A、B和C中的至少一个”、“A、B和C中的一个或多个”、以及“A、B、C、或其任何组合”之类的组合可以是仅A、仅B、仅C、A和B、A和C、B和C、或者A和B和C，其中任何这样的组合可以包含A、B或C中的一个或多个成员。本领域普通技术人员已知的或以后变得已知的、贯穿本公开所描述的各个方面的元素的所有结构性和功能性等同物通过引用明确地并入本文，并且旨在由权利要求所涵盖。此外，本文中公开的内容不旨在贡献给公众，无论这样的公开是否在权利要求中明确记载。词语“模块”、“机构”、“元件”、“设备”等可能不是用于词语“部件”的替代物。如此，权利要求元素将不被解释为部件加功能，除非该元素使用短语“用于……的部件”明确记载。

Claims (21)

1.一种存储器，包括：
存储器阵列，具有多个存储器单元；
地址译码器，被配置为使字线生效以启用所述存储器单元；以及
跟踪电路，被配置为根据所述多个存储器单元中的哪个存储器单元被访问来改变使所述字线生效的持续时间。
2.根据权利要求1所述的存储器，其中所述跟踪电路包括可变延迟电路，所述可变延迟电路被配置为根据所述多个存储器单元中的正被访问的所述存储器单元来改变跟踪信号的延迟，并且其中所述跟踪电路还被配置为根据延迟的所述跟踪信号来改变使所述字线生效的所述持续时间。
3.根据权利要求2所述的存储器，其中所述可变延迟电路包括：传输线，所述传输线被配置为接收所述跟踪信号；多个虚设负载，所述多个虚设负载沿着所述传输线间隔开；以及旁路电路，所述旁路电路被配置为输出延迟的所述跟踪信号，所述旁路电路根据所述多个存储器单元中的所访问的所述存储器单元而可切换，以旁路所述多个虚设负载中的一个或多个虚设负载。
4.根据权利要求3所述的存储器，其中所述多个虚设负载中的每个虚设负载包括晶体管。
5.根据权利要求3所述的存储器，其中所述旁路电路包括多个旁路开关，所述多个旁路开关中的每个旁路开关被配置为旁路不同数目的虚设负载，并且其中所述旁路开关根据所述多个存储器单元中的所选择的所述存储器单元来旁路所述虚设负载。
6.根据权利要求5所述的存储器，其中所述旁路电路还包括多个逻辑电路，所述多个逻辑电路中的每个逻辑电路与所述多个旁路开关中的对应旁路开关串联耦合。
7.一种地址译码器，包括：
字线生效电路，被配置为使字线生效以启用所述存储器单元；以及
跟踪电路，耦合到所述字线生效电路，并且被配置为根据所述多个存储器单元中的哪个存储器单元被访问来改变使所述字线生效的持续时间。
8.根据权利要求7所述的地址译码器，其中所述跟踪电路包括可变延迟电路，所述可变延迟电路被配置为根据所述多个存储器单元中的所述存储器单元被访问来改变跟踪信号的延迟，并且其中所述跟踪电路还被配置为根据延迟的所述跟踪信号来改变使所述字线生效的所述持续时间。
9.根据权利要求8所述的地址译码器，其中所述可变延迟电路包括：传输线，所述传输线被配置为接收所述跟踪信号；多个虚设负载，所述多个虚设负载沿着所述传输线间隔开；以及旁路电路，所述旁路电路被配置为输出延迟的所述跟踪信号，所述旁路电路根据所述多个存储器单元中的所访问的所述存储器单元而可切换，以旁路所述多个虚设负载中的一个或多个虚设负载。
10.根据权利要求9所述的地址译码器，其中所述多个虚设负载中的每个虚设负载包括晶体管。
11.根据权利要求9所述的地址译码器，其中所述旁路电路包括多个旁路开关，所述多个旁路开关中的每个旁路开关被配置为旁路不同数目的虚设负载，并且其中所述旁路开关根据所述多个存储器单元中的所选择的所述存储器单元来旁路所述虚设负载。
12.根据权利要求11所述的地址译码器，其中所述旁路电路还包括多个逻辑电路，所述多个逻辑电路中的每个逻辑电路与所述多个旁路开关中的对应旁路开关串联耦合。
13.一种处理系统，包括：
至少一个处理器；
存储器阵列，耦合到所述至少一个处理器，所述存储器阵列具有多个存储器单元；
地址译码器，被配置为使字线生效以启用所述存储器单元；以及跟踪电路，被配置为根据所述多个存储器单元中的哪个存储器单元被访问来改变使所述字线生效的持续时间。
14.根据权利要求13所述的处理系统，其中所述跟踪电路包括可变延迟电路，所述可变延迟电路被配置为根据所述多个存储器单元中的正被访问的所述存储器单元来改变跟踪信号的延迟，并且其中所述跟踪电路还被配置为根据延迟的所述跟踪信号来改变使所述字线生效的所述持续时间。
15.根据权利要求14所述的处理系统，其中所述可变延迟电路包括：传输线，所述传输线被配置为接收所述跟踪信号；多个虚设负载，所述多个虚设负载沿着所述传输线间隔开；以及旁路电路，所述旁路电路被配置为输出延迟的所述跟踪信号，所述旁路电路根据所述多个存储器单元中的所访问的所述存储器单元而可切换，以旁路所述多个虚设负载中的一个或多个虚设负载。
16.根据权利要求15所述的处理系统，其中所述多个虚设负载中的每个虚设负载包括晶体管。
17.根据权利要求15所述的处理系统，其中所述旁路电路包括多个旁路开关，所述多个旁路开关中的每个旁路开关被配置为旁路不同数目的虚设负载，并且其中所述旁路开关根据所述多个存储器单元中的所选择的所述存储器单元来旁路所述虚设负载。
18.根据权利要求17所述的处理系统，其中所述旁路电路还包括多个逻辑电路，所述多个逻辑电路中的每个逻辑电路与所述多个旁路开关中的对应旁路开关串联耦合。
19.一种使用存储器的方法，包括：
使字线生效以启用所述存储器内的多个存储器单元；以及
根据多个存储器单元中的哪个存储器单元被访问来改变使所述字线生效的持续时间。
20.根据权利要求19所述的方法，其中改变生效的所述字线的所述持续时间包括：根据延迟的跟踪信号来改变使所述字线生效的所述持续时间。
21.根据权利要求20所述的方法，还包括：从沿着传输线间隔开的多个虚设负载接收延迟的所述跟踪信号，以及输出延迟的所述跟踪信号。
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