CN111370043A - Sram存储阵列和存储器 - Google Patents

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CN111370043A CN202010152985.5A CN202010152985A CN111370043A CN 111370043 A CN111370043 A CN 111370043A CN 202010152985 A CN202010152985 A CN 202010152985A CN 111370043 A CN111370043 A CN 111370043A
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Abstract

本申请实施例提供一种SRAM存储阵列和存储器。其中，SRAM存储阵列通过将BANK[0]的跟踪电路设计在BANK[1]中，并且，通过BANK[1]的RBL为BANK[0]提供基准信号，使得BANK[1]可以跟踪BANK[0]，以在合适的时间，根据RBL与基准信号的比较结果，读取到BANK[0]中存储单元内存储的数据。同理可读取BANK[1]中的数据。本申请基于SRAM的存储阵列的结构特点，获得基准信号，而不需要额外设置用于产生基准信号的电路，减少了芯片的面积和功耗，减少芯片的制作和使用成本，降低了芯片的制作难度。

Description

SRAM存储阵列和存储器
技术领域
本申请实施例涉及芯片技术，尤其涉及一种SRAM存储阵列和存储器。
背景技术
静态随机存储器(Static Random Access Memory，SRAM)具有高速度、低功耗与标准工艺相兼容的优点。其中，双端口SRAM设计采用一种单端式(Single-end)读取方式的存储单元-8T单元(8T cell)，与传统8T cell相比，读写互不干扰，具有较好的稳定性。但是Single-end读取相对差分(differential)读取速度慢。
其中，图1为现有技术一实施例提供的SRAM存储阵列的结构图。如图1所示，每条读字线(Read Word Line，RWL)与感应放大器(Sense Amplifier，SA)连接，SA接收RBL的电压信息并放大输出，其中，SA需要在合适的时间开启，否则会输出错误的数据。如图1所示，在外部电路中设计8T cell的跟踪电路(Tracking Circuit，TK)，控制SA的开启时间。TK电路的工作原理为：TK_RWL模拟RWL的开启；TK_RBL模拟RBL；TK8T cell模拟8T cell将TK_RBL下拉；当TK_RBL下拉到可使TK SA输出SA使能信号SAE时，相当于RBL上的信号达到使SA开启的大小，因此，当TK SA感应到TK_RBL下拉到可使TK SA输出SA使能信号SAE时，TK SA输出SA使能信号SAE，开启SA，以输出数据。
其中，在图1所示的SRAM存储阵列中，SA一般采用反相器来做，即若RBL下拉到足够低的电压时，反相器输出1；否则输出0。但是反相器做SA需要RBL下降到至少VDD/2才能实现反相器的翻转，读取速度过慢。
因此，为提高SRAM的读取速度，在图1的基础上，将SRAM存储阵列划分为两个独立的阵列，如图2所示，SRAM存储阵列划包括BANK[0]和BANK[1]，且外部电路在每个Bank里都有独立的一份。这样每条RBL上的负载减半，使得SRAM的读取速度能有较大的提升。但是，如果SRAM存储阵列较大，SRAM的读取速度也存在读取慢的问题。
为进一步提高SRAM的读取速度，在图2的基础上，如图3所示，在外围电路设计一条基准位线，通过比较所读取的8T cell对应的位线与基准位线上的电压差实现数据的差分读取。图3所示的双端口SRAM的工作原理为：
例如读取BANK[0]中第0行第0列上的存储单元读取的数据时，TK_RWL[0]和RWL[0]开启，TK 8T cell开启且下拉TK_RBL[0]，当TK_RBL[0]的电压低于预设值时，TK SA输出SAE[0]，从而使BANK[0]中第0列对应的SA开启。其中，TK 8T cell为根据8T cell的特性设计的，在8T cell输出的值，也就是RBL[0][0]的电压与基准位线(Reference Bit Line，ReBL)的电压的差值达到可使SA开启的值时，TK 8T cell可将TK_RBL[0]上的电压时正好下拉到预设值，使TK SA输出SAE[0]，开启SA。
若RWL[0]中存储的数据为0，则RBL[0][0]的电压信号被下拉；若RWL[0]中存储的数据为1，则RBL[0][0]的电压信号保持为1。因此，通过比较基准位线(Reference BitLine，ReBL)和RBL[0][0]的电压大小判定读取的是1还是0：若RBL的电压高于ReBL的电压，则读取的是1；反之则为0。
但是，如图3所示，为产生ReBL，需要在外围电路中专门设计ReBL产生电路(ReBLGen)，也就增加了芯片的面积和功耗。
发明内容
本申请实施例提供一种SRAM存储阵列和存储器，在提高SRAM读取速度的基础上，简化SRAM存储阵列中的电路结构，减少芯片的面积。
第一方面，本申请实施例提供一种SRAM存储阵列，包括：对称布置的两个存储阵列，其中，每个存储阵列上设置有用于跟踪另一个存储阵列的跟踪电路；
其中，在读取所述其中一个存储阵列上的第i行第j列上的存储单元中存储的数据时，
另一存储阵列上的跟踪电路，用于通过该另一存储阵列上的第j列位线，向存储待读取数据的存储阵列的第j列上的SA输送基准信号；还用于监测存储待读取数据的存储阵列，并控制存储待读取数据的存储阵列的第j列上的SA开启；
存储待读取数据的存储阵列的第j列上的SA，用于在开启时，对基准信号和第一信号进行比较，并根据比较结果输出数据；其中，所述第一信号与存储待读取数据的存储阵列上的第i行第j列上的存储单元中存储的数据有关。
可选的，跟踪电路包括：跟踪读字线TK-RWL、跟踪存储单元、跟踪读位线TK-RBL、使能信号单元TK SA、控制单元；
其中，在所述每个存储阵列上，每条位线的一端与该存储阵列上的控制单元连接，另一端与该条位线上连接的感应放大器SA的第一输入端连接，所述SA的第二输入端与另一个存储阵列上对称位置的位线连接，每个所述SA的控制端均与另一个存储阵列上的TK SA连接；所述每个控制单元的一端与其所在的存储阵列上的TK-RWL连接，另一端接地；跟踪存储单元连接其所在的存储阵列上的所述TK-RWL与TK-RBL之间；所述TK SA的一端与其所在的存储阵列上的TK-RBL连接，另一端分别与另一个存储阵列上的SA的控制端连接；
所述SA的第一输入端，用于所述通过与其连接的位线接收第一信号；
所述TK-RWL，用于向与其连接第一控制单元输出第二信号，所述第二信号用于使所述控制单元向与其连接的位线输出基准信号；
所述控制单元，用于在所述第二信号的控制下使能与其连接的位线以向另一存储阵列上的与其对称的位线上连接的SA输出所述基准信号；
所述SA的第二输入端，用于接收所述基准信号；
所述跟踪存储单元，用于使能所述TK-RBL以使所述TK-RBL向所述TK SA输出第三信号，所述第三信号用于指示所述TK SA向与其连接的SA输出使能信号，所述使能信号用于启动SA；
所述TK SA，用于在根据所述第三信号确定与其连接的SA需要开启后，向该SA发出所述使能信号；
所述SA，用于在使能信号的作用下比较所述第一信号和所述基准信号，根据比较结果输出数据。
可选的，所述控制单元，用于在所述第二信号的控制下下拉与其连接的位线上的信号值以输出所述基准信号；
相应的，所述TK SA，用于在所述基准信号大于所述第一信号时，所述SA的输出端输出的数据为第一预设值；在所述基准信号小于所述第一信号时，所述SA的输出端输出的数据为第二预设值。
可选的，所述每个控制单元包括N型金属氧化物半导体NMOS；所述NMOS的栅极与该NMOS所在的存储阵列上的TK-RWL连接，所述NMOS的漏极与该NMOS所在的位线连接，所述NMOS的源极接地；
所述NMOS，用于在所述第二信号的使能下导通，在导通后下拉与其漏极连接的位线以输出所述基准信号。
可选的，所述每个控制单元包括反相器和P型金属氧化物半导体PMOS；所述反相器的输入端与该反相器所属的存储阵列的TK-RWL上，所述反相器的输出端与所述PMOS的栅极连接，所述PMOS的漏极与该PMOS所在的位线连接，所述PMOS的源极接地；
所述反相器，用于根据所述第二信号输出第四信号，所述第四信号用于使所述PMOS导通；
所述PMOS，用于在所述第四信号的使能下导通，在导通后下拉与其漏极连接的位线以输出所述基准信号。
可选的，所述基准信号的减小的速度小于所述第一信号减小的速度。
可选的，所述TK SA，用于在所述第三信号达到预设信号值时，输出第一使能信号。
可选的，所述跟踪存储单元，用于在所述第一信号和所述基准信号的差值达到预设差值时，使TK SA接收到的所述第三信号达到预设信号值。
可选的，所述SRAM存储阵列包括M个数据选择器；
所述每个数据选择器位于对称分布的两个SA之间。
第二方面，本申请实施例提供一种存储器，包括去第一方面任一项所述的SRAM存储阵列。
本申请实施例提供一种SRAM存储阵列和存储器，通过将BANK[0]的跟踪电路设计在BANK[1]中，BANK[1]的跟踪电路设计在BANK[0]，并且，通过BANK[1]的RBL为BANK[0]提供基准信号，BANK[0]的RBL为BANK[1]提供基准信号，使得BANK[1]可以跟踪BANK[0]，以在合适的时间，根据RBL与基准信号的比较结果，读取到BANK[0]中存储单元内存储的数据。同理，BANK[0]可以跟踪BANK[1]，以在合适的时间，根据RBL与基准信号的比较结果，读取到BANK[1]中存储单元内存储的数据。基于SRAM的存储阵列的结构特点，获得基准信号，而不需要额外设置用于产生基准信号的电路，减少了芯片的面积和功耗，减少芯片的制作和使用成本，降低了芯片的制作难度。并且，还通过控制单元调整基准信号变化的速度，在提高读取数据的准确性。
附图说明
为了更清楚地说明本申请实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作一简单地介绍，显而易见地，下面描述中的附图是本申请的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动性的前提下，还可以根据这些附图获得其他的附图。
图1为现有技术一实施例提供的SRAM存储阵列的结构图；
图2为现有技术另一实施例提供的SRAM存储阵列的结构图；
图3为现有技术另一实施例提供的SRAM存储阵列的结构图；
图4为本申请一实施例提供的SRAM存储阵列的结构示意图；
图5为本申请另一实施例提供的SRAM存储阵列的结构示意图。
具体实施方式
为使本申请实施例的目的、技术方案和优点更加清楚，下面将结合本申请实施例中的附图，对本申请实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例是本申请一部分实施例，而不是全部的实施例。基于本申请中的实施例，本领域普通技术人员在没有作出创造性劳动前提下所获得的所有其他实施例，都属于本申请保护的范围。
现有技术中，为了提高SRAM的读取速度，对SRAM的存储阵列结构进行改进，例如图3所示的SRAM的存储阵列。图3所示的SRAM的存储阵列通过在外围电路设计一条基准位线，从而采用差分读取方式，而不用使RBL[0][0]下拉到VDD/2即可实现数据的正确读取，速度能有很大的提升。但是，为了产生ReBL，需要在外围电路中专门设计ReBL产生电路(ReBLGen)，这样会增加了芯片的面积和功耗，增加芯片的制造和使用成本。
因此，本申请提出了一种SRAM存储阵列，其技术构思为：在图2的基础上，在读取BANK[0]中任一8T cell中存储的数据时，将BANK[1]中与所要读取的8T cell所在的RBL对应的RBL作为BANK[0]的基准位线，将BANK[1]中RBL上的信号与8T cell所在的RBL上的信号进行比较，根据比较结果数据的读取。并且，通过控制BANK[1]中RBL上信号的变化的速度以及与8T cell所在的RBL上信号的变化速度，实现数据的准确读取。因此，相比于现有技术中SRAM存储阵列，本申请提出的SRAM存储阵列，不需要专门设计用于产生ReBL的电路，因此，电路设计简单，可减小芯片的面积和功耗，从而减少芯片的制造和使用成本。
图4为本申请一实施例提供的SRAM存储阵列的结构示意图。如图4所示，SRAM存储阵列包括：第一存储阵列BANK[0]和第二存储阵列BANK[1]，其中，BANK[0]和BANK[1]对称，也就是说位于BANK[0]和BANK[1]对称位置上的两个单元的功能、连接关系相同。
例如如图4所示，BANK[0]上包括多个存储单元8T cell、M条第一位线RBL[0][1]-RWL[0][m]及N条第一字线RWL[0][1]-RBL[0][n]、M个第一控制单元MReG[1][1]-MReG[1][m]、第一跟踪存储单元TK 8T cell[1]、第一跟踪读字线TK-RWL[1]、第一跟踪读位线TK-RBL[1]、第一使能信号单元TK SA[1]、M个第一感应放大器SA。其中，第一跟踪存储单元TK8T cell[1]、第一跟踪读字线TK-RWL[1]、第一跟踪读位线TK-RBL[1]、第一使能信号单元TKSA[1]构成了BANK[1]跟踪电路。
相应的，BANK[1]上包括多个存储单元8T cell、M条第一位线RBL[1][1]-RWL[1][m]及N条第一字线RWL[1][1]-RBL[1][n]、M个第一控制单元MReG[0][1]-MReG[0][m]、第一跟踪存储单元TK 8T cell[0]、第一跟踪读字线TK-RWL[0]、第一跟踪读位线TK-RBL[0]、第一使能信号单元TK SA[0]、M个第一感应放大器SA。其中，第一跟踪存储单元TK 8T cell[0]、第一跟踪读字线TK-RWL[0]、第一跟踪读位线TK-RBL[0]、第一使能信号单元TK SA[0]构成了BANK[0]跟踪电路。
其中，由于BANK[0]和BANK[1]对称，因此，两者的连接关系相同，其中一个BANK的连接关系为：
在BANK中，8T cell按行和列排布，位于同一行上的存储单元共用一条字线RWL，位于同一列上的存储单元共用一条位线RBL。
每条位线RBL的一端与一个控制单元连接，另一端与该条位线上连接的SA的第一输入端连接。另外，SA的第二输入端与另一个BANK上对称位置的位线RBL连接，以根据另一个BANK上对称位置的位线RBL获得基准信号。每个SA的控制端均与另一个BANK的TK SA连接。
每个控制单元的一端与TK-RWL连接，另一端接地。
TK 8T cell连接在TK-RWL与TK-RBL之间；TK SA的一端与TK-RBL连接，另一端分别与M个SA的控制端连接。
上述连接关系体现在图中时，以BANK[0]为例进行说明：
如图4所示，M条第一位线RWL[0][1]-RWL[1][m]和N条第一字线RBL[0][1]-RBL[1][n]构成一个M*N的矩阵，每条位线和每条字线的交点处设置有8T cell。
以第一字线RBL[0][1]为例，字线RBL[0][1]的一端与控制单元MReG[0][1]连接，另一端与第一SA的一个输入端连接；该SA的另一个输入端接入BANK[1]中的字线RBL[1][1]，字线RBL[1][1]的另一端与控制单元MReG[0][1]连接；该SA的控制端与BANK[1]中TKSA[0]连接。其中，需要说明的是，BANK[0]的每个SA的控制端均与BANK[1]中TK SA[0]连接，为使图4电路结构简单易懂，图4中仅示出了一个SA与BANK[1]中TK SA[0]连接。
BANK[0]中控制单元MReG[1][1]-MReG[1][m]的一端均与TK-RWL[1]连接。
TK 8T cell[1]连接在TK-RWL[1]和TK-RBL[1]之间，TK SA[1]的一端与TK-RBL[1]连接，另一端与BANK[1]中的每个第二SA连接。
可选的，如图4所示，SRAM存储阵列中每个控制单元MReG可以是NMOS，其中，当控制单元是NMOS时，每个NMOS的栅极连接在TK-RWL上，例如，BANK[0]中的NMOS的栅极连接在TK-RWL[1]上，BANK[1]中的NMOS的栅极连接在TK-RWL[0]上；NMOS的漏极连接在RBL上，例如，BANK[0]中的RBL[0][1]上连接一个NMOS的漏极；NMOS的源极接地。
根据图4所示实施例的结构，读取任一存储单元内存储的数据的方法为：
以读取BANK[0]上RWL[0][1]和RBL[0][1]交点处8T cell内的数据为例进行描述：读取操作开始，向RWL[0][1]和TK-RWL[0]输出高电平，选中对应的8T cell。由于MReG[1][1]的栅极连接在TK-RWL[0]上，根据NMOS的特性可知，NMOS开启，也就是MReG[0][1]开启下拉RBL[1][1]上的电压，也就是MReG[0][1]开启下拉基准信号值。另外，TK-RWL[0]开启后，使TK 8T cell[0]开启，开始下拉TK-RBL[0]上的电压。
其中，如果被读取的8T cell中存储的数据为0，则RWL[0][1]上的电压值被下拉；若被读取的8T cell中存储的数据为1，则RWL[0][1]上的电压值保持不变，依然为1。
当TK-RBL[0]上的电压被下拉到预设值时，TK SA[0]感应到TK-RBL[0]上的电压被下拉到预设值，从而向第一SA输出使能信号SAE[0]，连接在RBL[0][1]一端的SA感应到使能信号SAE[0]后开启，开始比较RBL[1][1]上的电压与RBL[0][1]上的电压的差值，根据比较结果输出数据，当RBL[1][1]电压高于RBL[0][1]，SA输出0；当RBL[1][1]电压低于RBL[0][1]，SA输出1。
需要说明的是，SA是否开启与两个输入端之间的电压差有关，当电压差到达预设值时，SA到达合适的开启时间。因此，当TK-RBL[0]上的电压被下拉到预设值时，其中的“预设值”是预先根据SA的开启条件设置的。
其中，通过调整MReG的驱动能力，可以使MReG下拉基准信号的速度慢于8T cell正常下拉RBL的速度，例如，调整了MReG[0][1]的驱动能力，可使其下拉RBL[1][1]上的电压的速度慢于8T cell正常下拉RBL[0][1]的速度。并且，由于RBL[1][1]上和RBL[0][1]的负载相等，可以确保读取数据的准确性。即读0时，RBL[1][1]电压高于RBL[0][1]，SA输出0；读1时，RBL[1][1]电压低于RBL[0][1]，SA输出1。
本申请实施例，通过将BANK[0]的跟踪电路设计在BANK[1]中，BANK[1]的跟踪电路设计在BANK[0]，并且，通过BANK[1]的RBL为BANK[0]提供基准信号，BANK[0]的RBL为BANK[1]提供基准信号，使得BANK[1]可以跟踪BANK[0]，以在合适的时间，根据RBL与基准信号的比较结果，读取到BANK[0]中存储单元内存储的数据。同理，BANK[0]可以跟踪BANK[1]，以在合适的时间，根据RBL与基准信号的比较结果，读取到BANK[1]中存储单元内存储的数据。基于SRAM的存储阵列的结构特点，获得基准信号，而不需要额外设置用于产生基准信号的电路，减少了芯片的面积和功耗，减少芯片的制作和使用成本，降低了芯片的制作难度。并且，还通过控制单元调整基准信号变化的速度，在提高读取数据的准确性。
可选的，如图5所示，控制单元包括第一反相器和PMOS；其中，如图5所示，第一反相器的输入端与该反相器所属的存储阵列的TK-RWL上，第一反相器的输出端与PMOS的栅极连接，PMOS的漏极与该PMOS所在的位线连接，PMOS的源极接地。
例如，BANK[0]中，RBL[0][1]上连接的反相器和PMOS，反相器的一端连接在TK-RWL[1]上，另一端与PMOS的栅极连接，PMOS的漏极与RBL[0][1]连接，PMOS的源极接地。
其中，图5中，根据NMOS的特性以及反相器、PMOS的特性可知，反相器和PMOS组合后，其在电路中的作用与NMOS相同，因此，图5所示的SRAM存储阵列的工作过程可参考上文所述，此处不再赘述。
需要说明的是，图5所示的实施例与图4相比，由于PMOS下拉存在一个阈值电压损失的问题，其下拉几乎不能将RBL拉到VSS，所以若是读0，RBL的电压时间足够长了之后必定低于ReBL电压，使得读取正确；而NMOS下拉，虽然设计上将MReG(NMOS)的驱动电流调整到小于8T Cell读取管的驱动电流，由于工艺偏差的存在，仍有极小的几率MReG的驱动电流大于8T Cell读取管的驱动电流，造成读取失败。因此，图5所示的实施例与图4相比，读取数据的准确性更高。
其中，如图4和图5所示，在SRAM存储阵列中还包括M个数据选择器MUX；其中，每个数据选择器MUX位于第一SA和第二SA之间，用于当同时读取多个8T cell中的数据时，选择所要读取的数据。
需要说明的是，图4和图5所示SRAM存储阵列中的存储单元例如也可以是6T存储单元，本申请实施例对存储单元的结构不做限定。
基于本申请实施例提供的SRAM存储阵列，获得一种SRAM存储器。
本领域普通技术人员可以理解：实现上述各方法实施例的全部或部分步骤可以通过程序指令相关的硬件来完成。前述的程序可以存储于一计算机可读取存储介质中。该程序在执行时，执行包括上述各方法实施例的步骤；而前述的存储介质包括：ROM、RAM、磁碟或者光盘等各种可以存储程序代码的介质。
最后应说明的是：以上各实施例仅用以说明本申请的技术方案，而非对其限制；尽管参照前述各实施例对本申请进行了详细的说明，本领域的普通技术人员应当理解：其依然可以对前述各实施例所记载的技术方案进行修改，或者对其中部分或者全部技术特征进行等同替换；而这些修改或者替换，并不使相应技术方案的本质脱离本申请各实施例技术方案的范围。

Claims (10)

1.一种SRAM存储阵列，其特征在于，包括：对称布置的两个存储阵列，其中，每个存储阵列上设置有用于跟踪另一个存储阵列的跟踪电路；
其中，在读取所述其中一个存储阵列上的第i行第j列上的存储单元中存储的数据时，
另一存储阵列上的跟踪电路，用于通过该另一存储阵列上的第j列位线，向存储待读取数据的存储阵列的第j列上的感应放大器SA输送基准信号；还用于监测存储待读取数据的存储阵列，并控制存储待读取数据的存储阵列的第j列上的SA开启；
存储待读取数据的存储阵列的第j列上的SA，用于在开启时，对基准信号和第一信号进行比较，并根据比较结果输出数据；其中，所述第一信号与存储待读取数据的存储阵列上的第i行第j列上的存储单元中存储的数据有关。
2.根据权利要求1所述的SRAM存储阵列，其特征在于，跟踪电路包括：跟踪读字线TK-RWL、跟踪存储单元、跟踪读位线TK-RBL、使能信号单元TK SA、控制单元；
其中，在所述每个存储阵列上，每条位线的一端与该存储阵列上的控制单元连接，另一端与该条位线上连接的感应放大器SA的第一输入端连接，所述SA的第二输入端与另一个存储阵列上对称位置的位线连接，每个所述SA的控制端均与另一个存储阵列上的TK SA连接；所述每个控制单元的一端与其所在的存储阵列上的TK-RWL连接，另一端接地；跟踪存储单元连接其所在的存储阵列上的所述TK-RWL与TK-RBL之间；所述TK SA的一端与其所在的存储阵列上的TK-RBL连接，另一端分别与另一个存储阵列上的SA的控制端连接；
所述SA的第一输入端，用于所述通过与其连接的位线接收第一信号；
所述TK-RWL，用于向与其连接第一控制单元输出第二信号，所述第二信号用于使所述控制单元向与其连接的位线输出基准信号；
所述控制单元，用于在所述第二信号的控制下使能与其连接的位线以向另一存储阵列上的与其对称的位线上连接的SA输出所述基准信号；
所述SA的第二输入端，用于接收所述基准信号；
所述跟踪存储单元，用于使能所述TK-RBL以使所述TK-RBL向所述TK SA输出第三信号，所述第三信号用于指示所述TK SA向与其连接的SA输出使能信号，所述使能信号用于启动SA；
所述TK SA，用于在根据所述第三信号确定与其连接的SA需要开启后，向该SA发出所述使能信号；
所述SA，用于在使能信号的作用下比较所述第一信号和所述基准信号，根据比较结果输出数据。
3.根据权利要求2所述的SRAM存储阵列，其特征在于，所述控制单元，用于在所述第二信号的控制下下拉与其连接的位线上的信号值以输出所述基准信号；
相应的，所述TK SA，用于在所述基准信号大于所述第一信号时，所述SA的输出端输出的数据为第一预设值；在所述基准信号小于所述第一信号时，所述SA的输出端输出的数据为第二预设值。
4.根据权利要求2或3所述的SRAM存储阵列，其特征在于，所述每个控制单元包括N型金属氧化物半导体NMOS；所述NMOS的栅极与该NMOS所在的存储阵列上的TK-RWL连接，所述NMOS的漏极与该NMOS所在的位线连接，所述NMOS的源极接地；
所述NMOS，用于在所述第二信号的使能下导通，在导通后下拉与其漏极连接的位线以输出所述基准信号。
5.根据权利要求2或3所述的SRAM存储阵列，其特征在于，所述每个控制单元包括反相器和P型金属氧化物半导体PMOS；所述反相器的输入端与该反相器所属的存储阵列的TK-RWL上，所述反相器的输出端与所述PMOS的栅极连接，所述PMOS的漏极与该PMOS所在的位线连接，所述PMOS的源极接地；
所述反相器，用于根据所述第二信号输出第四信号，所述第四信号用于使所述PMOS导通；
所述PMOS，用于在所述第四信号的使能下导通，在导通后下拉与其漏极连接的位线以输出所述基准信号。
6.根据权利要求4或5所述的SRAM存储阵列，其特征在于，所述基准信号的减小的速度小于所述第一信号减小的速度。
7.根据权利要求2或3所述的SRAM存储阵列，其特征在于，所述TK SA，用于在所述第三信号达到预设信号值时，输出第一使能信号。
8.根据权利要求7所述的SRAM存储阵列，其特征在于，所述跟踪存储单元，用于在所述第一信号和所述基准信号的差值达到预设差值时，使TK SA接收到的所述第三信号达到预设信号值。
9.根据权利要求1-3任一项所述的SRAM存储阵列，其特征在于，所述SRAM存储阵列包括M个数据选择器；
所述每个数据选择器位于对称分布的两个SA之间。
10.一种存储器，其特征在于，包括如权利要求1-9任一项所述的SRAM存储阵列。
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