CN101523500A - 具有可配置延迟跟踪的存储器装置 - Google Patents

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CN101523500A CNA2007800379497A CN200780037949A CN101523500A CN 101523500 A CN101523500 A CN 101523500A CN A2007800379497 A CNA2007800379497 A CN A2007800379497A CN 200780037949 A CN200780037949 A CN 200780037949A CN 101523500 A CN101523500 A CN 101523500A
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Abstract

本发明描述一种具有可配置延迟跟踪的存储器装置。所述存储器装置包括M个正规字线驱动器、虚设字线驱动器、存储器阵列、N个读出放大器和时序控制电路。所述存储器阵列包括M行和N列存储器单元以及列虚设单元。所述字线驱动器驱动用于所述行存储器单元的字线。所述虚设字线驱动器驱动用于所述列虚设单元中的至少一个虚设单元的虚设字线。所述时序控制电路产生具有可配置延迟的启用信号，可使用加速电路获得所述可配置延迟，所述加速电路提供用于耦合到所述列存储器单元的虚设位线的可变驱动。所述读出放大器基于所述启用信号检测用于所述列存储器单元的位线。

Description

具有可配置延迟跟踪的存储器装置
技术领域
本发明大体上涉及电子设备，且更具体来说，涉及一种存储器装置。
背景技术
通常将存储器装置用于许多电子装置(例如计算机、无线通信装置、个人数字助理(PDA)等等)中。存储器装置通常包括许多行和列存储器单元。每一存储器单元可装载有一数据值，其可为二进制′0′或′1′。为读取给定行与列中的给定存储器单元，启动用于所述行的字线，且所述存储器单元依据存储在存储器单元中的数据值而对用于所述列的位线进行充电或放电。读出放大器检测所述位线上的电压且基于所检测的电压而提供逻辑值。
应尽可能早地接通读出放大器且持续最小时间量以便实现较高的操作速度和较低的功率消耗。可在位线已被充分充电或放电之后启动读出放大器，使得可可靠地检测存储于存储器单元中的数据值。此充电/放电时间视晶体管特征和寄生效应而定，其可由于集成电路(IC)过程、温度和电源变化而广泛变化。工艺变化在IC制造技术改进和晶体管大小缩小时更加严重。可基于最坏状况的工艺变化来选择所配置的用于对位线进行充电和放电的时间量以便确保所述位线在进行感测之前被充分充电或放电。然而，针对最坏状况的工艺变化而进行设计可降低操作速度和/或增加功率消耗。
因此在此项技术中存在对可有效地虑及过程和其它变化的存储器装置的需要。
发明内容
本文中描述了一种存储器装置，其具有可配置延迟跟踪且能够虑及过程和其它变化。在一种设计中，所述存储器装置包括多个(M个)正规字线驱动器、虚设字线驱动器、存储器阵列、多个(N个)读出放大器和时序控制电路。所述存储器阵列包含M行和N列存储器单元以及列虚设单元。所述M个字线驱动器驱动M个用于M行存储器单元的字线。所述虚设字线驱动器驱动用于所述列虚设单元中的至少一虚设单元的虚设字线。
所述时序控制电路产生用于读出放大器的启用信号。所述时序控制电路可包括加速电路和读出放大器驱动器。所述加速电路可耦合到用于所述列虚设单元的虚设位线且提供用于所述虚设位线的可变驱动。所述加速电路可包括多个晶体管，所述晶体管是可选择的，以提供用于所述虚设位线的可变驱动。所述读出放大器驱动器可从加速电路接收就绪信号且产生具有由用于虚设位线的可变驱动确定的可配置延迟的启用信号。所述读出放大器耦合到用于所述列存储器单元的位线且基于启用信号来检测位线。
所述虚设字线驱动器可在延迟方面与字线驱动器匹配。虚设字线上的负载可与每一正规字线上的负载匹配，且虚设位线上的负载可与每一正规位线上的负载匹配。时序控制电路可虑及(a)虚设字线驱动器与正规字线驱动器、虚设字线与正规字线，以及虚设位线与正规位线之间的延迟变化，和(b)归因于用于产生启用信号的额外电路的额外延迟。
下文进一步详细描述本发明的各个方面和特征。
附图说明
图1展示具有可配置延迟跟踪的存储器装置的方框图。
图2展示所述存储器装置内的字线驱动器、存储器阵列和时序控制电路的方框图。
图3展示存储器阵列的方框图。
图4A展示存储器单元的示意图。
图4B展示虚设单元的示意图。
图5展示两个正规字线驱动器的示意图。
图6展示虚设字线驱动器的示意图。
图7展示加速电路的示意图。
图8展示读出放大器驱动器的示意图。
图9展示用于存储器读取的时序图。
图10展示用于执行存储器读取的过程。
图11展示无线通信装置的方框图。
具体实施方式
本文中描述了具有可配置延迟跟踪的存储器装置。所述存储器装置可为随机存取存储器(RAM)、静态RAM(SRAM)、动态RAM(DRAM)、同步DRAM(SDRAM)、视频RAM(VRAM)、同步图形RAM(SGRAM)、只读存储器(ROM)、快闪存储器等等。所述存储器装置可为独立装置或可嵌入于另一装置(例如，处理器)内。
图1展示具有可配置延迟跟踪的存储器装置100的设计的方框图。存储器装置100包括行与列解码器110、字线驱动器120、存储器阵列150、时序控制单元160和读出放大器170。
存储器阵列150包括M行和N列存储器单元且进一步包括行与列虚设单元，如下文所描述。存储器单元是可存储数据值且可使用各种电路设计实施的电路。虚设单元是可存储已知值和/或以特定方式连接以实现所要的负载效应的电路。可使用与存储器单元相同或类似的电路设计来实施虚设单元。一般来说，M和N可各为任何值。经由M个字线WL1到WLM来选择M行存储器单元，且经由虚设字线DWL来选择所述行虚设单元。N列存储器单元耦合到N个位线BL1到BLN，且所述列虚设单元耦合到虚设位线DBL。通常使用差分设计实施存储器单元和虚设单元，且每一单元通常耦合到差分位线BL和BL。出于简单起见，在许多图中省略用于N个列的互补位线BL1到BLN。
行与列解码器110接收用于待存取的存储器单元或存储器单元区块的地址且基于所述接收的地址而产生行地址和列地址。解码器110接着对所述行地址执行预解码且基于所述行地址而提供指示断言的特定字线的预解码信号。解码器110也对所述列地址执行预解码且基于所述列地址而提供指示一个或一个以上选择的特定位线的选择信号。解码器110也接收时钟信号CLK且产生用于控制存储器装置100的操作的内部时钟和命令信号。
字线驱动器120从解码器110接收预解码信号且驱动由所述预解码信号指示的特定字线，使得可存取所要的行的存储器单元。时序控制电路160从解码器110接收选择信号且产生用于N个位线的N个读出放大器170的启用信号。时序控制电路160断言用于每一选定位线的启用信号，使得可存取耦合到那个位线的存储器单元。所述启用信号具有由所述列虚设单元和时序控制电路160确定的可配置延迟，如下文所描述。
读出放大器170耦合到位线BL1到BLN，一个读出放大器用于每一位线。每一读出放大器从时序控制电路160接收各自的启用信号。当由启用信号选择时，每一读出放大器放大关联位线上的电压、检测用于所述放大电压的逻辑值(例如，低或高)且提供所检测的逻辑值。
图2展示图1中的字线驱动器120、存储器阵列150和时序控制电路160的设计的方框图。字线驱动器120包括正规字线驱动器220和虚设字线驱动器222。正规字线驱动器220从解码器110接收预解码信号且驱动由所述预解码信号指示的选定字线。虚设字线驱动器222接收一个或一个以上预解码信号且驱动虚设字线DWL。可设计字线驱动器220和222，使得虚设字线上的信号与选定字线上的信号近似时间对准。
存储器阵列150包括下文所描述的存储器单元250和虚设单元252。存储器单元250由M个字线WL1到WLM选择且对N个位线BL1到BLN进行充电/放电。虚设单元252由虚设字线DWL选择且对虚设位线DBL进行放电。
时序控制电路160包括加速电路260和读出放大器驱动器262。加速电路260提供用于虚设位线的可变驱动且输出具有可配置延迟的就绪信号。读出放大器驱动器262接收来自电路260的就绪信号和来自解码器110的选择信号SA_sel到SA_selN，且产生用于读出放大器170的启用信号SA_en1到SA_enN。对于每一读取操作来说，驱动器262断言一个或一个以上启用信号，所述启用信号启动一个或一个以上用于待读取的一个或一个以上位线的读出放大器。
图3展示存储器阵列150的设计的方框图。在此设计中，存储器阵列150包括M+1行和N+1列单元(行和列虚设单元352以及M行和N列存储器单元350)。所述行虚设单元(或虚设行)接收虚设字线，且每一剩余行单元接收各自的字线。所述列虚设单元(或虚设列)耦合到虚设位线，且每一列存储器单元耦合到各自的位线。每一存储器单元可存储一数据值。每一虚设单元可存储预定值(例如，逻辑低)。
虚设行可包括与每一正规行中的单元数目相同数目的虚设单元。虚设字线上的负载可接着类似于每一正规字线上的负载。虚设行中的第一虚设单元耦合到虚设位线，且虚设行中的剩余虚设单元未耦合到任何位线。
虚设列可包括与每一正规列中的单元数目相同数目的虚设单元。每一存储器单元和每一虚设单元具有用于选择那个单元的左WL输入354和右WL输入356。出于清晰起见，仅针对左上虚设单元来标记WL输入354和356，但其存在于所有单元中。在图3中所示的设计中，虚设列中的最上方四个虚设单元使其右WL输入耦合到虚设字线，且虚设列中的剩余虚设单元使其右WL输入绑系到电路接地。虚设列中的每一虚设单元使其左WL输入耦合到各自的虚设或正规字线。虚设字线上的负载可接着类似于每一正规字线上的负载。
断言一个字线以用于存储器读取。所断言的字线启用耦合到那个字线的所有存储器单元。所启用的存储器单元对耦合到这些存储器单元的位线进行充电或放电。可选择一个或一个以上位线以用于存储器读取。读出放大器检测选定位线上的电压且提供相应逻辑值。
也断言虚设字线和虚设位线以用于存储器读取。虚设字线启用虚设列中的最上方四个虚设单元，所述虚设单元接着对虚设位线进行放电。时序控制电路160检测虚设位线上的电压且产生用于读出放大器的启用信号。
图4A展示图3中的一个存储器单元350的示意图。存储器单元350包括一对交叉耦合的反相器410a与410b和一对传送晶体管422与424。每一反相器410由P沟道场效晶体管(P-FET)412和N沟道场效晶体管(N-FET)414形成。FET412和414使其漏极耦合在一起，使其栅极也耦合在一起，且使其源极分别耦合到电源VDD和电路接地。反相器410a的输出(由FET 412a和414a的漏极形成且被标记为节点A)耦合到反相器410b的输入(由FET 412b和414b的栅极形成)。反相器410b的输出(由FET 412b和414b的漏极形成且被标记为节点B)耦合到反相器410a的输入(由FET 412a和414a的栅极形成)。N-FET 422使其漏极耦合到节点A，使其栅极耦合到字线WLm，且使其源极耦合到互补的位线BLn。N-FET 424使其漏极耦合到节点B，使其栅极耦合到字线WLm，且使其源极耦合到位线BLn。
反相器410a和410b经由正反馈而存储数据值。当存储器单元350存储逻辑高(′1′)时，节点B处于逻辑高且节点A处于逻辑低。当存储器单元350存储逻辑低(′0′)时，节点B处于逻辑低且节点A处于逻辑高。对于存储器读取来说，字线WLm被断言为逻辑高，且N-FET 422和424被接通。如果存储器单元350存储逻辑高，则位线BLn经由N-FET 424而被充电且互补的位线BLn经由N-FET422而被放电。当存储器单元350存储逻辑低时，则是相反情况。
图4B展示图3中的一个虚设单元352的示意图。虚设单元352包括如上文针对图4A所描述而耦合的反相器410a与410b和N-FET 422与424，但具有以下差异。反相器410a和410b的输入耦合到VDD，且反相器410a和410b的输出(节点A和B)处于逻辑低。N-FET 422使其栅极耦合到字线WLm且使其源极耦合到互补的虚设位线DBL。N-FET 424使其栅极耦合到虚设字线DWL(如图4B中所示)或电路接地(未图示)且使其源极耦合到虚设位线DBL。
对于存储器读取来说，如果虚设字线耦合到N-FET 424的栅极且被断言为逻辑高，则N-FET 424被接通且对虚设位线DBL进行放电。如果N-FET 424的栅极连接到电路接地(图4B中未图示)，则N-FET 424一直被关断且并未对虚设位线进行放电。
在图3中所示的设计中，虚设列中的最上方四个虚设单元可存储预定值(例如，如图4B中所示的逻辑低)。虚设字线耦合到最上方四个虚设单元的右WL输入且启用这些虚设单元以用于每一存储器读取。虚设列中的剩余虚设单元的右WL输入耦合到电路接地，且这些虚设单元一直被停用。因此虚设位线由此设计中的四个虚设单元驱动。一般来说，可启用任何数目的虚设单元以驱动虚设位线。虚设列中的剩余虚设单元用以使虚设位线上的负载与每一正规位线上的负载匹配。
返回参看图2，用于存储器读取的数据路径包括正规字线驱动器220、字线WL1到WLM、存储器单元250和位线BL1到BLN。控制路径包括虚设字线驱动器222、虚设字线DWL、虚设单元252、虚设位线DBL和时序控制电路160。控制路径的延迟应匹配数据路径的延迟以实现较快的操作速度和较低的功率消耗。可如下文所描述而实现此延迟匹配。
图1中的解码器110执行行地址的预解码且产生预解码信号。作为一实例，存储器阵列150可包括64行，且每一行可由6位行地址b5b4b3b2b1b0来识别，其中b5是最高有效位(MSB)且b0是最低有效位(LSB)。解码器110可将所述6位行地址组织为含有三个最高有效位b5b4b3的3位上段、含有紧接着的两个最高有效位b2b1的2位中间段和含有最低有效位b0的1位下段。解码器110可将1位下段解码为两个预解码信号A0与A1，所述预解码信号A0与A1选择一对两个可能字线中的一者。解码器110可提供紧接着的两个最高有效位b1和b2作为两个预解码信号B0与B1，所述预解码信号B0与B1选择一群组的四个字线对中的一者。解码器110可将3位上段解码为八个预解码信号，所述预解码信号选择八个字线群组中的一者，其中每一群组包括四个字线对。解码器110可接着将12个预解码信号提供到字线驱动器120。解码器110也可以各种其它方式执行预解码。
图5展示图2中的正规字线驱动器220的设计的示意图。出于简单起见，图5展示分别仅用于两个字线WLa和WLb的驱动器电路510a与510b，所述字线WLa和WLb是图1到图3中的M个字线WL1到WLM中的两者。
驱动器电路510a包括晶体管522a到544a。P-FET522a和N-FET524a被耦合作为反相器520a且进一步堆叠在N-FET526a与528a的顶部。N-FET526a使其漏极耦合到N-FET524a的源极且使其栅极接收B0信号。N-FET528a使其漏极耦合到N-FET 526a的源极，使其栅极接收B1信号，且使其源极耦合到电路接地。P-FET 542a和N-FET 544a也被耦合作为反相器540a且使其输入耦合到反相器520a的输出。P-FET 532a与534b是上拉晶体管且使其源极耦合到VDD，使其漏极耦合到反相器540a的输入，且使其栅极分别接收B0和B1信号。驱动器电路510a实施3输入“与”门，其接收A0、B0和B1信号且驱动字线WLa。
当B0和B1信号处于逻辑高时，驱动器电路510a被启用。当B0信号处于逻辑低时，N-FET 526a被关断，P-FET 532a被接通且上拉反相器540a的输入，且迫使字线WLa为逻辑低。类似地，当B1信号处于逻辑低时，N-FET 528a被关断，P-FET 534a被接通且上拉反相器540a的输入，且也迫使字线WLa为逻辑低。当B0和B1信号处于逻辑高时，N-FET 526a和528a被接通，P-FET 532a和534a被关断，反相器520a和540串联耦合，且字线WLa是A0信号的延迟版本。
用于字线WLb的驱动器电路510b包括晶体管522b到544b，所述晶体管以与晶体管522a到544a相同的方式耦合，除了反相器520b的输入接收A1信号而非A0信号之外。当B0和B1信号处于逻辑高时，驱动器电路510b也被启用，在此状况下，字线WLb是A1信号的延迟版本。
图6展示图2中的虚设字线驱动器222的设计的示意图。驱动器222包括堆叠在一起的P-FET 622a和622b。P-FET 622a使其源极耦合到VDD，使其栅极接收A0信号，且使其漏极耦合到P-FET 622b的源极。P-FET 622b使其栅极接收A1信号且使其漏极耦合到节点C。N-FET 624a、626a和628a也被堆叠在一起。N-FET 624a使其漏极耦合到节点C且使其栅极接收A0信号。N-FET 626a使其漏极耦合到P-FET 624a的源极且使其栅极绑系到VDD。N-FET 628a使其漏极耦合到P-FET 626a的源极，使其栅极绑系到VDD，且使其源极耦合到电路接地。N-FET 624b、626b和628b也以与N-FET 624a、626a和628a相同的方式堆叠在一起且耦合在节点C与电路接地之间。然而，N-FET 624b的栅极接收A1信号而非A0信号。反相器640使其输入耦合到节点C且使其输出驱动虚设字线DWL。
在存储器读取之前，将位线预充电到逻辑高，且将A0和A1信号设置到逻辑低。P-FET 622a和622b被接通且将节点C拉到逻辑高。对于存储器读取来说，启动A0或A1信号且将其设置为逻辑高，且钝化其它信号。如果启动A0信号，则N-FET 624a被接通且将节点C拉到逻辑低。如果启动A1信号，则N-FET 624b被接通且将节点C拉到逻辑低。P-FET 622a以及N-FET 624a、626a和628a与用于图5中的驱动器510a的P-FET 522a与N-FET 524a、526a和528a匹配并模仿其负载。P-FET 622b以及N-FET624b、626b和628b与用于图5中的驱动器510b的P-FET 522b与N-FET 524b、526b和528b匹配并模仿其负载。N-FET 524a、526a和528a是三个堆叠晶体管，当选择驱动器510a时，所述晶体管被接通。N-FET 624a、626a和628a是在选择驱动器510a时被接通的三个堆叠晶体管且匹配堆叠的N-FET 524a、526a和528a。类似地，当接通N-FET 624b、626b和628b时，这些晶体管匹配N-FET 524b、526b和528b。反相器640模仿图5中的反相器540a或540b。虚设字线驱动器222的延迟因此与用于图5中的一个字线的驱动器电路510的延迟匹配。此导致虚设字线上的信号与正规字线上的信号近似时间对准以用于存储器读取。
图7展示图2中的时序控制电路160内的加速电路260的设计的示意图。加速电路260包括预充电电路710、可配置下拉电路720和反相缓冲器730。
预充电电路710包括P-FET 712和714。P-FET 712使其源极耦合到VDD，使其栅极接收位线预充电信号BL_preb，且使其漏极耦合到互补的虚设位线DBL。P-FET 714使其源极耦合到VDD，使其栅极接收预充电信号，且使其漏极耦合到虚设位线DBL。在存储器读取之前，将预充电信号设置到逻辑低，且P-FET 712和714被接通并将DBL和DBL拉到逻辑高。
下拉电路720包括L对堆叠的N-FET 722a和724a到7221和7241，其中L可为任何值。对于每一堆叠对来说，N-FET 722使其漏极耦合到虚设位线且使其栅极接收加速器启用信号Acc_en。N-FET 724使其漏极耦合到N-FET 722的源极，使其栅极接收加速器选择信号Acc，且使其源极耦合到电路接地。
N-FET 722a到7221接收相同加速器启用信号，所述启用信号可被设置到逻辑高以启用下拉电路720或被设置到逻辑低以停用下拉电路。N-FET 724a到7241分别接收L个加速器选择信号Acc1到AccL。每一加速器选择信号可被设置到逻辑高以启用关联的N-FET对或设置到逻辑低以停用N-FET对。被启用的每一N-FET对提供额外下拉且因此加速用于虚设位线的放电时间。N-FET的尺寸确定下拉能力。L对N-FET可具有(a)相同尺寸以用于温度计解码，(b)不同尺寸以用于二进制解码，或(c)温度计解码与二进制解码的组合(例如，针对预定数目的LSB的温度计解码和针对剩余MSB的二进制解码)。
反相缓冲器730包括被耦合作为反相器的P-FET 732和N-FET 734。缓冲器730使其输入耦合到虚设位线且使其输出将就绪信号提供到图2中的读出放大器驱动器262。
图8展示图2中的时序控制电路160内的读出放大器驱动器262的设计的示意图。在此设计中，驱动器262包括用于N个位线的N个读出放大器170的N个2输入“与”门810a到810n。每一“与”门810接收来自加速电路260的就绪信号和来自解码器110的用于关联读出放大器的选择信号SA_se1且产生用于所述关联读出放大器的启用信号SA_en。可通过启动SA_en1到SA_enN信号中的选定者而启用一个或一个以上读出放大器。
通过就绪信号来确定启用信号的时序。可设置就绪信号的时序，使得启用信号尽可能早地启动读出放大器，同时确保对位线上的电压的可靠检测。可在制造期间(例如)通过将已知数据图案写入到存储器阵列150中以及使用对应于正被启动的Acc信号的不同组合的不同加速器设置来读取所述数据图案，而确定用于所述就绪信号的正确时序。可保存提供最佳性能的加速器设置并将其用于随后的存储器读取操作。也可在现场使用期间设置就绪信号的时序。
图9展示用于存储器读取的时序图。最初将预充电信号BL_preb带到逻辑低以将虚设位线DBL预充电到逻辑高。接着将A0或A1信号设置为逻辑高。在τdr的延迟之后，虚设字线驱动器222在虚设字线DWL上提供逻辑高。虚设字线上的此逻辑高选择图3中的虚设列中的最上方四个虚设单元，其存储逻辑低且对虚设位线DBL进行放电。在τdb1的延迟之后，虚设位线上的电压达到逻辑低触发电压，且反相缓冲器730感测逻辑低并提供就绪信号上的逻辑高。在τen的额外延迟之后，用于每一选定位线的SA_en信号转变到逻辑高。加速器启用信号Acc_en可与虚设字线对准，如图9中所示。
从A0/A1信号到SA_en信号的总延迟由以下构成：(a)从A0/A1信号到DWL的延迟τdr，其是固定的；(b)从DWL到就绪信号的延迟τdb1，其是可配置的；和(c)从就绪信号到SA_en信号的延迟τen，其也是固定的。可通过启用图7中的下拉电路720中的不同对N-FET722和724来改变DWL与就绪信号之间的延迟τdb1。可设置延迟τdb1使得控制路径的延迟与数据路径的延迟匹配。
图10展示用于执行存储器读取的过程1000。启动虚设字线以选择至少一个虚设单元(方框1012)。启动正规字线以选择一行存储器单元(方框1014)。使用所述至少一个虚设单元来驱动虚设位线(方框1016)。部分基于所述虚设位线而产生具有可配置延迟的就绪信号(方框1018)。可(例如)通过使用多个晶体管中的选定者来驱动虚设位线以获得用于虚设位线的可变驱动而获得此可配置延迟。基于就绪信号而产生至少一个启用信号(方框1020)。使用所述至少一个启用信号来感测耦合到所述行存储器单元中的至少一个存储器单元的至少一个正规位线(方框1022)。
如图2中所示，控制路径比数据路径具有更多电路。虚设字线驱动器222可与正规字线驱动器220(例如，如上文针对图5和图6所描述)匹配。虚设字线上的负载可与每一正规字线上的负载匹配，且虚设位线上的负载可与每一正规位线上的负载(例如，如上文针对图3所描述)匹配。读出放大器驱动器262导致用于控制路径的额外延迟。可通过以下方法来虑及此延迟：(a)使用多个(例如，四个)虚设单元来驱动虚设位线；和(b)使用加速器电路260来加速对虚设位线的放电。加速器电路260可提供可用于使控制路径的时序与数据路径的时序对准的可配置延迟。
数据路径的延迟可由于IC工艺变化而在存储器装置之间广泛变化。当IC制造技术不断改进且晶体管大小不断缩小时，延迟变化可更加严重。这是因为晶体管(尤其是那些用于存储器单元的晶体管)通常以最小的可能大小进行设计且因此易受工艺变化的影响。虚设字线驱动器与正规字线驱动器、虚设字线与正规字线以及虚设位线与正规位线的匹配减小控制路径与数据路径之间的延迟变化。可使用整数数目的虚设单元来虑及延迟变化以及控制路径中的额外电路。可使用加速器电路260来提供精细的时序调整。举例来说，如果需要4.5个虚设单元来使控制路径的时序与数据路径的时序匹配，则可使用四个虚设单元来对虚设位线进行放电，且加速器电路260可提供对应于0.5个虚设单元的驱动能力。
可通过使用加速器电路260来应用用于虚设字线的可变驱动而获得控制路径中的可配置延迟。也可通过启动不同数目的虚设单元来驱动虚设位线而获得可配置延迟。也可使用控制路径中的可变延迟线和/或经由某一其它手段来获得可配置延迟。
可将本文中所描述的存储器装置用于无线通信、计算、网络连接、个人电子设备等等。可将存储器装置实施为独立装置或可将其嵌入于处理器、数字信号处理器(DSP)、精简指令集计算机(RISC)、高级RISC机器(ARM)、图形处理器、图形处理单元(GPU)、控制器、微处理器等等内。下文描述了存储器装置用于无线通信装置的示范性使用。
图11展示无线通信系统中的无线装置1100的方框图。无线装置1100可为蜂窝式电话、终端、手机、个人数字助理(PDA)或某一其它装置。无线通信系统可为码分多址(CDMA)系统、全球移动通信系统(GSM)系统或某一其它系统。
无线装置1100能够经由接收路径和传输路径而提供双向通信。在接收路径上，由基站传输的信号被天线1112接收且被提供到接收器(RCVR)1114。接收器1114调节并数字化所接收的信号且将样本提供到数字部分1120以用于进一步处理。在传输路径上，传输器(TMTR)1116从数字部分1120接收待传输的数据、处理并调节数据且产生调制信号，所述调制信号经由天线1112而被传输到基站。
数字部分1120包括各种处理、接口和存储器单元，例如调制解调器处理器1122、视频处理器1124、控制器/处理器1126、显示器处理器1128、ARM/DSP 1132、图形处理器1134、内部存储器1136和外部总线接口(EBI)1138。调制解调器处理器1122执行处理以用于数据传输和接收(例如，编码、调制、解调和解码)。视频处理器1124对用于视频应用(例如摄像机、视频重放和视频会议)的视频内容(例如，静态图像、移动视频和移动文本)执行处理。控制器/处理器1126可引导数字部分1120内的各种处理和接口单元的操作。显示处理器1128执行处理以促进视频、图形和文本在显示单元1130上的显示。ARM/DSP 1132可执行各种类型的用于无线装置1100的处理。图形处理器1134执行(例如)用于图形、视频游戏等等的图形处理。内部存储器1136存储数据和/或指令以用于数字部分1120内的各种单元。EBI 1138促进数据在数字部分1120(例如，内部存储器1136)与主存储器1140之间的传递。
处理器1122到1134中的每一者可包括嵌入式存储器，可如上文所描述来实施所述嵌入式存储器。也可如上文所描述来实施内部存储器1136和主存储器1140。可使用一个或一个以上专用集成电路(ASIC)和/或某其它类型的集成电路(IC)来实施数字部分1120。
可将本文中所描述的存储器装置实施于各种硬件单元(例如存储器IC、ASIC、DSP、数字信号处理装置(DSPD)、可编程逻辑装置(PLD)、现场可编程门阵列(FPGA)、控制器、处理器和其它电子装置)中。也可以各种IC处理技术(例如CMOS、N-MOS、P-MOS、双极CMOS(Bi-CMOS)、双极等等)来制造存储器装置。CMOS技术可在同一IC电路小片上制造N-FET与P-FET两者，而N-MOS技术可仅制造N-FET且P-MOS技术可仅制造P-FET。可使用任何装置大小技术(例如，130纳米(nm)、65nm、30nm等等)来制造存储器装置。
提供本发明的先前描述以使得所属领域的技术人员能够制作或使用本发明。所属领域的技术人员将容易明白对本发明的各种修改，且在不脱离本发明的精神或范围的情况下，可将本文中所界定的一般原理应用于其它变化。因此，本发明并非意欲受限于本文中所示的实例，而将赋予本发明与本文中所揭示的原理和新颖特征一致的最广泛范围。

Claims (27)

1.一种集成电路，其包含：
存储器阵列，其包含多行和多列存储器单元以及列虚设单元；
多个读出放大器，其耦合到用于所述多列存储器单元的多个位线；以及
时序控制电路，其经配置以产生用于所述多个读出放大器的启用信号，所述启用信号具有部分基于所述列虚设单元而确定的可配置延迟。
2.根据权利要求1所述的集成电路，其中所述时序控制电路包含
加速电路，其耦合到用于所述列虚设单元的虚设位线且经配置以提供用于所述虚设位线的可变驱动，以获得用于所述启用信号的可配置延迟。
3.根据权利要求2所述的集成电路，其中所述加速电路包含多个晶体管，所述晶体管是可选择的，以提供用于所述虚设位线的可变驱动。
4.根据权利要求3所述的集成电路，其中所述多个晶体管中的选定者经启用以使所述启用信号的时序与所述多个位线的时序对准。
5.根据权利要求2所述的集成电路，其中所述加速电路是可配置的，以提供比由一个虚设单元提供的延迟小的延迟。
6.根据权利要求2所述的集成电路，其中所述加速电路包含多个N沟道场效晶体管(N-FET)，所述N-FET是可选择的，以提供用于所述虚设位线的可变下拉。
7.根据权利要求2所述的集成电路，其中所述时序控制电路进一步包含
多个驱动器，其经配置以从所述加速电路接收具有可配置延迟的就绪信号且基于所述就绪信号产生所述启用信号。
8.根据权利要求1所述的集成电路，其进一步包含：
多个字线驱动器，其经配置以驱动用于所述多行存储器单元的多个字线；以及
虚设字线驱动器，其经配置以驱动用于所述列虚设单元中的至少一个虚设单元的虚设字线。
9.根据权利要求8所述的集成电路，其中所述虚设字线驱动器在延迟方面与所述多个字线驱动器中的每一者匹配。
10.根据权利要求8所述的集成电路，其中所述虚设字线上的负载与所述多个字线中的每一者上的负载匹配。
11.根据权利要求1所述的集成电路，其中所述存储器阵列进一步包含行虚设单元。
12.根据权利要求1所述的集成电路，其中所述存储器单元和所述虚设单元是使用相等数目的晶体管实施的。
13.根据权利要求1所述的集成电路，其中所述列虚设单元耦合到虚设位线，且其中预定数目的虚设单元经配置以驱动所述虚设位线。
14.根据权利要求13所述的集成电路，其中驱动所述虚设位线的所述虚设单元经配置以存储预定逻辑值。
15.根据权利要求1所述的集成电路，其中所述列虚设单元耦合到虚设位线，且其中所述虚设位线上的负载与所述多个位线中的每一者上的负载匹配。
16.根据权利要求1所述的集成电路，其中所述存储器阵列是用于静态随机存取存储器(SRAM)。
17.一种存储器装置，其包含：
存储器阵列，其包含多行和多列存储器单元以及列虚设单元；
多个读出放大器，其耦合到用于所述多列存储器单元的多个位线；以及
时序控制电路，其经配置以产生用于所述多个读出放大器的启用信号，所述启用信号具有部分基于所述列虚设单元而确定的可配置延迟。
18.根据权利要求17所述的存储器装置，其中所述时序控制电路包含
加速电路，其耦合到用于所述列虚设单元的虚设位线且经配置以提供用于所述虚设位线的可变驱动以获得用于所述启用信号的所述可配置延迟。
19.根据权利要求17所述的存储器装置，其中所述列虚设单元耦合到虚设位线，且其中所述虚设位线上的负载与所述多个位线中的每一者上的负载匹配。
20.一种集成电路，其包含：
至少一个字线驱动器，其经配置以驱动用于至少一行存储器单元的至少一个字线；以及
虚设字线驱动器，其经配置以驱动用于至少一个虚设单元的虚设字线，所述虚设字线驱动器在延迟方面与所述至少一个字线驱动器中的每一者匹配。
21.根据权利要求20所述的集成电路，
其中所述至少一个字线驱动器中的每一者包含在所述字线驱动器被启用时接通的N个堆叠的晶体管，其中N大于一，且
其中所述虚设字线驱动器包含N个堆叠的晶体管以匹配每一字线驱动器中的所述N个堆叠的晶体管。
22.一种无线装置，其包含：
处理器，其操作以执行用于所述无线装置的处理；以及
存储器装置，其包含
存储器阵列，其包含多行和多列存储器单元以及列虚设单元，
多个读出放大器，其耦合到用于所述多列存储器单元的多个位线，以及
时序控制电路，其经配置以产生用于所述多个读出放大器的启用信号，所述启用信号具有部分基于所述列虚设单元而确定的可配置延迟。
23.根据权利要求22所述的无线装置，其中所述处理器和所述存储器装置被制造在单一集成电路上。
24.一种读取存储器装置的方法，其包含：
启动虚设字线以选择至少一个虚设单元；
启动正规字线以选择一行存储器单元；
使用所述至少一个虚设单元来驱动虚设位线；
产生基于所述虚设位线且具有可配置延迟的至少一个启用信号；以及
使用所述至少一个启用信号来感测耦合到所述行存储器单元中的至少一个存储器单元的至少一个正规位线。
25.根据权利要求24所述的方法，其进一步包含：
使用多个晶体管中的选定者来驱动所述虚设位线以获得用于所述虚设位线的可变驱动；以及
产生具有由所述多个晶体管中的所述选定者确定的可配置延迟的就绪信号，且其中基于所述就绪信号产生所述至少一个启用信号。
26.一种设备，其包含：
用于启动虚设字线以选择至少一个虚设单元的装置；
用于启动正规字线以选择一行存储器单元的装置；
用于使用所述至少一个虚设单元来驱动虚设位线的装置；
用于产生基于所述虚设位线且具有可配置延迟的至少一个启用信号的装置；以及
用于使用所述至少一个启用信号来感测耦合到所述行存储器单元中的至少一个存储器单元的至少一个正规位线的装置。
27.根据权利要求26所述的设备，其进一步包含：
用于使用多个晶体管中的选定者来驱动所述虚设位线以获得用于所述虚设位线的可变驱动的装置；以及
用于产生具有由所述多个晶体管中的所述选定者确定的可配置延迟的就绪信号的装置，且其中基于所述就绪信号产生所述至少一个启用信号。
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