TW200832442A - Memory device with configurable delay tracking - Google Patents

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TW200832442A
TW200832442A TW096140163A TW96140163A TW200832442A TW 200832442 A TW200832442 A TW 200832442A TW 096140163 A TW096140163 A TW 096140163A TW 96140163 A TW96140163 A TW 96140163A TW 200832442 A TW200832442 A TW 200832442A
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dummy
word line
memory
bit line
cells
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Seong-Ook Jung
Sei-Seung Yoon
Yi Han
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Qualcomm Inc
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Description

200832442 九、發明說明： 【發明所屬之技術領域】 本揭示案大體而言係關於電子設備，且更具體言之係關 於一種記憶體裝置。 【先前技術】 通常將記憶體裝置用於許多電子裝置（諸如電腦、無線 通信裝置、個人數位助理（PDA)等等）中。記憶體裝置通常 包括許多列及行記憶體單元。每一記憶體單元可負載有一 資料值，其可為二進位，〇,或_1，。為讀取一給定列與行中之 一給定記憶體單元，啟動一用於該列之字線，且該記憶體 單元視儲存於記憶體單元中之資料值而對一用於該行之位 元線進行充電或放電。一感測放大器偵測該位元線上之電 壓且基於所偵測之電壓而提供一邏輯值。 應儘可能早地接通感測放大器且歷時最小時間量以便達 成較高之操作速度及較低之功率消耗。可在位元線已被充 分充電或放電之後啟動感測放大器，使得可可靠地彳貞測儲 存於記憶體單元中之資料值^此充電/放電時間視電晶體 特徵及寄生效應而定，其可歸因於積體電路（IC)處理、溫 度及電源變化而廣泛變化。處理變化在][C製造技術改良及 電晶體大小縮小時更為劇烈。可基於最壞狀況之處理變化 來選擇所配置之用於對位元線進行充電及放電的時間量以 便確保該位元線在進行感測之前被充分充電或放電。然 而，針對最壞狀況之處理變化而進行設計可降低操作速度 及/或增加功率消耗。 126192.doc 200832442 因此在此項技術中存在對可有效地解決處理及其他變化 之記憶體裝置的需要。 【發明内容】 本文中描述了一種記憶體裝置，其具有可組態延遲追縱 且能夠解決處理及其他變化。在一設計中，該記憶體裝置 包括多個（M個）正規字線驅動器、一虛設字線驅動器、一 記憶體陣列、多個（N個）感測放大器及一時序控制電路。 該記憶體陣列包含Μ列及N行記憶體單元以及一行虛設單 元。該Μ個字線驅動器驅動μ個用於Μ列記憶體單元之字 線。該虛設字線驅動器驅動一用於該行虛設單元中之至少 一虛設單元的虛設字線。 遠時序控制電路產生用於感測放大器之賦能信號。該時 序控制電路可包括一加速電路及感測放大器驅動器。該加 速電路可耗接至一用於該行虛設單元之虛設位元線且提供 用於該虛設位元線之可變驅動。該加速電路可包括多個電 晶體，該等電晶體係可選擇的以提供用於該虛設位元線之 可變驅動。該等感測放大器驅動器可自加速電路接收一就 、、者L说且產生具有由用於虛設位元線之可變驅動所判定之 可組恶延遲的賦能信號。該等感測放大器耦接至用於該等 行記憶體單元之位元線且基於賦能信號而偵測位元線。 該虛設字線驅動器可在延遲方面與字線驅動器匹配。虛 。又字線上之負载可與每一正規字線上之負載匹配，且虛設 位7L線上之負載可與每一正規位元線上之負載匹配。時序 _制電路了解決（a)虛設字線驅動器與正規字線驅動器、虛 126192.doc 200832442 設字線與正規字線及虛設位元線與正規位元線之間的延遲 變化，及（b)歸因於用於產生賦能信號之額外電路的額外延 遲。 下文進一步詳細描述該揭示案之各種態樣及特徵。 【實施方式】 本文中描述了一具有可組態延遲追蹤之記憶體裝置。該 記憶體裝置可為隨機存取記憶體（RAM)、靜態 RAM(SRAM)、動態 RAM(DRAM)、同步 DRAM(SDRAM)、 視訊RAM(VRAM)、同步圖形RAM(SGRAM)、唯讀記憶體 (ROM)、快閃記憶體等等。該記憶體裝置可為獨立裝置或 可嵌入於另一裝置（例如，處理器）内。 圖1展示一具有可組態延遲追蹤之記憶體裝置100之一設 計的方塊圖。記憶體裝置100包括列與行解碼器110、字線 驅動器120、一記憶體陣列15〇、一時序控制單元16〇及感 測放大器170。 記憶體陣列150包括M列及N行記憶體單元且進一步包括 列與一行虛設單元，如下文所描述。一記憶體單元係一 了儲存 > 料值且可以各種電路設計實施的電路。一虛設 單元係可儲存一已知值及/或以一特定方式連接以達成 所要之負載效應的電路。一虛設單元可以與一記憶體單元 相同或類似之電路設計來實施。大體而言，％及N可各自 為任何值。經由Μ條字線WL1至WLM來選擇M列記憶體單 疋’且經由一虛設字線DWL來選擇該列虛設單元。N行記 體單耦接至^^條位元線bl1至BLN，且該行虛設單元 126192.doc 200832442 耦接至一虚設位元線DBL。記憶體單元及虛設單元通常以 ^異設計實施，且每一單元通常耦接至一差異位元線bl& BL。為簡單性起見，在許多目中省略用於则固行之互補位 元線互Π至δϋ。 列與行解碼器110接收一用於待存取之一記憶體單元或 一記憶體單元區塊的位址且基於該所接收之位址而產生列 位址及行位址。解碼器110接著對該列位址執行預解碼且 基於該列㈣而提供指# 一待確定之特定字線的預解碼信 號。解碼器110亦對該行位址執行預解碼且基於該行位址 而提供指示一或多個待選擇之特定位元線的選擇信號。解 碼器11 0亦接收一日守脈信號CLK且產生用於控制記憶體裝 置100之操作的内部時脈及命令信號。 字線驅動器120自解碼器11〇接收預解碼信號且驅動一由 該等預解碼信號所指示之特定字線使得可存取所要之列的 記憶體單元。時序控制電路16〇自解碼器11〇接收選擇信號 且產生用於N個位元線之]^個感測放大器17〇的賦能信號。 時序控制電路160確定用於每一所選位元線之賦能信號， 使付可存取耦接至彼位元線之記憶體單元。該等賦能信號 具有由該行虛設單元及時序控制電路i6〇所判定之可組態 延遲，如下文所描述。 感測放大器170耦接至位元線BL1至BLN，一個感測放大 ι§用於每一位元線。每一感測放大器自時序控制電路16〇 接收一各別賦能信號。當由賦能信號選擇時，每一感測放 大态放大關聯位元線上之電壓、偵測一用於該放大電壓之 126192.doc • 11 - 200832442 邏輯值（例如，低或高）且提供所偵測之邏輯值。 圖2展示圖1中之字線驅動器12〇、記憶體陣列150及時序 控制電路160之一設計的方塊圖。字線驅動器120包括正規 字線驅動器220及一虛設字線驅動器222。正規字線驅動器 220自解碼器11 〇接收預解碼信號且驅動一由該等預解碼信 號所指示之所選字線。虛設字線驅動器222接收一或多個 預解碼信號且驅動虛設字線DWL。可設計字線驅動器220 及222，使得虛設字線上之信號與所選字線上之信號近似 時間對準。 記憶體陣列150包括下文所描述之記憶體單元250及虛設 單元252。記憶體單元250由Μ條字線WL1至WLM選擇且對 Ν條位元線BL1至BLN進行充電/放電。虛設單元252由虛設 字線DWL選擇且對虛設位元線DBL進行放電。 時序控制電路160包括一加速電路260及感測放大器驅動 器262。加速電路260提供用於虛設位元線之可變驅動且輸 出一具有可組態延遲之就緒信號。感測放大器驅動器262 接收來自電路260之就緒信號及來自解碼器ι10之選擇信號 SA—sell至SA—selN，且產生用於感測放大器ι7〇之賦能信 號SA—enl至SA—enN。對於每一讀取操作而言，驅動器262 確定一或多個賦能信號，該或該等賦能信號啟動一或多個 用於待讀取之一或多個位元線的感測放大器。 圖3展示記憶體陣列150之一設計的方塊圖。在此設計 中，記憶體陣列150包括M+1列及N+1行單元（一列及一行 虛設單元352以及Μ列及N行記憶體單元350)。該列虛設單 126192.doc -12- 200832442 可儲存一資料值 邏輯低）。 元(或虛設列)接收虛設字線，且每-剩餘列單元接收一各 別字線。該行虛設單元（或虛設行你接至虛錄元線，且 每-行記憶體單元麵接至一各別位元線。每一記憶體單元 每一虛設單 元可儲存一預定值（例如
_可包括與每一正規列中之單元數目相同數目的虛 設單元。虛設字線上之貞載可接著類似於每一正規字線上 之負載。虛没列中之第-虛設單元耦接至虛設位元線，且 虛設列中之剩餘虛設單元未耦接至任何位元線。 f設行可包括與每一正規行中之單元數目相同數目的虛 設單元。每-錢體單元及每—虛設單元具㈣以選擇彼 單兀之一左WL輸入354及一右WL輸入350。為清晰起見， 僅針對左上虛設單元而標記WL輸入354及356，但其存在 於所有單元中。在圖3中所示之設計中，虛設行中之最上 方四個虛設單元使其右WL輸入耦接至虛設字線，且虛設 行中之剩餘虛設單元使其右WL輸入系接至電路接地。虛 設行中之每一虛設單元使其左臂]1輸入耦接至一各別虛設 或正規字線。虛設字線上之負載可接著類似於每一正規字 線上之負載。 確定一字線以用於記憶體讀取。所確定之字線赋能耦接 至彼字線之所有記憶體單元。所賦能之記憶體單元對耦接 至此等記憶體單元之位元線進行充電或放電。可選擇一或 多條位元線以用於記憶體讀取。感測放大器偵測該（等）所 選位元線上之電壓且提供相應邏輯值。 126192.doc -13- 200832442 亦確定虛設字線及虛設位元線以用於記憶體讀取。虛設 字線賦能虛設行中之最上方四個虛設單元，該等虛設單元 接著對虛設位元線進行放電。時序控制電路160偵測虛設 位元線上之電壓且產生用於感測放大器之賦能信號。 圖4A展示圖3中之一記憶體單元350的示意圖。記憶體單 元350包括一對交叉耦接之反相器410a與410b及一對傳遞 電晶體422與424。每一反相器4 1 0由一 P通道場效電晶體 (P-FET)412及一 N通道場效電晶體（N-FET)414形成。FET 412及414使其汲極耦接在一起，使其閘極亦耦接在一起， 且使其源極分別耦接至電源VDD及電路接地。反相器410a 之輸出（由FET 412a及414a之汲極形成且標記為節點A)耦 接至反相器410b之輸入（由FET 412b及414b之閘極形成）。 反相器410b之輸出（由FET 412b及41仆之汲極形成且標記 為節點B)耦接至反相器41〇a之輸入（由fEt 412a及414a之閘 極形成）。N-FET 422使其汲極耦接至節點A，使其閘極耦 接至一字線WLm，且使其源極耦接至一互補位元線^。 N-FET 424使其汲極耦接至節點B，使其閘極耦接至字線 WLm，且使其源極耦接至一位元線BLn。 反相器410a及410b經由正反饋而儲存一資料值。當記憶 體單元350儲存邏輯高⑺時，節點B係處於邏輯高且節點 A係處於邏輯低。當記憶體單元35〇儲存邏輯低（|〇，）時，節 點B係處於邏輯低且節點A係處於邏輯高。對於記 取而言’字、線WLm被確定為邏輯高，且財打422及424被 接通。若記憶體單元35〇儲存邏輯高，則&元線BLn經由 126I92.doc •14- 200832442 N-FET 424而被充電且互補位元線BLri經由N-FET 422而被 放電。當記憶體單元350儲存邏輯低時，相反情況係正確 的。 圖4B展示圖3中之一虛設單元3 52的示意圖。虛設單元 3 52包括反相器410a與410b及N-FET 422與424，其如上文 針對圖4A所描述而耦接但具有以下差異。反相器410a及 41 Ob之輸入係耦接至VDD，且反相器410a及410b之輸出（節 點A及B)係處於邏輯低。N-FET 422使其閘極耦接至字線 WLm且使其源極耦接至一互補虛設位元線ME。N-FET 424使其閘極耦接至虛設字線DWL(如圖4B中所示）或電路 接地（未圖示）且使其源極耦接至虛設位元線DBL。 對於記憶體讀取而言，若虛設字線耦接至N-FET 424之 閘極且被確定為邏輯高，則N-FET 424被接通且對虛設位 元線DBL進行放電。若N-FET 424之閘極連接至電路接地 (圖4B中未圖示），則N-FET 424總是被切斷且並未對虛設 位元線進行放電。 在圖3中所示之設計中，虛設行中之最上方四個虛設單 元可儲存一預定值（例如，如圖4B中所示之邏輯低）。虛設 字線耦接至最上方四個虛設單元之右WL輸入且賦能此等 虛設單元以用於每一記憶體讀取。虛設行中之剩餘虛設單 元的右WL輸入耦接至電路接地，且此等虛設單元總是被 去能。虛設位元線因此由此設計中之四個虛設單元驅動。 大體而言，可賦能任何數目之虛設單元以驅動虛設位元 線。虛設行中之剩餘虛設單元係用以使虛設位元線上之負 126192.doc •15- 200832442 載與每一正規位元線上之負載匹配。 返回參看圖2，用於記憶體讀取之資料路徑包括正規字 線驅動器220、字線WL1至WLM、記憶體單元250及位元線 BL1至BLN。控制路徑包括虛設字線驅動器222、虛設字線 OWL、虛設單元252、虛設位元線DBL及時序控制電路 160 °控制路徑之延遲應匹配資料路徑之延遲以達成較快 之操作速度及較低之功率消耗。此延遲匹配可如下文所描 述而達成。 圖1中之解碼器11 〇執行列位址之預解碼且產生預解碼信 號。舉例而言，記憶體陣列15〇可包括64列，且每一列可 由一6位元列位址來識別，其中匕係最高有效 位元（MSB)且bG係最低有效位元（LSB)。解碼器n〇可將該6 位元列位址整理為一含有三個最高有效位元之3位元 上段、一含有緊接著的兩個最高有效位元匕匕之〕位元中間 段及一含有最低有效位元^之丨位元下段。解碼器11〇可將 1位元下段解碼為兩個預解碼信號八〇與Αι，該等預解碼信 號A0與A1選擇一對中之兩個可能字線中的一者。解碼器 11 〇可提供緊接著的兩個最冑有效位元b2作為兩個預解 碼信號B0與B1，該等預解碼信號B0與B1選擇一群中之四 個字線對中的—者。解碼器110可將3位it上段解碼為八個 預解碼信號，該等預解碼信號選擇人個字線群巾之一者， 其中每一群包括四個字線對。解碼器11〇可接著將。個預 解碼仏唬提供至字線驅動器12〇。解碼器i 1〇亦可以各種其 他方式執行預解碼。 126192.doc -16 - 200832442 圖5展示圖2中之正規字線驅動器220之一設計的示意 圖。為簡單性起見，圖5展示分別僅用於兩條字線WLa及 WLb的驅動器電路510a與510b，該等字線WLa及WLb係圖 1至圖3中的Μ條字線WL1至WLM中之兩者。 驅動器電路510a包括電晶體522a至544a。P-FET 522a及 N-FET 524a被耦接作為反相器520a且進一步堆疊於N-FET 526a與528a之最上方。N-FET 526a使其汲極耦接 524a之源極且使其閘極接收B0信號。N-FET 528a使其汲極 耦接至N-FET 526a之源極，使其閘極接收B1信號，且使其 源極耦接至電路接地。P-FET 542a及N-FET 544a亦被耦接 作為反相器540a且使其輸入耦接至反相器520a之輸出。 P-FET 532a與534b係上拉電晶體且使其源極耦接至VDD， 使其汲極耦接至反相器540a之輸入，且使其閘極分別接收 B0及B1信號。驅動器電路510a實施一 3輸入AND閘，其接 收AO、B0及B1信號且驅動字線WLa。 當B0及B1信號係處於邏輯高時，驅動器電路510a被賦 能。當B0信號係處於邏輯低時，N-FET 526a被切斷， P-FET 532a被接通且上拉反相器540a之輸入，且迫使字線 WLa為邏輯低。類似地，當B1信號係處於邏輯低時， >1-?丑丁 528&被切斷，？-?丑丁 534&被接通且上拉反相器540& 之輸入，且亦迫使字線WLa為邏輯低。當B0及B1信號係處 於邏輯高時，N-FET 526a及528a被接通，P-FET 532a及 534a被切斷，反相器520a及540串聯耦接，且字線WLa係 A0信號之一延遲型式。 126192.doc •17- 200832442 用於字線WLb之驅動器電路510b包括電晶體522b至 544b，該等電晶體以與電晶體522a至544a相同之方式耦 接，除了反相器520b之輸入接收A1信號而非A0信號。當 B0及B1信號係處於邏輯高時，驅動器電路510b亦被賦 能，在此狀況下，字線WLb係A1信號之一延遲型式。 圖6展示圖2中之虛設字線驅動器222之一設計的示意 圖。驅動器222包括堆疊在一起之P-FET 622a及622b。 P_FET 622a使其源極耦接至VDD，使其閘極接收A0信號， 且使其汲極耦接至P-FET 622b之源極。P-FET 622b使其閘 極接收A1信號且使其汲極耦接至節點C。N-FET 624a、 626a及628a亦被堆疊在一起。N-FET 624a使其沒極麵接至 節點C且使其閘極接收A0信號。N-FET 626a使其汲極耦接 至P-FET 624a之源極且使其閘極系接至Vdd。N-FET 628a 使其汲極耦接至P-FET 626a之源極，使其閘極系接至 Vdd，且使其源極耦接至電路接地。N-FET 624b、626b及 62 8b亦以與N-FET 624a、626a及628a相同之方式堆疊在一 起且耦接於節點C與電路接地之間。然而，N-FET 624b之 閘極接收A1信號而非A0信號。反相器640使其輸入耦接至 節點C且使其輸出驅動虛設字線DWL。 在記憶體讀取之前，將位元線預充電至邏輯高，且將A0 及A1信號設定至邏輯低。P-FET 622a及622b被接通且將節 點C拉至邏輯高。對於記憶體讀取而言，啟動A0或A1信號 且將其設定為邏輯高，且停用其他信號。若啟動A0信號， 則N-FET 624a被接通且將節點C拉至邏輯低。若啟動A1信 126192.doc -18 - 200832442 號，則N-FET 624b被接通且將節點C拉至邏輯低。P-FET 622a與N-FET 624a、626a及628a匹配用於圖5中之驅動器 510a的 P-FET 522a與 N-FET 524a、526a及 528a並模仿其負 載。P-FET 622b與 N-FET 624b、626b及 628b 匹配用於圖 5 中之驅動器 510b 的 P-FET 522b與 N-FET 524b、526b及 528b 並模仿其負载。N-FET 524a、526a及528a係三個堆疊電晶 體，當選擇驅動器510a時，該等電晶體被接通。N-FET 624a、626a及628a係三個在選擇驅動器510a時被接通之堆 疊電晶體且匹配經堆疊之N-FET 524a、526a及528a。類似 地，當接通N-FET 624b、626b及628b時，此等電晶體匹配 N-FET 524b、526b及528b。反相器640模仿圖5中之反相器 540a或540b。虛設字線驅動器222之延遲因此匹配用於圖5 中之一條字線的驅動器電路5 10之延遲。此導致虛設字線 上之信號與正規字線上之信號近似時間對準以用於記憶體 讀取。 圖7展示圖2中之時序控制電路160内的加速電路260之一 設計的示意圖。加速電路260包括一預充電電路710、一可 組態下拉電路720及一反相緩衝器730。 預充電電路710包括？邛£1712及714。？4£1712使其源 極耦接至VDD，使其閘極接收一位元線預充電信號 BL—preb，且使其汲極耦接至互補虛設位元線丽。P-FET 714使其源極耦接至VDD ’使其閘極接收預充電信號’且使 其汲極耦接至虛設位元線DBL。在記憶體讀取之前，將預 充電信號設定至邏輯低’且P-FET 712及714被接通並將 126192.doc -19- 200832442 贩及DBL拉至邏輯高。 下拉電路720包括L對經堆疊之N-FET 722a及724a至7221 及7241，其中L可為任何值。對於每一堆疊對而言，N-FET 722使其汲極耦接至虛設位元線且使其閘極接收一加速器 賦能信號Acc_en。N-FET 724使其汲極耦接至N-FET 722之 " 源極，使其閘極接收一加速器選擇信號Acc，且使其源極 - 耦接至電路接地。 N-FET 722a至7221接收相同加速器賦能信號，該賦能信 — 號可被設定至邏輯高以賦能下拉電路720或被設定至邏輯 低以去能下拉電路。N-FET 724a至7241分別接收L個加速 器選擇信號Accl至AccL。每一加速器選擇信號可被設定 至邏輯高以賦能關聯N-FET對或設定至邏輯低以去能 N-FET對。被賦能之每一 N-FET對提供額外下拉且因此加 速用於虛設位元線之放電時間。N-FET之尺寸判定下拉能 力。L對N-FET可具有（a)相同尺寸以用於溫度計解碼，（b) φ 不同尺寸以用於二進位解碼，或（c)溫度計解碼與二進位解 碼之一組合（例如，針對預定數目之LSB的溫度計解碼及針 對剩餘MSB之二進位解碼）。 反相緩衝器730包括被耦接作為反相器之P-FET 732及 ' N-FET 734。緩衝器730使其輸入耦接至虛設位元線且使其 輸出將就緒信號提供至圖2中之感測放大器驅動器262。 圖8展示圖2中之時序控制電路160内的感測放大器驅動 器262之一設計的示意圖。在此設計中，驅動器262包括用 於N條位元線之N個感測放大器170的N個2輸入AND閘810a I26192.doc -20- 200832442 至810η。每一 AND閘810接收來自加速電路260之就緒信號 及來自解碼器110之用於一關聯感測放大器的選擇信號 SA—sel且產生一用於該關聯感測放大器之賦能信號 SA-en ° —或多個感測放大器可藉由啟動SA_enl至SA_enN 信號中之所選者而被賦能。 藉由就緒信號來判定賦能信號之時序。可設定就緒信號 之時序’使得賦能信號儘可能早地啟動感測放大器同時確 保對位元線上之電壓的可靠偵測。可在製造期間（例如）藉 由將一已知資料樣式寫入至記憶體陣列15 0中及以對應於 所啟動之Acc信號之不同組合的不同加速器設定來讀取該 資料樣式而判定用於該就緒信號之恰當時序。可保存提供 最佳效能之加速器設定並將其用於隨後之記憶體讀取操 作。亦可在現場使用期間設定就緒信號之時序。 圖9展示用於記憶體讀取之時序圖。最初將預充電信號 BL一preb帶至邏輯低以將虛設位元線dbl預充電至邏輯 高。接著將A0或A1信號設定為邏輯高。在^之一延遲之 後’虛設字線驅動器222在虛設字線DWL上提供邏輯高。 虛ά又子線上之此邏輯高選擇圖3中之虛設行中的最上方四 個虛設單元，其儲存邏輯低且對虛設位元線DBL進行放 電。在Tdbl之一延遲之後，虛設位元線上之電壓達到一邏 輯低觸發電壓，且反相緩衝器730感測邏輯低並提供就緒 信號上之邏輯高。在Ten之一額外延遲之後，用於每一所選 位兀線之S A一en信號轉變至邏輯高。加速器賦能信號 Acc—en可與虛設字線對準，如圖9中所示。 126192.doc -21 - 200832442 自AO/ΑΙ信號至SA_en信號之總延遲由以下各部分構 成：（a)自A0/A1信號至DWL之延遲Tdr，其係固定的；（b) 自DWL至就緒信號之延遲Xdbl，其係可組態的；及（c)自就 緒信號至SA—en信號之延遲τβη，其亦係固定的。可藉由賦 能圖7中之下拉電路720中的不同對N-FET 722及724來改變 DWL與就緒信號之間的延遲Tdbl。可設定延遲Tdbl使得控制 路徑之延遲匹配資料路徑之延遲。 圖10展示一用於執行記憶體讀取之處理丨000。啟動一虛 設字線以選擇至少一虛設單元（區塊1〇12)。啟動一正規字 線以選擇一列記憶體單元（區塊1014)。使用該至少一虛設 單元來驅動一虛設位元線（區塊1 〇〗6)。部分地基於該虛設 位元線而產生一具有可組態延遲之就緒信號（區塊丨〇丨8)。 可（例如）藉由使用複數個電晶體中之所選者來驅動虛設位 元線以獲得用於虛設位元線之可變驅動從而獲得此可組態 延遲。基於就緒信號而產生至少一賦能信號（區塊丨〇2〇)。 使用該至少一賦能信號來感測耦接至該列記憶體單元中之 至少一圮憶體單元的至少一正規位元線（區塊丨〇22)。 如圖2中所示，控制路徑較資料路徑具有更多電路。虛 设字線驅動器222可匹配正規字線驅動器22〇(例如，如上 文針對圖5及圖6所描述）。虛設字線上之負載可匹配每一 正規字線上之負載，且虛設位元線上之負載可匹配每一正 規位元線上之負载（例如，如上文針對圖3所描述）。感測放 大器驅動器262產生用於控制路徑之額外延遲。可藉由以 下方法來解決此延遲：（a)使用多個（例如，四個）虛設單元 126192.doc -22- 200832442 來驅動虛設位元線；及（b)使用加速器電路260來加速對虛 設位元線之放電。加速器電路26〇可提供可用於使控制路 徑之時序與資料路徑之時序對準的可組態延遲。 資料路徑之延遲可歸因於IC處理變化而隨記憶體裝置的 不同廣泛變化。當1C製造技術繼續改良且電晶體大小繼續 縮小時’延遲變化可更為劇烈。此係因為電晶體（尤其係 彼等用於記憶體單元之電晶體）通常設計有最小可能大小 且因此易受處理變化的影響。虛設字線驅動器與正規字線 •驅動器、虛設字線與正規字線及虛設位元線與正規位元線 的匹配減小控制路徑與資料路徑之間的延遲變化。可使用 整數數目之虛設單元來解決延遲變化以及控制路徑中之額 外電路。可使用加速器電路26〇來提供精細時序調整。舉 例而言’若需要4.5個虛設單元來使控制路徑之時序匹配 資料路徑之時序’則可使用四個虛設單元來對虛設位元線 進行放電，且加速器電路260可提供對應於0.5個虛設單元 之驅動能力。 可藉由使用加速器電路260來應用用於虛設字線之可變 驅動而獲得控制路徑中之可組態延遲。亦可藉由啟動不同 數目之虛設單元來驅動虛設位元線而獲得可組態延遲。亦 可使用控制路徑中之一可變延遲線及/或經由某種其他方 式來獲得可組態延遲。 可將本文中所描述之記憶體裝置用於無線通信、計算、 網路連接、個人電子設備等等。可將記憶體裝置實施為獨 立裝置或可將其嵌入於處理器、數位信號處理器（DSp)、 126192.doc -23- 200832442 精間才日令集電腦（RISC)、先進Risc機器（arm)、圖形處理 圖形處理單TO (GPU)、控制器、微處理器等等内。下 文描述了 ik體裝置針對—無線通信裝置的—例示性使 用0 圖η展示-無線通信系統中之無線裝置11〇〇的方塊圖。 無線裝置mo可為蜂巢式電話、終端機、手機、個人數位 助理（PDA)或某—其他裝置。無線通信系統可為劃碼多向
近接(CDMA)系統、全球行動通信系統(gsm)系統或某— 其他糸統。 無線裝置1100能夠經由—接收路徑及—傳輸路徑而提供 雙向通信。在接收路徑上，由基地台傳輸之信號由天線 1112接收且被提供至接收器（RCVR)1114。接收器1114調節 並數位化所接收之信號且將樣本提供至數位部分⑴0以用 於進-步處理。在傳輸路徑上，傳輸器（TMTR)1116自數 位部分1120接收待傳輸之資料、處理並調節資料且產生調 變信號，該調變信號經由天線1112而被傳輸至基地台。 數位部分1120包括各種處理、介面及記憶體單元（諸如 數據機處理器1122 '視訊處理器1124、控制器/處理器 1126、顯示處理器1128、ARM/DSP 1132、圖形處理器 1134、内部記憶體ι136及外部匯流排介面（ΕΒΪ)ιΐ38)。數 據機處理器1122執行處理以用於資料傳輸及接收（例如， 編碼、調變、解調變及解碼）。視訊處理器1124對用於視 訊應用（諸如攝像機、視訊重放及視訊會議）之視訊内容（例 如，靜恶影像、移動視訊及移動本文）執行處理。控制器/ 126192.doc -24- 200832442 處理器1126可指導數位部分112〇内之各種處理及介面單元 的操作。顯示處理器1128執行處理以協助視訊、圖形及本 文在顯示單元U30上之顯示。細驗1132可執行各種 β型之針對無線裝置11GG的處理。圖形處理器出4執行 (')如）針對圖形、電玩等等之圖形處理。内部記憶體113 6 儲存資料及/或指令以用於數位部分1120内之各種單元。 3 8協助為料在數位部分i丨2〇(例如，内部記憶體 1136)與主記憶體114〇之間的轉移。 處理态1122至1134中之每一者可包括一嵌入式記憶體， 可如上文所描述來實施該嵌入式記憶體。亦可如上文所描 述來實施内部記憶體1136及主記憶體114〇。數位部分112〇 可以一或多個特殊應用積體電路（ASIC)及/或某種其他類 型之積體電路（1C)來實施。 可將本文中所描述之記憶體裝置實施於各種硬體單元 (諸如記憶體1C、ASIC、DSP、數位信號處理裝置 # (DSPD)可私式化邏輯裝置（PLD)、場可程式化閘陣列 (FPGA)、控制器、處理器及其他電子裝置）中。亦可以各 種1C處理技術（諸如CM〇s、⑽、、雙極 CMOS(Bi-CM〇S)、雙極等等）來製造記憶體裝置。 技術可在同一 1C晶粒上製造N-FET與P-FET兩者，而 N-MOS技術可僅製造N_FET且p_M〇s技術可僅製造 P FET可使用任何裝置大小技術（例如，13〇奈米（nm)、 65 nm、30 nm等等）來製造記憶體裝置。 提供該揭示案之先前描述以使得任何熟習此項技術者能 126192.doc •25- 200832442 夠進行或使用該揭示案。熟習此項技術者將不難顯而 見 對該揭示案之各種修改，且可將本文中所界定之_般原理 應用於其他變化而不脫離該揭示案之精神或範,。因此， 該揭示案並不意欲受限於本文中所示之實例’而與本文所 揭示之原理及新奇特徵最廣泛地一致。 【圖式簡單說明】 圖1展示一具有可組態延遲追縱之犯憶體裝置的方塊 圖。 記憶體陣列 圖2展示該記憶體裝置内之字線驅動器、 及一時序控制電路的方塊圖。 圖3展示記憶體陣列之方塊圖。 圖4A展示一記憶體單元之示意圖。 圖4B展示一虛設單元之示意圖。 圖5展示兩個正規字線驅動器之示意圖。 圖6展示一虛設字線驅動器之示意圖。 圖7展示一加速電路之示意圖。 圖8展示感測放大器驅動器之示意圖。 圖9展示一用於記憶體讀取之時序圖。 圖10展示一用於執行記憶體讀取之處據。 圖11展示一無線通信裝置之方塊圖。 【主要元件符號說明】 100 記憶體裝置 110 列與行解碼器 120 字線驅動器 126192.doc •26- 200832442 150 記憶體陣列 160 時序控制單元/時序控制電路 170 感測放大器 220 正規字線驅動器 222 虛設字線驅動為 ^ 250 記憶體单元 . 252 虛設單元 260 加速電路/加速器電路 ⑩ 262 感測放大器驅動器 350 記憶體單元 352 虛設單元 354 左WL輸入 356 右WL輸入 410a 反相器 410b 反相器 • 412a P通道場效電晶體（P-FET) 412b P通道場效電晶體（P-FET) 414a N通道場效電晶體（N-FET) 414b N通道場效電晶體（N-FET) ^ 422 傳遞電晶體 424 傳遞電晶體 510a 驅動器電路/驅動器 510b 驅動器電路/驅動器 520a 反相器 126192.doc -27- 200832442 520b 反相器 522a 電晶體 522b 電晶體 524a N通道場效電晶體（N-FET) 524b N通道場效電晶體（N-FET) 526a N通道場效電晶體（N-FET) 526b N通道場效電晶體（N-FET) 528a N通道場效電晶體（N-FET)
528b N通道場效電晶體（N-FET) 532a P通道場效電晶體（P-FET) 532b P通道場效電晶體（P-FET) 534a P通道場效電晶體（P-FET) 534b P通道場效電晶體（P_FET) 540a 反相器 540b 反相器 542a P通道場效電晶體（P-FET) 544a N通道場效電晶體（N-FET) 544b 電晶體 622a P通道場效電晶體（P-FET) 622b P通道場效電晶體（P-FET) 624a N通道場效電晶體（N-FET) 624b N通道場效電晶體（N-FET) 626a N通道場效電晶體（N-FET) 626b N通道場效電晶體（N-FET) 126192.doc -28 - 200832442 628a N通道場效電晶體（N-FET) 628b N通道場效電晶體（N-FET) 640 反相器 710 預充電電路 712 P通道場效電晶體（P-FET) 714 P通道場效電晶體（P-FET) 720 可組態下拉電路 722a 經堆疊之N-FET 722b 經堆疊之N-FET 7221 經堆疊之N-FET 724a 經堆疊之N-FET 724b 經堆疊之N-FET 7241 經堆疊之N-FET 730 反相緩衝器 732 P通道場效電晶體（P-FET) 734 N通道場效電晶體（N-FET) 810a 2輸入AND閘 810b 2輸入AND閘 810n 2輸入AND閘 1100 無線裝置 1112 天線 1114 接收器（RCVR) 1116 傳輸器（TMTR) 1120 數位部分 126192.doc -29- 200832442
1122 數據機處理器 1124 視訊處理器 1126 控制器/處理器 1128 顯示處理器 1130 顯示單元 1132 ARM/DSP 1134 圖形處理器 1136 内部記憶體 1138 外部匯流排介面（EBI) 1140 主記憶體 A 節點 AO 信號 A1 信號 Acc_en 加速器賦能信號 Acc 1 加速器選擇信號 AccL 加速器選擇信號 B 節點 BO 信號 B1 信號 BL_preb 位元線預充電信號 BL1 位元線 BLN 位元線 CLK 時脈信號 DBL 虛設位元線 I26192.doc -30- 200832442 DWL 虛設字線 SA_enl 賦能信號 SA—enN 賦能信號 S A—sell 選擇信號 SA—selN 選擇信號 Vdd 電源 WL1 字線 WLa 字線 WLb 字線 WLM 字線 ^dbl 延遲 Tdr 延遲 ^ en 延遲 BLn 互補位元線 DBL 互補虛設位元線 126192.doc -31 -

Claims (1)

  1. 200832442 十、申請專利範圍： 1· 一種積體電路，其包含： 一 g憶體陣列，其包含複數列及複數行記憶體單元以 及一行虛設單元； 複數個感測放大器，其耦接至用於該複數行記憶體單 元之複數條位元線；及
    一日守序控制電路，其經組態以產生用於該複數個感測 放大之若干賦能信號，該等賦能信號具有部分地基於 該行虛設單元所判定之可組態延遲。 如明求項1之積體電路，其中該時序控制電路包含： 一加速電路，其耦接至一用於該行虛設單元之虛設位 兀線且經組態以提供用於該虛設位元線之可變驅動從而 獲得用於该等賦能信號之該可組態延遲。 如π求項2之積體電路，其中該加速電路包含複數個電 曰曰體’㈣電晶體係可選擇的以提供用於該虛設位元線 之該可變驅動。 4·如明求項3之積體電路，其中該複數個電晶體中之若干 斤k者、、二賦旎以使該等賦能信號之時序與該複數條位元 線之時序對準。 e月求項2之積體電路，其中該加速電路係可組態的以 提=一小於一由一虛設單元所提供之延遲的延遲。 、、γ求員2之積體電路，其中該加速電路包含複數個n通 道场效電晶體（N-FET)，該等N_FET係可選擇的以提供用 於該虛設位元線之可變下拉。 126192.doc 200832442 7·如請求項2之積體電路，其中該時序控制電路進一步包 含： 複數個驅動器，其經組態以自該加速電路接收一具有 可組態延遲之就緒信號且基於該就緒信號而產生該等賦 能信號。 8·如請求項1之積體電路，其進一步包含： 複數個字線驅動器，其經組態以驅動用於該複數列記 憶體單元之複數條字線；及 虛没字線驅動器，其經組態以驅動一用於該行虛設 單元中之至少一虛設單元的虛設字線。 9·如明求項8之積體電路，其中該虛設字線驅動器在延遲 方面與該複數個字線驅動器中之每一者匹配。 10. 如晴求項8之積體雷改 、 積體电路，其中該虛設字線上之負載與該 複數條字線中之每一者上的負載匹配。 11. 如睛求項1之積體 體電路，其中該記憶體陣列進一步包含 一列虛設單元。 12. 如請求項i之積體電路，1 %⑽δ亥專圮fe體早及該等虛 ^凡以相等數目之電晶體實施。 如月求項1之積體電，抑一 設位元線，且……該仃虛…轉接至-虛 該虛設位元線:、〜數目之虛設單元經組態以驅動 14·如請求項13之積 凡w 、 ’，、中驅動該虛設位元線之該等 虛Γ早元經㈣以儲存一預定邏輯值。 15.如凊求項1之積體 、，/、中該行虚設單元轉接至一虛 126192.doc 200832442 設位元線，且其中該虛設位元線上之貞心配該複數條 位元線中之每一者上的負載。 16·::求項!之積體電路，其中該記憶體陣列係用於一靜 態隨機存取記憶體（SRAM)。 17· —種記憶體裝置，其包含： 一記憶體陣列，其包含複數列及複數行記憶體單元以 及一行虛設單元； 、复數個感測放大器，#搞接至用⑨該複數行記憶體單 元之複數條位元線；及 一時序控制電路，其經組態以產生用於該複數個感測 放大器之若干賦能信號，該等賦能信號具有部分地基於 該打虛設單元所判定之可組態延遲。 18·如請求項17之記憶體裝置，其中該時序控制電路包含： 加速電路，其耦接至一用於該行虛設單元之虛設位 兀線且經組悲以提供用於該虛設位元線之可變驅動從而 獲知用於該等賦能信號之該可組態延遲。 19·如请求項17之記憶體裝置，其中該行虛設單元耦接至一 虛没位元線，且其中該虛設位元線上之負載與該複數條 位元線中之每一者上的負載匹配。 20. —種積體電路，其包含： 至少一字線驅動器，其經組態以驅動用於至少一列記 憶體單元之至少一字線；及 一虛設字線驅動器，其經組態以驅動一用於至少一虛 $又單兀之虛設字線’該虛設字線驅動器在延遲方面與該 126192.doc 200832442 至少一字線驅動器中之每一者匹配。 21.如請求項20之積體電路， 八中忒至少一子線驅動器中之每一者包含Ν個在該字 線驅動器經賦能時接通的堆疊電晶體，其中Ν大於 一，且 八中4虛没子線驅動器包含Ν個堆疊電晶體以與每一 字線驅動器中之該等Ν個堆疊電晶體匹配。 22· —種無線裝置，其包含： 一處理器’其可操作以執行用於該無線裝置之處 理；及 一記憶體裝置，其包含： 一記憶體陣列，其包含複數列及複數行記憶體單元 以及一行虛設單元， 複數個感測放大器，其耦接至用於該複數行記憶體 單元之複數條位元線，及 一時序控制電路，其經組態以產生用於該複數個感 測放大器之若干賦能信號，該等賦能信號具有部分地基 於該行虛設單元所判定之可組態延遲。 23·如請求項22之無線裝置，其中該處理器及該記憶體裝置 係製造於一單一積體電路上。 24. —種讀取一記憶體裝置之方法，其包含： 啟動一虛設字線以選擇至少一虛設單元； 啟動一正規字線以選擇一列記憶體單元； 使用該至少一虛設單元來驅動一虛設位元線； 126192.doc 200832442 基於該虛設位元線而產生至少一賦能信號，且該至少 一賦能信號具有可組態延遲；及 使用該至少一賦能信號來感測耦接至該列記憶體單元 中之至少一 §己憶體單元的至少一正規位元線。 25.如清求項24之方法，其進一步包含： 使用複數個電晶體中之若干所選者來驅動該虛設位元 線以獲得用於該虛設位元線之可變驅動；及 產生一具有由該複數個電晶體中之該等所選者所判定 之可組態延遲的就緒信號，且其中該至少一賦能信號係 基於該就緒信號而產生。 26· —種設備，其包含： 啟動構件，其用於啟動一虛設字線以選擇至少一虛設 單元； 啟動構件，其用於啟動一正規字線以選擇一列記憶體 單元； ^ 驅動構件，其用於使用該至少一虛設單元來驅動一虛 設位元線； 產生構件’其用於基於該虛設位元線而產生至少一賦 能信號，且該至少一賦能信號具有可組態延遲；及 感测構件，其用於使用該至少一賦能信號來感測耦接 至該列記憶體單元中之至少一記憶體單元的至少一正規 位元線。 27·如請求項26之設備，其進一步包含： 驅動構件，其用於使用複數個電晶體中之若干所選者 126192.doc 200832442 來驅動該虛設位元線以獲得用於該虛設位元線之可變驅 動；及 產生構件，其用於產生一具有由該複數個電晶體中之 該等所選者所判定之可組態延遲的就緒信號，且其中該 至少一賦能信號係基於該就緒信號而產生。
    126192.doc
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