JP2006134487A - 半導体記憶装置 - Google Patents

Abstract

【課題】面積を増加することなく、配線寿命を延ばせる半導体記憶装置を提供する。
【解決手段】本発明の半導体記憶装置は、メモリセルアレイ、ワード線、ビット線対、センスアンプ、ダミーセル列、アドレス制御部、タイミング発生回路を具備する。ダミーセル列は、第１ダミーワード線が接続された第１ダミーセルと、第２ダミーワード線が接続された第２ダミーセルとを含む。アドレス制御部は、第１アドレスに従って複数のワード線のうちの第１ワード線と第１ダミーワード線とを選択し、第２アドレスに従って複数のワード線のうちの第２ワード線と第２ダミーワード線とを選択する。タイミング発生回路は、ダミービット線対に伝播された第１のデータ及び第２のデータに応じて、タイミング信号をセンスアンプに供給する。
【選択図】図８

Description

本発明は、半導体記憶装置に関し、特にタイミング制御回路を備える半導体記憶装置に関する。

近年、半導体記憶装置は、データの書き込みや読み出しを行うための半導体メモリを具備し、コンピュータシステム、携帯電話等に使用されている。半導体メモリとしては、ＤＲＡＭ（Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）、ＳＲＡＭ（Ｓｔａｔｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）、不揮発性メモリ等が挙げられるが、ＳＲＡＭにおいて、データを書き込むときの書込時間や、データを読み出すときにセンスアンプを活性化させるタイミングを制御するタイミング制御を行う必要がある。

このようなタイミング制御を行う半導体記憶装置として、第１従来例の半導体記憶装置を図１に示す。第１従来例の半導体記憶装置は、特開平３−２０７０８６号公報に記載されている。

第１従来例の半導体記憶装置は、複数のメモリセル１０１と、ワード線１０２と、ビット線１０３、１０４と、読出回路１０６と、ダミーセル１１１Ａと、固定ダミーセル１２１Ａと、相補のダミービット線１１３Ａ、１１４Ａと、ダミーワード線１１２Ａと、タイミング回路１０５Ａと、複数のワード線駆動回路（ＮＡＮＤ回路１０７、ワードドライバ１０８）と、ダミーワード線駆動回路（ＮＡＮＤ回路１１７Ａ、ダミーワードドライバ１１８Ａ）とを備えている。ダミーセル１１１Ａと固定ダミーセル１２１Ａはダミーセル列を構成し、これらダミーセル１１１Ａと固定ダミーセル１２１Ａとの合計数はメモリセルの列内のセル数と同一数である。また、ダミーセル１１１Ａのワード線は接地され、不活性状態となっている。

第１従来例の半導体記憶装置では、単位サイクル（リードサイクル、ライトサイクル）毎にダミービット線１１３Ａを充放電（充電及び放電）する。即ち、ダミービット線１１３Ａには、単位サイクル毎に、プリチャージ時にハイレベル電圧が印加され、タイミング制御時にローレベル電圧が印加される。

ここで、タイミング制御時の動作について具体的に説明する。
複数のワード線駆動回路（ＮＡＮＤ回路１０７、ワードドライバ１０８）と、ダミーワード線駆動回路（ＮＡＮＤ回路１１７Ａ、ダミーワードドライバ１１８Ａ）には、クロックＣＫが同時に供給され、複数のワード線駆動回路のうち、例えば第１ワード線駆動回路には、行デコード出力ＤＲが供給される。第１ワード線駆動回路は、行デコード出力ＤＲとクロックＣＫとに応じて、第１ワード線駆動回路に接続された第１ワード線１０２に供給するワード線駆動信号をハイレベルにする。第１ワード線１０２に接続された第１メモリセル１０１は、ハイレベルのワード線駆動信号に応じて、ローレベル電圧“０”、ハイレベル電圧である電源電圧“１”を、それぞれ、ビット線１０３、１０４に供給する。また、ダミーワード線駆動回路は、クロックＣＫの立上りに応じて、ダミーワード線１１２Ａに供給するダミーワード線駆動信号ＷＡをハイレベルにし、クロックＣＫの立下りに応じて、そのダミーワード線駆動信号ＷＡをローレベルにする。ダミーワード線１１２Ａに接続された固定ダミーセル１２１Ａは、ハイレベルのダミーワード線駆動信号ＷＡに応じて、ローレベル電圧“０”をダミービット線信号ＢＡ（固定データ）としてダミービット線１１３Ａに供給する。タイミング回路１０５Ａは、ローレベルのダミービット線信号ＢＡに応じて、読出回路１０６に供給するタイミング信号ｔｓをハイレベルに出力する。読出回路１０６は、タイミング信号ｔｓがハイレベルであるときに、読出回路１０６内のセンスアンプを活性化させる。読出回路１０６のセンスアンプは、ビット線１０３、１０４に供給される電圧の電位差を増幅する。

しかしながら、第１従来例の半導体記憶装置では、ダミービット線１１３Ａに対して単位サイクル中に必ず充電と放電との動作が行なわれるため、ダミーワード線１１２Ａ及びダミービット線１１３Ａの配線寿命が短くなってしまい、半導体記憶装置の信頼性規格から要求される配線寿命規格を満足できなくなってしまうという問題があった。

そこで、第１従来例の半導体記憶装置よりも配線寿命を延ばすことができる半導体記憶装置として、第２従来例の半導体記憶装置を図２に示す。第２従来例の半導体記憶装置は、特開２００３−１０００８３号公報に記載されている。

第２従来例の半導体記憶装置は、複数の固定ダミーセル１２１Ａに代えて複数の固定ダミーセル１３１Ａと、タイミング回路１０５Ａに代えてタイミング回路１０５Ｃと、ダミーワード線駆動回路（ＮＡＮＤ回路１１７Ａ、ダミーワードドライバ１１８Ａ）に代えてダミーセル制御回路とを具備している。第２従来例の半導体記憶装置は、更に、ダミーワード線１１２Ｂを具備している。

図３は、第２従来例の半導体記憶装置のメモリセル１０１の構成を示している。メモリセル１０１は、トランジスタで構成されている。メモリセル１０１は、図３に示されるように、Ｎチャネル型のトランジスタＮ１１１、Ｎ１１２、Ｎ１１３、Ｎ１１４と、Ｐチャネル型のトランジスタＰ１１１、Ｐ１１２とを備えている。トランジスタＮ１１１は、そのゲートがワード線１０２に接続され、そのドレインがビット線１０３に接続され、ソースがノードＱ１１１を介してトランジスタＮ１１３のドレインとトランジスタＮ１１４のゲートとトランジスタＰ１１１のドレインとトランジスタＰ１１２のゲートとに接続されている。トランジスタＮ１１２は、そのゲートがワード線１０２に接続され、そのドレインがビット線１０４に接続され、ソースがノードＱ１１２を介してトランジスタＮ１１３のゲートとトランジスタＮ１１４のドレインとトランジスタＰ１１２のドレインとトランジスタＰ１１１のゲートとに接続されている。トランジスタＰ１１１、Ｐ１１２のソースには、電源電圧を供給する電源ＶＤが接続されている。トランジスタＮ１１３、Ｎ１１４のソースは接地されている。図３に示されるように、現在、メモリセル１０１は、ノードＱ１１１に印加されるローレベル“０”の電圧と、ノードＱ１１２に印加されるハイレベル“１”の電圧（電源電圧）とを保持している。

図４は、第２従来例の半導体記憶装置の固定ダミーセル１３１Ａの構成を示している。固定ダミーセル１３１Ａは、トランジスタで構成されている。固定ダミーセル１３１Ａは、図４に示されるように、Ｎチャネル型のトランジスタＮ１１１、Ｎ１１２、Ｎ１１３、Ｎ１１４と、Ｐチャネル型のトランジスタＰ１３１、Ｐ１３２とを備えている。トランジスタＮ１３１は、そのゲートがダミーワード線１１２Ａに接続され、そのドレインがダミービット線１１３Ａに接続され、ソースがノードＱ１３１を介してトランジスタＮ１３３のドレインとトランジスタＰ１３１のドレインとに接続されている。トランジスタＰ１３１のソース及びゲートとトランジスタＮ１３３のゲートには、電源電圧を供給する電源ＶＤが接続されている。トランジスタＮ１３２は、そのゲートがダミーワード線１１２Ａに接続され、そのドレインがダミービット線１１４Ａに接続され、ソースがノードＱ１３２を介してトランジスタＮ１３４のドレインとトランジスタＰ１３２のドレインとに接続されている。トランジスタＰ１３２のソース及びゲートとトランジスタＮ１３４のゲートには、電源電圧を供給する電源ＶＤが接続されている。トランジスタＮ１３３、Ｎ１３４のソースは接地されている。固定ダミーセル１３１Ａは、ノードＱ１３１に印加されるローレベル“０”の電圧と、ノードＱ１３２に印加されるローレベル“０”の電圧とを保持している。ノードＱ１３１、Ｑ１３２に印加されるローレベル電圧“０”は、固定値として保持される。

第２従来例の半導体記憶装置では、配線寿命を延ばすために、単位サイクル（リードサイクル、ライトサイクル）毎にダミービット線対（ダミービット線１１３Ａ、１１４Ａ）の一方を充放電（充電及び放電）する。即ち、ダミービット線１１３Ａには、最初の単位サイクルにおいて、プリチャージ時にハイレベル電圧が印加され、タイミング制御時にローレベル電圧が印加され、次の単位サイクルにおいて、プリチャージ時、タイミング制御時にハイレベル電圧が印加される。ダミービット線１１４Ａには、最初の単位サイクルにおいて、プリチャージ時、タイミング制御時にハイレベル電圧が印加され、次の単位サイクルにおいて、プリチャージ時にハイレベル電圧が印加され、タイミング制御時にローレベル電圧が印加される。

ここで、最初の単位サイクルにおけるタイミング制御時の動作について具体的に説明する。
複数のワード線駆動回路（ＮＡＮＤ回路１０７、ワードドライバ１０８）と、ダミーセル制御回路１０９には、クロックＣＫが同時に供給され、複数のワード線駆動回路のうち、例えば第１ワード線駆動回路には、最初の行デコード出力として行デコード出力ＤＲが供給される。第１ワード線駆動回路は、行デコード出力ＤＲとクロックＣＫとに応じて、第１ワード線駆動回路に接続された第１ワード線１０２に供給するワード線駆動信号をハイレベルにする。第１ワード線１０２に接続された第１メモリセル１０１は、ハイレベルのワード線駆動信号に応じて、ローレベル電圧“０”、ハイレベル電圧である電源電圧“１”を、それぞれ、ビット線１０３、１０４に供給する。また、ダミーセル制御回路１０９は、クロックＣＫの立上りに応じて、ダミーワード線１１２Ａに供給するダミーワード線駆動信号ＷＡをハイレベルにし、クロックＣＫの立下りに応じて、そのダミーワード線駆動信号ＷＡをローレベルにする。ダミーワード線１１２Ａに接続された固定ダミーセル１３１Ａは、ハイレベルのダミーワード線駆動信号ＷＡに応じて、ローレベル電圧“０”をダミービット線信号ＢＡ（第１固定データ）としてダミービット線１１３Ａに供給する。タイミング回路１０５Ｃは、ローレベルのダミービット線信号ＢＡに応じて、読出回路１０６に供給するタイミング信号ｔｓをハイレベルに出力する。読出回路１０６は、タイミング信号ｔｓがハイレベルであるときに、読出回路１０６内のセンスアンプを活性化させる。読出回路１０６のセンスアンプは、ビット線１０３、１０４に供給される電圧の電位差を増幅する。

次の単位サイクルにおけるタイミング制御時の動作について具体的に説明する。
複数のワード線駆動回路（ＮＡＮＤ回路１０７、ワードドライバ１０８）と、ダミーセル制御回路１０９には、次のクロックＣＫが同時に供給され、複数のワード線駆動回路のうち、例えば第２ワード線駆動回路には、次の行デコード出力として行デコード出力ＤＲが供給される。第２ワード線駆動回路は、行デコード出力ＤＲと次のクロックＣＫとに応じて、第２ワード線駆動回路に接続された第２ワード線１０２に供給するワード線駆動信号をハイレベルにする。第２ワード線１０２に接続された第２メモリセル１０１は、ハイレベルのワード線駆動信号に応じて、ローレベル電圧“０”、ハイレベル電圧である電源電圧“１”を、それぞれ、ビット線１０３、１０４に供給する。また、ダミーセル制御回路１０９は、次のクロックＣＫの立上りに応じて、ダミーワード線１１２Ｂに供給するダミーワード線駆動信号ＷＢをハイレベルにし、次のクロックＣＫの立下りに応じて、そのダミーワード線駆動信号ＷＢをローレベルにする。ダミーワード線１１２Ｂに接続された固定ダミーセル１３１Ａは、ハイレベルのダミーワード線駆動信号ＷＢに応じて、ローレベル電圧“０”をダミービット線信号ＣＡ（第２固定データ）としてダミービット線１１４Ａに供給する。タイミング回路１０５Ｃは、ローレベルのダミービット線信号ＣＡに応じて、読出回路１０６に供給するタイミング信号ｔｓをハイレベルに出力する。読出回路１０６は、タイミング信号ｔｓがハイレベルであるときに、読出回路１０６内のセンスアンプを活性化させる。読出回路１０６のセンスアンプは、ビット線１０３、１０４に供給される電圧の電位差を増幅する。

このように、第２従来例の半導体記憶装置では、ダミービット線１１３Ａの充放電と、ダミービット線１１４Ａの充放電とを交互に行なうため、ダミービット線１１３Ａ及び１１４Ａに対して、それぞれ充電及び放電の一方のみが、単位サイクルに実行される。そのため、第１従来例におけるダミービット線の動作率が１であるのに対して、第２従来例におけるダミービット線の動作率は１／２になる。従って、第２従来例の半導体記憶装置では、第１従来例の半導体記憶装置よりも面積を増加することなく、配線寿命を延ばすことができる。

特開平３−２０７０８６号公報 特開２００３−１０００８３号公報

しかしながら、第２従来例の半導体記憶装置では、トランジスタでダミーセルを構成する場合、レイアウトデザインルールを満たせなくなり、ダミーセルの構成が大きくなってしまうという問題点がある。これについて以下に説明する。

メモリセル１０１のレイアウトを図５に示す。図５では、ビット線１０３、１０４の記載を省略している。トランジスタＰ１１１のゲートとトランジスタＮ１１３のゲートには配線層Ｙ１１１が設けられ、トランジスタＰ１１２のゲートとトランジスタＮ１１４のゲートには配線層Ｙ１１２が設けられている。トランジスタＰ１１１のドレインとトランジスタＮ１１３のドレインには配線層Ｙ１１３が設けられ、配線層Ｙ１１３と配線層Ｙ１１２には配線層Ｙ１１４が接続されている。トランジスタＰ１１２のドレインとトランジスタＮ１１４のドレインには配線層Ｙ１１５が設けられ、配線層Ｙ１１５と配線層Ｙ１１１には配線層Ｙ１１６が接続されている。トランジスタＮ１１１のゲートとトランジスタＮ１１２のゲートには、ワード配線層としてワード線１０２が設けられている。
このように、トランジスタでメモリセル１０１を構成する場合、トランジスタＮ１１１、Ｎ１１２のゲートを１本のワード線１０２を接続すればよいため、トランジスタＮ１１１、Ｎ１１２のゲートは、ワード配線層にて共通に接続されている。この場合、レイアウトデザインルールを満たしている。

固定ダミーセル１３１Ａのレイアウトを図６に示す。図６では、ダミービット線１１３Ａ、１１４Ａの記載を省略している。トランジスタＰ１３１のゲートとトランジスタＮ１３３のゲートには配線層Ｙ１３１が設けられ、トランジスタＰ１３２のゲートとトランジスタＮ１３４のゲートには配線層Ｙ１３２が設けられている。トランジスタＰ１３１のドレインとトランジスタＮ１３３のドレインには配線層Ｙ１３３が設けられている。トランジスタＰ１３２のドレインとトランジスタＮ１３４のドレインには配線層Ｙ１３４が設けられている。トランジスタＮ１３１のゲートには、第１ダミーワード配線層としてダミーワード線１１２Ａが設けられ、トランジスタＮ１３２のゲートには、第２ダミーワード配線層としてダミーワード線１１２Ｂが設けられている。
このように、トランジスタで固定ダミーセル１３１Ａを構成する場合、トランジスタＮ１３１、Ｎ１３２のゲートを、それぞれ、２本のダミーワード線１１２Ａ、１１２Ｂに接続するために、上記のワード配線層を第１ダミーワード配線層と第２ダミーワード配線層とに分割しなければならない。この場合、セルはレイアウトデザインルール上の最小値を使用して作られるため、単純にゲートを分割するとゲートに関するレイアウトデザインルールを満たせなくなるいう問題点がある。ゲートに関するレイアウトデザインルールを満たすためには、分割されたゲート同士の距離を、レイアウトデザインルールを満たすように離す必要性があり、そのためには拡散層（トランジスタ）Ｎ１３１と拡散層（トランジスタ）Ｎ１３２との間隔をメモリセルよりも大きくする必要がある。そのため、メモリセル１０１と固定ダミーセル１３１Ａとは拡散層の配置条件が異なってしまい、その特性が異なってしまうという問題と、固定ダミーセル１３１Ａのセルサイズが大きくなってしまい、メモリセル１０１よりも大きな面積を必要とするという問題が発生する。

また、メモリセルと同じ回路構成の固定ダミーセル１３１Ａを構成する場合、図７に示されるように、固定ダミーセル１３１Ａの両側につなぎセルＭＣ１、ＭＣ２を配置する必要があるため、半導体記憶装置の面積が増加するという問題点もある。つなぎセルＭＣ１には、固定ダミーセル１３１Ａに接続された第１ダミーワード配線層と、第１ダミーワード配線層に直交するダミーワード線１１２Ａである第１’ダミーワード配線層とを接続するためのコンタクトＴＨ１Ａ、ＣＴ１Ａが設けられている。つなぎセルＭＣ２には、固定ダミーセル１３１Ａに接続された第２ダミーワード配線層と、第２ダミーワード配線層に直交するダミーワード線１１２Ｂである第２’ダミーワード配線層とを接続するためのコンタクトＴＨ２Ａ、ＣＴ２Ａが設けられている。
このように、２本のダミーワード線１１２Ａ、１１２Ｂを固定ダミーセル１３１Ａに接続するには、つなぎセルＭＣ１、ＭＣ２を設ける必要性があり、面積増加という問題を引き起こす。これは、ダミーセルが２列、３列配置された場合と同等の面積増大となる。

本発明の課題は、面積を増加することなく、配線寿命を延ばすことができる半導体記憶装置を提供することにある。

以下に、［発明を実施するための最良の形態］で使用する番号・符号を用いて、課題を解決するための手段を説明する。これらの番号・符号は、［特許請求の範囲］の記載と［発明を実施するための最良の形態］の記載との対応関係を明らかにするために付加されたものであるが、［特許請求の範囲］に記載されている発明の技術的範囲の解釈に用いてはならない。

本発明の半導体記憶装置は、メモリセルアレイ（１）と、
第１のダミービット線（ＴＤＴ）及び第２のダミービット線（ＴＤＢ）の電位に基づいて前記メモリセルアレイ（１）へのタイミング信号（ＥＮ）を生成するタイミング制御回路（９）と、
前記第１のダミービット線（ＴＤＴ）及び第２のダミービット線（ＴＤＢ）の間に配置され、第１のワード線（ＴＷＬ１）によって駆動される第１のダミーセル（ＴＣ１）と、
前記第１のダミービット線（ＴＤＴ）及び第２のダミービット線（ＴＤＢ）の間に配置され、前記第１のワード線（ＴＷＬ１）とは異なる第２のワード線（ＴＷＬ２）によって駆動される第２のダミーセル（ＴＣ２）とを備えることを特徴とする。

また、本発明の半導体記憶装置は、複数のメモリセル（ＳＣ）をマトリクス状に配置して設けられたメモリセルアレイ（１）と、
前記メモリセルアレイ（１）の複数の行の各々に接続されたワード線（ＷＬ１〜ＷＬｎ）と、
前記メモリセルアレイ（１）の複数の列の各々に接続されたビット線対（（ＤＴ１、ＤＢ１）〜（ＤＴｍ、ＤＢｍ））と、
複数の前記ビット線対（（ＤＴ１、ＤＢ１）〜（ＤＴｍ、ＤＢｍ））に接続され、タイミング信号（ＥＮ）に応じて活性化されるセンスアンプ（５）と、
前記メモリセルアレイ（１）の複数の行に対応して設けられたダミーセルを有するダミーセル列（６）と、
前記ダミーセル列（６）にはダミービット線対（ＴＤＴ、ＴＤＢ）が接続され、前記ダミーセル列（６）は、第１ダミーワード線（ＴＷＬ１）が接続された第１ダミーセル（ＴＣ１）と、第２ダミーワード線（ＴＷＬ２）が接続された第２ダミーセル（ＴＣ２）とを含み、
第１アドレス（ＸＤｊ）（ｊ＝１、２、…、ｎ）に従って、前記複数のワード線（ＷＬ１〜ＷＬｎ）のうちの第１ワード線（ＷＬｊ）と、前記第１ダミーワード線（ＴＷＬ１）とを選択し、前記第１ダミーセル（ＴＣ１）の第１のデータを前記ダミービット線対に伝播させ、第２アドレス（ＸＤｊ）（ｊ＝１、２、…、ｎ）に従って、前記複数のワード線（ＷＬ１〜ＷＬｎ）のうちの第２ワード線（ＷＬｊ）と、前記第２ダミーワード線（ＴＷＬ２）とを選択し、前記第２ダミーセル（ＴＣ２）が第２のデータを前記ダミービット線対に伝播させるアドレス制御部（１０’；ＷＤ１〜ＷＤｎ、１０”；ＴＷＤ１、ＴＷＤ２）と、
前記ダミービット線対（ＴＤＴ、ＴＤＢ）に伝播された前記第１のデータ及び前記第２のデータに応じて、前記タイミング信号（ＥＮ）を前記センスアンプ（５）に供給するタイミング発生回路（９）と
を具備することを特徴とする。

以上の構成により、本発明の半導体記憶装置は、第１のダミーセルと、第２のダミーセルとを異なるワード線によって駆動することにより、面積を増加することなく、ダミービット線の配線寿命を延ばすことができる。

以下に添付図面を参照して、本発明の半導体記憶装置について詳細に説明する。

（第１実施形態）
図８は、本発明の第１実施形態による半導体記憶装置の構成を示している。第１実施形態による半導体記憶装置は、ｍ行ｎ列（ｍ、ｎは２以上の整数）のＳＲＡＭセルＳＣ（以下、メモリセルＳＣ）を構成するようにマトリクス状に設けられたメモリセルアレイ１と、プリチャージ回路２−１〜２−ｍと、切替回路（Ｙ−ＳＥＬ）３と、入出力回路４と、タイミングダミーセル列６（以下、ダミーセル列６）と、プリチャージ回路７と、切替回路（ＴＹ−ＳＥＬ）８と、タイミング発生回路（タイミング制御回路）９と、アドレス制御部（アドレス制御回路）とを具備している。

メモリセルアレイ１の複数の行には、それぞれワード線ＷＬ１〜ＷＬｎが接続されている。メモリセルアレイ１の複数の列には、それぞれビット線対ＤＴ１、ＤＢ１〜ビット線対ＤＴｍ、ＤＢｍが接続されている。
メモリセルアレイ１の第ｉ行・第ｊ列目（ｉ＝１、２、…、ｍ）（ｊ＝１、２、…、ｎ）のメモリセルＳＣは、図９に示されるように、Ｎチャネル型のトランジスタＮ１１、Ｎ１２、Ｎ１３、Ｎ１４と、Ｐチャネル型のトランジスタＰ１１、Ｐ１２とを備えている。トランジスタＮ１１は、そのゲートがワード線ＷＬｊに接続され、そのドレインがビット線ＤＴｉに接続され、ソースがノードＱ１１を介してトランジスタＮ１３のドレインとトランジスタＮ１４のゲートとトランジスタＰ１１のドレインとトランジスタＰ１２のゲートとに接続されている。トランジスタＮ１２は、そのゲートがワード線ＷＬｊに接続され、そのドレインがビット線ＤＢｉに接続され、ソースがノードＱ１２を介してトランジスタＮ１３のゲートとトランジスタＮ１４のドレインとトランジスタＰ１２のドレインとトランジスタＰ１１のゲートとに接続されている。トランジスタＰ１１、Ｐ１２のソースには、電源電圧を供給する電源ＶＤが接続されている。トランジスタＮ１３、Ｎ１４のソースは接地されている。図９に示されるように、現在、メモリセルＳＣは、ノードＱ１１に印加されるローレベル“０”の電圧と、ノードＱ１２に印加されるハイレベル“１”の電圧（電源電圧）とを保持している。

プリチャージ回路２−１〜２−ｍは、それぞれビット線対ＤＴ１、ＤＢ１〜ビット線対ＤＴｍ、ＤＢｍに接続され、それぞれビット線対ＤＴ１、ＤＢ１〜ビット線対ＤＴｍ、ＤＢｍを電源電圧まで充電する。
切替回路３は、プリチャージ回路２−１〜２−ｍを介してビット線対ＤＴ１、ＤＢ１〜ビット線対ＤＴｍ、ＤＢｍと、入出力回路４とを接続する。
入出力回路４は、切替回路３、プリチャージ回路２−１〜２−ｍを介してビット線対ＤＴ１、ＤＢ１〜ビット線対ＤＴｍ、ＤＢｍに接続されたセンスアンプ５を備えている。この入出力回路４は、タイミング信号であるイネーブル信号ＥＮに応じて、センスアンプ５を活性化させる。

ダミーセル列６は、メモリセルアレイ１の複数の行に対応して設けられたダミーセルを有する。ダミーセル列６には、タイミングダミービット線対ＴＤＴ、ＴＤＢ（以下、ダミービット線対ＴＤＴ、ＴＤＢ）が接続されている。ダミーセル列６は、タイミングダミーワード線ＴＷＬ０（以下、ダミーワード線ＴＷＬ０）が接続されたダミーセルＴＣ０と、ダミーワード線ＴＷＬ１が接続されたダミーセルＴＣ１と、ダミーワード線ＴＷＬ２が接続されたダミーセルＴＣ２とを含んでいる。ダミーセルＴＣ０とダミーセルＴＣ１とダミーセルＴＣ２との合計数は、メモリセルアレイ１の複数の列の各々のメモリセルＳＣの合計数ｎと同一数である。また、ダミーワード線ＴＷＬ０は接地されている。

ダミーセルＴＣ０は、図１０に示されるように、Ｎチャネル型のトランジスタＮ２１、Ｎ２２と、反転回路Ｉ２１、Ｉ２２とを備えている。トランジスタＮ２１は、そのゲートがダミーワード線ＴＷＬ０に接続され、そのドレインがダミービット線ＴＤＴに接続され、ソースがノードＱ２１を介して反転回路Ｉ２１の出力に接続されている。トランジスタＮ２２は、そのゲートがダミーワード線ＴＷＬ０に接続され、そのドレインがダミービット線ＴＤＢに接続され、ソースがノードＱ２２を介して反転回路Ｉ２２の出力に接続されている。反転回路Ｉ２１、Ｉ２２の入力には電源ＶＤが接続されている。ダミーセルＴＣ０は、ノードＱ２１、Ｑ２２に印加されるローレベル“０”の電圧を保持している。

ダミーセルＴＣ１は、図１１に示されるように、Ｎチャネル型のトランジスタＮ３１、Ｎ３２と、反転回路Ｉ３１、Ｉ３２とを備えている。トランジスタＮ３１は、そのゲートがダミーワード線ＴＷＬ１に接続され、そのドレインがダミービット線ＴＤＴに接続され、ソースがノードＱ３１を介して反転回路Ｉ３１の出力と反転回路Ｉ３２の入力とに接続されている。トランジスタＮ３２は、そのゲートがダミーワード線ＴＷＬ１に接続され、そのドレインがダミービット線ＴＤＢに接続され、ソースがノードＱ３２を介して反転回路Ｉ３２の出力に接続されている。反転回路Ｉ３１の入力には電源ＶＤが接続されている。ダミーセルＴＣ１は、ノードＱ３１に印加されるローレベル“０”の電圧と、ノードＱ３２に印加されるハイレベル“１”の電圧（電源電圧）とを第１固定データとして保持している。

ダミーセルＴＣ２は、図１２に示されるように、Ｎチャネル型のトランジスタＮ４１、Ｎ４２と、反転回路Ｉ４１、Ｉ４２とを備えている。トランジスタＮ４１は、そのゲートがダミーワード線ＴＷＬ２に接続され、そのドレインがダミービット線ＴＤＴに接続され、ソースがノードＱ４１を介して反転回路Ｉ４１の出力に接続されている。トランジスタＮ４２は、そのゲートがダミーワード線ＴＷＬ２に接続され、そのドレインがダミービット線ＴＤＢに接続され、ソースがノードＱ４２を介して反転回路Ｉ４１の入力と反転回路Ｉ４２の出力とに接続されている。反転回路Ｉ４２の入力には電源ＶＤが接続されている。ダミーセルＴＣ２は、ノードＱ４１に印加されるハイレベル“１”の電圧（電源電圧）と、ノードＱ４２に印加されるローレベル“０”の電圧とを第２固定データとして保持している。

プリチャージ回路７は、ダミービット線対ＴＤＴ、ＴＤＢに接続され、ダミービット線対ＴＤＴ、ＴＤＢを電源電圧まで充電する。
切替回路８は、行アドレスの最下位アドレス（最下位アドレスＡＬＴ）に応じて、プリチャージ回路７を介してダミービット線対ＴＤＴと、タイミング発生回路９とを接続する。切替回路８は、次の行アドレスの最下位アドレス（最下位アドレスＡＬＢ）に応じて、プリチャージ回路７を介してダミービット線対ＴＤＢと、タイミング発生回路９とを接続する。
最下位アドレスＡＬＴ、ＡＬＢは、アドレス（行アドレス、列アドレス）のうち、最もアドレス変化の多いと予想されるアドレスである。

アドレス制御部は、アドレス制御部１０’と、アドレス制御部１０”とを備えている。
アドレス制御部１０’は、ワードドライバＷＤ１〜ＷＤｎを含んでいる。ワードドライバＷＤ１〜ＷＤｎの出力は、それぞれワード線ＷＬ１〜ＷＬｎに接続され、ワードドライバＷＤ１〜ＷＤｎの入力のうちの一方の入力には、それぞれ行アドレスの最下位アドレスによりデコードされたデコード信号ＸＤ１〜ＸＤｎが供給される。
アドレス制御部１０”は、タイミングダミーワードドライバＴＷＤ１、ＴＷＤ２（以下、ダミーワードドライバＴＷＤ１、ＴＷＤ２）を含んでいる。ダミーワードドライバＴＷＤ１の出力は、ダミーワード線ＴＷＬ１に接続され、ダミーワードドライバＴＷＤ２の出力は、ダミーワード線ＴＷＬ２に接続されている。ダミーワードドライバＴＷＤ１の入力のうちの一方の入力には、最下位アドレスＡＬＴが供給され、ダミーワードドライバＴＷＤ２の入力のうちの一方の入力には、最下位アドレスＡＬＢが供給される。

図１３は、本発明の第１実施形態による半導体記憶装置の動作を示すタイミングチャートである。
第１実施形態による半導体記憶装置では、配線寿命を延ばすために、単位サイクル（リードサイクル、ライトサイクル）毎にダミービット線対（ダミービット線ＴＤＴ、ＴＤＢ）の一方を充放電（充電及び放電）する。即ち、ダミービット線ＴＤＴには、最初の単位サイクルにおいて、プリチャージ時にハイレベル電圧が印加され、タイミング制御時にローレベル電圧が印加され、次の単位サイクルにおいて、プリチャージ時、タイミング制御時にハイレベル電圧が印加される。ダミービット線ＴＤＢには、最初の単位サイクルにおいて、プリチャージ時、タイミング制御時にハイレベル電圧が印加され、次の単位サイクルにおいて、プリチャージ時にハイレベル電圧が印加され、タイミング制御時にローレベル電圧が印加される。

まず、最初の単位サイクルにおけるタイミング制御時の動作について具体的に説明する。ここで、第１実施形態による半導体記憶装置には、立上り（時間ｔ０とする）と立下り（時間ｔ８とする）とを周期的に繰り返すクロックＣＫが供給されている。
ワードドライバＷＤ１〜ＷＤｎの他方の入力と、ダミーワードドライバＴＷＤ１、ＴＷＤ２の他方の入力には、最初の内部クロックＩＣＫが同時に供給される。内部クロックＩＣＫは、クロックＣＫの立上りｔ０に同期して、ｔ１（ｔ０＜ｔ１＜ｔ８）のタイミングで立上る。
最初の行アドレスの最下位アドレスＡＬＴによりデコードされたデコード信号ＸＤｊ（ｊ＝１、２、…、ｎ）がアドレス制御部１０’に供給されたとき、アドレス制御部１０’はワード線ＷＬｊを選択する。このとき、アドレス制御部１０’のワードドライバＷＤｊは、デコード信号ＸＤｊと内部クロックＩＣＫの立上りｔ１とに応じて、ワード線ＷＬｊに供給するワード線駆動信号をｔ２（ｔ２＞ｔ１）のタイミングでハイレベルする。
また、最初の行アドレスの最下位アドレスＡＬＴがアドレス制御部１０”に供給されたとき、アドレス制御部１０”はダミーワード線ＴＷＬ１を選択する。このとき、アドレス制御部１０”のダミーワードドライバＴＷＤ１は、最下位アドレスＡＬＴと内部クロックＩＣＫの立上りｔ１とに応じて、ダミーワード線ＴＷＬ１に供給する第１ダミーワード線駆動信号をｔ２のタイミングでハイレベルにする。ダミーワード線ＴＷＬ１に接続されたダミーセルＴＣ１は、ハイレベルの第１ダミーワード線駆動信号に応じて、ローレベル電圧“０”を第１固定データとしてダミービット線ＴＤＴに供給（伝播）する。この場合、ダミービット線ＴＤＴはディスチャージされ、ダミービット線ＴＤＢがプリチャージされる。
タイミング回路９は、ダミービット線ＴＤＴに供給される第１固定データ“０”に応じて、入出力回路４に供給するイネーブル信号ＥＮをｔ２のタイミングでハイレベルにする。タイミング回路９は、ダミービット線ＴＤＴに供給される電圧レベルが設定電圧以下であることをｔ３（ｔ３＞ｔ２）のタイミングで認識したとき、入出力回路４に供給するイネーブル信号ＥＮをｔ４（ｔ４＞ｔ３）のタイミングでローレベルにする。
読み出し時である場合、ワード線ＷＬｊに接続されたメモリセルＳＣは、ハイレベルのワード線駆動信号に応じて、相補データ（ローレベル電圧“０”、ハイレベル電圧“１”）を、それぞれ、ビット線ＤＴ１〜ＤＴｍ、ビット線ＤＢ１〜ＤＢｍに供給する。入出力回路４は、イネーブル信号ＥＮの立下りｔ４に応じて、入出力回路４内のセンスアンプ５を活性化させる。センスアンプ５は、ビット線ＤＴ１〜ＤＴｍ、ビット線ＤＢ１〜ＤＢｍに供給される相補データが表す電圧の電位差を増幅し、ｔ５（ｔ５＞ｔ４）のタイミングで読出データＤｏｕｔとして出力する。
同時に、内部クロックＩＣＫは、イネーブル信号ＥＮの立下りｔ４に応じて、ｔ６（ｔ６＞ｔ４）のタイミングで立下る。アドレス制御部１０’のワードドライバＷＤｊは、内部クロックＩＣＫの立下りｔ６に応じて、ワード線ＷＬｊに供給するワード線駆動信号をｔ７（ｔ６＜ｔ７＜ｔ８）のタイミングでローレベルにする。アドレス制御部１０”のダミーワードドライバＴＷＤ１は、内部クロックＩＣＫの立下りｔ６に応じて、ダミーワード線ＴＷＬ１に供給する第１ダミーワード線駆動信号をｔ７のタイミングでローレベルにする。

次の単位サイクルにおけるタイミング制御時の動作について具体的に説明する。
ワードドライバＷＤ１〜ＷＤｎの他方の入力と、ダミーワードドライバＴＷＤ１、ＴＷＤ２の他方の入力には、次の内部クロックＩＣＫが同時に供給される。内部クロックＩＣＫは、クロックＣＫの立上りｔ０に同期して、ｔ１（ｔ０＜ｔ１＜ｔ８）のタイミングで立上る。
次の行アドレスの最下位アドレスＡＬＢによりデコードされたデコード信号ＸＤｊ（ｊ＝１、２、…、ｎ）がアドレス制御部１０’に供給されたとき、アドレス制御部１０’はワード線ＷＬｊを選択する。このとき、アドレス制御部１０’のワードドライバＷＤｊは、デコード信号ＸＤｊと内部クロックＩＣＫの立上りｔ１とに応じて、ワード線ＷＬｊに供給するワード線駆動信号をｔ２（ｔ２＞ｔ１）のタイミングでハイレベルする。
また、次の行アドレスの最下位アドレスＡＬＢがアドレス制御部１０”に供給されたとき、アドレス制御部１０”はダミーワード線ＴＷＬ２を選択する。このとき、アドレス制御部１０”のダミーワードドライバＴＷＤ２は、最下位アドレスＡＬＢと内部クロックＩＣＫの立上りｔ１とに応じて、ダミーワード線ＴＷＬ２に供給する第２ダミーワード線駆動信号をｔ２のタイミングでハイレベルにする。ダミーワード線ＴＷＬ２に接続されたダミーセルＴＣ２は、ハイレベルの第２ダミーワード線駆動信号に応じて、ローレベル電圧“０”を第２固定データとしてダミービット線ＴＤＢに供給（伝播）する。この場合、ダミービット線ＴＤＴはプリチャージされ、ダミービット線ＴＤＢがディスチャージされる。
タイミング回路９は、第２固定データ“０”に応じて、入出力回路４に供給するイネーブル信号ＥＮをｔ２のタイミングでハイレベルにする。タイミング回路９は、ダミービット線ＴＤＢに供給される電圧レベルが設定電圧以下であることをｔ３（ｔ３＞ｔ２）のタイミングで認識したとき、入出力回路４に供給するイネーブル信号ＥＮをｔ４（ｔ４＞ｔ３）のタイミングでローレベルにする。
書込み時である場合、入出力回路４は、イネーブル信号ＥＮがハイレベルであるｔ２からｔ４までのライト期間に、入力データＤＩとして相補データをビット線ＤＴ１〜ＤＴｍ、ビット線ＤＢ１〜ＤＢｍにライトアンプにて供給（伝播）する。ワード線ＷＬｊに接続されたメモリセルＳＣには、ハイレベルのワード線駆動信号に応じて、ビット線ＤＴ１〜ＤＴｍ、ビット線ＤＢ１〜ＤＢｍに伝播された相補データが書き込まれる。
同時に、内部クロックＩＣＫは、イネーブル信号ＥＮの立下りｔ４に応じて、ｔ６（ｔ６＞ｔ４）のタイミングで立下る。アドレス制御部１０’のワードドライバＷＤｊは、内部クロックＩＣＫの立下りｔ６に応じて、ワード線ＷＬｊに供給するワード線駆動信号をｔ７（ｔ６＜ｔ７＜ｔ８）のタイミングでローレベルにする。アドレス制御部１０”のダミーワードドライバＴＷＤ２は、内部クロックＩＣＫの立下りｔ６に応じて、ダミーワード線ＴＷＬ２に供給する第２ダミーワード線駆動信号をｔ７のタイミングでローレベルにする。

このように、本発明の第１実施形態による半導体記憶装置では、最初の行アドレスの最下位アドレスＡＬＴに応じてダミービット線ＴＤＴの放電とダミービット線ＴＤＢの充電を行ない、次の行アドレスの最下位アドレスＡＬＢに応じてダミービット線ＴＤＴの充電とダミービット線ＴＤＢの放電を行なう。即ち、ダミービット線ＴＤＴの充放電と、ダミービット線ＴＤＢの充放電とを交互に行なう。このため、ダミービット線ＴＤＴ、ＴＤＢの動作率は１／２になる。従って、本発明の第１実施形態による半導体記憶装置では、配線寿命を延ばすことができる。

本発明の第１実施形態による半導体記憶装置では、ダミーセル列６は、ダミーワード線ＴＷＬ１が接続されたダミーセルＴＣ１と、ダミーワード線ＴＷＬ２が接続されたダミーセルＴＣ２とを含んでいる。このようにダミーセルが、メモリセルと同一のレイアウトデザインルールを満たしているため、ダミーセルの特性をメモリセルと合わせ込むことができると共にダミーセル形成のために面積を増加させる必要がない。これについて以下に説明する。

メモリセルＳＣのレイアウトを図１４に示す。図１４では、ビット線ＤＴｉ、ＤＢｉの記載を省略している。トランジスタＰ１１のゲートとトランジスタＮ１３のゲートには配線層_Ｙ１１が設けられ、トランジスタＰ１２のゲートとトランジスタＮ１４のゲートには配線層Ｙ１２が設けられている。トランジスタＰ１１のドレインとトランジスタＮ１３のドレインには配線層Ｙ１３が設けられ、配線層Ｙ１３と配線層Ｙ１２には配線層Ｙ１４が接続されている。トランジスタＰ１２のドレインとトランジスタＮ１４のドレインには配線層Ｙ１５が設けられ、配線層Ｙ１５と配線層Ｙ１１には配線層Ｙ１６が接続されている。トランジスタＮ１１のゲートとトランジスタＮ１２のゲートには、ワード配線層としてワード線ＷＬｊが設けられている。このように、トランジスタでメモリセルＳＣを構成する場合、トランジスタＮ１１、Ｎ１２のゲートを１本のワード線ＷＬｊを接続すればよいため、トランジスタＮ１１、Ｎ１２のゲートは、ワード配線層にて共通に接続されている。

次に、ダミーセルＴＣ１、ダミーセルＴＣ２の回路図を図１５に示す。

ダミーセルＴＣ１の反転回路Ｉ３１は、Ｎチャネル型のトランジスタＮ３３と、Ｐチャネル型のトランジスタＰ３１とを備えている。ダミーセルＴＣ１の反転回路Ｉ３２は、Ｎチャネル型のトランジスタＮ３４と、Ｐチャネル型のトランジスタＰ３２とを備えている。トランジスタＮ３１は、そのゲートがダミーワード線ＴＷＬ１に接続され、そのドレインがダミービット線ＴＤＴに接続され、ソースがノードＱ３１を介してトランジスタＮ３３のドレインとトランジスタＮ３４のゲートとトランジスタＰ３１のドレインとトランジスタＰ３２のゲートとに接続されている。トランジスタＮ３２は、そのゲートがダミーワード線ＴＷＬ１に接続され、そのドレインがダミービット線ＴＤＢに接続され、ソースがノードＱ３２を介してトランジスタＮ３４のドレインとトランジスタＰ３２のドレインとに接続されている。トランジスタＰ３１のソース、トランジスタＰ３２のソース、トランジスタＰ３１のゲート、トランジスタＮ３３のゲートには、電源ＶＤが接続されている。トランジスタＮ３３、Ｎ３４のソースは接地されている。

ダミーセルＴＣ２の反転回路Ｉ４１は、Ｎチャネル型のトランジスタＮ４３と、Ｐチャネル型のトランジスタＰ４１とを備えている。ダミーセルＴＣ２の反転回路Ｉ４２は、Ｎチャネル型のトランジスタＮ４４と、Ｐチャネル型のトランジスタＰ４２とを備えている。トランジスタＮ４１は、そのゲートがダミーワード線ＴＷＬ２に接続され、そのドレインがダミービット線ＴＤＴに接続され、ソースがノードＱ４１を介してトランジスタＮ４３のドレインとトランジスタＰ４１のドレインとに接続されている。トランジスタＮ４２は、そのゲートがダミーワード線ＴＷＬ２に接続され、そのドレインがダミービット線ＴＤＢに接続され、ソースがノードＱ４２を介してトランジスタＮ４３のゲートとトランジスタＮ４４のドレインとトランジスタＰ４２のドレインとトランジスタＰ４１のゲートとに接続されている。トランジスタＰ４１のソース、トランジスタＰ４２のソース、トランジスタＰ４２のゲート、トランジスタＮ４４のゲートには、電源ＶＤが接続されている。トランジスタＮ４３、Ｎ４４のソースは接地されている。

ダミーセルＴＣ１、ダミーセルＴＣ２のレイアウトを図１６に示す。図１６では、ダミービット線ＴＤＴ、ダミービット線ＴＤＢの記載を省略している。

ダミーセルＴＣ１のレイアウトについて説明する。トランジスタＰ３１のゲートとトランジスタＮ３３のゲートには配線層Ｙ３１が設けられ、トランジスタＰ３２のゲートとトランジスタＮ３４のゲートには配線層Ｙ３２が設けられている。トランジスタＰ３１のドレインとトランジスタＮ３３のドレインには配線層Ｙ３３が設けられ、配線層Ｙ３３と配線層Ｙ３２には配線層Ｙ３４が接続されている。トランジスタＰ３２のドレインとトランジスタＮ３４のドレインには配線層Ｙ３５が設けられている。トランジスタＮ３１のゲートとトランジスタＮ３２のゲートには、ワード配線層としてダミーワード線ＴＷＬ１が設けられている。このように、トランジスタでダミーセルＴＣ１を構成する場合、トランジスタＮ３１、Ｎ３２のゲートを１本のダミーワード線ＴＷＬ１を接続すればよいため、トランジスタＮ３１、Ｎ３２のゲートは、ワード配線層にて共通に接続されている。この場合、特にゲートの部分においては、メモリセルと同一の構造となっており、メモリセルと同一のレイアウトデザインルールを満たすことになる。
ダミーセルＴＣ１の片側には、つなぎセルＭＣ１１が配置される。つなぎセルＭＣ１１には、ダミーセルＴＣ１に接続されたダミーワード線ＴＷＬ１と、アルミ配線により配線されたダミーワード線ＴＷＬ１’とを接続するためのコンタクトＴＨ１１、ＣＴ１１が設けられている。ダミーワード線ＴＷＬ１’は、ダミーセルＴＣ１に接続されたダミーワード線ＴＷＬ１に直交するダミーワード線ＴＷＬ１である。

ダミーセルＴＣ２のレイアウトについて説明する。トランジスタＰ４１のゲートとトランジスタＮ４３のゲートには配線層Ｙ４１が設けられ、トランジスタＰ４２のゲートとトランジスタＮ４４のゲートには配線層Ｙ４２が設けられている。トランジスタＰ４１のドレインとトランジスタＮ４３のドレインには配線層Ｙ４３が設けられている。トランジスタＰ４２のドレインとトランジスタＮ４４のドレインには配線層Ｙ４４が設けられ、配線層Ｙ４１と配線層Ｙ４４には配線層Ｙ４５が接続されている。トランジスタＮ４１のゲートとトランジスタＮ４２のゲートには、ワード配線層としてダミーワード線ＴＷＬ２が設けられている。このように、トランジスタでダミーセルＴＣ２を構成する場合、トランジスタＮ４１、Ｎ４２のゲートを１本のダミーワード線ＴＷＬ２を接続すればよいため、トランジスタＮ４１、Ｎ４２のゲートは、ワード配線層にて共通に接続されている。この場合も、ダミーセルＴＣ１と同様に、メモリセルと同一のレイアウトデザインルールを満たす。
ダミーセルＴＣ２の片側には、つなぎセルＭＣ１２が配置される。つなぎセルＭＣ１２には、ダミーセルＴＣ２に接続されたダミーワード線ＴＷＬ２と、アルミ配線により配線されたダミーワード線ＴＷＬ２’とを接続するためのコンタクトＴＨ１２、ＣＴ１２が設けられている。ダミーワード線ＴＷＬ２’は、ダミーセルＴＣ２に接続されたダミーワード線ＴＷＬ２に直交するダミーワード線ＴＷＬ２である

第２従来例の半導体記憶装置では、固定ダミーセル１３１Ａの両側につなぎセルＭＣ１、ＭＣ２を配置する必要があるため、半導体記憶装置の面積が増加するという問題点があった（図７参照）。一方、本発明の第１実施形態による半導体記憶装置では、ダミーセルＴＣ１、ダミーセルＴＣ２の片側に、それぞれ、つなぎセルＭＣ１１、ＭＣ１２を配置する場合、つなぎセルＭＣ１１、ＭＣ１２を同列に配置することができる。このように、本発明の第１実施形態による半導体記憶装置では、トランジスタでセルを構成する場合、レイアウトデザインルールを満たし、第２従来例の半導体記憶装置よりもつなぎセル１列分の面積を削減できる。なお、補足として、つなぎセルＭＣ１１、ＭＣ１２にアルミ配線によりダミーワード線ＴＷＬ１、ＴＷＬ２を通した場合でも、他の下地層、拡散層やゲート層により、つなぎセルサイズをリミットさせているので、面積の増大はない。

以上の構成により、本発明の第１実施形態による半導体記憶装置では、ダミービット線ＴＤＴ、ＴＤＢの動作率が１／２である上に、第２従来例の半導体記憶装置よりもつなぎセル１列分の面積を削減することができる。したがって、本発明の第１実施形態による半導体記憶装置によれば、面積を増加することなく、配線寿命を延ばすことができる。

（第２実施形態）
図１７は、本発明の第２実施形態による半導体記憶装置の構成を示している。第２実施形態による半導体記憶装置では、第１実施形態による半導体記憶装置の構成と同じであるが、第１実施形態の変更点について説明する。
切替回路８は、読み出し時にリードイネーブル信号ＲＥがアドレス制御部１０”に供給されたとき、そのリードイネーブル信号ＲＥに応じて、プリチャージ回路７を介してダミービット線対ＴＤＴと、タイミング発生回路９とを接続する。切替回路８は、書き込み時にライトイネーブル信号ＷＥがアドレス制御部１０”に供給されたとき、そのライトイネーブル信号ＷＥに応じて、プリチャージ回路７を介してダミービット線対ＴＤＢと、タイミング発生回路９とを接続する。
アドレス制御部１０”のダミーワードドライバＴＷＤ１の入力のうちの一方の入力には、第１実施形態における最下位アドレスＡＬＴに代えて、リードイネーブル信号ＲＥが供給される。ダミーワードドライバＴＷＤ２の入力のうちの一方の入力には、第１実施形態における最下位アドレスＡＬＢに代えて、ライトイネーブル信号ＷＥが供給される。

図１８は、本発明の第２実施形態による半導体記憶装置の動作を示すタイミングチャートである。
第２実施形態による半導体記憶装置では、配線寿命を延ばすために、リードサイクルにおいて、ダミービット線対（ダミービット線ＴＤＴ、ＴＤＢ）の一方を充放電（充電及び放電）し、ライトサイクルにおいて、ダミービット線対の他方を充放電する。即ち、ダミービット線ＴＤＴには、リードサイクルにおいて、プリチャージ時にハイレベル電圧が印加され、タイミング制御時にローレベル電圧が印加され、ライトサイクルにおいて、プリチャージ時、タイミング制御時にハイレベル電圧が印加される。ダミービット線ＴＤＢには、ライトサイクルにおいて、プリチャージ時、タイミング制御時にハイレベル電圧が印加され、リードサイクルにおいて、プリチャージ時にハイレベル電圧が印加され、タイミング制御時にローレベル電圧が印加される。

まず、リードサイクルにおけるタイミング制御時の動作について具体的に説明する。ここで、第２実施形態による半導体記憶装置には、立上り（時間ｔ０とする）と立下り（時間ｔ８とする）とを周期的に繰り返すクロックＣＫが供給されている。
ワードドライバＷＤ１〜ＷＤｎの他方の入力と、ダミーワードドライバＴＷＤ１、ＴＷＤ２の他方の入力には、最初の内部クロックＩＣＫが同時に供給される。内部クロックＩＣＫは、クロックＣＫの立上りｔ０に同期して、ｔ１（ｔ０＜ｔ１＜ｔ８）のタイミングで立上る。
デコード信号ＸＤｊ（ｊ＝１、２、…、ｎ）がアドレス制御部１０’に供給されたとき、アドレス制御部１０’はワード線ＷＬｊを選択する。このとき、アドレス制御部１０’のワードドライバＷＤｊは、デコード信号ＸＤｊと内部クロックＩＣＫの立上りｔ１とに応じて、ワード線ＷＬｊに供給するワード線駆動信号をｔ２（ｔ２＞ｔ１）のタイミングでハイレベルする。
読み出し時である場合、リードイネーブル信号ＲＥがアドレス制御部１０”に供給されたとき、アドレス制御部１０”はダミーワード線ＴＷＬ１を選択する。リードイネーブル信号ＲＥは、ｔ２のタイミングで立上り、ｔ７のタイミングで立下るように制御されている。このとき、アドレス制御部１０”のダミーワードドライバＴＷＤ１は、リードイネーブル信号ＲＥと内部クロックＩＣＫの立上りｔ１とに応じて、ダミーワード線ＴＷＬ１に供給する第１ダミーワード線駆動信号をｔ２のタイミングでハイレベルにする。ダミーワード線ＴＷＬ１に接続されたダミーセルＴＣ１は、ハイレベルの第１ダミーワード線駆動信号に応じて、ローレベル電圧“０”を第１固定データとしてダミービット線ＴＤＴに供給（伝播）する。この場合、ダミービット線ＴＤＴはディスチャージされ、ダミービット線ＴＤＢがプリチャージされる。
タイミング回路９は、ダミービット線ＴＤＴに供給される第１固定データ“０”に応じて、入出力回路４に供給するイネーブル信号ＥＮをｔ２のタイミングでハイレベルにする。タイミング回路９は、ダミービット線ＴＤＴに供給される電圧レベルが設定電圧以下であることをｔ３（ｔ３＞ｔ２）のタイミングで認識したとき、入出力回路４に供給するイネーブル信号ＥＮをｔ４（ｔ４＞ｔ３）のタイミングでローレベルにする。
読み出し時である場合、ワード線ＷＬｊに接続されたメモリセルＳＣは、ハイレベルのワード線駆動信号に応じて、相補データ（ローレベル電圧“０”、ハイレベル電圧“１”）を、それぞれ、ビット線ＤＴ１〜ＤＴｍ、ビット線ＤＢ１〜ＤＢｍに供給する。入出力回路４は、イネーブル信号ＥＮの立下りｔ４に応じて、入出力回路４内のセンスアンプ５を活性化させる。センスアンプ５は、ビット線ＤＴ１〜ＤＴｍ、ビット線ＤＢ１〜ＤＢｍに供給される相補データが表す電圧の電位差を増幅し、ｔ５（ｔ５＞ｔ４）のタイミングで読出データＤｏｕｔとして出力する。
同時に、内部クロックＩＣＫは、イネーブル信号ＥＮの立下りｔ４に応じて、ｔ６（ｔ６＞ｔ４）のタイミングで立下る。アドレス制御部１０’のワードドライバＷＤｊは、内部クロックＩＣＫの立下りｔ６に応じて、ワード線ＷＬｊに供給するワード線駆動信号をｔ７（ｔ６＜ｔ７＜ｔ８）のタイミングでローレベルにする。アドレス制御部１０”のダミーワードドライバＴＷＤ１は、内部クロックＩＣＫの立下りｔ６に応じて、ダミーワード線ＴＷＬ１に供給する第１ダミーワード線駆動信号をｔ７のタイミングでローレベルにする。

ライトサイクルにおけるタイミング制御時の動作について具体的に説明する。
ワードドライバＷＤ１〜ＷＤｎの他方の入力と、ダミーワードドライバＴＷＤ１、ＴＷＤ２の他方の入力には、次の内部クロックＩＣＫが同時に供給される。内部クロックＩＣＫは、クロックＣＫの立上りｔ０に同期して、ｔ１（ｔ０＜ｔ１＜ｔ８）のタイミングで立上る。
デコード信号ＸＤｊ（ｊ＝１、２、…、ｎ）がアドレス制御部１０’に供給されたとき、アドレス制御部１０’はワード線ＷＬｊを選択する。このとき、アドレス制御部１０’のワードドライバＷＤｊは、デコード信号ＸＤｊと内部クロックＩＣＫの立上りｔ１とに応じて、ワード線ＷＬｊに供給するワード線駆動信号をｔ２（ｔ２＞ｔ１）のタイミングでハイレベルする。
書込み時である場合、ライトイネーブル信号ＷＥがアドレス制御部１０”に供給されたとき、アドレス制御部１０”はダミーワード線ＴＷＬ２を選択する。ライトイネーブル信号ＷＥは、ｔ２のタイミングで立上り、ｔ７のタイミングで立下るように制御されている。このとき、アドレス制御部１０”のダミーワードドライバＴＷＤ２は、ライトイネーブル信号ＷＥと内部クロックＩＣＫの立上りｔ１とに応じて、ダミーワード線ＴＷＬ２に供給する第２ダミーワード線駆動信号をｔ２のタイミングでハイレベルにする。ダミーワード線ＴＷＬ２に接続されたダミーセルＴＣ２は、ハイレベルの第２ダミーワード線駆動信号に応じて、ローレベル電圧“０”を第２固定データとしてダミービット線ＴＤＢに供給（伝播）する。この場合、ダミービット線ＴＤＴはプリチャージされ、ダミービット線ＴＤＢがディスチャージされる。
タイミング回路９は、第２固定データ“０”に応じて、入出力回路４に供給するイネーブル信号ＥＮをｔ２のタイミングでハイレベルにする。タイミング回路９は、ダミービット線ＴＤＢに供給される電圧レベルが設定電圧以下であることをｔ３（ｔ３＞ｔ２）のタイミングで認識したとき、入出力回路４に供給するイネーブル信号ＥＮをｔ４（ｔ４＞ｔ３）のタイミングでローレベルにする。
書込み時である場合、入出力回路４は、イネーブル信号ＥＮがハイレベルであるｔ２からｔ４までのライト期間に、入力データＤＩとして相補データをビット線ＤＴ１〜ＤＴｍ、ビット線ＤＢ１〜ＤＢｍにライトアンプにて供給（伝播）する。ワード線ＷＬｊに接続されたメモリセルＳＣには、ハイレベルのワード線駆動信号に応じて、ビット線ＤＴ１〜ＤＴｍ、ビット線ＤＢ１〜ＤＢｍに伝播された相補データが書き込まれる。
同時に、内部クロックＩＣＫは、イネーブル信号ＥＮの立下りｔ４に応じて、ｔ６（ｔ６＞ｔ４）のタイミングで立下る。アドレス制御部１０’のワードドライバＷＤｊは、内部クロックＩＣＫの立下りｔ６に応じて、ワード線ＷＬｊに供給するワード線駆動信号をｔ７（ｔ６＜ｔ７＜ｔ８）のタイミングでローレベルにする。アドレス制御部１０”のダミーワードドライバＴＷＤ２は、内部クロックＩＣＫの立下りｔ６に応じて、ダミーワード線ＴＷＬ２に供給する第２ダミーワード線駆動信号をｔ７のタイミングでローレベルにする。

このように、本発明の第２実施形態による半導体記憶装置では、読み出し時にダミービット線ＴＤＴの放電とダミービット線ＴＤＢの充電を行ない、書き込み時にダミービット線ＴＤＴの充電とダミービット線ＴＤＢの放電を行なう。従って、本発明の第２実施形態による半導体記憶装置では、配線寿命を延ばすことができる。上述したように、本発明の第２実施形態による半導体記憶装置では、ダミーセル列６の構成が第１実施形態のそれと同じ構成である。このため、本発明の第２実施形態による半導体記憶装置は、第２従来例の半導体記憶装置よりもつなぎセル１列分の面積を削減することができる。したがって、本発明の第２実施形態による半導体記憶装置によれば、面積を増加することなく、配線寿命を延ばすことができる。

また、本発明の第２実施形態による半導体記憶装置では、アドレス制御部１０”は、リードイネーブル信号ＲＥに応じてダミーワード線ＴＷＬ１を選択し、ライトイネーブル信号ＷＥに応じてダミーワード線ＴＷＬ２を選択する。このような構成であるため、ダミーセルＴＣ２の個数を調整することにより、書き込み時におけるライト期間を調整することができ、ダミーセルＴＣ１の個数を調整することにより、読み出し時におけるアクセスタイムを調整することができる。これについて以下に説明する。

書き込み時におけるライト期間を調整する場合、ダミーセルＴＣ２の個数を１個又は複数個少なくすればよい。この場合、ライトイネーブル信号ＷＥを、ｔ２のタイミングで立上り、ｔ７のタイミングよりも遅いｔ１２（ｔ７＜ｔ１２＜ｔ８）のタイミングで立下るように制御しておくことが好ましい。ダミーセルＴＣ２の個数を少なくした場合、ダミービット線ＴＤＢがディスチャージされるスピードは遅くなる。そのため、タイミング回路９は、ダミービット線ＴＤＢに供給される電圧レベルが設定電圧以下であることをｔ３（ｔ３＞ｔ２）のタイミングよりも遅いｔ９（ｔ３＜ｔ９＜ｔ１２）のタイミングで認識し、入出力回路４に供給するイネーブル信号ＥＮをｔ４（ｔ４＞ｔ３）のタイミングよりも遅いｔ１０（ｔ４＜ｔ１０＜ｔ１２）のタイミングでローレベルにする。その結果、ｔ２からｔ４までのライト期間がｔ２からｔ１０まで延び、十分なライト期間を確保することができる。
その場合、入出力回路４は、イネーブル信号ＥＮがハイレベルであるｔ２からｔ１０までのライト期間に、入力データＤＩとして相補データをビット線ＤＴ１〜ＤＴｍ、ビット線ＤＢ１〜ＤＢｍにライトアンプにて供給（伝播）する。
同時に、内部クロックＩＣＫは、イネーブル信号ＥＮの立下りｔ１０に応じて、ｔ１１（ｔ６＜ｔ１１＜ｔ１２）のタイミングで立下る。アドレス制御部１０’のワードドライバＷＤｊは、内部クロックＩＣＫの立下りｔ１１に応じて、ワード線ＷＬｊに供給するワード線駆動信号をｔ１２のタイミングでローレベルにする。アドレス制御部１０”のダミーワードドライバＴＷＤ２は、内部クロックＩＣＫの立下りｔ１１に応じて、ダミーワード線ＴＷＬ２に供給する第２ダミーワード線駆動信号をｔ１２のタイミングでローレベルにする。
このように、本発明の第２実施形態による半導体記憶装置では、ダミーセルＴＣ２の個数を１個又は複数個少なくした場合、ライト期間を十分に確保することができる。

また、読み出し時におけるアクセスタイムを調整する場合、ダミーセルＴＣ１の個数を１個又は複数個増やせばよい。この場合、場合、ダミービット線ＴＤＢがディスチャージされるスピードは速くなり、クロックＣＫの立上りであるｔ０のタイミングから、読出データＤｏｕｔを出力するｔ５のタイミングまでのアクセスタイムを最短に設定することができる。
このように、本発明の第２実施形態による半導体記憶装置では、ダミーセルＴＣ１の個数を１個又は複数個増やした場合、読み出し時におけるアクセスタイムを短くすることができる。

（第３実施形態）
図１９は、本発明の第３実施形態による半導体記憶装置の構成を示している。第３実施形態による半導体記憶装置では、第１実施形態による半導体記憶装置の構成と同じであるが、第１実施形態の変更点について説明する。
切替回路８は、行アドレスの最上位アドレス（最上位アドレスＡＨＴ）に応じて、プリチャージ回路７を介してダミービット線対ＴＤＴと、タイミング発生回路９とを接続する。切替回路８は、次の行アドレスの最上位アドレス（最上位アドレスＡＨＢ）に応じて、プリチャージ回路７を介してダミービット線対ＴＤＢと、タイミング発生回路９とを接続する。
アドレス制御部１０”のダミーワードドライバＴＷＤ１の入力のうちの一方の入力には、第１実施形態における最下位アドレスＡＬＴに代えて、最上位アドレスＡＨＴが供給される。ダミーワードドライバＴＷＤ２の入力のうちの一方の入力には、第１実施形態における最下位アドレスＡＬＢに代えて、最上位アドレスＡＨＢが供給される。

本発明の第３実施形態による半導体記憶装置の動作については、第１実施形態による半導体記憶装置の動作に対して、最下位アドレスＡＬＴを最上位アドレスＡＨＴに代え、最下位アドレスＡＬＢを最上位アドレスＡＨＢに代えればよい。
しかし、読み出し時、書き込み時において、以下のような問題が発生する場合がある。図２０を用いて、読み出し時について説明する。

アドレス制御部１０’のワードドライバＷＤｊが、デコード信号ＸＤｊと内部クロックＩＣＫの立上りｔ１とに応じて、ワード線ＷＬｊに供給するワード線駆動信号をハイレベルする。この場合、ワード線ＷＬ１〜ＷＬｎのうち、タイミング発生回路９や入出力回路４に近いワード線（例示；ワード線ＷＬｎ）に供給されるワード線駆動信号は、ｔ２のタイミングで立ち上がるが、タイミング発生回路９や入出力回路４に遠いワード線（例示；ワード線ＷＬ１）に供給されるワード線駆動信号は、配線の寄生容量や抵抗によりｔ２のタイミングよりも遅いｔ１３（ｔ２＜ｔ１３＜ｔ１９）（ｔ１９＜ｔ８）のタイミングで立ち上がる。遠いワード線（ワード線ＷＬ１）に供給されるワード線駆動信号の立上りが遅れた分、ビット線ＤＴ１〜ＤＴｍ、ビット線ＤＢ１〜ＤＢｍの電位差の開き始めが遅れてしまう。

いま、アドレス制御部１０’は、行アドレスの最上位アドレスＡＨＴによりデコードされたデコード信号ＸＤ１に応じて、タイミング発生回路９や入出力回路４に遠いワード線ＷＬ１を選択し、行アドレスの最上位アドレスＡＨＢによりデコードされたデコード信号ＸＤｎに応じて、タイミング発生回路９や入出力回路４に近いワード線ＷＬｎを選択しているものとする。このとき、アドレス制御部１０”は、最上位アドレスＡＨＴに応じてダミーワード線ＴＷＬ１を選択し、最上位アドレスＡＨＢに応じてダミーワード線ＴＷＬ２を選択している。このような場合、ダミーワード線ＴＷＬ１に接続されたダミーセルＴＣ１の個数を１個又は複数個少なくすることにより、ダミービット線ＴＤＴがディスチャージされるスピードは遅くなる。そのため、タイミング回路９は、ダミービット線ＴＤＢに供給される電圧レベルが設定電圧以下であることをｔ３のタイミングよりも遅いｔ１４（ｔ３＜ｔ１４＜ｔ１９）のタイミングで認識し、入出力回路４に供給するイネーブル信号ＥＮをｔ４のタイミングよりも遅いｔ１５（ｔ４＜ｔ１５＜ｔ１９）のタイミングでローレベルにする。その結果、ｔ４のタイミングではセンスアンプ５で増幅するのに十分に確保できなかったビット線ＤＴ１〜ＤＴｍ、ビット線ＤＢ１〜ＤＢｍの電位差が、ｔ１５のタイミングではその電位差を十分に確保できる。

このように、本発明の第３実施形態による半導体記憶装置では、タイミング発生回路９や入出力回路４に遠いワード線（例示；ワード線ＷＬ１）を行アドレスによって選択したとき、その行アドレスの最上位アドレスＡＨＴに応じてダミービット線ＴＤＴの放電とダミービット線ＴＤＢの充電を行ない、タイミング発生回路９や入出力回路４に近いワード線（例示；ワード線ＷＬｎ）を行アドレスによって選択したとき、その行アドレスの最上位アドレスＡＨＢに応じてダミービット線ＴＤＴの充電とダミービット線ＴＤＢの放電を行なう。従って、本発明の第３実施形態による半導体記憶装置では、配線寿命を延ばすことができる。上述したように、本発明の第３実施形態による半導体記憶装置では、ダミーセル列６の構成が第１実施形態のそれと同じ構成である。このため、本発明の第３実施形態による半導体記憶装置は、第２従来例の半導体記憶装置よりもつなぎセル１列分の面積を削減することができる。したがって、本発明の第３実施形態による半導体記憶装置によれば、面積を増加することなく、配線寿命を延ばすことができる。

図１は、第１従来例の半導体記憶装置の構成を示している。 図２は、第２従来例の半導体記憶装置の構成を示している。 図３は、第２従来例の半導体記憶装置のメモリセル１０１のトランジスタ構成を示している。 図４は、第２従来例の半導体記憶装置の固定ダミーセル１３１Ａのトランジスタ構成を示している。 図５は、第２従来例の半導体記憶装置のメモリセル１０１のレイアウトを示している。 図６は、第２従来例の半導体記憶装置の固定ダミーセル１３１Ａのレイアウトを示している。 図７は、第２従来例の半導体記憶装置の固定ダミーセル１３１Ａのレイアウトを示している。 図８は、本発明の半導体記憶装置の構成を示している。（第１実施形態） 図９は、本発明の半導体記憶装置のメモリセルＳＣの構成（トランジスタ構成）を示している。（第１実施形態〜第３実施形態） 図１０は、本発明の半導体記憶装置のダミーセルＴＣ０の構成を示している。（第１実施形態〜第３実施形態） 図１１は、本発明の半導体記憶装置のダミーセルＴＣ１の構成を示している。（第１実施形態〜第３実施形態） 図１２は、本発明の半導体記憶装置のダミーセルＴＣ２の構成を示している。（第１実施形態〜第３実施形態） 図１３は、本発明の半導体記憶装置の動作を示すタイミングチャートである。（第１実施形態） 図１４は、本発明の半導体記憶装置のメモリセルＳＣのレイアウトを示している。（第１実施形態〜第３実施形態） 図１５は、本発明の半導体記憶装置のダミーセルＴＣ１、ＴＣ２のトランジスタ構成を示している。（第１実施形態〜第３実施形態） 図１６は、本発明の半導体記憶装置のダミーセルＴＣ１、ＴＣ２のレイアウトを示している。（第１実施形態〜第３実施形態） 図１７は、本発明の半導体記憶装置の構成を示している。（第２実施形態） 図１８は、本発明の半導体記憶装置の動作を示すタイミングチャートである。（第２実施形態） 図１９は、本発明の半導体記憶装置の構成を示している。（第３実施形態） 図２０は、本発明の半導体記憶装置の動作を示すタイミングチャートである。（第３実施形態）

符号の説明

１ メモリセルアレイ
２−１〜２−ｍ プリチャージ回路
３ 切替回路（Ｙ−ＳＥＬ）
４ 入出力回路
５
６ タイミングダミーセル列（ダミーセル列）
７ プリチャージ回路
８ 切替回路（ＴＹ−ＳＥＬ）
９ タイミング発生回路
１０’、１０” アドレス制御部
ＡＨＴ、ＡＨＢ 最上位アドレス
ＡＬＴ、ＡＬＢ 最下位アドレス
ＣＫ クロック
ＤＴ１〜ＤＴｍ、ＤＢ１〜ＤＢｍ ビット線
ＩＣＫ 内部クロック
Ｉ２１、Ｉ２２、Ｉ３１、Ｉ３２、Ｉ４１、Ｉ４２ 反転回路
ＭＣ１１、ＭＣ１２ つなぎセル
Ｎ１１〜Ｎ１４、Ｎ３１〜Ｎ３４、Ｎ４１〜Ｎ４４ Ｎチャネルトランジスタ
Ｐ１１、Ｐ１２、Ｐ３１、Ｐ３２、Ｐ４１、Ｐ４２ Ｐチャネルトランジスタ
Ｑ１１、Ｑ１２、Ｑ３１、Ｑ３２、Ｑ４１、Ｑ４２ ノード
ＲＥ リードイネーブル信号
ＳＣ メモリセル
ＴＤＴ、ＴＤＢ タイミングダミービット線（ダミービット線）
ＴＷＤ１、ＴＷＤ２ タイミングダミーワードドライバ（ダミーワードドライバ）
ＴＷＬ０、ＴＷＬ１、ＴＷＬ２ タイミングダミーワード線（ダミーワード線）
ＷＤ１〜ＷＤｎ ワードドライバ
ＷＥ ライトイネーブル信号
ＷＬ１〜ＷＬｎ ワード線
ＸＤ１〜ＸＤｎ 行アドレス（デコード信号）
Ｙ１１〜Ｙ１６、Ｙ３１〜Ｙ３５、Ｙ４１〜Ｙ４５ 配線層

Claims (10)

1. 複数のメモリセルをマトリクス状に配置して設けられたメモリセルアレイと、
   前記メモリセルアレイの複数の行の各々に接続されたワード線と、
   前記メモリセルアレイの複数の列の各々に接続されたビット線対と、
   複数の前記ビット線対に接続され、タイミング信号に応じて活性化されるセンスアンプと、
   前記メモリセルアレイの複数の行に対応して設けられたダミーセルを有するダミーセル列と、
   前記ダミーセル列にはダミービット線対が接続され、前記ダミーセル列は、第１ダミーワード線が接続された第１ダミーセルと、第２ダミーワード線が接続された第２ダミーセルとを含み、
   第１アドレスに従って、前記複数のワード線のうちの第１ワード線と、前記第１ダミーワード線とを選択し、前記第１ダミーセルの第１のデータを前記ダミービット線対に伝播させ、第２アドレスに従って、前記複数のワード線のうちの第２ワード線と、前記第２ダミーワード線とを選択し、前記第２ダミーセルが第２のデータを前記ダミービット線対に伝播させるアドレス制御部と、
   前記ダミービット線対に伝播された前記第１のデータ及び前記第２のデータに応じて、前記タイミング信号を前記センスアンプに供給するタイミング発生回路と
   を具備する半導体記憶装置。
2. 前記アドレス制御部は、
   前記第１アドレスに従って前記第１ワード線を選択し、前記第１アドレスの最下位アドレスに従って前記第１ダミーワード線を選択し、
   前記第２アドレスに従って前記第２ワード線を選択し、前記第２アドレスの最下位アドレスに従って前記第２ダミーワード線を選択する
   請求項１に記載された半導体記憶装置。
3. 前記アドレス制御部は、
   読出時に、前記第１アドレスに従って、前記第１ワード線と前記第１ダミーワード線とを選択し、
   書込時に、前記第２アドレスに従って、前記第２ワード線と前記第２ダミーワード線とを選択する
   請求項１に記載された半導体記憶装置。
4. 前記アドレス制御部は、
   前記第１アドレスに従って前記第１ワード線を選択し、前記第１アドレスの最上位アドレスに従って前記第１ダミーワード線を選択し、
   前記第２アドレスに従って前記第２ワード線を選択し、前記第２アドレスの最上位アドレスに従って前記第２ダミーワード線を選択する
   請求項１に記載された半導体記憶装置。
5. 読出時に前記第１ワード線が選択されたとき、前記第１ワード線に接続されたメモリセルは、それぞれ前記複数のビット線対に相補データを伝播し、
   書込時に前記第２ワード線が選択されたとき、前記第２ワード線に接続されたメモリセルには、それぞれ前記複数のビット線対を介して前記センスアンプから相補データが伝播される
   請求項２〜４のいずれかに記載された半導体記憶装置。
6. メモリセルアレイと、
   第１のダミービット線及び第２のダミービット線の電位に基づいて前記メモリセルアレイへのタイミング信号を生成するタイミング制御回路と、
   前記第１のダミービット線及び第２のダミービット線の間に配置され、第１のワード線によって駆動される第１のダミーセルと、
   前記第１のダミービット線及び第２のダミービット線の間に配置され、前記第１のワード線とは異なる第２のワード線によって駆動される第２のダミーセルとを備えることを特徴とする半導体記憶装置。
7. 前記第１のダミーセルは、前記第１のワード線によって選択されたとき、前記第１のダミービット線を第１のレベルに、前記第２のダミービット線を第２のレベルに充放電し、
   前記第２のダミーセルは、前記第２のワード線によって選択されたとき、前記第１のダミービット線を第２のレベルに、前記第２のダミービット線を第１のレベルに充放電することを特徴とする請求項６記載の半導体記憶装置。
8. 前記第１のワード線及び第２のワード線を単位サイクル毎に交互に駆動する制御回路を備えることを特徴とする請求項６及び７のいずれかに記載の半導体記憶装置。
9. 前記メモリセルアレイから読み出された信号を増幅するセンスアンプ回路をさらに備え、前記センスアンプ回路は、前記タイミング信号によって活性化されることを特徴とする請求項６乃至８のいずれかに記載の半導体記憶装置。
10. 前記第１のダミーセル及び前記第２のダミーセルが前記第１のビットラインと第２のビットラインとの間に、それぞれ複数個接続されていることを特徴とする請求項６記載の半導体記憶装置。

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