CN103500584A

CN103500584A - 一种fpga内嵌独立双端口bram ip硬核

Info

Publication number: CN103500584A
Application number: CN201310459013.0A
Authority: CN
Inventors: 来金梅; 张昕睿; 王键
Original assignee: Fudan University
Current assignee: Fudan University
Priority date: 2013-10-07
Filing date: 2013-10-07
Publication date: 2014-01-08
Anticipated expiration: 2033-10-07
Also published as: CN103500584B

Abstract

本发明属于FPGA技术领域，具体为一种FPGA内嵌独立双端口BRAM IP硬核。本发明通过在模块中引进电路模拟延迟控制模块，动态模拟得到在不同的工艺角、工作温度以及电压下的电路信号的传输延迟并将其反馈给脉冲产生模块进行控制，从而提高整体设计的异步时序控制可靠性。另外，通过使用高阈值管SRAM降低静态漏电功耗，通过优化SRAM的传输门尺寸，使位线上拉模块的驱动能力降低而减少由于驱动源互拉引起的动态功耗，从而使得BRAMIP硬核的功耗显著降低。本发明使得BlockRAM所支持的可编程存储资源能有更加广泛的应用。

Description

一种FPGA内嵌独立双端口BRAM IP硬核

技术领域

本发明属于FPGA技术领域，具体涉及设计实现FPGA中具有高可靠性、低功耗的独立双端口Block RAM的IP硬核。

背景技术

在被广泛应用于数字电路设计及验证中的FPGA中引入Block RAM、DSP等 IP 硬核，可以解决FPGA中逻辑资源的性能和功能限制问题，使得FPGA得以更好的支持数字电路设计中对于大规模，高速以及功耗优化的要求。

Block RAM（以下简称BRAM）是一种在电子系统得到广泛应用的电路模块，主要用于支持设计中的较大规模数据存储及交换。虽然将BRAM嵌入到FPGA中的想法很早就已经实现，但是很少有研究是基于优化该嵌入硬核本身的，这里的优化包括速度、功耗等。对于传统的BRAM，由于其较大规模的存储容量和内部控制信号传输的异步复杂性，使得对传输距离较长的控制信号和数据来说，无论从速度还是可靠性上都成为FPGA应用的制约因素。同时，作为FPGA的内部嵌入IP核，随着FPGA规模的增加，嵌入的IP核数目也会随之增加，从而优化BRAM的功耗使之能够满足数字电路设计所提出的低功耗的要求也显得尤为重要。

在设计中，提出了针对FPGA中的BRAM IP 硬核模块的优化设计。这些优化包括对数据存储控制时序可靠性方面的以及对动态、静态功耗方面的。使得BRAM不再是FPGA中功能和性能的瓶颈模块，而得以广泛支持高性能的电路应用要求。在设计中通过采用反馈思想对数据和信号的传输进行电路层次上的动态模拟，从而保证能够在不同的工艺角、温度和工作电压下得到最准确的实时传输延迟来对各个模块进行控制，保证了数据存储控制时序的可靠性。对于功耗问题，通过深入研究电路之间的控制信号关系及驱动强度间的竞争关系，优化了电路控制时序及电路上重要节点的驱动强度，使得驱动节点上的电源互拉问题得到大幅度缓解，进而使得电路的动态功耗大幅度降低。同时，在工艺上采用高阈值管的SRAM来降低整体SRAM阵列的静态漏电流，从而减少整体电路的静态功耗。基于以上的优化设计方案使得整体设计达到高可靠性和低功耗的设计目标。

发明内容

本发明的目的在于提供一种优化的FPGA中的内嵌高性能BRAM IP硬核，以提高BRAM的可靠性及优化功耗，使得FPGA中BRAM能够支持更加广泛的数字电路设计中的应用。

本发明提供的FPGA中的内嵌高性能BRAM IP硬核，其整体的电路架构如图1所示。该BRAM以SRAM阵列105为存储中心，连接输入数据通路、输出数据通路以及地址译码控制通路，同时由脉冲发生模块110产生控制整体电路的异步信号；其中：

所述输入数据通路，包括输入缓冲器102和输入数据位宽调整模块103，用于锁存输入数据及实现输入数据位宽的可配置性；

所述输出数据通路，包括灵敏放大器106、输出位宽调整107及输出锁存器108，其中灵敏放大器106用于对从SRAM中读取出的数据进行模拟转数字的差分放大，以保证后续数据的正确传输，输出位宽调整模块107用于确保输出数据位宽的可配置性，输出锁存器108用于对输出数据进行锁存；

所述地址译码控制通路，由一级行列译码模块111和二级行列译码模块104、112构成，主要用于对输入地址进行译码，控制相应的字线和位线。这里采用两级地址译码的原因是由于采用单级译码时输入地址的扇出过大，需要同时控制的字线过多，而使得对驱动要求太高，故采用两级驱动的形式进行译码操作；

所述脉冲发生模块110主要是根据输入时钟、输入使能及反馈信号产生控制整体电路工作的电路脉冲，使得电路的各个模块在特定的异步时序下进行工作。

另外，在整体BRAM IP核中，为支持FIFO的可扩展功能，而在IP核配置为FIFO功能时加入FIFO控制器109与脉冲发生模块110进行配合，共同控制FIFO的时序。

为了支持配置为ROM的功能，加入初始化SRAM阵列101进行BRAM的初始化，通过在输入缓冲器102中加入可选输入端口功能，保证在配置为ROM时输入数据来自初始化SRAM阵列101；而配置为BRAM和FIFO时，数据来自正常的数据输入端。

可靠性设计说明

作为数字电路设计，在BRAM的设计中最重要的一项内容就是保证数据的正确传输（包括写入和读出）。而保证这一目标的前提就是读写时序控制的正确性。但鉴于实际芯片制造或工作时工艺角、温度和电压等都不确定并且读写数据对应的SRAM在阵列中的位置也不确定，故时序间关系并不存在固定延迟情况。若采用固定延迟链的方式必定需要考虑各种情况下的延迟并取最坏情况进行设计，这就会对整体芯片的工作频率造成影响，所以本发明中引入动态电路模拟单元反馈的控制方法，通过模拟信号的传输路径来动态的反馈信号延迟，从而得到准确的时序控制信息以保证数据传输的可靠性。

如图2所示，时钟上升沿到来时，脉冲发生模块201的WS信号和GTP信号由低电平变为高电平。WS信号传过整个存储单元207的高度的位线直到模拟字线驱动单元204和字线模拟单元205，来模拟字线产生的过程。随后信号传输到位线模拟单元203来模拟数据在位线上传输的过程，最后作为FB 反馈信号传输到脉冲发生模块201以产生控制输出数据。当FB信号的上升沿到来时，GTP的信号产生下降沿，传递给输出数据路径模块208，表示可以开始采集数据，保证了数据的正确采入。

在本发明设计下，电路就可以动态的模拟信号传输过程中的延迟，并且反馈给脉冲控制模块使其产生控制脉冲，从而动态控制调整电路的工作频率，使其既能够在好的工作状态下高速工作，又能在最坏情况下保证数据的正确性。

功耗优化设计说明

高性能Block RAM的另一个重要方面就是功耗优化，包括静态功耗优化和动态功耗优化。静态功耗主要是从减少静态下的漏电流的设计角度来优化的。目前主要的解决静态漏电流的方式是在工艺上进行改进，故本设计也解决静态漏电流的方式是采用高阈值的MOS管来进行八管SRAM的设计。

在动态功耗优化方面，由于设计存储器时，八管SRAM的四个NMOS传输管（图3中T5~T8）连接的是位线。而对于阵列SRAM，一个字线会同时控制一行SRAM的打开或关闭，这样就使得对于同一行SRAM在字线打开时只有部分的SRAM对应传输管上的位线是有效数据（即BL = ~ BL_）。而对于不需要写入的SRAM所对应的位线在存储器设计时要求将其全部置为高电平（即BL = BL_ = “1”），从而使得SRAM内部存储节点的数据不会发生变化。而这时存在的问题就是对于不需要写入的SRAM，其内部节点会通过打开的NMOS传输门与位线形成驱动能力的互拉（因为从SRAM内部节点输出的数据在位线上必定一个为高电平，一个为低电平，而外部位线上都为高电平），从而在写入或读出时消耗大量的动态功耗。

针对这一问题引起的动态功耗的解决方式，主要是通过优化驱动能力从而缓解互拉问题。通过降低SRAM内部节点输出的驱动能力和位线上拉控制电路的驱动能力来减弱互拉情况，从而大幅度降低动态功耗。主要的优化方式为：

（1）采用当前工艺下允许的最小尺寸MOS管设计NMOS传输门（图3中T5~T8），使得从SRAM内部节点读出的数据通过传输门后的驱动能力减弱，从而降低互拉电流；

（2）由于二级列译码模块（图4）就是具有上拉位线电路模块302的电路结构。读出操作时，数据从8管SRAM单元402读出到位线上。此时WS信号保证409模块电路关闭，位线上的数据能够不受影响的传入敏感放大器404以及后续模块数据存储器405并最终读出。完成读出操作后，WS信号保证409电路打开，位线由BL= ~BL_被驱动为BL=BL_=”1”，上述的驱动能力的互拉就会形成并产生较大的动态电流。故在本设计中通过加入降压弱驱电路301/403使得上拉的驱动能力减弱，即降低位线上被置为高电平时的实际电压，从而减少该部分电路与SRAM存储节点间的电压竞争而引起的功耗。如图3所示，将二级列译码模块(图4)中的8管SRAM单元402和409模块电路单独在图3中示意，使用降压弱驱电路301将位线上被置为高电平时的实际电压降低，从而保证在SRAM单元写“0”的情况下，驱动互拉点A处的互拉电平差降低，从而大幅度的降低功耗。

技术效果

采用优化设计以高性能的Block RAM设计方案后，电路对于各类工作环境的适应性显著提高，在TT/27^oC/1.2V（通常情况）下能够工作在600MHz，而在SS/125^oC/1.08V（仿真得到的最坏情况）下也能够工作在400MHz且保证数据的正确写入和读出。另外，采用优化功耗设计的Block RAM电路的功耗仅为未优化前的47.5%，达到了明显的电路功耗优化目的。

附图说明

图1为Block RAM设计结构框图。

图2为数据读取可靠性策略示意图。

图3为SRAM与位线相连电路示意图。

图4为二级列译码部分功耗优化设计电路图。

图5为控制时序波形图。

具体实施方式

如图2所示，当整体电路中脉冲发生器201产生WS的工作使能控制信号后，该脉冲信号Pulse1会首先穿过字线模拟驱动单元204，输出的脉冲Pulse2较原先脉冲的延迟为信号通过模拟驱动单元204的延迟；接着Pulse2输入到字线模拟单元205，输出的Pulse3较Pulse2的延迟为信号通过最长的字线距离传输到相应SRAM所对应的延迟；接着Pulse3输入到位线模拟驱动单元202，输出的Pulse4较Pulse3的延迟为信号通过最长的位线距离传输到相应SRAM所对应的延迟；最后Pulse4脉冲反馈给脉冲发生模块201，由所得到的总体的延迟来控制写入/读出操作，因为这时得到的延迟就是在当前工作环境下要访问到最远处SRAM所需要的传输时间。由于这里的字线模拟驱动单元204，字线模拟单元205和位线模拟单元202与支持正常工作的字线驱动单元(112的子电路)、字线单元(112的子电路)和位线单元（104的子电路）所对应的晶体管的尺寸相同，并且在版图中的位置也紧邻工作模块，故可以非常好的反应出在当前状态下工作模块的传输延迟，所以以本专利提出的动态电路模拟方法就可以很好的模拟当前工作状态下的信号传输延迟情况并反馈给相关的控制模块进行写入/读出脉冲信号的控制。

另外，在本发明中，还考虑到工艺角、温度、内部工作电压等对信号传输的影响，为了保证流片后测试的功能正确性，引入了延迟调整模块209。该模块利用FPGA的可编程性，通过两个编程点控制对FB信号的4种不同的延迟(分别是零延迟，FB延迟的30%增加（只使用延迟单元1），FB延迟的50%增加（延迟单元1+延迟单元2）和FB延迟的100%增加（延迟单元1+延迟单元2+延迟单元3）)，使得可以保证在各种工作条件下数据传输时间的充足性。

对于动态功耗优化，如图3所示，左侧的电路为八管SRAM存储单元，两组NMOS传输门（T5~T8）对应的是A端口和B端口的写入/读出操作以支持双端口Block RAM，这里以A端口为例。使用最小尺寸MOS管设计的T5/T6，将从SRAM内部存储节点输出到BLA和BLA_上的电平驱动能力减弱以减小在位线上的电平互拉。另外，在二级列译码模块中，如图4所示，在三管的PMOS上拉管结构中，加入降压弱驱电路403，使得电源电压在该模块上有0.3V的电压降，同时减少电源的上拉驱动能力，从而降低位线上的电平互拉作用，进而大幅度减少由于电平互拉而引起的动态功耗问题。

当然，加入降压弱驱电路403会带来的问题就是使得写入/读出操作完成后，由于上拉操作的驱动能力减弱，使得出现有效数据的位线（存在BL = ~ BL_的位线）将从低电平被拉成高电平的时间变长。而根据图5所示的控制时序波形图来看，读出的数据是在GTP下降沿到来后就顺利读出的。而对于工作在400MHz下的BRAM， WS在下降沿后到GTP的下一个下降沿有0.9ns的时间。这对于BRAM的数据写入/读出操作的实现上是足够的（在优化后的电路中为0.3ns左右），故认为该优化电路带来的影响不会影响到整体电路的工作时序。所以可以说明，该优化方案能够在保证整体BRAM正常工作的情况下，较为明显的优化整体电路的功耗。

Claims

1. 一种FPGA内嵌独立双端口BRAM IP硬核，其特征在于，以SRAM阵列（105）为存储中心，分别连接输入数据通路、输出数据通路以及地址译码控制通路，同时由脉冲发生模块（110）产生控制整体电路的异步信号；其中：

所述输入数据通路包括输入缓冲器（102）和输入数据位宽调整模块（103），用于锁存输入数据及实现输入数据位宽的可配置性；

所述输出数据通路包括灵敏放大器（106）、输出位宽调整（107）及输出锁存器（108），其中，灵敏放大器（106）用于对从SRAM中读取出的数据进行模拟转数字的差分放大以保证后续数据的正确传输，输出位宽调整模块（107）用于确保输出数据位宽的可配置性，输出锁存器（108）用于对输出数据进行锁存；

所述地址译码控制通路由一级行列译码模块（111）和二级行列译码模块（104、112）构成，用于对输入地址进行译码，控制相应的字线和位线；

所述脉冲发生模块（110）是根据输入时钟、输入使能及反馈信号产生控制整体电路工作的电路脉冲，使得电路的各个模块在特定的异步时序下进行工作。

2. 根据权利要求1所述的FPGA内嵌独立双端口BRAM IP硬核，其特征在于，还设有FIFO控制器（109），在IP核配置为FIFO功能时，FIFO控制器（109）与脉冲发生模块（110）进行配合，共同控制FIFO的时序。

3. 根据权利要求1或2所述的FPGA内嵌独立双端口BRAM IP硬核，其特征在于，还设有初始化SRAM阵列（101），用于对BRAM的初始化，通过在输入缓冲器（102）中加入可选输入端口功能，保证在配置为ROM时输入数据来自初始化SRAM阵列（101）；而配置为BRAM和FIFO时，数据来自正常的数据输入端。

4. 根据权利要求3所述的FPGA内嵌独立双端口BRAM IP硬核，其特征在于，引入动态电路模拟单元反馈的控制模式，通过模拟信号的传输路径来动态的反馈信号延迟，从而得到准确的时序控制信息以保证数据传输的可靠性；

时钟上升沿到来时，脉冲发生模块（201）的WS信号和GTP信号由低电平变为高电平；WS信号传过整个存储单元（207）的高度的位线直到模拟字线驱动单元（204）和字线模拟单元（205），来模拟字线产生的过程；随后信号传输到位线模拟单元（203）来模拟数据在位线上传输的过程，最后作为FB 反馈信号传输到脉冲发生模块（201）以产生控制输出数据；当FB信号的上升沿到来时，GTP的信号产生下降沿，传递给输出数据路径模块（208），表示可以开始采集数据，保证数据的正确采入。

5. 根据权利要求4所述的FPGA内嵌独立双端口BRAM IP硬核，其特征在于，还进行功耗优化，包括静态功耗优化和动态功耗优化；静态功耗优化主要是减少静态下的漏电流；动态功耗优化，主要是通过优化驱动能力从而缓解互拉问题，即通过降低SRAM内部节点输出的驱动能力和位线上拉控制电路的驱动能力来减弱互拉情况，从而大幅度降低动态功耗。

6. 根据权利要求5所述的FPGA内嵌独立双端口BRAM IP硬核，其特征在于，所述动态功耗优化的方式为：

（1）采用当前工艺下允许的最小尺寸MOS管设计NMOS传输门，使得从SRAM内部节点读出的数据通过传输门后的驱动能力减弱，从而降低互拉电流；

（2）由于二级列译码模块就是具有上拉位线电路模块（302）的电路结构；读出操作时，数据从8管SRAM单元（402）读出到位线上，此时WS信号保证电路模块（409）关闭，位线上的数据能够不受影响的传入敏感放大器（404）以及后续模块数据存储器（405）并最终读出；完成读出操作后，WS信号保证电路模块（409）打开，位线由BL= ~BL_被驱动为BL=BL_= ”1”，上述的驱动能力的互拉就会形成并产生较大的动态电流；通过加入降压弱驱电路（301/403）使得上拉的驱动能力减弱，即降低位线上被置为高电平时的实际电压，从而减少该部分电路与SRAM存储节点间的电压竞争而引起的功耗。