CN101258555A - 用于在高速应用中将并行数据转换为串行数据的方法和设备 - Google Patents

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CN101258555A CNA2006800322579A CN200680032257A CN101258555A CN 101258555 A CN101258555 A CN 101258555A CN A2006800322579 A CNA2006800322579 A CN A2006800322579A CN 200680032257 A CN200680032257 A CN 200680032257A CN 101258555 A CN101258555 A CN 101258555A
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李温
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Abstract

本发明提供一种用于将并行数据转换为串行数据的方法和设备。更具体来说，提供一种并行到串行转换器(52)，其包括：数据管线(62)，其经配置以接收并行数据(d0、d4、d2、d6、d1、d5、d3、d7)；以及二进制分类逻辑(64)，其包括多个切换器(70)，所述切换器经排列以从所述数据管线(62)接收所述并行数据(d0、d4、d2、d6、d1、d5、d3、d7)，且经配置以串行输出所述并行数据(d0、d4、d2、d6、d1、d5、d3、d7)。

Description

用于在高速应用中将并行数据转换为串行数据的方法和设备
技术领域
本发明大体上涉及并行到串行转换，且更特定来说涉及高速存储器装置中的并行到串行转换。
背景技术
本节希望向读者介绍可能与下文描述和/或主张的本发明各个方面有关的技术的各个方面。相信此论述有助于向读者提供背景信息，以便于更好地理解本发明的各个方面。因此应理解，这些陈述应在此方面理解，而不是对现有技术的承认。
例如同步动态随机存取存储器(SDRAM)装置的半导体存储器装置广泛用于计算机和电子系统中。SDRAM装置通常包含存储器阵列，其包括每一者均经配置以存储数据的大量存储器单元。在存储器读取操作期间，来自存储器单元的数据经存取并输出到数据缓冲区(DQPAD)以供外部装置处理和使用。SDRAM的操作通常是基于共用的时钟信号。
如将了解，存在许多不同类型的SDRAM装置。早一代SDRAM装置通常经配置以便可存取来自存储器单元的数据且可在每个时钟循环中将一个数据位输出到DQPAD。对较高处理速度的需要导致双数据速率(DDR)SDRAM装置的发展。DDR SDRAM装置通常允许在每个时钟循环中存取两个数据位并将其输出到DQPAD。为了实现此操作，DDR SDRAM装置通常在时钟信号的每个上升沿和每个下降沿将数据计时输出到DQPAD。DDR SDRAM通常允许以在200到550MHz范围内的时钟速率从存储器装置传送数据。
下一代SDRAM包含DDR2 SDRAM。DDR2优于DDR SDRAM的优点是其由于改进的电接口而在甚至更高的时钟速度下运行的能力。通过100MHz的时钟频率，SDRAM将在时钟脉冲的每个上升沿传送数据，因此实现有效的100MHz传送速率。类似于DDR，DDR2将在时钟的每个上升沿和下降沿传送数据，从而以相同时钟频率实现200MHz的有效速率。通过以存储器时钟的两倍的速度运行的改进的电接口、电路小片上的端接、预取缓冲器以及芯片外驱动器进一步提升DDR2的时钟频率。因此，DDR2装置具有在500-667MHz范围内的数据传送速率。通过开发下一代SDRAM以便于800-1067MHz(DDR3)范围内的数据传送速率，存储器装置内的内部数据传送变得越来越难以管理。
为了促进一直增加的处理速度，常常将数据分到存储器装置内的并行数据总线上，以便可利用同时的处理。尽管同时性的确改进了存取和处理速度，但最终并行数据被串行化以便以串行方式管线输送输出数据。由于存储器装置的一直增加的传送速率，用于串行管线输送从存储器装置输出的数据的并行到串行转换变得越来越具挑战性。
本发明可处理以上陈述的问题中的一个或一个以上问题。
发明内容
无
附图说明
在阅读以下具体实施方式并参看图式之后将明了本发明的上述和其它优点，附图中：
图1说明可并入本发明实施例的示范性的基于处理器的装置的框图；
图2说明可在图1的基于处理器的装置中使用的示范性存储器装置的框图；
图3说明根据本发明实施例的示范性并行到串行转换器的框图；
图4是可在根据本发明实施例的并行到串行转换器中采用的切换器的示意图；
图5是可在根据本发明实施例的并行到串行转换器的最后一级中采用的切换元件的示意图；
图6是经配置以控制在根据本发明实施例的并行到串行转换器中采用的切换器的时钟产生器电路的示意图；
图7是根据本发明实施例的并行到串行转换器中的子数据管线的示意图；
图8是根据本发明实施例的用于控制图7的子数据管线的部分的指向器控制电路的示意图；以及
图9是说明根据本发明实施例的控制和数据信号的时序图。
具体实施方式
下文将描述本发明的一个或一个以上特定实施例。为了提供对这些实施例的简明描述，在说明书中可能没有描述实际实施方案的所有特征。应了解在任何此实际实施方案的开发中，与在任何工程或设计项目中一样，进行许多实施方案特定的决策以实现开发者的特定目标，例如对与系统有关和与商业有关的约束的符合，这可能在实施方案之间有变化。而且应了解，此开发努力可能复杂且耗时，但对于得益于本发明的所属领域的技术人员来说仍然将是设计、制作和制造的例行任务。
现参看图式，且首先参看图1，其中说明描绘示范性的基于处理器的装置(通常由参考标号10指定)的框图。装置10可为多种不同类型中的任一种，例如计算机、寻呼机、蜂窝式电话、个人信息管理器、控制电路等。在典型的基于处理器的装置中，例如微处理器的处理器12控制装置10的功能中的许多功能。
装置10通常包含电源14。举例来说，如果装置10是便携式的，那么电源14将有利地包含永久电池、可更换电池和/或可再充电电池。电源14也可包含A/C适配器，使得装置可插入到例如壁装插座中。事实上，电源14也可包含D/C适配器，使得装置10可插入到例如车辆的点烟器中。
各种其它装置可耦合到处理器12，这取决于装置10执行的功能。举例来说，用户接口16可耦合到处理器12。用户接口16可包含输入装置，例如按钮、切换器、键盘、指示灯引脚、鼠标和/或语音识别系统。显示器18也可耦合到处理器12。显示器18可包含LCD显示器、CRT、LED和/或音频显示器。此外，RF子系统/基带处理器20也可耦合到处理器12。RF子系统/基带处理器20可包含耦合到RF接收器且耦合到RF发射器的天线(未图示)。通信端口22也可耦合到处理器12。通信端口22可适合于耦合到外围装置24，例如调制解调器、打印机或计算机，或耦合到网络，例如局域网络或因特网。
因为处理器12通常在软件编程的控制下控制装置10的运作，所以将存储器耦合到处理器12以存储和便利软件程序的执行。举例来说，处理器12可耦合到易失性存储器26，其可包含动态随机存取存储器(DRAM)、静态随机存取存储器(SRAM)、双数据速率(DDR)存储器、DDR2、DDR3等。处理器12也可耦合到非易失性存储器28。非易失性存储器28可包含将与易失性存储器结合使用的只读存储器(ROM)，例如EPROM或快闪存储器。ROM的大小通常选择为恰好足够大以存储任何必要的操作系统、应用程序和固定数据。另一方面，易失性存储器26通常很大以使得其可存储动态加载的应用程序。另外，非易失性存储器28可包含高容量存储器，例如磁盘驱动器、磁带驱动器存储器、CD ROM驱动器、DVD、读/写CD ROM驱动器和/或软磁盘驱动器。
易失性存储器26可包含可实施DDR、DDR2或DDR3技术的许多SDRAM。如先前论述，SDRAM与DRAM不同之处在于SDRAM是以例如系统时钟等定时源来同步控制。为了完成同步控制，使用锁存器在SDRAM的输入和输出上提供数据和其它信息。因此，例如在读取操作中，处理器12可在发出读取请求之后存取数据输出锁存器达预定数目的时钟循环。时钟循环的预定数目通常对应于存取所请求数据、将数据移动到输出锁存器和允许数据稳定所需的时间量。将数据与为处理器12提供定时源的系统时钟同步地从输出锁存器计时输出。通常经由延迟锁定回路(DLL)电路实施从输出锁存器读取的数据与系统时钟的同步。大体上，DLL通过在时间上移动输出数据使得其名义上与系统时钟对准来将数据输出信号锁定到系统时钟。因此，DLL可补偿由SDRAM中各种组件引入的定时延迟。
写入操作也是同步地或与例如系统时钟等定时源或其它外部提供的定时源同步地执行。因此，可在从正执行写入操作的外部装置提供的写入时钟的控制下将数据计时输入到输入锁存器中并写入到存储器阵列。也可实施延迟锁定回路以使写入数据与写入时钟同步。
现参看图2，说明描绘SDRAM的示范性实施例的框图。SDRAM 30可以例如为DDR3SDRAM。本发明的技术可不限于DDR3 SDRAM，且可同样应用于其它同步存储器装置，且特定来说应用于其它高速存储器装置和在例如双边沿触发应用的通信应用中使用的其它装置，所述装置可得益于对定时的严格依附性。所属领域的技术人员将认识到，在本发明的实施方案中可使用各种装置。如将了解，SDRAM 30的描述已经为说明目的而简化，且不希望是对SDRAM的所有特征的完全描述。
通过对SDRAM 30的个别输入来表示通过存储器总线提供的控制、地址和数据信息。这些个别表示由数据总线32、地址线34以及引导到控制逻辑36的各个离散线路来说明。如将了解，各种总线和控制线路可依据系统而变化。如技术中已知，SDRAM 30包含存储器阵列38，其包括可寻址存储器单元的行和列。一行中的每个存储器单元耦合到字线。另外，一列中的每个存储器单元耦合到位线。存储器阵列38中的每个单元通常包含此项技术中常规的存储电容器和存取晶体管。
SDRAM 30通过地址线34和数据线32与例如微处理器的处理器12介接。或者，SDRAM 30可与例如SDRAM控制器、微控制器、芯片组或其它电子系统的其它装置介接。微处理器12也可对SDRAM 30提供许多控制信号。这些信号可包含行和列地址选通信号RAS和CAS、写入启用信号WE、时钟启用信号CKE以及其它常规控制信号。控制逻辑36控制SDRAM 30的许多可用功能。另外，本文没有详细描述的各种其它控制电路和信号有助于SDRAM 30的操作，如所属领域的技术人员已知。
行地址缓冲器40和行解码器42接收并解码来自地址线34上提供的行地址信号的行地址。每个唯一行地址对应于存储器阵列38中的一行单元。行解码器42通常包含字线驱动器、地址解码器树以及转译从行地址缓冲器40接收的给定行地址并经由字线驱动器选择性启动存储器阵列38的适当字线的电路。
列地址缓冲器44和列解码器46接收并解码在地址线34上提供的列地址信号。列解码器46也可确定何时一列具有缺陷以及替换列的地址。列解码器46耦合到读出放大器48。读出放大器48耦合到存储器阵列38的互补对的位线。
读出放大器48耦合到数据输入(即，写入)和数据输出(即，读取)电路。数据输入电路可包括经配置以接收写入数据的串行到并行转换器50。串行到并行转换器50包含数据驱动器和锁存器，其经配置以串行接收外部写入数据，并将串行写入数据转换为用于存储在存储器阵列38中的并行数据。在写入操作期间，写入数据总线51向串行到并行转换器50提供数据。如将了解，写入数据总线51是数据总线32的一部分。读出放大器48从串行到并行转换器50接收数据并将数据作为单元的电容器上的电荷在地址线34上指定的地址处存储在存储器阵列38中。在一个实施例中，写入数据总线51是以400MHz或更高频率载运数据的8位数据总线。
在读取操作期间，SDRAM 30从存储器阵列38向微处理器12传送数据。在预充电操作期间将用于经存取单元的互补位线平衡于由平衡电路和参考电压源提供的参考电压。存储在经存取单元中的电荷接着与相关联的位线共享。读出放大器48检测和放大互补位线之间的电压差。在地址线34上接收的地址信息选择位线的子集并将其耦合到互补对的输入/输出(I/O)线或线路。I/O线经由内部数据总线54将经放大的电压信号传递到数据输出电路，例如并行到串行转换器52。内部数据总线54是并行数据总线，其以比数据总线32(包含写入数据总线51和读取数据总线58)低的频率(例如，100MHz)操作。并行到串行转换器52经配置以从较慢的内部数据总线54接收并行数据，并经由读取数据总线58将数据串行传输到数据缓冲区(DQPAD)56。与写入数据总线51相同，读取数据总线58是经配置以400MHz或更高频率操作的高速数据总线。如先前论述，以比SDRAM 30内部实施的传送速率高的外部速率传送数据引入了许多设计挑战。如下文进一步描述，本发明的实施例可实施在并行到串行转换器52内，使得SDRAM 30能够以高速存储器系统(例如DDR、DDR2和DDR3系统)采用的高频率准确操作。
根据本发明的实施例且如将参看图3进一步描述，并行到串行转换器52可包含用以经由内部数据总线54从读出放大器48接收并行数据的数据管线，以及经配置以经由读取数据总线58将并行数据引导到串行数据流中以输出到DQPAD 56上的多个切换器。如将了解，DQPAD 56提供用于将数据选路到系统10中的请求装置(例如处理器12)或任何其它组件的机制。用于并行到串行转换器52的定时源可由延迟锁定回路(DLL)电路60提供，其提供与外部系统时钟信号(XCLK)同步的经移位的时钟信号(DLLCK)，因此将读取数据总线58上的输出数据信号锁定于系统时钟XCLK。
现参看图3，说明根据本发明实施例制造的并行到串行转换器52的更详细的框图。如先前描述，并行到串行转换器52经由内部数据总线54从读出放大器48接收并行数据。内部数据总线54包含个别并行数据总线。在示范性实施例中，内部数据总线54包含八条个别数据总线。内部数据总线54中的每一个别数据总线经配置以每次载运一个数据位到并行到串行转换器52。通过下文论述将更明显看出，数据位经排序以使得个别地表示为d0-d7的数据字的八个位经由读取数据总线58以一种次序从读出放大器传输到对DQPAD 56的输出，所述次序将允许对数据位(即，d0、d1、d2、d3、d4、d5、d6接着是d7)的适当排序。如先前所述，读取数据总线58是串行数据总线，而内部数据总线54是并行数据总线。大体上，当前描述的并行到串行转换器在慢得多但是并行的内部数据总线54上接收数据，并以串行方式且以匹配于外部时钟速率XCLK的高得多的数据速率将数据输出到读取数据总线58上。
并行到串行转换器52包含数据管线62和二进制数据分类逻辑64。如下文参看图7更详细描述，数据管线62包含许多子数据管线66。大体上，每个子数据管线66负责在控制信号IN<0:2>、OUT<0:2>和RST的控制下每次向二进制数据分类逻辑64输出单个数据位。下文参看图8更详细描述数据管线62的控制信号的产生。为了进一步启用对来自内部数据总线54的个别数据位的适当排序传输，载运来自数据字的第二四个数据位(上部层级)(即，d4、d5、d6和d7)的那些个别数据线还包含数据锁存器68，以临时保持从载运上部层级位的子数据管线66传输的相应数据位。每个数据锁存器68由捕集启用信号TRP控制。下文将参看图7进一步论述捕集启用信号TRP的产生。
二进制数据分类逻辑64包含多个切换器70和最终级切换电路72。每个切换器70在相应内部产生的切换控制信号RCK<0>、RCK<1>、RCK<2>、FCK<0>、FCK<1>或FCK<2>的控制下操作。切换控制信号RCK<0>、RCK<1>和RCK<2>是控制在CLK(DLLCK)的上升沿释放数据的时钟信号，且切换控制信号FCK<0>、FCK<1>或FCK<2>控制在CLK的下降沿上的数据释放，如图9中进一步说明。另外，内部时钟的产生预示控制关于图6更详细描述的切换器70的操作。将参看图4更详细描述切换器70的示范性实施例。
大体上，每个切换器70简单地在两个数据输入之间切换。也就是说，数据在相应切换控制信号的控制下通过每个相应切换器70。当控制信号为高时，切换器将从第一输入传递数据。当控制信号为低时，切换器70将从第二输入传递数据。举例来说，以图3说明的左上切换器70开始，切换器70将在切换控制信号RCK<1>的控制下在传递数据d0与传递数据d4之间交替。如将了解，每个切换器70实际上传递传入数据的反数据。然而，为了论述的简便，将对反相器70传递的数据的参考简单地说明和描述为传递数据信号(而不是数据信号的反转)。所属领域的技术人员将了解本文描述的概念而不用继续参考由切换器70输出的信号的反转。类似地，直接在此切换器下方的切换器70在切换控制信号RCK<2>的控制下在传递数据d2与传递数据d6之间切换，以此类推。
第一四个切换器(即，图3中的最左边的四个切换器)直接从数据管线62接收输入。这第一四个切换器70构成二进制数据分类逻辑64的“第一级”。在相应切换控制信号RCK<0>和FCK<0>控制下操作的随后两个切换器70构成二进制数据分类逻辑64的“第二级”。最后一级切换逻辑72接收输出74A和74B，并在DLL时钟(DLLCK)的控制下经由读取数据总线58将数据直接切换到DQPAD 56。最后一级切换逻辑72执行与切换器70相同的功能(即，在两个输入之间切换)，但提供了包含输出启用信号(QED)以启用二进制数据分类逻辑64的操作。下文将关于图5更详细描述最后一级切换逻辑72。
如将了解，二进制数据分类逻辑64中的每个切换级(第一、第二和最后)本质上加倍了数据传输频率，使得从总线54传输的并行数据传递到读取数据总线58，且读取数据总线58以内部总线54频率的大约8倍操作。读取数据总线58上的数据以匹配于外部时钟(XCLK)速率和DLL时钟(DLLCK)速率的速率串行传输和驱动。将关于图9说明切换控制信号、DLL时钟信号DLLCK和外部时钟信号XCLK的时序关系。
现参看图4，说明切换器70的示范性实施例。如先前描述，切换器70经配置以在切换控制信号CK(及其反信号)的控制下在两个输入(切换器输入1和切换器输入2)之间切换。切换器70包含如图4中说明而配置的四个N沟道晶体管76和四个P沟道晶体管78。当切换控制信号CK为低时，输出端子(切换器输出)是切换器输入1的反信号。当切换控制信号CK为高时，切换器翻转以使得切换器输出接收切换器输入2。因此，切换器输出是选定输入的反信号。
再次简要地参看图3，可根据先前描述的框图描述图4说明的切换器70的示范性实施例。举例来说，参看二进制数据分类逻辑64的左上部分中的切换器70，切换器70在切换控制信号CK(这里是RCK<1>)及其反信号的控制下在切换器输入1(这里是d0)与切换器输入2(这里是d4)之间切换。所属领域的技术人员将了解同样可采用其它切换器配置。重点要注意的是切换器70基于一个或一个以上控制信号在两个输入信号之间切换。
现参看图5，其说明最后一级切换电路72的示范性实施例。如先前描述，切换电路72在DLLCK的控制下在于总线74A上接收的输入与于总线74B(图3中说明)上接收的输入之间切换。另外，已添加额外的逻辑以便可实施输出启用信号QED以便于在DLLCK信号的每个上升沿和下降沿上向DQPAD 56传输数据。因此，为了组合数据启用控制信号QED、控制时钟DLLCK和在总线74A和74B上提供的数据输入，如图5说明提供多路复用器80和82、NAND门84和86以及NOR门88和90。NAND门84和86的输出耦合到具有与二进制数据分类逻辑64的第一和第二级中的切换器70相同配置且在上文参看图4描述的切换器。最后一级切换逻辑72的切换器70通常如先前参看图3和图4所描述那样操作，且在DLLCK的控制下操作。类似地，同样在DLLCK控制下操作的第二切换器70在由NOR门88和90提供的输出之间切换。基于这些切换器70的切换状态，晶体管92和94确定将哪一数据最终输出到DQPAD 56上。如将了解，最终一级切换电路72也可包含许多反相器96以确保用于切换电路72的操作的适当信号状态。总体来说，一旦数据启用，最终一级切换电路72就在DLLCK控制下在输出于输入总线74A与74B上接收的数据之间切换。
现参看图6，提供时钟产生器电路100。可实施时钟产生器电路100以内部产生切换控制信号RCK<0>、RCK<1>、RCK<2>、FCK<0>、FCK<1>和FCK<2>。每个切换控制信号本质上是从自DLL 60(图2)接收的DLLCK信号产生。如同最后一级切换逻辑72，示范性时钟产生电路100也接收数据启用信号QED，从而仅在QED信号经断言时进行切换控制信号的产生。时钟产生电路100包含许多触发器102，其经配置以基于如图6说明的传入时钟和启用信号的状态而将数据锁存到其相应的输出。时钟产生电路100包含许多反相器104以提供传入信号的反转。另外，时钟产生电路100包含锁存器106，其在CLK输入(DLLCK)为低时使数据通过且在DLLCK信号为高时封锁数据。
所属领域的技术人员将了解参看图6说明的时钟产生电路100的操作。也可采用时钟产生电路100的其它实施例。为了此论述的目的，简单地提供时钟产生电路100以产生切换控制信号RCK<0>、RCK<1>、RCK<2>、FCK<0>、FCK<1>和FCK<2>以用于控制二进制数据分类逻辑64的个别切换器70，以用于控制二进制数据分类逻辑64的第一和第二级。可采用各种内部逻辑以执行此功能。还相关地注意到每个切换控制信号仅通过时钟产生逻辑100中提供的逻辑从DLLCK信号产生。将参看图9更详细描述每个切换控制信号与DLLCK信号之间的关系。
现参看图7，说明示范性子数据管线电路66的示意图。如先前描述，每个子数据管线电路66简单地经配置以将数据位每次一个位且在输入和输出控制信号IN<0:2>和OUT<0:2>的控制下按次序从读取数据总线58锁存到二进制数据分类逻辑64。为了说明目的，将图7的子数据管线电路66说明为接收数据d4(图3)。这表示数据总线54(图3)的第二并行数据线。如图7说明，子数据管线电路66包含为了慢循环、高等待时间而采用的三个存储锁存器108。存储锁存器108可例如为先入先出(FIFO)存储装置。锁存器108在输入信号IN<0:2>的同步控制下接收通过时序控制块110的输入信号(这里是数据信号d4)。数据在输出控制信号OUT<0:2>的控制下从锁存器108锁存输出。输入控制信号IN<0:2>捕集相应锁存器108中的数据，且信号OUT<0:2>将数据切换输出。IN<0:2>信号是自定时的，且比数据快。这些输入控制信号在数据之前到达。OUT<0:2>控制信号是基于DLLCK信号，如关于图8进一步描述。
实施时序控制电路110以保持有效数据，并将预装入的数据转换为DC以平滑来自遥远(相对于接近)数据的时序。时序控制电路110包含三个NOR门112、两个反相器114和AND门116，其可如图7说明排列。提供时序控制电路110以帮助在从接近于并行到串行转换器52的存储器位置到达的数据位与从较远存储器位置到达的数据位之间的时序差。如将了解，数据位作为脉冲到达。通常将时序默认为匹配于较近的存储器位置或较远的存储器位置。举例来说，从非常接近于并行到串行转换器52的存储器位置到达的数据可能具有短脉冲，且距离非常远的某些数据可能具有长脉冲。时序控制电路110捕集脉冲并对准来自存储器阵列38的所有不同区域的时序。还将重设信号RST通过下部门选通到时序控制电路110中以重设锁存器。RST信号有助于通过拖延过快的新数据并清除延续到下一循环中的旧数据以使得新数据可到达，来对准近数据与远数据。大体上，电路110提供用于待发送数据的较大的窗。
图7中还说明数据锁存器68(图3)。如先前描述，采用数据锁存器68以在捕集控制信号TRP的控制下临时捕集传入的八位数据字的上部位。通过使用NAND门118组合切换控制信号RCK<0>、RCK<1>和FCK<0>而产生TRP信号。还可采用反相器120以确保捕集器控制信号TRP的适当极性。这允许OUT<0:2>的切换具有半个数据字节循环(其输出4个位花费的时间)裕度以在不中断数据流的情况下进行切换。
现参看图8，说明用于产生输出控制信号OUT<0:2>的示范性电路122。电路122包含在切换控制信号FCK<0>及其反信号的控制下操作的触发器124，如图8所示。如将了解，在电路122中，第一触发器124是重设(R)触发器，而第二和第三触发器124是设定(S)触发器。可提供反相器126以从FCK<0>输入产生经反转的控制信号。因为切换控制信号FCK<0>是基于DLLCK信号，所以输出控制信号OUT<0:2>也是从DLLCK信号导出的。如图8说明，可采用电路122以产生用于将数据从子数据管线66锁存输出的输出控制信号OUT<0:2>。
现参看图9，说明外部时钟信号XCLK、DLL时钟信号DLLCK和每一切换控制信号RCK<0:2>和FCK<0:2>的时序图。如所说明，DLLCK信号以与XCLK信号相同的速度操作，但比其稍微超前以补偿信号延迟。如所说明，RCK<0>和FCK<0>信号以DLLCK信号的约一半速度运行。在下一级中，RCK<1>，RCK<2>，FCK<1>和FCK<2>以RCK<0>和FCK<0>信号的一半速度操作(即，DLLCK信号的速度的四分之一)。
再次参看图3和第一级切换器70，在RCK<1>控制下的切换器70总是在传输输入数据d0与d4之间切换。也就是说，在RCK<1>控制下的切换器70交替地传输数据d0和d4通过切换器70。类似地，在RCK<2>控制下的切换器70在输入d2与d6之间切换。在FCK<1>控制下的切换器70总是在数据输入d1与d5之间切换。最后，在FCK<2>控制下的切换器70总是在数据d3与d7之间切换。图9中说明这些控制信号中的每一者以及由相应切换器70输出的数据的相对时序。
如进一步说明，且参看第二级切换器70(在RCK<0>和FCK<0>的控制下)，图9中进一步说明输出状态和相对切换器。如将了解，由信号RCK<0>控制的切换器70的输出状态基于参看图3说明和描述的配置在传输数据d0、d2、d4和d6之间以此次序切换。也就是说，由信号RCK<0>控制的切换器70以所述次序交替地传输数据d0、d2、d4和d6并重复。类似地，由信号FCK<0>控制的切换器70在数据输入d1、d3、d5和d7之间以此次序切换。基于此时序和控制，所属领域的技术人员将了解，二进制数据分类逻辑64和进入数据管线62的输入数据d0-d7的特定排列(即，从图3的顶部到底部的作为d0、d4、d2、d6、d1、d5、d3和d7的输入)将确保来自内部数据总线54的并行数据被串行化，并以比内部数据总线54的频率高八倍的频率在读取数据总线58上输出。如将了解，每个较慢的级使用额外时间作为数据的设置时间。举例来说，RCK<0>以DLLCK的一半速度工作。当DLLCK切换器70正指向来自FCK<0>的数据时，这是RCK<0>切换的时间，从而允许数据的DLLCK时间的1/2从RCK<0>控制的切换器70切换。同样，当RCK<0>控制的切换器70正指向RCK<2>时RCK<1>切换，以此类推。
有利地，本发明的实施例提供在高速应用(例如高速存储器系统)中将并行数据转换为串行数据的技术。根据本发明技术的实施例，通过在转换器中采用许多切换器来执行转换。此外，转换器本质上在DLLCK信号的控制下操作，且因此不需要控制，因为它是自由运行的时钟信号。
虽然本发明可能有各种修改方式和替代形式，但已借助于图中的实例展示并在本文中详细描述了特定实施例。然而应了解，本发明并不是用来限于其揭示的特定形式。而是，本发明将涵盖属于如所附权利要求书界定的本发明精神与范围内的所有修改、等效物和替代物。

Claims (27)

1.一种并行到串行转换器，其包括：
数据管线，其经配置以接收并行数据；以及
二进制分类逻辑，其包括多个切换器，所述切换器经排列以从所述数据管线接收所述并行数据，且经配置以串行输出所述并行数据。
2.根据权利要求1所述的并行到串行转换器，其中每一所述切换器经配置以依据相应控制信号的状态而传输相应的第一数据输入位或相应的第二数据输入位。
3.根据权利要求1所述的并行到串行转换器，其中所述多个切换器包括：
第一级，其包括经配置以从所述数据管线并行接收数据的第一多个切换器；
第二级，其包括经配置以从所述第一多个切换器接收数据的第二多个切换器；以及
最终级，其包括经配置以从所述第二多个切换器接收数据并经配置以串行输出所述数据的切换逻辑。
4.根据权利要求3所述的并行到串行转换器，其中所述第一级经配置以加倍所述并行数据的频率，且其中所述第二级经配置以加倍从所述第一级接收的数据的频率，且其中所述最终级经配置以加倍从所述第二级接收的数据的频率。
5.根据权利要求3所述的并行到串行转换器，其中所述第一级包括四个切换器，且所述第二级包括两个切换器。
6.根据权利要求1所述的并行到串行转换器，其中所述数据管线经配置而以第一频率接收所述并行数据，且所述二进制数据分类逻辑经配置而以第二频率串行输出所述并行数据，其中所述第二频率大于所述第一频率。
7.一种装置，其包括：
内部数据总线，其包括多个数据总线，其中所述多个数据总线中的每一者经配置以相对于所述多个数据总线中的其它数据总线并行传输相应的数据位；
并行到串行转换器，其包括多个切换器且经配置以从所述内部数据总线接收所述相应的数据位，且在输出处串行传输所述数据位；以及
读取数据总线，其经配置以从所述转换器的所述输出接收所述数据位，且相对于所述装置在外部传输所述数据位。
8.根据权利要求7所述的装置，其中所述内部数据总线以第一频率传输所述数据位，且其中所述读取数据总线以大于所述第一频率的第二频率传输所述数据位。
9.根据权利要求8所述的装置，其中所述第二频率大约比所述第一频率大八倍。
10.根据权利要求8所述的装置，其中所述第二频率在大约800-1066Mbps的范围内。
11.根据权利要求7所述的装置，其中所述并行到串行转换器包括多个级，其中所述多个级中的每一者包括多个切换器，其中所述多个切换器中的每一者经配置以从相应的第一输入和相应的第二输入交替地传输数据。
12.根据权利要求11所述的装置，其中所述多个切换器中的每一者由相应的控制信号控制。
13.根据权利要求12所述的装置，其中每一所述相应的控制信号是相对于所述并行到串行转换器在内部产生的。
14.根据权利要求11所述的装置，其中所述多个级中的每一者经配置以加倍数据传输的频率。
15.根据权利要求7所述的装置，其中所述装置包括存储器装置。
16.根据权利要求7所述的装置，其中所述装置包括DDR3 SDRAM。
17.一种数据分类装置，其包括：
第一切换级，其经配置以在八个数据总线上并行接收数据且经配置以在四个数据总线上传输所述数据；
第二切换级，其经配置以在所述四个数据总线上从所述第一切换级接收所述数据，且经配置以在两个数据总线上传输所述数据；以及
最终切换级，其经配置以在所述两个数据总线上从所述第二切换级接收所述数据，且经配置以在输出总线上串行传输所述数据。
18.根据权利要求17所述的数据分类装置，其中所述第一切换级包括：
第一切换器，其经配置以在所述八个数据总线中的第一者上接收数据字的第一位并在所述八个数据总线中的第二者上接收所述数据字的第五位，且进一步经配置以将所述第一位和所述第五位交替地传输到所述四个数据总线中的第一者上；
第二切换器，其经配置以在所述八个数据总线中的第三者上接收所述数据字的第三位并在所述八个数据总线中的第四者上接收所述数据字的第七位，且进一步经配置以将所述第三位和所述第七位交替地传输到所述四个数据总线中的第二者上；
第三切换器，其经配置以在所述八个数据总线中的第五者上接收所述数据字的第二位并在所述八个数据总线中的第六者上接收所述数据字的第六位，且进一步经配置以将所述第二位和所述第六位交替地传输到所述四个数据总线中的第三者上；以及
第四切换器，其经配置以在所述八个数据总线中的第七者上接收所述数据字的第四位并在所述八个数据总线中的第八者上接收所述数据字的第八位，且进一步经配置以将所述第四位和所述第八位交替地传输到所述四个数据总线中的第四者上。
19.根据权利要求18所述的数据分类装置，其中所述第二切换级包括：
第五切换器，其经配置以在所述四个数据总线中的所述第一者上交替地接收所述第一位和所述第五位并在所述四个数据总线中的所述第二者上交替地接收所述第三位和所述第七位，且进一步经配置以将所述第一位、所述第三位、所述第五位和所述第七位中的每一者交替地传输到所述两个数据总线中的第一者上；以及
第六切换器，其经配置以在所述四个数据总线中的所述第三者上交替地接收所述第二位和所述第六位并在所述四个数据总线中的所述第四者上交替地接收所述第四位和所述第八位，且进一步经配置以将所述第二位、所述第四位、所述第六位和所述第八位中的每一者交替地传输到所述两个数据总线中的第二者上。
20.根据权利要求19所述的数据分类装置，其中所述最终切换级经配置以在所述两个数据总线中的所述第一者上交替地接收所述第一位、所述第三位、所述第五位和所述第七位并在所述两个数据总线中的所述第二者上交替地接收所述第二位、所述第四位、所述第六位和所述第八位，且进一步经配置以在所述输出总线上交替地传输所述第一位、所述第二位、所述第三位、所述第四位、所述第五位、所述第六位、所述第七位和所述第八位。
21.根据权利要求17所述的数据分类装置，其中所述四个数据总线以所述八个数据总线传输数据速度的两倍传输数据。
22.根据权利要求17所述的数据分类装置，其中所述两个数据总线以所述四个数据总线传输数据速度的两倍传输数据。
23.根据权利要求17所述的数据分类装置，其中所述输出总线以所述两个数据总线传输数据速度的两倍传输数据。
24.一种将并行数据转换为串行数据的方法，其包括：
在第一切换级处在八个数据总线上并行接收数据；
在四个数据总线上传输来自所述第一切换级的数据；
在第二切换级处在所述四个数据总线上接收来自所述第一切换级的数据；
在两个数据总线上传输来自所述第二切换级的数据；
在最终切换级处在所述两个数据总线上接收来自所述第二切换级的数据；以及
将所述数据从所述最终切换级串行传输到输出总线上。
25.根据权利要求24所述的方法，其中在所述第一切换级处接收数据包括：
在第一切换器处在所述八个数据总线中的第一者上接收数据字的第一位；
在所述第一切换器处在所述八个数据总线中的第二者上接收所述数据字的第五位；
将所述第一位和所述第五位交替地传输到所述四个数据总线中的第一者上；
在第二切换器处在所述八个数据总线中的第三者上接收所述数据字的第二位；
在所述第二切换器处在所述八个数据总线中的第四者上接收所述数据字的第七位；
将所述第三位和所述第七位交替地传输到所述四个数据总线中的第二者上；
在第三切换器处在所述八个数据总线中的第五者上接收数据字的第二位；
在所述八个数据总线中的第六者上在所述第三切换器处接收所述数据字的第六位；
将所述第二位和所述第六位交替地传输到所述四个数据总线中的第三者上；
在第四切换器处在所述八个数据总线中的第七者上接收数据字的第四位；
在所述第四切换器处在所述八个数据总线中的第八者上接收所述数据字的第八位；以及
将所述第四位和所述第八位交替地传输到所述四个数据总线中的第四者上。
26.根据权利要求25所述的方法，其中在所述第二切换级处接收数据包括：
在第五切换器处在所述四个数据总线中的所述第一者上交替地接收所述第一位和所述第五位；
在所述第五切换器处在所述四个数据总线中的所述第二者上交替地接收所述第三位和所述第七位；
将所述第一位、所述第三位、所述第五位和所述第七位中的每一者交替地传输到所述两个数据总线中的第一者上；
在第六切换器处在所述四个数据总线中的所述第三者上交替地接收所述第二位和所述第六位；
在所述第六切换器处在所述四个数据总线中的所述第四者上交替地接收所述第四位和所述第八位；以及
将所述第二位、所述第四位、所述第六位和所述第八位中的每一者从所述第六切换器交替地传输到所述两个数据总线中的第二者上。
27.根据权利要求26所述的方法，其中从所述最终切换级串行传输数据包括：
在所述最终切换级处在所述两个数据总线中的所述第一者上交替地接收所述第一位、所述第三位、所述第五位和所述第七位；
在所述两个数据总线中的所述第二者上交替地接收所述第二位、所述第四位、所述第六位和所述第八位；以及
将所述第一位、所述第二位、所述第三位、所述第四位、所述第五位、所述第六位、所述第七位和所述第八位交替地传输到所述输出总线上。
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