KR20080050461A - 고속 애플리케이션에서 병렬 데이터를 직렬 데이터로변환하기 위한 방법 및 장치 - Google Patents

고속 애플리케이션에서 병렬 데이터를 직렬 데이터로변환하기 위한 방법 및 장치 Download PDF

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KR20080050461A
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크리스토퍼 케이. 모르자노
웬 리
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마이크론 테크놀로지, 인크.
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Abstract

병렬 데이터를 직렬 데이터로 변환하기 위한 방법 및 장치가 개시된다. 더욱 구체적으로는, 병렬 데이터(d0, d4, d2, d6, dl, d5, d3, d7)를 수신하도록 구성된 데이터 파이프라인(62) 및 데이터 파이프라인(62)으로부터 병렬 데이터(d0, d4, d2, d6, dl, d5, d3, d7)를 수신하도록 구성된 복수의 스위치(70)를 포함하고 병렬 데이터(d0, d4, d2, d6, dl, d5, d3, d7)를 직렬로 출력하도록 구성되는 2진 정렬 로직(64)을 포함하는 병렬-직렬 변환기(52)가 제공된다.
Figure P1020087007861
병렬 데이터, 직렬 데이터, 병렬-직렬 변환기, 데이터 파이프라인, 2진 정렬 로직

Description

고속 애플리케이션에서 병렬 데이터를 직렬 데이터로 변환하기 위한 방법 및 장치{METHOD AND APPARATUS FOR CONVERTING PARALLEL DATA TO SERIAL DATA IN HIGH SPEED APPLICATIONS}
본 발명은 일반적으로 병렬-직렬 변환(parallel-to-serial conversion)에 관한 것으로서, 더욱 구체적으로는, 고속 메모리 디바이스에서의 병렬-직렬 변환에 관한 것이다.
이 섹션은 이하에 설명 및/또는 청구되는 본 발명의 다양한 양태에 관련될 수 있는 기술의 다양한 양태를 독자에게 소개하기 위한 것이다. 이 논의는 독자에게 본 발명의 다양한 양태에 대한 좀더 양호한 이해를 촉진하는 배경 정보를 제공하는데 도움이 될 것으로 생각된다. 따라서, 이들 문장들은, 종래 기술을 수용하는 관점이 아닌, 이런 관점에서 판독되어야 한다.
SDRAM(synchronous dynamic random access memory) 디바이스들과 같은 반도체 메모리 디바이스들이 컴퓨터들 및 전자 시스템들에 널리 사용된다. SDRAM 디바이스는 일반적으로, 각각이 데이터를 저장하도록 구성된 다수의 메모리 셀을 포함하는 메모리 어레이를 포함한다. 메모리 판독 동작 동안에는, 외부 디바이스들에 의한 프로세싱 및 사용을 위해, 메모리 셀로부터의 데이터가 액세스되어 데이터 패 드 DQPAD쪽으로 출력된다. SDRAM의 동작은 일반적으로 공통 클록 신호에 기초한다.
이해될 수 있듯이, 다수의 상이한 유형들의 SDRAM 디바이스들이 존재한다. 초기 세대의 SDRAM 디바이스들은 일반적으로, 모든 클록 사이클마다, 메모리 셀로부터 데이터가 액세스될 수 있고 데이터의 1개 비트가 DQPAD쪽으로 출력될 수 있도록 구성된다. 좀더 높은 프로세싱 속도에 대한 요구가 DDR(double data rate) SDRAM 디바이스들을 개발하게 하였다. DDR SDRAM 디바이스들은 일반적으로, 모든 클록 사이클마다, 데이터의 2개 비트들이 액세스되어 DQPAD쪽으로 출력되게 한다. 이를 달성하기 위해, DDR SDRAM 디바이스들은 클록 신호의 모든 상승 및 모든 하강 에지마다 데이터를 공통으로 클로킹하여 DQPAD쪽으로 내보낸다. DDR SDRAM은 일반적으로, 200 내지 550 MHz의 범위의 클록 레이트에서 메모리 디바이스로부터 데이터가 전송되도록 한다.
SDRAM의 후속 세대는 DDR2 SDRAM을 포함한다. DDR SDRAM에 대한 DDR2의 장점은, 개선된 전기적 인터페이스로 인해 훨씬 높은 클록 속도에서 실행될 수 있는 그 성능이다. 100 MHz의 클록 주파수로써, SDRAM은 클록 펄스의 모든 상승 에지마다 데이터를 전송할 것이고, 따라서, 유효한 100 MHz 전송 레이트를 달성한다. DDR과 마찬가지로, DDR2는, 동일한 클록 주파수로써 200 MHz의 유효 레이트를 실현하면서, 모든 상승 및 하강 에지에서 데이터를 전송할 것이다. DDR2의 클록 주파수는 메모리 클록, 온 다이 터미네이션(on-die termination), 선인출(pre-fetch) 버퍼 및 오프칩(off-chip) 드라이버들보다 2배 빨리 실행되는 개선된 전기 인터페 이스에 의해 더욱 상승된다. 따라서, DDR2 디바이스들은 500-667 MHz 범위의 데이터 전송 레이트를 가진다. 800-1067 MHz 범위의 데이터 전송 레이트가 용이하도록 개발되고 있는 차세대 SDRAM(DDR3)의 경우, 메모리 디바이스내에서 데이터의 내부 전송을 관리하기가 점점 더 어려워진다.
끊임없이 증가하는 프로세싱 속도를 용이하도록 하기 위해, 병행 프로세싱(concurrent processing)이 이용될 수 있도록, 데이터는 종종 메모리 디바이스내의 병렬 데이터 버스 상에 분할된다. 병행성이 액세스 및 프로세싱 속도를 개선하지만, 궁극적으로, 병렬 데이터는 출력 데이터를 직렬 방식으로 파이프라이닝하기 위해 직렬화된다. 메모리 디바이스의 끊임없이 증가하는 전송 속도로 인해, 메모리 디바이스로부터 출력되는 데이터를 직렬로 파이프라이닝하기 위한 병렬-직렬 변환이 점점 더 흥미를 끌고 있다.
본 발명은 앞서 기술된 문제점들 중 하나 이상을 해결할 수 있다.
본 발명의 전술한 장점들 및 그외의 장점들은 다음의 상세한 설명을 읽고, 도면들을 참조할 때 명백해질 수 있다:
도 1은 본 발명의 실시예들을 포함할 수 있는 예시적인 프로세서-기반의 디바이스의 블록도를 도시한다;
도 2는 도 1의 프로세서-기반의 디바이스에 사용될 수 있는 예시적인 메모리 디바이스의 블록도를 도시한다;
도 3은 본 발명의 실시예들에 따른 예시적인 병렬-직렬 변환기의 블록도를 도시한다;
도 4는 본 발명의 실시예들에 따른 병렬-직렬 변환기에 이용될 수 있는 스위치의 개략도이다;
도 5는 본 발명의 실시예에 따른 병렬-직렬 변환기의 마지막 단계에서 이용될 수 있는 스위칭 구성 요소의 개략도이다;
도 6은 본 발명의 실시예들에 따른 병렬-직렬 변환기에 이용되는 스위치들을 제어하도록 구성된 클록 발생기 회로의 개략도이다;
도 7은 본 발명의 실시예들에 따른 병렬-직렬 변환기에서의 서브-데이터 파이프라인(sub-data pipeline)의 개략도;
도 8은, 본 발명의 실시예들에 따른, 도 7의 서브-데이터 파이프라인의 부분을 제어하기 위한 포인터 제어 회로의 개략도;
도 9는 본 발명의 실시예들에 따른 제어 및 데이터 신호를 도시하는 타이밍도이다.
본 발명의 하나 이상의 특정 실시예들이 이하에 설명될 것이다. 이들 실시예들의 간결한 설명을 제공하기 위해, 실제 구현의 모든 사양이 명세서에서 설명될 수는 없다. 그러한 임의의 실제적인 구현의 실현에서는, 임의의 공학 또는 설계 프로젝트에서와 같이, 구현에 따라 달라질 수 있는, 시스템-관련 및 비지니스-관련 제약에 대한 준수와 같은, 개발자의 특정 목표를 달성하기 위해 다수의 구현-특정 판정(implementation-specific decisions)이 내려진다는 것을 알 수 있어야 한다. 더 나아가, 그러한 개발 노력은 복잡하고 시간 소모적일 수도 있지만, 그럼에도 불구하고, 이 설명서의 혜택을 갖는 당업자에게는 설계, 가공, 및 제조의 일상적인 시도일 것이라는 것을 이해되어야 한다.
이제 도면으로 돌아가 먼저 도 1을 참조하면, 일반적으로 참조 번호 10으로써 지정되는 예시적인 프로세서-기반 디바이스를 표현하는 블록도가 도시된다. 디바이스(10)는, 컴퓨터, 페이저, 셀룰러 전화기, 퍼스널 오거나이저, 제어 회로 등과 같은, 다양한 상이한 유형들 중 하나일 수 있다. 통상적인 프로세서-기반의 디바이스에서, 마이크로프로세서와 같은, 프로세서(12)가 디바이스(10)의 다수의 기능을 제어한다.
디바이스(10)는 통상적으로 전원 공급 장치(14)를 포함한다. 예를 들어, 디바이스(10)가 휴대용이라면, 전원 공급 장치(14)는 영구적인 배터리, 교체가능한 배터리, 및/또는 충전가능한 배터리를 포함한다는 장점이 있다. 전원 공급 장치(14)는 A/C 어댑터를 포함할 수도 있으며, 따라서, 디바이스가, 예를 들어, 벽에 있는 콘센트에 연결될 수도 있다. 사실상, 전원 공급 장치(14)는 D/C 어댑터를 포함할 수도 있고, 따라서, 디바이스(10)가, 예를 들어, 차량의 담배 라이터에 연결될 수도 있다.
디바이스(10)가 수행하는 기능에 따라, 다양한 그외의 디바이스들이 프로세서(12)에 접속될 수 있다. 예를 들어, 사용자 인터페이스(16)가 프로세서(12)에 접속될 수 있다. 사용자 인터페이스(16)는, 예를 들어, 버튼들, 스위치들, 키보 드, 라이트 펜(light pen), 마우스, 및/또는 음성 인식 시스템과 같은 입력 디바이스를 포함할 수도 있다. 디스플레이(18)도 프로세서(12)에 접속될 수 있다. 디스플레이(18)는 LCD 디스플레이, CRT, LED, 및/또는 오디오 디스플레이를 포함할 수 있다. 또한, RF 서브시스템/기저대역 프로세서(20)도 프로세서(12)에 접속될 수 있다. RF 서브시스템/기저대역 프로세서(20)는, RF 수신기 및 RF 송신기에 커플링되는 안테나를 포함할 수 있다(도시되지 않음). 통신 포트(22)도 프로세서(12)에 접속될 수 있다. 통신 포트(22)는, 예를 들어, 모뎀, 프린터, 또는 컴퓨터와 같은, 주변 디바이스(24)나, LAN(local area network) 또는 인터넷과 같은, 네트워크에 접속되도록 구성될 수 있다.
프로세서(12)는 일반적으로 소프트웨어 프로그래밍의 제어하에 디바이스(10)의 기능을 제어하기 때문에, 소프트웨어 프로그램을 저장하고 실행을 용이하게 하기 위해, 프로세서(12)에 메모리가 접속된다. 예를 들어, 프로세서(12)는, DRAM(dynamic random access memory), SRAM(static random access memory), DDR(Double Data Rate) 메모리, DDR2, DDR3 등을 포함할 수 있는 휘발성 메모리(26)에 접속될 수 있다. 프로세서(12)는 비휘발성 메모리(28)에도 접속될 수 있다. 비휘발성 메모리(28)는, 휘발성 메모리와 함께 사용되는, EPROM 또는 Flash 메모리와 같은 ROM(read only memory)을 포함할 수 있다. ROM의 크기는 통상적으로, 임의의 필요한 오퍼레이팅 시스템, 애플리케이션 프로그램들, 및 고정 데이터를 저장하기에 충분히 크도록 선택된다. 한편, 휘발성 메모리(26)는, 동적으로 로드되는 애플리케이션들을 저장할 수 있도록, 통상적으로 매우 크다. 추가적으로, 비휘발성 메모리(28)는, 디스크 드라이브, 테이프 드라이브 메모리, CD ROM 드라이브, DVD, 판독/기입 CD ROM 드라이브, 및/또는 플로피 디스크 드라이브와 같은, 고용량 메모리를 포함할 수 있다.
휘발성 메모리(26)는, DDR, DDR2, 또는 DDR3 기법을 구현할 수 있는 다수의 SDRAM을 포함할 수도 있다. 전술한 바와 같이, SDRAM은, SDRAM이, 시스템 클록과 같은, 타이밍 소스로 동기적으로 제어된다는 점에서 DRAM과는 상이하다. 동기적 제어를 달성하기 위해, 래치가 사용되어 SDRAM의 입력들 및 출력들 상에 데이터 및 그외의 정보를 제공한다. 따라서, 예를 들어, 판독 동작시에, 프로세서(12)는 판독 요청을 발행한 후 소정의 갯수의 클록 사이클만큼 데이터 출력 래치를 액세스할 수 있다. 소정의 갯수의 클록 사이클들은 통상적으로, 요청된 데이터에 액세스하고, 데이터를 출력 래치로 이동시키며, 데이터가 안정화되게 하는데 요구되는 시간의 양에 대응한다. 데이터는, 프로세서(12)에 타이밍 소스를 제공하는 시스템 클록과 동기되어 출력 래치로부터 클로킹되어 나온다. 출력 래치로부터 판독된 데이터와 시스템 클록의 동기화는 일반적으로, DLL(delay locked loop) 회로를 통해 구현된다. 일반적으로, DLL은, 출력 데이터가 표면상으로 시스템 클록과 정렬되도록 시간적으로 출력 데이터를 시프트시킴으로써 데이터 출력 신호를 시스템 클록에 로킹한다. 따라서, DLL은 SDRAM의 다양한 컴포넌트들에 의해 발생하는 시간 지연들을 보상할 수 있다.
기입 동작 또한, 시스템 클록 또는 외부적으로 제공되는 그외의 타이밍 소스와 같은, 타이밍 소스와 동기적으로 또는 동기되어 행해진다. 따라서, 데이터는 기입 동작을 수행중인 외부 디바이스로부터 제공되는 기입 클록의 제어하에 입력 래치로 클로킹되고 메모리 어레이에 기입될 수 있다. DLL은 또한 기입 데이터가 기입 클록과 동기되도록 구현될 수 있다.
이제 도 2를 참조하면, SDRAM의 예시적 실시예를 나타내는 블록도가 도시된다. SDRAM(30)은, 예를 들어, DDR3 SDRAM일 수 있다. 본 기술은 DDR3 SDRAM으로 제한되지 않을 수도 있고, 다른 동기식 메모리 디바이스 그리고, 특히, 타이밍을 정확하게 지킴으로부터 이점을 얻을 수 있는, 더블 에지 트리거드(double-edge triggered) 애플리케이션과 같은, 통신 애플리케이션에 사용하기 위한 그외의 고속 메모리 디바이스 및 그 밖의 디바이스에 동일하게 적용될 수도 있다. 본 기술분야의 당업자라면, 다양한 디바이스들이 본 발명의 구현에 사용될 수 있다는 것을 인식할 것이다. 이해될 수 있듯이, SDRAM(30)의 설명은 예시적 목적을 위해 간략화되었고 SDRAM의 모든 특징들에 대한 완전한 설명을 의도하지는 않는다.
메모리 버스를 통해 제공되는 제어, 어드레스, 및 데이터 정보는 SDRAM(30)에 대한 개별 입력들에 의해 표현된다. 이들 개별 표현들은 데이터 버스(32), 어드레스 라인들(34), 및 제어 로직(36)으로 향하는 다양한 개별 라인들(various discrete lines)으로써 도시된다. 이해될 수 있듯이, 다양한 버스들 및 제어 라인들은 시스템에 따라 달라질 수 있다. 본 기술분야에 공지되어 있는 바와 같이, SDRAM(30)은 어드레스 가능한 메모리 셀들의 행들 및 열들을 포함하는 메모리 어레이(38)를 포함한다. 행에서의 각각의 메모리 셀은 워드 라인에 접속된다. 또한, 열에서의 각각의 메모리 셀은 비트 라인에 접속된다. 메모리 어레이(38)에서의 각 각의 셀은, 본 기술분야에서 관례적이듯이, 통상적으로 저장 커패시터 및 액세스 트랜지스터를 포함한다.
SDRAM(30)은 어드레스 라인(34) 및 데이터 라인(32)을 통해, 예를 들어, 마이크로프로세서와 같은, 프로세서(12)와 인터페이스한다. 대안적으로, SDRAM(30)은, SDRAM 제어기, 마이크로컨트롤러, 칩셋, 또는 그외의 전자 시스템과 같은, 그외의 디바이스들과 인터페이스할 수 있다. 또한, 마이크로프로세서(12)는 다수의 제어 신호들을 SDRAM(30)에게 제공할 수 있다. 그러한 신호들은 행 및 열 어드레스 스트로브 신호들 RAS 및 CAS, 기입 인에이블 신호 WE, 클록 인에이블 신호 CKE, 및 그외의 종래의 제어 신호들을 포함할 수 있다. 제어 로직(36)은 SDRAM(30)의 이용 가능한 다수의 기능들을 제어한다. 또한, 본 기술분야의 당업자에게 공지되어 있는 바와 같이, 본 명세서에서 상세하게 설명되지 않은 다양한 그 밖의 제어 회로 및 신호들이 SDRAM(30)의 동작에 기여한다.
행 어드레스 버퍼(40) 및 행 디코더(42)는 어드레스 라인들(34) 상에 제공된 행 어드레스 신호들로부터 행 어드레스들을 수신하고 디코드한다. 각각의 고유한 행 어드레스는 메모리 어레이(38)에서의 셀들의 행에 대응한다. 행 디코더(42)는 통상적으로 워드 라인 드라이버, 어드레스 디코더 트리(address decoder tree), 및 행 어드레스 버퍼(40)로부터 수신된 소정의 행 어드레스를 변환하고 워드 라인 드라이버를 통해 메모리 어레이(38)의 적절한 워드 라인을 선택적으로 활성화하는 회로를 포함한다.
열 어드레스 버퍼(44) 및 열 디코더(46)는 어드레스 라인들(34) 상에 제공된 열 어드레스 신호들을 수신하고 디코드한다. 열 디코더(46)는, 열에 결함이 존재하는 경우 및 대체 열의 어드레스를 판정할 수도 있다. 열 디코더(46)는 감지 증폭기(48)에 접속된다. 감지 증폭기들(48)은 메모리 어레이(38)의 비트 라인들의 상보적 쌍(complementary pairs)에 접속된다.
감지 증폭기(48)는 데이터-인(data-in)(즉, 기입) 및 데이터-아웃(data-out)(즉, 판독) 회로에 접속된다. 데이터-인 회로는 기입 데이터를 수신하도록 구성된 직렬-병렬 변환기(50)를 포함할 수 있다. 직렬-병렬 변환기(50)는, 외부의 기입 데이터를 직렬로 수신하고 직렬 기입 데이터를 메모리 어레이(38)에 저장하기 위해 병렬 데이터로 변환하도록 구성된 데이터 드라이버들 및 래치들을 포함한다. 기입 동작 동안, 기입 데이터 버스(51)는 직렬-병렬 변환기(50)에 데이터를 제공한다. 이해될 수 있듯이, 기입 데이터 버스(51)는 데이터 버스(32)의 일부이다. 감지 증폭기(48)는 직렬-병렬 변환기(50)로부터 데이터를 수신하고 어드레스 라인(34)을 통해 특정된 어드레스에서의 셀의 커패시터에 대한 전하로서 데이터를 메모리 어레이(38)에 저장한다. 일 실시예에서, 기입 데이터 버스(51)는 400 MHz 이상에서 데이터를 전달하는 8-비트 데이터 버스이다.
판독 동작 동안, SDRAM(30)은 데이터를 메모리 어레이(38)로부터 마이크로프로세서(12)쪽으로 전송한다. 액세스된 셀들에 대한 상보적인 비트 라인들은, 프리차지(precharge) 동작 동안, 평형화 회로 및 기준 전압 공급 장치에 의해 제공되는 기준 전압으로 평형화된다. 그 다음, 액세스된 셀에 저장된 전하는 결합된 비트 라인과 공유된다. 감지 증폭기(48)는 상보적 비트 라인들 사이의 전압 차이를 검 출하고 증폭한다. 어드레스 라인(34) 상에 수신된 어드레스 정보는 비트 라인들의 서브 세트를 선택하고 그것을 입/출력(I/O) 와이어 또는 라인의 상보적 쌍에 접속한다. I/O 와이어는 증폭된 전압 신호를 내부 데이터 버스(54)를 통해, 병렬-직렬 변환기(52)와 같은, 데이터-아웃 회로쪽으로 전달한다. 내부 데이터-버스(54)는 (기입 데이터 버스(51) 및 판독 데이터 버스(58)를 포함하는) 데이터 버스(32)보다 낮은 주파수(예를 들어, 1OO MHz)에서 동작하는 병렬 데이터 버스이다. 병렬-직렬 변환기(52)는 좀더 느린 내부 데이터 버스(54)로부터 병렬 데이터를 수신하고 데이터를 판독 데이터 버스(58)를 통해 직렬로 데이터 패드(DQPAD;56)쪽으로 송신하도록 구성된다. 기입 데이터 버스(51)와 마찬가지로, 판독 데이터 버스(58)는 400 MHz 이상에서 동작하도록 구성된 고속 데이터 버스이다. 전술된 바와 같이, SDRAM(30)내에서 내부적으로 구현되는 전송 속도보다 높은 외부 속도에서 데이터를 전송하는 것은 다수의 설계 어려움을 발생시킨다. 이하에 더 설명되는 바와 같이, SDRAM(30)이, DDR, DDR2 및 DDR3 시스템과 같은, 고속 메모리 시스템에서 이용되는 높은 주파수에서 정확하게 동작할 수 있도록 본 발명의 실시예들은 병렬-직렬 변환기(52) 내에서 구현될 수 있다.
본 발명의 실시예들에 따르면 그리고 도 3을 참조하여 더 설명되는 바와 같이, 병렬-직렬 변환기(52)는 내부 데이터 버스(54)를 통해 감지 증폭기(48)로부터 병렬 데이터를 수신하기 위한 데이터 파이프라인 및 병렬 데이터를 판독 데이터 버스(58)를 통해 DQPAD(56) 상의 출력을 위해 직렬 데이터 스트림으로 유도하도록 구성된 복수의 스위치를 포함할 수 있다. 이해될 수 있듯이, DQPAD(56)는 데이터를 (프로세서(12)와 같은) 요청 디바이스 또는 시스템(10)의 그외의 임의 컴포넌트쪽으로 라우팅하기 위한 메커니즘을 제공한다. 병렬-직렬 변환기(52)에 대한 타이밍 소스는 외부 시스템 클록 신호(XCLK)와 동기적인 시프트된 클록 신호(shifted clock signal;DLLCK)를 제공함으로써 판독 데이터 버스(58)의 출력 데이터 신호를 시스템 클록(XCLK)으로 로킹하는 DLL(delay locked loop) 회로(60)에 의해 제공될 수 있다.
이제 도 3을 참조하면, 본 발명의 실시예에 따라 제조된 병렬-직렬 변환기(52)의 좀더 상세한 블록도가 예시된다. 전술한 바와 같이, 병렬-직렬 변환기(52)는 내부 데이터 버스(54)를 통해 감지 증폭기(48)로부터 병렬 데이터를 수신한다. 내부 데이터 버스(54)는 개별적인 병렬 데이터 버스를 포함한다. 예시적 실시예에서, 내부 데이터 버스(54)는 8개의 개별적인 데이터 버스를 포함한다. 내부 데이터 버스(54)의 각각의 개별적인 데이터 버스 한번에 데이터의 1개 비트를 병렬-직렬 변환기(52)로 전달하도록 구성된다. 이하의 논의를 통해 명백해질 바와 같이, 데이터 비트들은, d0 - d7로서 개별적으로 표현되는, 데이터 워드의 8개 비트가 판독 데이터 버스(58)를 통해 데이터 비트들의 적절한 순서(즉, dO, dl, d2, d3, d4, d5, d6, 다음으로 d7)를 허용할 순서로 감지 증폭기로부터 DQPAD(56)에 대한 출력으로 송신되도록 순서화된다. 전술한 바와 같이, 판독 데이터 버스(58)는 직렬 데이터 버스인 반면, 내부 데이터 버스(54)는 병렬 데이터 버스이다. 일반적으로, 현재 설명된 병렬-직렬 변환기는, 훨씬 느리지만 병렬인 내부 데이터 버스(54) 상의 데이터를 수신하고 외부 클록 속도(XCLK)와 정합하는 훨씬 높은 데이 터 레이트에서 직렬 방식으로 판독 데이터 버스(58) 상에 데이터를 출력한다.
병렬-직렬 변환기(52)는 데이터 파이프라인(62) 및 2진 데이터 정렬 로직(64)을 포함한다. 다음에서 도 7을 참조하여 더욱 상세하게 설명될 바와 같이, 데이터 파이프라인(62)은 다수의 서브-데이터 파이프라인들(66)을 포함한다. 일반적으로, 각각의 서브-데이터 파이프라인들(66)은 제어 신호들 IN<0:2>, OUT<0:2> 및 RST의 제어하에 한번에 데이터의 단일 비트를 2진 데이터 정렬 로직(64)으로 출력하는 것을 담당한다. 데이터 파이프라인(62)의 제어 신호들의 발생은 도 8을 참조하여 이하에 더욱 상세하게 설명된다. 부가적으로 내부 데이터 버스(54)로부터 개별적인 데이터 비트들의 적절한 순서화 송신을 더 가능하게 하기 위해, 데이터 워드로부터 데이터의 두번째 4 비트들(상부 레벨)(즉, d4, d5, d6 및 d7)를 전달하는 개별적인 데이터 라인들 또한 상위 레벨 비트를 전달하는 서브-데이터 파이프라인(66)으로부터 전송된 각각의 데이터 비트를 일시적으로 보유하기 위해 데이터 래치(68)를 포함한다. 각각의 데이터 래치들(68)은 트랩 인에이블 신호(trap enable signal) TRP에 의해 제어된다. TRP의 발생은 도 7과 관련하여 이하에서 더 논의될 것이다.
2진 데이터 정렬 로직(64)은 복수의 스위치들(70) 및 최종 단계 스위칭 회로(72)를 포함한다. 각각의 스위치들(70)은 내부적으로 발생된 각각의 스위치 제어 신호 RCK<0>, RCK<1>, RCK<2>, FCK<0>, FCK<1> 또는 FCK<2>의 제어하에 동작한다. 스위치 제어 신호들 RCK<0>, RCK<1> 및 RCK<2>은, 도 9에서 더 도시될 바와 같이, CLK(DLLCK)의 상승 에지에서 데이터가 해제되도록 제어하는 클록 신호이고, 스위치 제어 신호 FCK<0>, FCK<1> 또는 FCK<2>는 CLK의 하강 에지에서 데이터의 해제를 제어한다. 또한, 스위치들(70)의 동작을 제어하기 위한 내부 클록 신호의 발생이 도 6과 관련하여 더욱 상세하게 설명된다. 스위치(70)의 예시적 실시예가 도 4를 참조하여 더욱 상세하게 설명될 것이다.
일반적으로, 각각의 스위치들(70)은 2개의 데이터 입력들 사이에서 단순히 토글링한다. 즉, 데이터는 각각의 스위치 제어 신호의 제어하에 각각의 해당 스위치(70)를 통해 전달된다. 제어 신호가 하이(high)인 경우, 스위치는 제1 입력으로부터의 데이터를 전달할 것이다. 제어 신호가 로우(low)인 경우, 스위치(70)는 제2 입력으로부터의 데이터를 전달할 것이다. 예를 들어, 도 3에 도시된 왼쪽 상단 스위치(70)로써 시작하면, 스위치(70)는 스위치 제어 신호 RCK<1>의 제어하에 데이터 d0를 전달하는 것과 데이터 d4를 전달하는 것 사이에서 교번할 것이다. 이해될 수 있듯이, 각각의 스위치들(70)은 실제로는 인입하는 데이터를 반전시켜 전달한다. 그러나, 논의의 간략화를 위해, 인버터들(70)에 의해 전달되는 데이터에 대한 참조는 (데이터 신호의 반전이라기 보다는) 단순히 데이터 신호를 전달하는 것으로 도시되고 설명된다. 본 기술분야의 당업자라면, 스위치들(70)에 의해 출력되는 신호의 반전신호에 대한 계속적인 언급없이도 본 명세서에서 설명된 개념들을 알 수 있을 것이다. 마찬가지로, 이 스위치 바로 아래쪽의 스위치(70)는 스위치 제어 신호 RCK<2>의 제어하에 데이터 d2를 전달하는 것과 데이터 d6를 전달하는 것 사이에서 토글링하는 식이다.
처음의 4개 스위치(즉, 도 3에서 제일 왼쪽의 4개 스위치)는 데이터 파이프 라인(62)으로부터 입력을 직접 수신한다. 이들 4개 스위치들(70)은 2진 데이터 정렬 로직(64)의 "제1 단"을 구성한다. 각각의 스위치 제어 신호들 RCK<0> 및 FCK<0>의 제어하에 동작하는 다음의 2개 스위치들(70)이 2진 데이터 정렬 로직(64)의 "제2 단"을 구성한다. 마지막 단의 스위칭 로직(72)은 출력들(74A 및 74B)을 수신하고 DLL 클록(DLLCK)의 제어하에 판독 데이터 버스(58)를 통해 데이터를 직접 DQPAD(56)로 토글링한다. 마지막 단의 스위칭 로직(72)은 스위치들(70)과 동일한 기능(즉, 2개 입력들 사이에서의 토글링)을 수행하지만, 2진 데이터 정렬 로직(64)의 동작을 인에이블하기 위한 출력 인에이블 신호 QED의 포함한다. 마지막 단의 스위칭 로직(72)은 도 5와 관련하여 이하에서 더욱 상세히 설명될 것이다.
이해될 수 있듯이, 2진 데이터 정렬 로직(64)에서 스위치의 각 단(제1, 제2 및 최종 단)은 본질적으로 데이터 송신 주파수를 배가하여, 버스(54)로부터 송신된 병렬 데이터가 판독 데이터 버스(58)로 전달되고 판독 데이터 버스(58)는 내부 버스(54)의 대략 8배의 주파수에서 동작한다. 판독 데이터 버스(58) 상의 데이터는 직렬로 송신되고 외부 클록(XCLK) 레이트 및 DLL 클록(DLLCK) 레이트와 매칭하는 레이트에서 구동된다. 스위치 제어 신호들, DLL 클록 신호 및 외부 클록 신호(XCLK)의 타이밍 관계가 도 9와 관련하여 도시될 것이다.
이제 도 4를 참조하면, 스위치(70)의 예시적 실시예가 도시된다. 전술한 바와 같이, 스위치(70)는 스위치 제어 신호 CK(및 그것의 반전신호)의 제어하에 2개의 입력들(SWITCH INPUT 1 및 SWITCH INPUT 2) 사이에서 스위칭하도록 구성된다. 스위치(70)는 도 4에 도시된 바와 같이 구성된 4개의 N-채널 트랜지스터(76) 및 4 개의 P-채널 트랜지스터(78)를 포함한다. 스위치 제어 신호(CK)가 로우인 경우, 출력 터미널(SWITCH OUTPUT)은 SWITCH INPUT 1의 반전이다. 스위치 제어 신호(CK)가 하이인 경우, 스위치는, SWITCH OUTPUT이 SWITCH INPUT 2를 수신하도록 플리핑한다. 따라서, SWITCH OUTPUT은 선택된 입력의 반전 신호이다.
간략하게 도 3을 다시 참조하면, 도 4에 도시된 스위치(70)의 예시적 실시예는 전술한 블록도에 따라 설명될 수 있다. 예를 들어, 2진 데이터 정렬 로직(64)의 상단 왼쪽의 스위치(70)를 참조하면, 스위치(70)는 스위치 제어 신호 CK(여기에서는, RCK<1>) 및 그것의 반전 신호의 제어하에 SWITCH INPUT 1(여기에서는, d0)과 SWITCH INPUT 2(여기에서는, d4) 사이에서 스위칭한다. 본 기술분야의 당업자라면, 그 밖의 스위치 구성들이 또한 이용될 수도 있다는 것을 이해할 것이다. 유의해야 할 중요한 것은, 스위치(70)가 하나 이상의 제어 신호들에 기초해 2개 입력 신호 사이에서 토글링한다는 것이다.
이제 도 5를 참조하면, 마지막 단계의 스위칭 회로(72)의 예시적 실시예가 도시된다. 전술한 바와 같이, 스위칭 회로(72)는 DLLCK의 제어하에서 (도 3에서 예시된) 버스(74A)에서 수신된 입력과 버스(74B)에서 수신된 입력 사이에서 토글링한다. 또한, DLLCK 신호의 각각의 상승 및 하강 에지 DQPAD(56)쪽으로의 데이터 송신이 용이하도록 출력 인에이블 신호가 구현될 수 있도록 하기 위해, 추가의 로직이 부가되었다. 따라서, 데이터 인에이블 제어 신호 QED를 합성하기 위해, 버스(74A 및 74B), 멀티플렉서(80 및 82), NAND 게이트(84 및 86), 및 NOR 게이트(88 및 90)에서 제공되는 데이터 입력과 제어 클록(DLLCK)이 도 5에 도시된 바와 같이 제공된다. NAND 게이트들(84 및 86)의 출력들은 2진 데이터 정렬 로직(64)의 제1 및 제2 단에서의 스위치들(70)과 동일한 구성을 갖는 스위치에 접속되며, 도 4를 참조하여 상술되었다. 마지막 단의 스위칭 로직(72)의 스위치(70)는 일반적으로 도 3 및 도 4를 참조하여 전술한 바와 같이 동작하고 DLLCK의 제어하에 동작한다. 마찬가지로, 또한 DLLCK의 제어하에 동작하는 제2 스위치(70)는 NOR 게이트들(88 및 90)에 의해 제공되는 출력들 사이에서 토글링한다. 이들 스위치들(70)의 토글 상태에 기초하여, 트랜지스터들(92 및 94)은, 어떤 데이터가 DQPAD(56)쪽으로 최종적으로 출력되는지를 판정한다. 이해될 수 있듯이, 최종 단계의 스위칭 회로(72)는 스위칭 회로의 동작을 위한 적당한 신호 상태들을 보장하기 위해 다수의 인버터들(96)을 포함할 수도 있다. 요약하면, 최종 단의 스위칭 회로(72)는, 일단 데이터가 인에이블하면, DLLCK의 제어하에 입력 버스들(74A, 74B)) 상에 수신된 데이터의 출력 사이에서 토글링한다.
이제 도 6을 참조하면, 클록 발생기 회로(100)가 제공된다. 클록 발생기 회로(100)는 스위치 제어 신호들 RCK<0>, RCK<1>, RCK<2> FCK<0>, FCK<1> 및 FCK<2>를 내부적으로 발생시키도록 구현될 수 있다. 각각의 스위치 제어 신호들은 본질적으로 DLL(60)(도 2)로부터 수신된 DLLCK 신호로부터 발생된다. 마지막 단의 스위칭 로직(72)에서와 같이, 예시적 클록 발생 회로(100) 또한 QED(data enable signal)를 수신하고, 그에 따라, 스위칭 제어 신호의 발생은 QED 신호가 인가되는 경우에만 수행된다. 클록 발생 회로(100)는, 도 6에 도시된 바와 같이, 인입하는 클록 및 인에이블 신호들의 상태에 기초하여, 데이터를 그들의 각각의 출력들에 래 치하도록 다수의 플립플롭(102)을 포함한다. 클록 발생 회로(100)는 입력 신호의 반전 신호를 제공하기 위해 다수의 인버터들(104)을 포함한다. 또한, 클록 발생 회로(100)는, CLK 입력(DLLCK)이 로우인 경우 데이터를 통과시키고 DLLCK 신호가 하이인 경우 데이터를 로킹하는 래치(106)를 포함한다.
본 기술분야의 당업자라면, 도 6을 참조하여 도시된 클록 발생 회로(100)의 동작을 이해할 것이다. 클록 발생 회로(100)의 그외의 실시예도 이용될 수 있다. 이 논의를 위해, 클록 발생 회로(100)는 단순히 2진 데이터 정렬 로직(64)의 제1 및 제2 단을 제어하기 위해 2진 데이터 정렬 로직(64)의 개별적인 스위치들(70)을 제어하기 위한 스위치 제어 신호 RCK<0>, RCK<1>, RCK<2>, FCK<0>, FCK<1> 및 FCK<2>를 발생시키도록 제공된다. 다양한 내부 로직이 이 기능을 수행하는데 이용될 수 있다. 각각의 스위치 제어 신호들 클록 발생 로직(100)에 제공되는 로직을 통해 DLLCK 신호로부터만 발생된다는 것에 유의하는 것도 중요하다. 각각의 스위치 제어 신호들과 DLLCK 신호 사이의 관계가 도 9를 참조하여 더욱 상세하게 설명될 것이다.
이제 도 7을 참조하면, 예시적인 서브-데이터 파이프라인 회로(66)의 개략도가 도시된다. 전술한 바와 같이, 각각의 서브-데이터 파이프라인 회로(66)는 단순히, 입력 및 출력 제어 신호들 IN<0:2> 및 OUT<0:2>의 제어하에, 판독 데이터 버스(58)로부터 2진 데이터 정렬 로직(64)으로 한번에 1 비트씩 순서대로 데이터 비트를 래치하도록 구성된다. 도시의 목적을 위해, 도 7의 서브-데이터 파이프라인 회로(66)는 데이터 d4(도 3)를 수신하는 것으로 도시된다. 이것은 데이터 버 스(54)(도 3)의 제2 병렬 데이터 라인을 표현한다. 도 7에 예시된 바와 같이, 서브-데이터 파이프라인 회로(66)는 느린 사이클, 높은 지연에 이용되는 3개의 저장 래치들(108)을 포함한다. 저장 래치(108)는, 예를 들어, FIFO(first in first out) 저장 디바이스들일 수 있다. 래치들(108)은 입력 신호들 IN<0:2>의 동기화된 제어하에 타이밍 제어 블록(110)을 통해 입력 신호(여기에서는, 데이터 신호 d4)를 수신한다. 데이터는 출력 제어 신호들 OUT<0:2>의 제어하에 래치(108)들로부터 래치된다. 입력 제어 신호(IN<0:2>)는 데이터를 각각의 래치(108)에 트랩하고 신호 OUT<0:2>는 데이터를 스위칭하여 내보낸다. IN<0:2> 신호들은 자체 동기적(self-timed)이고 데이터보다 고속이다. 이들 입력 제어 신호들은 데이터 이전에 도달한다. OUT<0:2> 제어 신호들은, 도 8과 관련하여 더 설명되는 바와 같이, DLLCK 신호에 기반한다.
타이밍 제어 회로(110)는 유효 데이터를 보유하고 프리차지된 데이터를 DC로 변환하여 원격(대 인접) 데이터로부터의 타이밍을 평활화하도록 구현된다. 타이밍 제어 회로(110)는, 도 7에 도시된 바와 같이 정렬될 수 있는, 3개의 NOR 게이트들(112), 2개의 인버터들(114) 및 AND 게이트(116)를 포함한다. 타이밍 제어 회로(110)는 병렬-직렬 변환기(52)에 인접한 메모리 위치로부터 도달하는 데이터 비트 대비 좀더 먼 메모리 위치로부터 도달하는 데이터 비트 사이의 타이밍 차이를 지원하기 위해 제공된다. 이해될 수 있듯이, 데이터 비트는 펄스로서 도달한다. 타이밍은 일반적으로 좀더 인접한 메모리 위치들이나 좀더 먼 메모리 위치들 중 어느 한쪽에 매칭하도록 초기 설정된다. 예를 들어, 병렬-직렬 변환기(52)에 아주 근접한 메모리 위치로부터 도달하는 데이터는 짧은 펄스를 가질 수 있고 멀리 떨어진 무엇인가는 긴 펄스를 가질 수 있다. 타이밍 제어 회로(110)는 펄스를 트랩하고 메모리 어레이(38)의 모든 상이한 영역으로부터의 타이밍을 정렬한다. (reset signal)RST도 타이밍 제어 회로(110)쪽으로 게이팅되어 더 아래쪽 게이트를 통해 래치를 리셋한다. RST 신호는, 지나치게 빠른 새로운 데이터는 지연시키고 후속 사이클쪽으로 시간을 끄는 예전 데이터는 새로운 데이터가 도달할 수 있도록 하기 위해 소거함으로써 인접 데이터와 먼 데이터를 정렬하는 것을 지원한다. 일반적으로, 회로(110)는 송신될 데이터에 더 큰 윈도우를 제공안다.
또한, 데이터 래치(68;도 3)가 도 7에 도시되어 있다. 전술한 바와 같이, 데이터 래치(68)는 인입하는 8개 비트 데이터 워드 중 상부 비트를 트랩 제어 신호 TRP의 제어하에 일시적으로 트랩하는데 이용된다. TRP 신호는 NAND 게이트(118)를 사용해 스위치 제어 신호(RCK<0>, RCK<1> 및 FCK<0>)를 조합함으로써 발생된다. 인버터(120)는, 트랩 제어 신호 TRP의 적당한 극성을 보장하는데도 이용될 수 있다. 이것은 OUT<0;2>의 스위칭이 1/2 데이터 바이트 사이클(4개 비트를 출력하는데 걸리는 시간)의 마진을 갖게 하여 데이터 스트림을 인터럽트하지 않으면서 스위칭하게 한다.
이제 도 8을 참조하면, 출력 제어 신호들 OUT<0:2>을 발생시키기 위한 예시적 회로(122)가 도시된다. 회로(122)는, 도 8에 예시된 바와 같이, 스위치 제어 신호 FCK<0> 및 그것의 반전 신호의 제어하에 동작하는 플립플롭들(124)을 포함한다. 이해될 수 있듯이, 회로(122)에서, 제1 플립플롭(124)은 리셋 (R) 플립플롭인 한편, 제2 및 제3 플립플롭(124)은 셋 (S) 플립플롭들이다. FCK<0> 입력으로부터 반전된 제어 신호를 발생시키기 위해 인버터(126)가 제공될 수 있다. 스위치 제어 신호 FCK<0>는 DLLCK 신호에 기반 하므로, 출력 제어 신호 OUT<0:2> 또한 DLLCK 신호로부터 유도된다. 도 8에 도시된 바와 같이, 회로(122)는 서브-데이터 파이프라인들(66)로부터 데이터를 래치하는데 이용되는 출력 제어 신호들 OUT<0:2>를 발생시키는데 이용될 수 있다.
이제 도 9를 참조하면, 외부 클록 신호 XCLK, DLL 클록 신호 DLLCK 및 각각의 스위치 제어 신호 RCK<0:2> 및 FCK<0:2> 타이밍도가 도시된다. 도시된 바와 같이, DLLCK 신호는 XCLK 신호와 동일한 속도에서 동작하지만, 신호 지연들을 보상하기 위해 그것을 약간 앞선다. 도시된 바와 같이, RCK<0> 및 FCK<0> 신호들은 DLLCK 신호의 약 절반의 속도로 실행된다. 후속 단에서, RCK<1>, RCK<2>, FCK<1> 및 FCK<2>는 RCK<0> 및 FCK<0> 신호들의 절반의 속도(즉, DLLCK 신호 속도의 1/4)에서 동작한다.
다시 도 3의 제1 단의 스위치(70)를 참조하면, RCK<1> 제어하의 스위치(70)는 항상 입력 데이터 d0와 입력 데이터 d4의 송신 사이에서 토글링한다. 즉, 스위치(70)는, RCK<1>의 제어하에, 스위치(70)를 통해 데이터 d0와 d4를 교대로 송신한다. 마찬가지로, RCK<2> 제어하의 스위치(70)는 입력 d2와 d6 사이에서 토글링한다. 스위치(70)는, FCK<1>의 제어하에, 데이터 입력 d1와 d5 사이에서 항상 토글링한다. 마지막으로, FCK<2> 제어하의 스위치(70)는 데이터 d3 및 d7 사이에서 항상 토글링한다. 각각의 스위치(70)에 의해 출력되는 데이터와 함께 이들 각각의 제어 신호들의 상대적 타이밍이 도 9에 도시된다.
더 도시되는 바와 같이, RCK<0> 및 FCK<0>의 제어하의 제2 단의 스위치들(70)을 참조하면, 출력 상태들 및 상대적 스위칭이 도 9에 더 도시된다. 이해될 수 있듯이, 신호(RCK<0>)에 의해 제어되는 스위치(70)의 출력 상태는, 도 3을 참조하여 예시되고 설명된 구성에 기초하여, 그 순서대로 데이터 d0, d2, d4 및 d6의 송신 사이에서 토글링한다. 즉, 신호 RCK<0>에 의해 제어되는 스위치(70)는 데이터 d0, d2, d4 및 d6을 그 순서대로 교대로 송신하고 반복한다. 마찬가지로, 신호 FCK<0>에 의해 제어되는 스위치(70)는 데이터 입력 d1, d3, d5 및 d7 사이에서 그 순서대로 토글링한다. 이 타이밍 및 제어에 기초하여, 본 기술분야의 당업자라면, 2진 데이터 정렬 로직(64) 및 데이터 파이프라인(62)으로의 입력 데이터(dO - d7)의 특정 정렬(즉, dO, d4, d2, d6, dl, d5, d3 및 d7과 같이 도 3의 상단에서 하단으로의 입력)이 내부 데이터 버스(54)로부터의 병렬 데이터가 직렬화되어 내부 데이터 버스(54)의 주파수보다 8배 높은 주파수에서 판독 데이터 버스(58) 상에 출력될 것을 보장한다는 것을 이해할 것이다. 이해될 수 있듯이, 각각의 더 느린 단은 데이터에 대한 셋업(set up) 시간으로서 추가 시간을 사용한다. 예를 들어, RCK<0>는 DLLCK의 절반의 속도에서 동작한다. DLLCK 스위치(70)가 FCK<0>로부터의 데이터를 포인팅하는 경우, 그때가 RCK<0>가 스위칭하는 시점이고, 그것에 의해, 데이터가 스위치(70)를 제어하는 RCK<0>로부터 스위칭하기 위해 DLLCK 시간의 절반을 허용한다. 마찬가지로, 스위치(70)를 제어하는 RCK<0>가 RCK<2>를 포인팅하는 경우, RCK<1>이 스위칭하는 식이다.
바람직하게는, 본 발명의 실시예들은, 고속 메모리 시스템들과 같은, 고속 애플리케이션에서 병렬 데이터를 직렬 데이터로 변환하는 기술을 제공한다. 본 기술의 실시예들에 따르면, 변환기에 다수의 스위치를 이용하는 것에 의해 변환이 수행된다. 또한, 변환기는 본질적으로 DLLCK 신호의 제어하에 동작되고, 따라서 제어가 불필요한데, 그것은 프리-런닝 클록 신호(free-running clock signal)이기 때문이다.
본 발명은 다양한 변경 및 대안의 형태가 가능할 수 있지만, 특정 실시예가 예시의 방법으로써 도면들에서 도시되었고 본 명세서에서 상세하게 설명되었다. 그러나, 본 발명이 개시된 특정 형태로 제한되는 것은 아니라는 것이 이해되어야 한다. 오히려, 본 발명은 이하에 첨부된 청구범위에 의해 정의되는 바와 같이 본 발명의 사상 및 범주내에 해당되는 모든 변경들, 등가물둘, 및 대안들을 하도록 의도된다.

Claims (27)

  1. 병렬-직렬 변환기로서,
    병렬 데이터를 수신하도록 구성된 데이터 파이프라인; 및
    상기 데이터 파이프라인으로부터 상기 병렬 데이터를 수신하도록 배열된 복수의 스위치를 포함하고, 상기 병렬 데이터를 직렬로 출력하도록 구성된 2진 정렬 로직
    을 포함하는 병렬-직렬 변환기.
  2. 제1항에 있어서,
    상기 스위치들 각각은 각각의 제어 신호의 상태에 따라 각각의 제1 데이터 입력 비트 또는 각각의 제2 데이터 입력 비트 중 어느 하나를 송신하도록 구성된 병렬-직렬 변환기.
  3. 제1항에 있어서,
    상기 복수의 스위치는,
    상기 데이터 파이프라인으로부터 데이터를 병렬로 수신하도록 구성된 복수의 제1 스위치를 포함하는 제1 단(stage);
    상기 복수의 제1 스위치로부터 상기 데이터를 수신하도록 구성된 복수의 제2 스위치를 포함하는 제2 단; 및
    상기 복수의 제2 스위치로부터 상기 데이터를 수신하도록 구성되고 상기 데이터를 직렬로 출력하도록 구성된 스위칭 로직을 포함하는 최종 단
    을 포함하는 병렬-직렬 변환기.
  4. 제3항에 있어서,
    상기 제1 단은 상기 병렬 데이터의 주파수를 배가(double)하도록 구성되고, 상기 제2 단은 상기 제1 단으로부터 수신된 상기 데이터의 주파수를 배가하도록 구성되며, 상기 최종 단은 상기 제2 단으로부터 수신된 상기 데이터의 주파수를 배가하도록 구성되는 병렬-직렬 변환기.
  5. 제3항에 있어서,
    상기 제1 단은 4개의 스위치들을 포함하고 상기 제2 단은 2개의 스위치들을 포함하는 병렬-직렬 변환기.
  6. 제1항에 있어서,
    상기 데이터 파이프라인은 제1 주파수에서 상기 병렬 데이터를 수신하도록 구성되고, 상기 2진 데이터 정렬 로직은 상기 병렬 데이터를 제2 주파수에서 직렬로 출력하도록 구성되며, 상기 제2 주파수는 상기 제1 주파수보다 더 높은 병렬-직렬 변환기.
  7. 복수의 데이터 버스를 포함하는 내부 데이터 버스 - 상기 복수의 데이터 버스 각각은 상기 복수의 데이터 버스 중 그외의 것들과 관련하여 각각의 데이터 비트를 병렬로 송신하도록 구성됨 - ;
    복수의 스위치를 포함하고, 상기 내부 데이터 버스로부터 상기 각각의 데이터 비트들을 수신하고 상기 데이터 비트들을 출력에서 직렬로 송신하도록 구성된 병렬-직렬 변환기; 및
    상기 변환기의 상기 출력으로부터 상기 데이터 비트들을 수신하고 상기 데이터 비트들을 디바이스에 대해 외부적으로 송신하도록 구성된 판독 데이터 버스
    를 포함하는 디바이스.
  8. 제7항에 있어서,
    상기 내부 데이터 버스는 제1 주파수에서 상기 데이터 비트들을 송신하고, 상기 판독 데이터 버스는 상기 제1 주파수보다 높은 제2 주파수에서 상기 데이터 비트들을 송신하는 디바이스.
  9. 제8항에 있어서,
    상기 제2 주파수는 상기 제1 주파수보다 대략 8배 높은 디바이스.
  10. 제8항에 있어서,
    상기 제2 주파수는 대략 800-1066 Mbps의 범위에 있는 디바이스.
  11. 제7항에 있어서,
    상기 병렬-직렬 변환기는 복수의 단을 포함하며, 상기 복수의 단 각각은 복수의 스위치를 포함하고, 상기 복수의 스위치 각각은 각각의 제1 입력 및 각각의 제2 입력으로부터의 데이터를 교대로 송신하도록 구성되는 디바이스.
  12. 제11항에 있어서,
    상기 복수의 스위치 각각은 각각의 제어 신호에 의해 제어되는 디바이스.
  13. 제12항에 있어서,
    상기 각각의 제어 신호들 각각은 상기 병렬-직렬 변환기에 대해 내부적으로 발생되는 디바이스.
  14. 제11 항에 있어서,
    상기 복수의 단 각각은 데이터 송신 주파수를 배가하도록 구성되는 디바이스.
  15. 제7항에 있어서,
    상기 디바이스는 메모리 디바이스를 포함하는 디바이스.
  16. 제7항에 있어서,
    상기 디바이스는 DDR3 SDRAM을 포함하는 디바이스.
  17. 데이터 정렬 디바이스로서,
    8개의 데이터 버스들 상에서 데이터를 병렬로 수신하도록 구성되고 상기 데이터를 4개의 데이터 버스들 상에서 송신하도록 구성된 제1 스위칭 단;
    상기 제1 스위칭 단으로부터 상기 데이터를 상기 4개의 데이터 버스들 상에서 수신하도록 구성되고 상기 데이터를 2개의 데이터 버스들 상에서 송신하도록 구성된 제2 스위칭 단; 및
    상기 제2 스위칭 단으로부터 상기 데이터를 상기 2개 데이터 버스들 상에서 수신하도록 구성되고 상기 데이터를 출력 버스 상에 직렬로 송신하도록 구성된 최종 스위칭 단
    을 포함하는 데이터 정렬 디바이스.
  18. 제17항에 있어서,
    상기 제1 스위칭 단은,
    상기 8개의 데이터 버스들 중 제1 데이터 버스 상의 데이터 워드의 제1 비트를 수신하고 상기 8개의 데이터 버스들 중 제2 데이터 버스 상의 상기 데이터 워드의 제5 비트를 수신하도록 구성되며, 상기 4개의 데이터 버스들 중 제1 데이터 버스로 상기 제1 비트 및 상기 제5 비트를 교대로 송신하도록 더 구성되는 제1 스위 치;
    상기 8개의 데이터 버스들 중 제3 데이터 버스 상의 상기 데이터 워드의 제3 비트를 수신하고 상기 8개의 데이터 버스들 중 제4 데이터 버스 상의 상기 데이터 워드의 제7 비트를 수신하도록 구성되며, 상기 4개의 데이터 버스들 중 제2 데이터 버스로 상기 제3 비트 및 상기 제7 비트를 교대로 송신하도록 더 구성되는 제2 스위치;
    상기 8개의 데이터 버스들 중 제5 데이터 버스 상의 상기 데이터 워드의 제2 비트를 수신하고 상기 8개의 데이터 버스들 중 제6 데이터 버스 상의 상기 데이터 워드의 제6 비트를 수신하도록 구성되며, 상기 4개의 데이터 버스들 중 제3 데이터 버스로 상기 제2 비트 및 상기 제6 비트를 교대로 송신하도록 더 구성되는 제3 스위치; 및
    상기 8개의 데이터 버스들 중 제7 데이터 버스 상의 상기 데이터 워드의 제4 비트를 수신하고 상기 8개의 데이터 버스들 중 제8 데이터 버스 상의 상기 데이터 워드의 제8 비트를 수신하도록 구성되며, 상기 4개의 데이터 버스들 중 제4 데이터 버스로 상기 제4 비트 및 상기 제8 비트를 교대로 송신하도록 더 구성되는 제4 스위치
    를 포함하는 데이터 정렬 디바이스.
  19. 제18항에 있어서,
    상기 제2 스위칭 단은,
    상기 4개의 데이터 버스들 중 상기 제1 데이터 버스 상의 상기 제1 비트 및 상기 제5 비트를 교대로 수신하고 상기 4개의 데이터 버스들 중 상기 제2 데이터 버스 상의 상기 제3 비트 및 상기 제7 비트를 교대로 수신하도록 구성되며, 상기 2개의 데이터 버스들 중 제1 데이터 버스로 상기 제1 비트, 제3 비트, 제5 비트, 및 제7 비트 각각을 교대로 송신하도록 더 구성되는 제5 스위치; 및
    상기 4개의 데이터 버스들 중 상기 제3 데이터 버스 상의 상기 제2 비트 및 상기 제6 비트를 교대로 수신하고 상기 4개의 데이터 버스들 중 상기 제4 데이터 버스 상의 상기 제4 비트 및 상기 제8 비트를 교대로 수신하도록 구성되며, 상기 2개의 데이터 버스들 중 제2 데이터 버스로 상기 제2 비트, 제4 비트, 제6 비트, 및 제8 비트 각각을 교대로 송신하도록 더 구성되는 제6 스위치
    를 포함하는 데이터 정렬 디바이스.
  20. 제19항에 있어서,
    상기 최종 스위칭 단은 상기 2개의 데이터 버스들 중 상기 제1 데이터 버스 상의 상기 제1 비트, 제3 비트, 제5 비트 및 제7 비트를 교대로 수신하고 상기 2개의 데이터 버스들 중 상기 제2 데이터 버스 상의 상기 제2 비트, 제4 비트, 제6 비트 및 제8 비트를 교대로 수신하도록 구성되며, 상기 출력 버스 상에 상기 제1 비트, 제2 비트, 제3 비트, 제4 비트, 제5 비트, 제6 비트, 제7 비트 및 제8 비트를 교대로 송신하도록 더 구성되는 데이터 정렬 디바이스.
  21. 제17항에 있어서,
    상기 4개의 데이터 버스들은 상기 8개의 데이터 버스들이 데이터를 송신하는 것보다 2배 빠르게 데이터를 송신하는 데이터 정렬 디바이스.
  22. 제17항에 있어서,
    상기 2개의 데이터 버스들은 상기 4개의 데이터 버스들이 데이터를 송신하는 것보다 2배 빠르게 데이터를 송신하는 데이터 정렬 디바이스.
  23. 제17항에 있어서,
    상기 출력 버스는 상기 2개의 데이터 버스들이 데이터를 송신하는 것보다 2배 빠르게 데이터를 송신하는 데이터 정렬 디바이스.
  24. 병렬 데이터를 직렬 데이터로 변환하는 방법으로서,
    제1 스위칭 단에서 8개의 데이터 버스들 상의 데이터를 병렬로 수신하는 단계;
    상기 제1 스위칭 단으로부터의 상기 데이터를 4개의 데이터 버스들 상에 송신하는 단계;
    상기 4개의 데이터 버스들 상의 상기 제1 스위칭 단으로부터의 상기 데이터를 제2 스위칭 단에서 수신하는 단계;
    상기 제2 스위칭 단으로부터의 상기 데이터를 2개의 데이터 버스들을 통해 송신하는 단계;
    상기 2개의 데이터 버스들 상의 상기 제2 스위칭 단으로부터의 상기 데이터를 최종 스위칭 단에서 수신하는 단계; 및
    상기 최종 스위칭 단으로부터의 상기 데이터를 직렬로 출력 버스로 송신하는 단계
    를 포함하는 변환 방법.
  25. 제24항에 있어서,
    상기 제1 스위칭 단에서 데이터를 수신하는 단계는,
    상기 8개의 데이터 버스들 중 제1 데이터 버스를 통해 제1 스위치에서 데이터 워드의 제1 비트를 수신하는 단계;
    상기 8개의 데이터 버스들 중 제2 데이터 버스를 통해 상기 제1 스위치에서 상기 데이터 워드의 제5 비트를 수신하는 단계;
    상기 4개의 데이터 버스들 중 제1 데이터 버스로 상기 제1 비트 및 상기 제5 비트를 교대로 송신하는 단계;
    상기 8개의 데이터 버스들 중 제3 데이터 버스를 통해 제2 스위치에서 상기 데이터 워드의 제2 비트를 수신하는 단계;
    상기 8개의 데이터 버스들 중 제4 데이터 버스를 통해 상기 제2 스위치에서 상기 데이터 워드의 제7 비트를 수신하는 단계;
    상기 4개의 데이터 버스들 중 제2 데이터 버스로 상기 제3 비트 및 상기 제7 비트를 교대로 송신하는 단계;
    상기 8개의 데이터 버스들 중 제5 데이터 버스를 통해 제3 스위치에서 데이터 워드의 제2 비트를 수신하는 단계;
    상기 8개의 데이터 버스들 중 제6 데이터 버스를 통해 상기 제3 스위치에서 상기 데이터 워드의 제6 비트를 수신하는 단계;
    상기 4개의 데이터 버스들 중 제3 데이터 버스로 상기 제2 비트 및 상기 제6 비트를 교대로 송신하는 단계;
    상기 8개의 데이터 버스들 중 제7 데이터 버스를 통해 제4 스위치에서 데이터 워드의 제4 비트를 수신하는 단계;
    상기 8개의 데이터 버스들 중 제8 데이터 버스를 통해 상기 제4 스위치에서 상기 데이터 워드의 제8 비트를 수신하는 단계; 및
    상기 4개의 데이터 버스들 중 제4 데이터 버스로 상기 제4 비트 및 상기 제8 비트를 교대로 송신하는 단계
    를 포함하는 변환 방법.
  26. 제25항에 있어서,
    상기 제2 스위칭 단에서 데이터를 수신하는 단계는,
    4개의 데이터 버스들 중 상기 제1 데이터 버스 상의 상기 제1 비트 및 상기 제5 비트를 제5 스위치에서 교대로 수신하는 단계;
    상기 4개의 데이터 버스들 중 상기 제2 데이터 버스 상의 상기 제3 비트 및 상기 제7 비트를 상기 제5 스위치에서 교대로 수신하는 단계;
    상기 제5 스위치로부터 상기 제1 비트, 제3 비트, 제5 비트 및 제7 비트 각각을 상기 2개의 데이터 버스들 중 제1 데이터 버스로 교대로 송신하는 단계;
    상기 4개의 데이터 버스들 중 상기 제3 데이터 버스 상의 상기 제2 비트 및 상기 제6 비트를 제6 스위치에서 교대로 수신하는 단계;
    상기 4개의 데이터 버스들 중 상기 제4 데이터 버스 상의 상기 제4 비트 및 상기 제8 비트를 상기 제6 스위치에서 교대로 수신하는 단계; 및
    상기 제6 스위치로부터 상기 제2 비트, 제4 비트, 제6 비트 및 제8 비트 각각을 상기 2개의 데이터 버스들 중 제2 데이터 버스로 교대로 송신하는 단계
    를 포함하는 변환 방법.
  27. 제26항에 있어서,
    상기 데이터를 상기 최종 스위칭 단으로부터 직렬로 송신하는 단계는,
    상기 2개의 데이터 버스들 중 상기 제1 데이터 버스 상의 상기 제1 비트, 제3 비트, 제5 비트 및 제7 비트를 상기 최종 스위칭 단에서 교대로 수신하는 단계;
    상기 2개의 데이터 버스들 중 상기 제2 데이터 버스 상의 상기 제2 비트, 제4 비트, 제6 비트 및 제8 비트를 교대로 수신하는 단계; 및
    상기 제1 비트, 제2 비트, 제3 비트, 제4 비트, 제5 비트, 제6 비트, 제7 비트, 및 제8 비트를 상기 출력 버스로 교대로 송신하는 단계
    를 포함하는 변환 방법.
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