JP4992938B2 - パラレル−シリアル変換器 - Google Patents

Description

この発明は、パラレルデータをシリアルデータに変換するパラレル−シリアル変換器に関する。

近年の信号伝送速度の高速化に伴い、信号受信装置などの内蔵回路の動作速度に対するマージンが少なくなっている。たとえば、フリップフロップ回路（Ｆｌｉｐ Ｆｌｏｐ）においては、正常動作のために、入力されるクロック信号とデータの間にはセットアップタイムとホールドタイムを設けることが要求される。半導体の微細加工により半導体自体が高速化した反面、回路の微細化によって相対的にばらつきが増大する。

このため、フリップフロップ回路のセットアップタイムとホールドタイムは減少し、データとクロックのタイミングゆらぎが大きくなり、動作速度を向上させることができないという問題がある。デジタルのパラレルデータをシリアルデータに変換（パラレル−シリアル変換）するために、２ｂｉｔデータを選択回路（ＭＵＸ）で合成し、データレートが２倍の１ｂｉｔデータに変換する方式がある（たとえば、下記特許文献１〜４参照。）。

選択回路から出力されたシリアルデータをフリップフロップ回路で整形するためには、たとえば、シリアルデータから半位相遅れたタイミングでフリップフロップ回路のクロック信号を打つ。このタイミングの調整を行うために、従来、たとえばバッファなどでクロック信号の回路遅延を調整する方式が提案されている。

特開２０００−１９６４６２号公報 特開平８−１６３１１７号公報 特開２００７−２０２０３３号公報 特開２００２−２０４４４８号公報

しかしながら、上述した従来技術では、バッファや選択回路などで発生する遅延は、プロセス、温度、電源などの諸条件で変化するため、シリアルデータを精度よく整形することができないという問題がある。また、選択回路から出力されるシリアルデータのデューティ比が５０％でない場合は、フリップフロップ回路のクロック信号とシリアルデータのタイミングを最適に調整することが困難であるという問題がある。

開示のパラレル−シリアル変換器は、上述した問題点を解消するものであり、シリアルデータを精度よく整形することを目的とする。

上述した課題を解決し、目的を達成するため、このパラレル−シリアル変換器は、パラレルデータを切り替えながら出力してシリアルデータに変換する変換回路と、前記変換回路によって出力されたシリアルデータをラッチするラッチ回路と、前記シリアルデータのレプリカデータを生成する生成回路と、前記生成回路によって生成されたレプリカデータの第一切り替わり点と、前記第一切り替わり点の次の第二切り替わり点と、を検出する検出回路と、前記検出回路によって検出された各切り替わり点に基づいて、前記変換回路の切り替えに対する前記ラッチ回路のラッチの相対的なタイミングを制御する制御回路と、を備えることを要件とする。

開示のパラレル−シリアル変換器によれば、シリアルデータを精度よく整形することができるという効果を奏する。

実施の形態１にかかるパラレル−シリアル変換器を示す図である。 実施の形態２にかかるパラレル−シリアル変換器を示す図である。 図２に示したパラレル−シリアル変換器の動作のタイムチャートを示す図（その１）である。 図２に示したパラレル−シリアル変換器の動作のタイムチャートを示す図（その２）である。 図２に示したパラレル−シリアル変換器の動作のタイムチャートを示す図（その３）である。 出力ｄｉｆ１のみに基づく位相制御（デューティ比＝５０％）を示す参考図である。 出力ｄｉｆ１，ｄｉｆ２に基づく位相制御（デューティ比＝５０％）を示す図である。 出力ｄｉｆ１のみに基づく位相制御（デューティ比≠５０％）を示す参考図である。 出力ｄｉｆ１，ｄｉｆ２に基づく位相制御（デューティ比≠５０％）を示す図である。 実施の形態３にかかるパラレル−シリアル変換器の構成を示す図である。 出力ｄｉｆ１，ｄｉｆ２が同じ値になる確率を示す図（その１）である。 出力ｄｉｆ１，ｄｉｆ２が同じ値になる確率を示す図（その２）である。 出力ｄｉｆ１，ｄｉｆ２が同じ値になる確率を示す図（その３）である。 ゲイン制御回路によるゲインの制御の一例を示す図である。 ゲインの制御に応じた位相制御を示す図である。 実施の形態４にかかるパラレル−シリアル変換器の構成を示す図である。 図１２に示したパラレル−シリアル変換器の具体例を示す図である。 図１３に示した第一検出回路の動作のタイムチャートを示す図（その１）である。 図１３に示した第一検出回路の動作のタイムチャートを示す図（その２）である。 図１３に示した第一検出回路の動作のタイムチャートを示す図（その３）である。 図１３に示した第二検出回路の動作のタイムチャートを示す図（その１）である。 図１３に示した第二検出回路の動作のタイムチャートを示す図（その２）である。 図１３に示した第二検出回路の動作のタイムチャートを示す図（その３）である。 図１３に示した第一検出回路の制御回路の動作の一例を示す図である。 図１３に示した第二検出回路の制御回路の動作の一例を示す図である。 図１３に示した位相調整回路の動作の一例を示す図である。 図１３に示したパラレル−シリアル変換器の制御結果を示す図である。 図１３に示したパラレル−シリアル変換器の変形例を示す図である。 実施の形態５にかかるパラレル−シリアル変換器の構成を示す図である。 図２１に示したパラレル−シリアル変換器の具体例を示す図である。 図２２に示した位相調整回路の動作の一例を示す図である。 図２２に示したパラレル−シリアル変換器の制御結果を示す図である。 図２２に示したパラレル−シリアル変換器の変形例を示す図である。

以下に添付図面を参照して、このパラレル−シリアル変換器の好適な実施の形態を詳細に説明する。

（実施の形態１）
図１は、実施の形態１にかかるパラレル−シリアル変換器を示す図である。図１に示すように、実施の形態１にかかるパラレル−シリアル変換器１００は、変換回路１１０と、フリップフロップ回路１２０と、生成回路１３０と、検出回路１４０と、制御回路１５０と、を備えている。パラレル−シリアル変換器１００は、入力されたパラレルデータ（データｉｄ０ａおよびデータｉｄ１ａ）を、データレートが２倍のシリアルデータ（データｏｄａｔａ）に変換するパラレル−シリアル変換器である。

変換回路１１０は、入力されるデータｉｄ０ａおよびデータｉｄ１ａをパラレルデータからシリアルデータに変換する。たとえば、変換回路１１０は、供給される第一クロック信号に同期して各データの切り替えを行う。具体的には、変換回路１１０は、第一クロック信号の立ち上がりに同期してデータｉｄ０ａを出力し、第一クロック信号の立ち下がりに同期してデータｉｄ１ａを出力する。変換回路１１０の出力は、データｄａｔａとしてフリップフロップ回路１２０へ入力される。

フリップフロップ回路１２０は、変換回路１１０から出力されたデータｄａｔａを整形する。たとえば、フリップフロップ回路１２０は、供給される第二クロック信号の立ち上がりに同期してデータｄａｔａを整形する。フリップフロップ回路１２０の出力は、データｏｄａｔａとして後段に出力される。フリップフロップ回路１２０により、データｄａｔａを整形してデータｏｄａｔａとして出力することができる。

生成回路１３０は、変換回路１１０から出力されるデータｄａｔａのレプリカデータｒｅｐ−ｄａｔａを生成し、生成したレプリカデータｒｅｐ−ｄａｔａを検出回路１４０へ出力する。データｄａｔａのレプリカデータｒｅｐ−ｄａｔａは、たとえば、データｄａｔａがデータｉｄ０ａとデータｉｄ１ａを交互に繰り返すのと同様に、第一データと第二データを交互に繰り返すシリアルデータである。

検出回路１４０は、生成回路１３０から出力されたレプリカデータｒｅｐ−ｄａｔａの第一切り替わり点と、第一切り替わり点の次の第二切り替わり点と、を検出する。第一切り替わり点は、たとえば、レプリカデータｒｅｐ−ｄａｔａにおいて第一データから第二データへ切り替わる点である。第二切り替わり点は、レプリカデータｒｅｐ−ｄａｔａにおいて第二データから第一データへ切り替わる点である。検出回路１４０は、検出した第一切り替わり点および第二切り替わり点を制御回路１５０へ通知する。

制御回路１５０は、検出回路１４０から通知された第一切り替わり点および第二切り替わり点に基づいて、変換回路１１０から出力されるシリアルデータとフリップフロップ回路１２０の相対的なタイミングを制御する。シリアルデータのタイミングは、たとえばデータｉｄ０ａおよびデータｉｄ１ａが切り替わるタイミングである。

フリップフロップ回路１２０のタイミングは、フリップフロップ回路１２０がデータｄａｔａを出力するタイミングである。たとえば、制御回路１５０は、変換回路１１０へ供給される第一クロック信号と、フリップフロップ回路１２０へ供給される第二クロック信号と、の相対的な位相を制御する。これにより、変換回路１１０の切り替えタイミングに対するフリップフロップ回路１２０のタイミングを制御することができる。

このように、実施の形態１にかかるパラレル−シリアル変換器１００は、データｄａｔａのレプリカデータｒｅｐ−ｄａｔａの切り替わり点に基づいて、変換回路１１０の切り替えタイミングに対するフリップフロップ回路１２０のタイミングを制御する。これにより、変換回路１１０の切り替えタイミングに対するフリップフロップ回路１２０のタイミングを任意に制御し、シリアルデータ（データｄａｔａ）を精度よく整形することができる。

また、パラレル−シリアル変換器１００は、レプリカデータｒｅｐ−ｄａｔａの第一切り替わり点および第二切り替わり点をそれぞれ検出し、検出した各切り替わり点に基づいて各タイミングを制御する。これにより、シリアルデータ（データｄａｔａ）のデューティ比が５０％でなくても、シリアルデータを精度よく整形することができる。

（実施の形態２）
図２は、実施の形態２にかかるパラレル−シリアル変換器を示す図である。図２に示すように、実施の形態２にかかるパラレル−シリアル変換器２００は、入力端子２１１と、分周回路２１２と、任意位相生成回路２１３と、バッファ２１４と、入力端子２２１，２２２と、フリップフロップ回路２２３〜２２７（ＦＦ）と、選択回路２３０と、フリップフロップ回路２４０（ＦＦ）と、入力端子２５１，２５２と、選択回路２５３と、検出回路２６０と、制御回路２７０と、を備えている。

パラレル−シリアル変換器２００は、入力端子２２１および入力端子２２２から供給されるデータｉｄ０およびデータｉｄ１を、データレートが２倍のデータｏｄａｔａに変換する。データｏｄａｔａは、たとえば受信回路（不図示）に供給され、パラレル−シリアル変換器２００と受信回路とを含むデータ受信システムが構成される。

入力端子２１１にはクロック信号ｃｌｋが入力される。入力端子２１１は、入力されたクロック信号ｃｌｋを、分周回路２１２、フリップフロップ回路２４０および検出回路２６０へ出力する。分周回路２１２は、入力端子２１１から出力されたクロック信号ｃｌｋを１／２の周波数に分周することにより分周クロック信号ｄｉｖ−ｃｌｋを生成する。分周回路２１２は、生成した分周クロック信号ｄｉｖ−ｃｌｋを任意位相生成回路２１３および検出回路２６０へ出力する。

任意位相生成回路２１３は、分周回路２１２から出力され、互いに位相が異なる多相の分周クロック信号ｄｉｖ−ｃｌｋから、任意の位相の分周クロック信号を生成する位相補間回路である。任意位相生成回路２１３は、制御回路２７０の制御によって、生成する分周クロック信号の位相を変化させる。任意位相生成回路２１３は、生成した分周クロック信号をクロック信号ｄａｔａ−ｃｌｋとしてバッファ２１４へ出力する。

バッファ２１４は、任意位相生成回路２１３から出力されたクロック信号ｄａｔａ−ｃｌｋを、数多くの素子に供給できるように十分な駆動力に増幅する。バッファ２１４は、増幅したクロック信号ｄａｔａ−ｃｌｋを、選択回路２３０およびフリップフロップ回路２２３〜２２７のそれぞれへ出力する。

入力端子２２１にはデータｉｄ０が入力される。入力端子２２１は、入力されたデータｉｄ０をフリップフロップ回路２２３へ出力する。フリップフロップ回路２２３へ入力されたデータｉｄ０は、フリップフロップ回路２２３〜２２５によって、クロック信号ｄａｔａ−ｃｌｋに基づいて順次ラッチされる。フリップフロップ回路２２３〜２２５によって順次ラッチされたデータｉｄ０は、クロック信号ｄａｔａ−ｃｌｋの１周期分遅延し、データｉｄ０ａとして選択回路２３０へ出力される。

入力端子２２２にはデータｉｄ１が入力される。入力端子２２２は、入力されたデータｉｄ１をフリップフロップ回路２２６へ出力する。フリップフロップ回路２２６へ入力されたデータｉｄ１は、フリップフロップ回路２２６，２２７によって、クロック信号ｄａｔａ−ｃｌｋに基づいて順次ラッチされる。フリップフロップ回路２２６，２２７によって順次ラッチされたデータｉｄ１は、クロック信号ｄａｔａ−ｃｌｋの半周期分遅延し、データｉｄ１ａとして選択回路２３０へ出力される。したがって、選択回路２３０へ入力されるデータｉｄ０ａとデータｉｄ１ａとは、位相が互いに１８０°ずれることになる。

また、バッファ２１４から出力されたクロック信号ｄａｔａ−ｃｌｋ（第一クロック信号）は選択回路２３０へ供給される。選択回路２３０は、たとえば図１の変換回路１１０に対応する構成である。選択回路２３０は、入力されるデータｉｄ０ａおよびデータｉｄ１ａのいずれかを選択して出力するとともに、供給されるクロック信号ｄａｔａ−ｃｌｋ（第一クロック信号）に同期してデータの選択を切り替える。

たとえば、選択回路２３０は、バッファ２１４から供給されるクロック信号ｄａｔａ−ｃｌｋの立ち上がりに同期してデータｉｄ０ａを選択し、クロック信号ｄａｔａ−ｃｌｋの立ち下がりに同期してデータｉｄ１ａを選択する。選択回路２３０は、選択したデータをデータｄａｔａとしてフリップフロップ回路２４０へ出力する。

フリップフロップ回路２４０は、たとえば図１のフリップフロップ回路１２０に対応する構成である。フリップフロップ回路２４０には、入力端子２２１から出力されたクロック信号ｃｌｋ（第二クロック信号）が供給される。フリップフロップ回路２４０は、クロック信号ｃｌｋの立ち上がりに同期して、選択回路２３０から出力されたデータｄａｔａをラッチする。フリップフロップ回路２４０の出力は、データｏｄａｔａとして後段へ出力される。

入力端子２５１には、固定データ「０」（ｃｏｎｓｔ０）が入力される。入力端子２５１は、入力された固定データ「０」を選択回路２５３へ出力する。入力端子２５２には、固定データ「１」（ｃｏｎｓｔ１）が入力される。入力端子２５２は、入力された固定データ「１」を選択回路２５３へ出力する。

選択回路２５３は、たとえば図１の生成回路１３０に対応する構成である。選択回路２５３は、入力される複数のレプリカデータのいずれかを選択して出力する。また、選択回路２５３は、選択回路２３０のデータ選択の切り替えに同期してレプリカデータの選択を切り替える。たとえば、選択回路２３０へ供給されるクロック信号ｄａｔａ−ｃｌｋが選択回路２５３にも供給され、選択回路２５３は、供給されたクロック信号ｄａｔａ−ｃｌｋに同期してレプリカデータの選択を切り替える。

具体的には、選択回路２５３は、供給されるクロック信号ｄａｔａ−ｃｌｋの立ち上がりに同期して固定データ「０」を選択し、クロック信号ｄａｔａ−ｃｌｋの立ち下がりに同期して固定データ「１」を選択する。選択回路２５３は、選択したデータをレプリカデータｒｅｐ−ｄａｔａとして検出回路２６０へ出力する。

検出回路２６０は、たとえば図１の検出回路１４０に対応する構成である。検出回路２６０は、レプリカデータｒｅｐ−ｄａｔａの第一切り替わり点および第二切り替わり点に対する、クロック信号ｃｌｋの立ち下がりの各ずれを検出する。第一切り替わり点は、たとえば固定データ「０」から固定データ「１」への切り替わり点である。

第二切り替わり点は、たとえば固定データ「１」から固定データ「０」への切り替わり点である。具体的には、検出回路２６０は、フリップフロップ回路２６１（ＦＦ）と、フリップフロップ回路２６２（Ｐｈ−ＦＦ）と、フリップフロップ回路２６３（Ｐｈ−ＦＦ）と、を備えている。

フリップフロップ回路２６１は、入力端子２２１から出力されたクロック信号ｃｌｋの立ち下りに、選択回路２５３から出力されたレプリカデータｒｅｐ−ｄａｔａを同期させるレプリカフリップフロップ回路である。たとえば、フリップフロップ回路２６１の前段には反転回路２６１ａが設けられており、フリップフロップ回路２６１は、クロック信号ｃｌｋの反転信号の立ち上がりに、レプリカデータｒｅｐ−ｄａｔａを同期させる。フリップフロップ回路２６１の出力ｐｈは、フリップフロップ回路２６２，２６３へ出力される。

フリップフロップ回路２６２は、分周回路２１２から出力された分周クロック信号ｄｉｖ−ｃｌｋの立ち上がりに、フリップフロップ回路２６１からの出力ｐｈを同期させる第一フリップフロップ回路である。フリップフロップ回路２６２の出力ｄｉｆ１は、制御回路２７０へ出力される。

フリップフロップ回路２６３は、分周回路２１２から出力された分周クロック信号ｄｉｖ−ｃｌｋの立ち下がりに、フリップフロップ回路２６１からの出力ｐｈを同期させる第二フリップフロップ回路である。たとえば、フリップフロップ回路２６３の前段には反転回路２６３ａが設けられており、フリップフロップ回路２６３は、分周クロック信号ｄｉｖ−ｃｌｋの反転信号の立ち上がりに出力ｐｈを同期させる。フリップフロップ回路２６３の出力ｄｉｆ２は制御回路２７０へ出力される。

フリップフロップ回路２６２から出力される出力ｄｉｆ１は、レプリカデータｒｅｐ−ｄａｔａの第一切り替わり点に対するクロック信号ｃｌｋの立ち下がりのずれの方向を示している。フリップフロップ回路２６３から出力される出力ｄｉｆ２は、レプリカデータｒｅｐ−ｄａｔａの第二切り替わり点に対するクロック信号ｃｌｋの立ち下がりのずれの方向を示している。

たとえば、クロック信号ｃｌｋの立ち上がりがデータｄａｔａの最適点に対して遅延している場合は、クロック信号ｃｌｋの立ち下がりがレプリカデータｒｅｐ−ｄａｔａの各切り替わり点に対して遅延する。この場合は、たとえば出力ｄｉｆ１が「０」で出力ｄｉｆ２が「１」となる。ここで、データｄａｔａの最適点とは、たとえばデータｄａｔａにおける、データｉｄ０ａとデータｉｄ１ａとの間の中央である。

また、クロック信号ｃｌｋの立ち上がりがデータｄａｔａの最適点に対して進んでいる場合は、クロック信号ｃｌｋの立ち下がりレプリカデータｒｅｐ−ｄａｔａの切り替わり点に対して進んだ状態となる。この場合は、たとえば出力ｄｉｆ１が「１」で出力ｄｉｆ２が「０」となる。

また、クロック信号ｃｌｋの立ち上がりがデータｄａｔａの最適点と一致している場合は、クロック信号ｃｌｋの立ち下がりレプリカデータｒｅｐ−ｄａｔａの切り替わり点と一致する。この場合は、出力ｄｉｆ１と出力ｄｉｆ２がともに「０」となり、または、出力ｄｉｆ１と出力ｄｉｆ２がともに「１」となる。

制御回路２７０は、たとえば図１に示した制御回路１５０に対応する構成である。制御回路２７０は、検出回路２６０から出力された出力ｄｉｆ１および出力ｄｉｆ２に基づいて、クロック信号ｄａｔａ−ｃｌｋとクロック信号ｃｌｋの相対的な位相を制御する。具体的には、制御回路２７０は、位相制御回路２７２と、位相判定回路２７１と、を備えている。

位相判定回路２７１は、検出回路２６０から出力された出力ｄｉｆ１，ｄｉｆ２に基づいて、フリップフロップ回路２４０へ入力されるクロック信号ｃｌｋの立ち上がりに対するデータｄａｔａの最適点のずれを判定する。たとえば、位相判定回路２７１は、出力ｄｉｆ１が「０」で出力ｄｉｆ２が「１」の場合は、クロック信号ｃｌｋがデータｄａｔａに対して遅延していると判定する。この場合は、位相判定回路２７１は、判定結果「−１」を位相制御回路２７２へ出力する。

また、位相判定回路２７１は、出力ｄｉｆ１が「１」で出力ｄｉｆ２が「０」の場合は、クロック信号ｃｌｋがデータｄａｔａに対して進んでいると判定する。この場合は、位相判定回路２７１は、判定結果「＋１」を位相制御回路２７２へ出力する。また、位相判定回路２７１は、出力ｄｉｆ１および出力ｄｉｆ２が同じである場合は、クロック信号ｃｌｋがデータｄａｔａに対して最適な位相であると判定する。この場合は、位相判定回路２７１は、判定結果「０」を位相制御回路２７２へ出力する。

位相制御回路２７２は、位相判定回路２７１から出力された判定結果に基づいてクロック信号ｄａｔａ−ｃｌｋとクロック信号ｃｌｋの相対的な位相を制御する。具体的には、位相制御回路２７２は、位相判定回路２７１から判定結果「−１」が出力された場合はクロック信号ｄａｔａ−ｃｌｋの位相を進めるように任意位相生成回路２１３を制御する。

また、位相制御回路２７２は、位相判定回路２７１から判定結果「＋１」が出力された場合はクロック信号ｄａｔａ−ｃｌｋの位相を遅延させるように任意位相生成回路２１３を制御する。また、位相制御回路２７２は、位相判定回路２７１から判定結果「０」が出力された場合は、クロック信号ｄａｔａ−ｃｌｋの位相を維持するように任意位相生成回路２１３を制御する。

このように、制御回路２７０は、レプリカデータｒｅｐ−ｄａｔａの第一切り替わり点および第二切り替わり点に対する、クロック信号ｃｌｋの立ち下がりの各ずれが小さくなる方向にクロック信号ｄａｔａ−ｃｌｋの位相を制御する。ただし、制御回路２７０は、クロック信号ｃｌｋの位相を制御することによってクロック信号ｄａｔａ−ｃｌｋとクロック信号ｃｌｋの相対的な位相を制御する構成としてもよい。

図３−１は、図２に示したパラレル−シリアル変換器の動作のタイムチャートを示す図（その１）である。図３−１は、フリップフロップ回路２４０へ入力されるクロック信号ｃｌｋの立ち上がりが、フリップフロップ回路２４０へ入力されるデータｄａｔａの最適点に対して遅延した状態を示している。図３−１において、横軸は時間を示している。

符号３１０は、選択回路２３０からフリップフロップ回路２４０へ入力されるデータｄａｔａを示している。符号３２０は、選択回路２５３からフリップフロップ回路２６１へ出力されるレプリカデータｒｅｐ−ｄａｔａを示している。選択回路２５３は選択回路２３０と同期してデータの選択を切り替えるため、レプリカデータｒｅｐ−ｄａｔａの切り替わり点は、データｄａｔａの切り替わり点と同期している。

符号３３０は、入力端子２２１からフリップフロップ回路２６１へ入力されるクロック信号ｃｌｋを示している。符号３３１はクロック信号ｃｌｋの立ち上がりを示している。符号３３１に示すように、クロック信号ｃｌｋの立ち上がりはデータｄａｔａの最適点に対して遅延している。したがって、クロック信号ｃｌｋの立ち下がりは、データｄａｔａの各切り替わり点に対して遅延している。

符号３４０は、フリップフロップ回路２６１の出力ｐｈを示している。符号３５０は、分周回路２１２から出力される分周クロック信号ｄｉｖ−ｃｌｋを示している。符号３６０は、フリップフロップ回路２６２から位相判定回路２７１へ出力される出力ｄｉｆ１を示している。符号３７０は、フリップフロップ回路２６３から位相判定回路２７１へ出力される出力ｄｉｆ２を示している。

ここでは、出力ｄｉｆ１が常に「０」となり（ａｌｌ：０）、出力ｄｉｆ２が常に「１」となる（ａｌｌ：１）。この場合は、制御回路２７０の制御によりクロック信号ｄａｔａ−ｃｌｋの位相が遅延する。これにより、データｄａｔａの位相が遅延し、クロック信号ｃｌｋの立ち上がりをデータｄａｔａの最適点に近づけることができる。

図３−２は、図２に示したパラレル−シリアル変換器の動作のタイムチャートを示す図（その２）である。図３−２は、フリップフロップ回路２４０へ入力されるクロック信号ｃｌｋの立ち上がりが、フリップフロップ回路２４０へ入力されるデータｄａｔａの最適点と一致した状態を示している。図３−２において、図３−１に示した部分と同様の部分については同一の符号を付して説明を省略する。

図３−２の符号３３１に示すように、クロック信号ｃｌｋの立ち上がりはデータｄａｔａの最適点とほぼ一致している。ただし、ここではデータｄａｔａのデューティ比が５０％でないため、クロック信号ｃｌｋの立ち下がりのタイミングにおいて、レプリカデータｒｅｐ−ｄａｔａが常に「１」となっている。

このため、符号３４０に示すように、フリップフロップ回路２６１の出力ｐｈが常に「１」となっている（ａｌｌ：１）。したがって、符号３６０および符号３７０に示すように、出力ｄｉｆ１および出力ｄｉｆ２が常に「１」となる（ａｌｌ：１）。この場合は、制御回路２７０の制御によってクロック信号ｄａｔａ−ｃｌｋの位相が維持される。これにより、クロック信号ｃｌｋの立ち上がりがデータｄａｔａの最適点と一致した状態を維持することができる。

図３−３は、図２に示したパラレル−シリアル変換器の動作のタイムチャートを示す図（その３）である。図３−３は、フリップフロップ回路２４０へ入力されるクロック信号ｃｌｋの立ち上がりが、フリップフロップ回路２４０へ入力されるデータｄａｔａの最適点に対して進んでいる状態を示している。図３−３において、図３−１に示した部分と同様の部分については同一の符号を付して説明を省略する。

図３−３の符号３３１に示すように、クロック信号ｃｌｋの立ち上がりはデータｄａｔａの最適点に対して進んでいる。したがって、クロック信号ｃｌｋの立ち下がりは、データｄａｔａの切り替わり点に対して進んでいる。

ここでは、出力ｄｉｆ１が常に「１」となり（ａｌｌ：１）、出力ｄｉｆ２が常に「０」となる（ａｌｌ：０）。この場合は、制御回路２７０の制御によりクロック信号ｄａｔａ−ｃｌｋの位相が進められる。これにより、データｄａｔａの位相が進み、クロック信号ｃｌｋの立ち上がりをデータｄａｔａの最適点に近づけることができる。

図３−１〜図３−３に示したように、クロック信号ｃｌｋとデータｄａｔａとのタイミングが最適である場合（図３−２）と、クロック信号がデータｄａｔａに対して進んでいる場合（図３−３）と、においては出力ｄｉｆ１が常に「１」となる。このため、出力ｄｉｆ１のみを検出する場合はそれぞれの場合を区別することができない。

これに対して、パラレル−シリアル変換器２００は、出力ｄｉｆ１，ｄｉｆ２を検出することで、データｄａｔａのデューティ比が５０％でなくても、クロック信号ｃｌｋの立ち上がりとデータｄａｔａの最適点とのずれを精度よく判定することができる。このため、パラレル−シリアル変換器２００は、データｄａｔａのデューティ比が５０％でなくてもデータｄａｔａを精度よく整形することができる。

なお、データｄａｔａやクロック信号ｃｌｋはノイズやジッタを有するため、出力ｄｉｆ１および出力ｄｉｆ２が「０」と「１」のいずれになるかは確率的に変化する。以下の図４〜図７において、出力ｄｉｆ１および出力ｄｉｆ２の確率的な変化に基づく位相制御について説明する。

図４は、出力ｄｉｆ１のみに基づく位相制御（デューティ比＝５０％）を示す参考図である。図４において、横軸は、制御回路２７０によって制御されるクロック信号ｄａｔａ−ｃｌｋの位相（データ位相）を示している。横軸の位相ｐ１は、クロック信号ｄａｔａ−ｃｌｋの最適な位相を示している。縦軸は確率を示している。図４は、データｄａｔａのデューティ比が５０％であり、制御回路２７０が出力ｄｉｆ１のみに基づいて位相制御を行うと仮定した場合について参考として示している。

たとえば、制御回路２７０が、出力ｄｉｆ１が「１」であればクロック信号ｄａｔａ−ｃｌｋの位相を遅延させ、出力ｄｉｆ１が「０」であればクロック信号ｄａｔａ−ｃｌｋの位相を進める位相制御を行うとする。

関係４１０は、クロック信号ｄａｔａ−ｃｌｋの位相と、出力ｄｉｆ１が「１」となる確率との関係を示している。関係４１０に示すように、クロック信号ｄａｔａ−ｃｌｋの位相が位相ｐ１に対して大きく遅延しているときは、出力ｄｉｆ１が「１」となる確率は０％になる。また、クロック信号ｄａｔａ−ｃｌｋの位相が位相ｐ１に対して大きく進んでいるときは、出力ｄｉｆ１が「１」となる確率は１００％になる。

また、クロック信号ｄａｔａ−ｃｌｋの位相が位相ｐ１に近いときは、クロック信号ｄａｔａ−ｃｌｋの位相が進むほど、出力ｄｉｆ１が「１」となる確率が高くなる。クロック信号ｄａｔａ−ｃｌｋの位相変化量は、（出力ｄｉｆ１が「１」となる確率）−（出力ｄｉｆ１が「０」となる確率）に比例する。

関係４２０は、クロック信号ｄａｔａ−ｃｌｋの位相と、（出力ｄｉｆ１が「１」となる確率）−（出力ｄｉｆ１が「０」となる確率）と、の関係を示している。制御回路２７０による制御により、クロック信号ｄａｔａ−ｃｌｋの位相は、関係４２０の確率が０％になる位相に収束する。したがって、クロック信号ｄａｔａ−ｃｌｋの位相は、最適な位相ｐ１に収束する。

図５は、出力ｄｉｆ１，ｄｉｆ２に基づく位相制御（デューティ比＝５０％）を示す図である。図５は、クロック信号ｄａｔａ−ｃｌｋのデューティ比が５０％であり、制御回路２７０が出力ｄｉｆ１および出力ｄｉｆ２に基づいて位相制御を行う場合を示している。図５において、図４に示した部分と同様の部分については同一の符号を付して説明を省略する。

関係５１１は、クロック信号ｄａｔａ−ｃｌｋの位相と、出力ｄｉｆ１が「１」となる確率と、の関係を示している。関係５１２は、クロック信号ｄａｔａ−ｃｌｋの位相と、出力ｄｉｆ２が「１」となる確率と、の関係を示している。

関係５２１は、クロック信号ｄａｔａ−ｃｌｋの位相と、出力ｄｉｆ１が「１」で出力ｄｉｆ２が「０」となる確率と、の関係を示している。関係５２２は、クロック信号ｄａｔａ−ｃｌｋの位相と、出力ｄｉｆ１が「０」で出力ｄｉｆ２が「１」となる確率と、の関係を示している。

クロック信号ｄａｔａ−ｃｌｋの位相変化量は、（出力ｄｉｆ１が「１」で出力ｄｉｆ２が「０」となる確率）−（出力ｄｉｆ１が「０」で出力ｄｉｆ２が「１」となる確率）に比例する。関係５３０は、関係５２１から関係５２２を引いたものである。すなわち、関係５３０は、クロック信号ｄａｔａ−ｃｌｋの位相と、（出力ｄｉｆ１が「１」で出力ｄｉｆ２が「０」となる確率）−（出力ｄｉｆ１が「０」で出力ｄｉｆ２が「１」となる確率）と、の関係を示している。

制御回路２７０による制御により、クロック信号ｄａｔａ−ｃｌｋの位相は、関係５３０の確率が０％になる位相に収束する。したがって、クロック信号ｄａｔａ−ｃｌｋの位相は最適な位相ｐ１に収束する。このように、制御回路２７０による制御により、クロック信号ｄａｔａ−ｃｌｋの位相は最適な位相ｐ１に収束させ、クロック信号ｃｌｋの立ち上がりをデータｄａｔａの最適点に近づけることができる。

図６は、出力ｄｉｆ１のみに基づく位相制御（デューティ比≠５０％）を示す参考図である。図６は、データｄａｔａのデューティ比が５０％でなく、制御回路２７０が出力ｄｉｆ１のみに基づいて位相制御を行うと仮定した場合について参考として示している。図６において、図４に示した部分と同様の部分については同一の符号を付して説明を省略する。

図６の関係４２０に示すように、データｄａｔａのデューティ比が５０％でない場合は、関係４２０の確率が０％になるときのクロック信号ｄａｔａ−ｃｌｋの位相が位相ｐ１とならない。したがって、制御回路２７０が出力ｄｉｆ１のみに基づいて位相制御を行う場合は、データｄａｔａの整形を精度よく行うことができない。

図７は、出力ｄｉｆ１，ｄｉｆ２に基づく位相制御（デューティ比≠５０％）を示す図である。図７は、データｄａｔａのデューティ比が５０％でなく、制御回路２７０が出力ｄｉｆ１，ｄｉｆ２に基づいて位相制御を行う場合を示している。図７において、図５に示した部分と同様の部分については同一の符号を付して説明を省略する。

図７の関係５３０に示すように、クロック信号ｄａｔａ−ｃｌｋのデューティ比が５０％でない場合であっても、関係５３０の確率が０％になるときのクロック信号ｄａｔａ−ｃｌｋの位相は最適な位相ｐ１となる。したがって、制御回路２７０の制御により、クロック信号ｄａｔａ−ｃｌｋの位相を、最適な位相ｐ１に収束させることができる。

このように、実施の形態２にかかるパラレル−シリアル変換器２００は、レプリカデータｒｅｐ−ｄａｔａの切り替わり点に対するクロック信号ｃｌｋの立ち下がりのずれを検出する。そして、パラレル−シリアル変換器２００は、検出したずれを用いることで、データｄａｔａに対するクロック信号ｃｌｋの立ち上がりのタイミングを任意に制御することができる。このため、データｄａｔａを精度よく整形することができる。

また、パラレル−シリアル変換器２００は、レプリカデータｒｅｐ−ｄａｔａの第一切り替わり点および第二切り替わり点に対して第二クロック信号の立ち上がりのずれをそれぞれ検出する。これにより、データｄａｔａのデューティ比が５０％でなくても、データｄａｔａに対するクロック信号ｃｌｋの立ち上がりのずれを精度よく検出し、データｄａｔａを精度よく整形することができる。

（実施の形態３）
図８は、実施の形態３にかかるパラレル−シリアル変換器の構成を示す図である。図８において、図２に示した構成と同様の構成については同一の符号を付して説明を省略する。図８に示すように、実施の形態３にかかるパラレル−シリアル変換器２００の制御回路２７０は、図２に示した構成に加えて、否定排他的論理和回路８１１と、割合算出回路８１２と、ゲイン制御回路８１３と、ゲイン回路８１４と、を備えている。

ゲイン回路８１４は、位相判定回路２７１から出力された判定結果（「＋１」、「０」または「−１」）をゲインＧにより増幅して位相制御回路２７２へ出力する。位相制御回路２７２へ出力される判定結果は、「＋Ｇ」、「０」または「−Ｇ」となる。ゲイン回路８１４のゲインＧはゲイン制御回路８１３によって制御される。

位相制御回路２７２は、位相判定回路２７１から判定結果「−Ｇ」が出力された場合は、クロック信号ｄａｔａ−ｃｌｋの位相をゲインＧに応じた分だけ遅延させるように任意位相生成回路２１３を制御する。また、位相制御回路２７２は、位相判定回路２７１から判定結果「＋Ｇ」が出力された場合は、クロック信号ｄａｔａ−ｃｌｋの位相をゲインＧに応じた分だけ進めるように任意位相生成回路２１３を制御する。

否定排他的論理和回路８１１は、検出回路２６０から出力された出力ｄｉｆ１および出力ｄｉｆ２の排他的論理和の否定を算出し、算出結果を割合算出回路８１２へ出力する。割合算出回路８１２は、否定排他的論理和回路８１１から出力された算出結果が「１」である割合を算出する。割合算出回路８１２により算出される割合は、検出回路２６０から出力された出力ｄｉｆ１，ｄｉｆ２の各組合せのうちの、出力ｄｉｆ１，ｄｉｆ２の組合せの値が「１１」または「００」であった割合を示す。

割合算出回路８１２は、算出した割合をゲイン制御回路８１３へ通知する。ゲイン制御回路８１３は、割合算出回路８１２から通知された割合が大きくなるほどゲイン回路８１４のゲインＧが大きくなるようにゲイン回路８１４を制御する。このように、制御回路２７０は、出力ｄｉｆ１および出力ｄｉｆ２が同じ値になる割合が大きくなるほど、選択回路２３０のパラレルデータの切り替えに対するフリップフロップ回路２４０のラッチの相対的なタイミングに対する制御単位量を大きくする。

図９−１は、出力ｄｉｆ１，ｄｉｆ２が同じ値になる確率を示す図（その１）である。図９−１において、図５に示した部分と同様の部分については同一の符号を付して説明を省略する。関係９１０は、データｄａｔａのデューティ比が５０％からずれた場合の、クロック信号ｄａｔａ−ｃｌｋの位相と、出力ｄｉｆ１と出力ｄｉｆ２が同じ値（「１」または「０」）になる確率と、の関係を示している。関係９１０に示すように、クロック信号ｄａｔａ−ｃｌｋの位相が位相ｐ１に近くなるときに、出力ｄｉｆ１と出力ｄｉｆ２が同じ値になる確率が高くなる。

図９−２は、出力ｄｉｆ１，ｄｉｆ２が同じ値になる確率を示す図（その２）である。図９−３は、出力ｄｉｆ１，ｄｉｆ２が同じ値になる確率を示す図（その３）である。図９−２において、図９−１に示した部分と同様の部分については同一の符号を付して説明を省略する。

図９−２は、図９−１において示した場合に対して、データｄａｔａのデューティ比が５０％からさらにずれた状態を示している。この場合は、図９−２の関係９１０に示すように、出力ｄｉｆ１と出力ｄｉｆ２が同じ値になる確率がさらに高くなる。図９−３は、図９−２において示した場合に対して、データｄａｔａのデューティ比が５０％からさらにずれた状態を示している。この場合は、図９−３の関係９１０に示すように、出力ｄｉｆ１と出力ｄｉｆ２が同じ値になる確率がさらに高くなる。

図９−１〜図９−３の関係５３０に示すように、クロック信号ｄａｔａ−ｃｌｋのデューティ比が５０％からずれるほど、クロック信号ｄａｔａ−ｃｌｋの位相に対する確率変動が小さくなる。したがって、クロック信号ｄａｔａ−ｃｌｋのデューティ比が５０％からずれるほど、クロック信号ｄａｔａ−ｃｌｋの位相が位相ｐ１に収束するまでの時間が長くなり、シリアルデータの整形の精度が劣化する。

また、図９−１〜図９−３の関係９１０に示すように、クロック信号ｄａｔａ−ｃｌｋのデューティ比が５０％からずれるほど、出力ｄｉｆ１と出力ｄｉｆ２が同じ値になる確率が高くなる。

制御回路２７０は、出力ｄｉｆ１と出力ｄｉｆ２が同じとなる割合が高くなるほどクロック信号ｄａｔａ−ｃｌｋの位相の制御単位量を大きくする。これにより、クロック信号ｄａｔａ−ｃｌｋのデューティ比が５０％からずれるほどクロック信号ｄａｔａ−ｃｌｋの位相の制御単位量を大きくすることができる。このため、クロック信号ｄａｔａ−ｃｌｋのデューティ比が５０％からずれても、クロック信号ｄａｔａ−ｃｌｋが最適な位相ｐ１に収束するまでの時間を短くすることができる。

図１０は、ゲイン制御回路によるゲインの制御の一例を示す図である。図１０において、横軸は出力ｄｉｆ１と出力ｄｉｆ２の組合せが「１１」または「００」となる割合を示している。縦軸は、ゲイン回路８１４におけるゲインＧを示している。ゲイン制御回路８１３は、出力ｄｉｆ１と出力ｄｉｆ２の組合せが「１１」または「００」となる割合が５０％以下の場合は、ゲインＧを１に制御する。

また、ゲイン制御回路８１３は、出力ｄｉｆ１と出力ｄｉｆ２の組合せが「１１」または「００」となる割合が５０％を超えると、「１１」または「００」の割合の増加に応じてゲインＧを増加させる。そして、ゲイン制御回路８１３は、出力ｄｉｆ１と出力ｄｉｆ２の組合せが「１１」または「００」となる割合が１００％になるとゲインＧを２に制御する。

このように、ゲイン制御回路８１３は、割合算出回路８１２から通知された割合が大きくなるほどゲイン回路８１４のゲインＧが大きくなるようにゲイン回路８１４を制御する。ここでは「１１」または「００」の割合が５０％を超えるとゲインＧを連続的に増加させていく場合について説明した。これに対して、ゲイン制御回路８１３は、「１１」または「００」の割合に段階的な閾値を設け、「１１」または「００」の割合が閾値を超えるごとにゲインＧを段階的に増加させるようにしてもよい。

図１１は、ゲインの制御に応じた位相制御を示す図である。図１１において、図５に示した部分と同様の部分については同一の符号を付して説明を省略する。図１１において、関係５３０ａは、図５（デューティ比＝５０％）に示した関係５３０である。関係５３０ｂは、図７（デューティ比≠５０％）に示した関係５３０である。

関係１１１０は、ゲイン制御回路８１３の制御によってクロック信号ｄａｔａ−ｃｌｋの位相の制御単位量が大きくなったときの関係５３０ｂを示している。ここでは、「１１」または「００」が５０％を超える範囲１１２０においてゲインＧを増加させている。関係１１１０は、関係５３０ｂに比べて、クロック信号ｄａｔａ−ｃｌｋの位相に対する確率変動が大きくなっている。このため、デューティ比が５０％からずれても、クロック信号ｄａｔａ−ｃｌｋが最適な位相ｐ１に収束するまでの時間を短くすることができる。

このように、実施の形態３にかかるパラレル−シリアル変換器２００は、出力ｄｉｆ１と出力ｄｉｆ２が同じ値になる割合が大きくなるほど、クロック信号ｄａｔａ−ｃｌｋとクロック信号ｃｌｋのタイミング制御の制御単位量を大きくする。これにより、実施の形態２にかかるパラレル−シリアル変換器２００と同様の効果を得ることができるとともに、デューティ比が５０％からずれても、クロック信号ｄａｔａ−ｃｌｋが最適な位相ｐ１に収束するまでの時間を短くすることができる。このため、データｄａｔａの整形をさらに精度よく行うことができる。

（実施の形態４）
図１２は、実施の形態４にかかるパラレル−シリアル変換器の構成を示す図である。図１２において、図２に示した構成と同様の構成については同一の符号を付して説明を省略する。図１２に示すように、実施の形態４にかかるパラレル−シリアル変換器２００は、入力端子２１１と、分周回路２１２と、バッファ２１４と、入力端子２２１，２２２と、フリップフロップ回路２２３〜２２７と、選択回路２３０と、フリップフロップ回路２４０と、入力端子１２１１，１２１２と、選択回路１２１３と、入力端子１２２１，１２２２と、選択回路１２２３と、第一検出回路１２３０と、第二検出回路１２４０と、位相調整回路１２５０と、を備えている。

入力端子２１１は、入力されたクロック信号ｃｌｋを、分周回路２１２、フリップフロップ回路２４０、第一検出回路１２３０および第二検出回路１２４０へ出力する。分周回路２１２は、生成した分周クロック信号ｄｉｖ−ｃｌｋを第一検出回路１２３０、第二検出回路１２４０および位相調整回路１２５０へ出力する。

入力端子１２１１には、固定データ「０」（ｃｏｎｓｔ０）が入力される。入力端子１２１１は、入力された固定データ「０」を選択回路１２１３へ出力する。入力端子１２１２には、固定データ「１」（ｃｏｎｓｔ１）が入力される。入力端子１２１２は、入力された固定データ「１」を選択回路１２１３へ出力する。

選択回路１２１３および選択回路１２２３は、たとえば図１に示した生成回路１３０に対応する構成である。選択回路１２１３は、入力される各固定データのいずれかを選択して出力する。また、選択回路１２１３は、第一検出回路１２３０から出力されるレプリカクロック信号ｒｅｐ−ｃｌｋ１に同期して固定データの選択を切り替える。

たとえば、選択回路１２１３は、供給されるレプリカクロック信号ｒｅｐ−ｃｌｋ１の立ち上がりに同期して固定データ「０」を選択し、レプリカクロック信号ｒｅｐ−ｃｌｋ１の立ち下がりに同期して固定データ「１」を選択する。選択回路１２１３は、選択したデータをレプリカデータｒｅｐ−ｄａｔａ１（第一レプリカデータ）として第一検出回路１２３０へ出力する。

入力端子１２２１には、固定データ「０」（ｃｏｎｓｔ０）が入力される。入力端子１２２１は、入力された固定データ「０」を選択回路１２２３へ出力する。入力端子１２２２には、固定データ「１」（ｃｏｎｓｔ１）が入力される。入力端子１２２２は、入力された固定データ「１」を選択回路１２２３へ出力する。

選択回路１２２３は、入力される各固定データのいずれかを選択して出力する。また、選択回路１２２３は、第二検出回路１２４０から出力されるレプリカクロック信号ｒｅｐ−ｃｌｋ２に同期して固定データの選択を切り替える。

具体的には、選択回路１２２３には入力端子１２２１からの固定データ「０」と、入力端子１２２２からの固定データ「１」と、が入力される。選択回路１２２３は、供給されるレプリカクロック信号ｒｅｐ−ｃｌｋ２の立ち上がりに同期して固定データ「０」を選択し、レプリカクロック信号ｒｅｐ−ｃｌｋ２の立ち下がりに同期して固定データ「１」を選択する。選択回路１２２３は、選択したデータをレプリカデータｒｅｐ−ｄａｔａ２（第二レプリカデータ）として第二検出回路１２４０へ出力する。

第一検出回路１２３０および第二検出回路１２４０は、たとえば図１に示した検出回路１４０に対応する構成である。第一検出回路１２３０は、選択回路１２１３から出力されたレプリカデータｒｅｐ−ｄａｔａ１の第一切り替わり点を検出する。第一切り替わり点は、たとえば固定データ「０」から固定データ「１」への切り替わり点である。また、第一検出回路１２３０は、検出したレプリカデータｒｅｐ−ｄａｔａ１の第一切り替わり点を示す位相コードｃｏｄｅ１（第一位相コード）を生成する。第一検出回路１２３０は、生成した位相コードｃｏｄｅ１を位相調整回路１２５０へ出力する。

また、第一検出回路１２３０は、クロック信号ｄａｔａ−ｃｌｋとデューティ比が同じレプリカクロック信号ｒｅｐ−ｃｌｋ１を選択回路１２１３へ出力する。これにより、選択回路１２１３は、クロック信号ｄａｔａ−ｃｌｋとデューティ比が同じレプリカデータｒｅｐ−ｄａｔａ１を生成することができる。

第二検出回路１２４０は、選択回路１２２３から出力されたレプリカデータｒｅｐ−ｄａｔａ２の第二切り替わり点を検出する。第二切り替わり点は、たとえば固定データ「１」から固定データ「０」への切り替わり点である。また、第二検出回路１２４０は、検出したレプリカデータｒｅｐ−ｄａｔａ２の第二切り替わり点を示す位相コードｃｏｄｅ２（第二位相コード）を生成し、生成した位相コードｃｏｄｅ２を位相調整回路１２５０へ出力する。

また、第二検出回路１２４０は、クロック信号ｄａｔａ−ｃｌｋとデューティ比が同じレプリカクロック信号ｒｅｐ−ｃｌｋ２を選択回路１２２３へ出力する。これにより、選択回路１２２３は、クロック信号ｄａｔａ−ｃｌｋとデューティ比が同じレプリカデータｒｅｐ−ｄａｔａ２を生成することができる。

位相調整回路１２５０は、第一検出回路１２３０から出力された位相コードｃｏｄｅ１が示す位相と、第二検出回路１２４０から出力された位相コードｃｏｄｅ２が示す位相と、の中間位相となるようにクロック信号ｄａｔａ−ｃｌｋの位相を調整する。このように、第一検出回路１２３０および第二検出回路１２４０によって検出された各切り替わり点の中間位相に基づいてクロック信号ｄａｔａ−ｃｌｋの位相を制御する。

図１３は、図１２に示したパラレル−シリアル変換器の具体例を示す図である。図１３において、図１２に示した構成と同様の構成については同一の符号を付して説明を省略する。図１３に示すように、第一検出回路１２３０は、任意位相生成回路１３３１と、バッファ１３３２と、フリップフロップ回路１３３３と、フリップフロップ回路１３３４（Ｐｈ−ＦＦ）と、制御回路１３３５と、を備えている。

任意位相生成回路１３３１は、分周回路２１２から出力され、互いに位相が異なる多相の分周クロック信号ｄｉｖ−ｃｌｋから、任意の位相の分周クロック信号を生成する位相補間回路である。任意位相生成回路１３３１は、制御回路１３３５の制御によって、生成する分周クロック信号の位相を変化させる。任意位相生成回路１３３１は、生成した分周クロック信号をバッファ１３３２へ出力する。

バッファ１３３２は、任意位相生成回路１３３１から出力された分周クロック信号を増幅する。バッファ１３３２は、増幅した分周クロック信号を、レプリカクロック信号ｒｅｐ−ｃｌｋ１として選択回路１２１３へ出力する。バッファ１３３２は、たとえば、バッファ２１４と同等の遅延特性を有するバッファである。

フリップフロップ回路１３３３は、入力端子２２１から出力されたクロック信号ｃｌｋの立ち上がりに同期して、選択回路１２１３から出力されたレプリカデータｒｅｐ−ｄａｔａ１をラッチする。フリップフロップ回路１３３３の出力ｐｈ１は、フリップフロップ回路１３３４へ出力される。

フリップフロップ回路１３３４は、分周回路２１２から出力された分周クロック信号ｄｉｖ−ｃｌｋの立ち上がりに同期して、フリップフロップ回路１３３３からの出力ｐｈ１をラッチする。フリップフロップ回路１３３４の出力ｄｉｆ１は制御回路１３３５へ出力される。

フリップフロップ回路１３３４から出力される出力ｄｉｆ１は、レプリカデータｒｅｐ−ｄａｔａ１の第一切り替わり点（「０」から「１」への切り替わり点）に対するクロック信号ｃｌｋの立ち上がりのずれの方向を示している。

たとえば、レプリカデータｒｅｐ−ｄａｔａ１の第一切り替わり点に対してクロック信号ｃｌｋの立ち上がりが進んでいる場合は、出力ｄｉｆ１が常に「０」となる。また、レプリカデータｒｅｐ−ｄａｔａ１の第一切り替わり点に対してクロック信号ｃｌｋの立ち上がりが遅延している場合は、出力ｄｉｆ１が常に「１」となる。また、レプリカデータｒｅｐ−ｄａｔａ１の第一切り替わり点とクロック信号ｃｌｋの立ち上がりが一致している場合は、出力ｄｉｆ１において「０」と「１」が混在する。

制御回路１３３５は、フリップフロップ回路１３３４から出力された出力ｄｉｆ１に基づいて、任意位相生成回路１３３１が出力するレプリカクロック信号ｒｅｐ−ｃｌｋ１の位相を制御する。たとえば、制御回路１３３５は、出力ｄｉｆ１が「０」である場合は、レプリカクロック信号ｒｅｐ−ｃｌｋ１の位相を進めるように任意位相生成回路１３３１を制御する。また、制御回路１３３５は、出力ｄｉｆ１が「１」である場合は、レプリカクロック信号ｒｅｐ−ｃｌｋ１の位相を遅延させるように任意位相生成回路１３３１を制御する。

制御回路１３３５の制御により、レプリカデータｒｅｐ−ｄａｔａ１の第一切り替わり点とクロック信号ｃｌｋの立ち上がりが一致した状態へ収束する。このように、制御回路１３３５は、レプリカデータｒｅｐ−ｄａｔａ１の第一切り替わり点を、クロック信号ｃｌｋの立ち上がりに同期させる。

また、制御回路１３３５は、レプリカデータｒｅｐ−ｄａｔａ１の第一切り替わり点を示す位相コードｃｏｄｅ１を生成する。たとえば、レプリカデータｒｅｐ−ｄａｔａ１の一周期を分割し、分割した各区間に異なるコードを割り振る。制御回路１３３５は、レプリカデータｒｅｐ−ｄａｔａ１の第一切り替わり点に対応する区間に割り当てられたコードを位相コードｃｏｄｅ１として生成する。制御回路１３３５は、生成した位相コードｃｏｄｅ１を位相調整回路１２５０へ出力する。

第二検出回路１２４０は、任意位相生成回路１３４１と、バッファ１３４２と、フリップフロップ回路１３４３（ＦＦ）と、フリップフロップ回路１３４４（Ｐｈ−ＦＦ）と、制御回路１３４５と、を備えている。

任意位相生成回路１３４１は、分周回路２１２から出力され、互いに位相が異なる多相の分周クロック信号ｄｉｖ−ｃｌｋから、任意の位相の分周クロック信号を生成する位相補間回路である。任意位相生成回路１３４１は、制御回路１３４５の制御によって、生成する分周クロック信号の位相を変化させる。任意位相生成回路１３４１は、生成した分周クロック信号をバッファ１３４２へ出力する。

バッファ１３４２は、任意位相生成回路１３４１から出力された分周クロック信号を増幅する。バッファ１３４２は、増幅した分周クロック信号を、レプリカクロック信号ｒｅｐ−ｃｌｋ２として選択回路１２２３へ出力する。バッファ１３４２は、たとえば、バッファ２１４と同等の遅延特性を有するバッファである。

フリップフロップ回路１３４３は、入力端子２２１から出力されたクロック信号ｃｌｋの立ち上がりに、選択回路１２２３から出力されたレプリカデータｒｅｐ−ｄａｔａ２を同期させる。フリップフロップ回路１３４３の出力ｐｈ２は、フリップフロップ回路１３４４へ出力される。

フリップフロップ回路１３４４は、分周回路２１２から出力された分周クロック信号ｄｉｖ−ｃｌｋの立ち上がりに、フリップフロップ回路１３４３からの出力ｐｈ２を同期させる。フリップフロップ回路１３４４の出力ｄｉｆ２は制御回路１３４５へ出力される。

制御回路１３４５の前段には反転回路１３４５ａが設けられており、制御回路１３４５は、フリップフロップ回路１３４４から出力された出力ｄｉｆ２を反転させた状態で取得する。制御回路１３４５によって取得される反転した出力ｄｉｆ２は、レプリカデータｒｅｐ−ｄａｔａ２の第二切り替わり点（「１」から「０」への切り替わり点）に対するクロック信号ｃｌｋの立ち上がりのずれの方向を示している。

たとえば、レプリカデータｒｅｐ−ｄａｔａ２の第二切り替わり点に対してクロック信号ｃｌｋの立ち上がりが進んでいる場合は、出力ｄｉｆ２が常に「１」となる。また、レプリカデータｒｅｐ−ｄａｔａ２の第二切り替わり点に対してクロック信号ｃｌｋの立ち上がりが遅延している場合は、出力ｄｉｆ２が常に「０」となる。また、レプリカデータｒｅｐ−ｄａｔａ２の第二切り替わり点とクロック信号ｃｌｋの立ち上がりが一致している場合は、出力ｄｉｆ２において「０」と「１」が混在する。

制御回路１３４５は、フリップフロップ回路１３４４から出力された出力ｄｉｆ２に基づいて、任意位相生成回路１３４１が出力するレプリカクロック信号ｒｅｐ−ｃｌｋ２の位相を制御する。たとえば、制御回路１３４５は、出力ｄｉｆ２が「１」である場合は、レプリカクロック信号ｒｅｐ−ｃｌｋ２の位相を進めるように任意位相生成回路１３４１を制御する。また、制御回路１３４５は、出力ｄｉｆ２が「０」である場合は、レプリカクロック信号ｒｅｐ−ｃｌｋ２の位相を遅延させるように任意位相生成回路１３４１を制御する。

制御回路１３４５の制御により、レプリカデータｒｅｐ−ｄａｔａ２の第二切り替わり点とクロック信号ｃｌｋの立ち上がりが一致した状態へ収束する。このように、制御回路１３４５は、レプリカデータｒｅｐ−ｄａｔａ２の第二切り替わり点を、クロック信号ｃｌｋの立ち上がりに同期させる。

また、制御回路１３４５は、レプリカデータｒｅｐ−ｄａｔａ２の第二切り替わり点を示す位相コードｃｏｄｅ２を生成する。たとえば、レプリカデータｒｅｐ−ｄａｔａ２の一周期を分割し、分割した各区間に異なるコードを割り振る。なお、ここでのコードの割り振りは、制御回路１３４５におけるコードの割り振りと同様のルールによって行う。制御回路１３４５は、レプリカデータｒｅｐ−ｄａｔａ２の第二切り替わり点に対応する区間に割り当てられたコードを位相コードｃｏｄｅ２として生成する。制御回路１３４５は、生成した位相コードｃｏｄｅ２を位相調整回路１２５０へ出力する。

位相調整回路１２５０は、中間位相生成回路１３５１と、任意位相生成回路１３５２と、を備えている。中間位相生成回路１３５１は、第一検出回路１２３０からの位相コードｃｏｄｅ１が示す位相と、第二検出回路１２４０からの位相コードｃｏｄｅ２が示す位相と、の中間位相を示す中間位相コードｃｏｄｅ３を生成する。中間位相生成回路１３５１は、生成した中間位相コードｃｏｄｅ３を任意位相生成回路１３５２へ出力する。

任意位相生成回路１３５２は、分周回路２１２から出力され、互いに位相が異なる多相の分周クロック信号ｄｉｖ−ｃｌｋから、任意の位相のクロック信号ｄａｔａ−ｃｌｋを生成する位相補間回路である。任意位相生成回路１３５２は、中間位相生成回路１３５１から出力された中間位相コードｃｏｄｅ３が示す位相となるようにクロック信号ｄａｔａ−ｃｌｋの位相を制御する。

図１４−１は、図１３に示した第一検出回路の動作のタイムチャートを示す図（その１）である。図１４−１において、横軸は時間を示している。図１４−１は、レプリカデータｒｅｐ−ｄａｔａ１の第一切り替わり点に対してクロック信号ｃｌｋの立ち上がりが遅延した状態を示している。

符号１４１０は、選択回路１２１３へ入力されるレプリカクロック信号ｒｅｐ−ｃｌｋ１を示している。符号１４２０は、選択回路１２１３からフリップフロップ回路１３３３へ入力されるレプリカデータｒｅｐ−ｄａｔａ１を示している。レプリカデータｒｅｐ−ｄａｔａ１の切り替わり点は、レプリカクロック信号ｒｅｐ−ｃｌｋ１と同期している。符号１４２１は、レプリカデータｒｅｐ−ｄａｔａ１の第一切り替わり点を示している。

符号１４３０は、入力端子２２１からフリップフロップ回路１３３３へ入力されるクロック信号ｃｌｋを示している。ここでは、クロック信号ｃｌｋの立ち上がりは、レプリカデータｒｅｐ−ｄａｔａ１の第一切り替わり点（「０」から「１」への切り替わり点）に対して遅延している。

符号１４４０は、フリップフロップ回路１３３３の出力ｐｈ１を示している。符号１４５０は、分周クロック信号ｄｉｖ−ｃｌｋを示している。符号１４６０は、フリップフロップ回路１３３４から制御回路１３３５へ出力される出力ｄｉｆ１を示している。この場合は、出力ｄｉｆ１が常に「０」となる（ａｌｌ０）。

このため、制御回路１３３５の制御によってレプリカクロック信号ｒｅｐ−ｃｌｋ１の位相が遅延する。これにより、レプリカデータｒｅｐ−ｄａｔａ１の位相が遅延し、クロック信号ｃｌｋの立ち上がりをレプリカデータｒｅｐ−ｄａｔａ１の第一切り替わり点に近づけることができる。

図１４−２は、図１３に示した第一検出回路の動作のタイムチャートを示す図（その２）である。図１４−２において、図１４−１に示した部分と同様の部分については同一の符号を付して説明を省略する。図１４−２は、レプリカデータｒｅｐ−ｄａｔａ１の第一切り替わり点と、クロック信号ｃｌｋの立ち上がりとが一致した状態を示している。

符号１４３０に示すように、ここでは、クロック信号ｃｌｋの立ち上がりと、レプリカデータｒｅｐ−ｄａｔａ１の第一切り替わり点と、が一致している。この場合は、出力ｄｉｆ１において「０」と「１」が混在する（０ｏｒ１）。これにより、制御回路１３３５の制御によってレプリカクロック信号ｒｅｐ−ｃｌｋ１の位相が維持される。このため、レプリカデータｒｅｐ−ｄａｔａ１の第一切り替わり点と、クロック信号ｃｌｋの立ち上がりとが一致した状態を維持することができる。

図１４−３は、図１３に示した第一検出回路の動作のタイムチャートを示す図（その３）である。図１４−３において、図１４−１に示した部分と同様の部分については同一の符号を付して説明を省略する。図１４−３は、レプリカデータｒｅｐ−ｄａｔａ１の第一切り替わり点に対してクロック信号ｃｌｋの立ち上がりが進んでいる状態を示している。

符号１４３０に示すように、ここでは、クロック信号ｃｌｋの立ち上がりは、レプリカデータｒｅｐ−ｄａｔａ１の第一切り替わり点に対して進んでいる。この場合は、出力ｄｉｆ１が常に「１」となる（ａｌｌ１）。このため、制御回路１３３５の制御によってレプリカクロック信号ｒｅｐ−ｃｌｋ１の位相が進められる。これにより、レプリカデータｒｅｐ−ｄａｔａ１の位相が進み、クロック信号ｃｌｋの立ち上がりをレプリカデータｒｅｐ−ｄａｔａ１の第一切り替わり点に近づけることができる。

図１５−１は、図１３に示した第二検出回路の動作のタイムチャートを示す図（その１）である。図１５−１において、図１４−１に示した部分と同様の部分については同一の符号を付して説明を省略する。図１５−１は、レプリカデータｒｅｐ−ｄａｔａ２の第二切り替わり点に対してクロック信号ｃｌｋの立ち上がりが遅延した状態を示している。

符号１５１０は、選択回路１２２３へ入力されるレプリカクロック信号ｒｅｐ−ｃｌｋ２を示している。符号１５２０は、選択回路１２２３からフリップフロップ回路１３４３へ入力されるレプリカデータｒｅｐ−ｄａｔａ２を示している。レプリカデータｒｅｐ−ｄａｔａ２の切り替わり点は、レプリカクロック信号ｒｅｐ−ｃｌｋ２と同期している。符号１５２１は、レプリカデータｒｅｐ−ｄａｔａ２の第二切り替わり点を示している。

ここでは、クロック信号ｃｌｋの立ち上がりは、レプリカデータｒｅｐ−ｄａｔａ２の第二切り替わり点（「１」から「０」への切り替わり点）に対して遅延している。符号１５４０は、フリップフロップ回路１３４３の出力ｐｈ２を示している。符号１５６０は、フリップフロップ回路１３４４から制御回路１３４５へ出力される出力ｄｉｆ２を示している。この場合は、出力ｄｉｆ２が常に「０」となる。

このため、制御回路１３４５の制御によってレプリカクロック信号ｒｅｐ−ｃｌｋ２の位相が遅延する。これにより、レプリカデータｒｅｐ−ｄａｔａ２の位相が遅延し、クロック信号ｃｌｋの立ち上がりをレプリカデータｒｅｐ−ｄａｔａ２の第二切り替わり点に近づけることができる。

図１５−２は、図１３に示した第二検出回路の動作のタイムチャートを示す図（その２）である。図１５−２において、図１５−１に示した部分と同様の部分については同一の符号を付して説明を省略する。図１５−２は、レプリカデータｒｅｐ−ｄａｔａ２の第二切り替わり点と、クロック信号ｃｌｋの立ち上がりと、が一致した状態を示している。

符号１４３０に示すように、ここでは、クロック信号ｃｌｋの立ち上がりと、レプリカデータｒｅｐ−ｄａｔａ２の第二切り替わり点と、が一致している。この場合は、出力ｄｉｆ２において「０」と「１」が混在する（０ｏｒ１）。これにより、制御回路１３４５の制御によってレプリカクロック信号ｒｅｐ−ｃｌｋ２の位相が維持される。このため、レプリカデータｒｅｐ−ｄａｔａ２の第二切り替わり点と、クロック信号ｃｌｋの立ち上がりとが一致した状態を維持することができる。

図１５−３は、図１３に示した第二検出回路の動作のタイムチャートを示す図（その３）である。図１５−３において、図１５−１に示した部分と同様の部分については同一の符号を付して説明を省略する。図１５−３は、レプリカデータｒｅｐ−ｄａｔａ２の第二切り替わり点に対してクロック信号ｃｌｋの立ち上がりが進んでいる状態を示している。

符号１４３０に示すように、ここでは、クロック信号ｃｌｋの立ち上がりは、レプリカデータｒｅｐ−ｄａｔａ２の第二切り替わり点に対して進んでいる。この場合は、出力ｄｉｆ２が常に「１」となる。このため、制御回路１３４５の制御によってレプリカクロック信号ｒｅｐ−ｃｌｋ２の位相が進められる。これにより、レプリカデータｒｅｐ−ｄａｔａ２の位相が進み、クロック信号ｃｌｋの立ち上がりをレプリカデータｒｅｐ−ｄａｔａ２の第二切り替わり点に近づけることができる。

図１６は、図１３に示した第一検出回路の制御回路の動作の一例を示す図である。図１６に示す「０」および「１」は、フリップフロップ回路１３３４から制御回路１３３５へ入力される出力ｄｉｆ１の値を示している。制御回路１３３５はカウンタを有しており、出力ｄｉｆ１が「０」である場合はカウンタの値をアップ（ｕｐ）させ、出力ｄｉｆ１が「１」である場合はカウンタの値をダウン（ｄｏｗｎ）させる。

また、制御回路１３３５は、出力ｄｉｆ１の値が変化した場合は、レプリカデータｒｅｐ−ｄａｔａ１の第一切り替わり点が、クロック信号ｃｌｋの立ち上がりに収束したと判断し、カウンタの値を維持する。任意位相生成回路１３３１は、制御回路１３３５のカウンタの値に応じてレプリカクロック信号ｒｅｐ−ｃｌｋ１の位相を変化させる。

たとえば、出力ｄｉｆ１の値が「０」「０」「１」の順に変化した場合（符号１６１１〜１６１３）は、制御回路１３３５は、カウンタを２回アップさせた後に１回ダウンさせて収束する。また、出力ｄｉｆ１の値が「１」「１」「１」「０」の順に変化した場合（符号１６２１〜１６２４）は、制御回路１３３５は、カウンタを３回ダウンさせた後に１回アップさせて収束する。

図１７は、図１３に示した第二検出回路の制御回路の動作の一例を示す図である。図１７に示す「０」および「１」は、フリップフロップ回路１３４４から制御回路１３４５へ入力される出力ｄｉｆ２の値を示している。制御回路１３４５はカウンタを有しており、出力ｄｉｆ２が「０」である場合はカウンタの値をダウン（ｄｏｗｎ）させ、出力ｄｉｆ２が「１」である場合はカウンタの値をアップ（ｕｐ）させる。

また、制御回路１３４５は、入力される出力ｄｉｆ２の値が変化した場合は、レプリカデータｒｅｐ−ｄａｔａ２の第二切り替わり点が、クロック信号ｃｌｋの立ち上がりに収束したと判断し、カウンタの値を維持する。制御回路１３４５は、カウンタの値を任意位相生成回路１３４１へ出力する。任意位相生成回路１３４１は、制御回路１３４５のカウンタの値に応じてレプリカクロック信号ｒｅｐ−ｃｌｋ２の位相を変化させる。

たとえば、出力ｄｉｆ２の値が「０」「０」「１」の順に変化した場合（符号１７１１〜１７１３）は、制御回路１３４５は、カウンタを２回ダウンさせた後に１回アップさせて収束する。また、出力ｄｉｆ２の値が「１」「１」「１」「０」の順に変化した場合（符号１７２１〜１７２４）は、制御回路１３４５は、カウンタを３回アップさせた後に１回ダウンさせて収束する。

図１８は、図１３に示した位相調整回路の動作の一例を示す図である。図１８において、図１４−１〜図１５−３に示した部分と同様の部分については同一の符号を付して説明を省略する。符号１８１０は位相調整回路１２５０へ入力される位相コードｃｏｄｅ１を示し、符号１８２０は位相調整回路１２５０へ入力される位相コードｃｏｄｅ２を示している。

ここでは、レプリカデータｒｅｐ−ｄａｔａ１の一周期を８分割し、分割した各区間にコード「０００」、「００１」、「０１０」、「０１１」、「１１０」、「１１１」、「１００」、「１０１」を割り振るとする。この場合は、レプリカデータｒｅｐ−ｄａｔａ２についても一周期を８分割し、分割した各区間にコード「０００」、「００１」、「０１０」、「０１１」、「１１０」、「１１１」、「１００」、「１０１」を割り振る。

位相コードｃｏｄｅ１は、符号１４２０に示すレプリカデータｒｅｐ−ｄａｔａ１の第一切り替わり点の位相が０°であることを示すコード「０００」となっている。位相コードｃｏｄｅ２は、符号１５２０に示すレプリカデータｒｅｐ−ｄａｔａ２の第二切り替わり点の位相が２７０°であることを示すコード「１００」となっている。

符号１８３０は、任意位相生成回路１３５２によって生成されたクロック信号ｄａｔａ−ｃｌｋを示している。符号１８４０は、中間位相生成回路１３５１から任意位相生成回路１３５２へ出力される中間位相コードｃｏｄｅ３を示している。中間位相コードｃｏｄｅ３は、位相コードｃｏｄｅ１が示す０°と、位相コードｃｏｄｅ２が示す２７０°と、の中間位相である１３５°を示す「０１１」となる。

任意位相生成回路１３５２は、中間位相コードｃｏｄｅ３が示す１３５°となるようにクロック信号ｄａｔａ−ｃｌｋの位相を調整する。このように、クロック信号ｄａｔａ−ｃｌｋの位相を、レプリカデータｒｅｐ−ｄａｔａ１の第一立ち上がり点と、レプリカデータｒｅｐ−ｄａｔａ２の第二立ち上がり点と、の中間位相となるように制御する。

図１９は、図１３に示したパラレル−シリアル変換器の制御結果を示す図である。図１９において、図１８に示した部分と同様の部分については同一の符号を付して説明を省略する。符号１９１０は、フリップフロップ回路２４０へ入力されるデータｄａｔａを示している。データｄａｔａは、クロック信号ｄａｔａ−ｃｌｋに同期してデータが切り替わる。

したがって、データｄａｔａの最適点１９１１（各切り替わり点の間の中央）をクロック信号ｃｌｋの立ち上がりに同期させることができる。これにより、フリップフロップ回路２４０において、データｄａｔａが最適点１９１１によって整形される。このため、データｄａｔａを精度よく整形することができる。

図２０は、図１３に示したパラレル−シリアル変換器の変形例を示す図である。図２０において、図１３に示した構成と同様の構成については同一の符号を付して説明を省略する。入力端子１２２１には、固定データ「１」（ｃｏｎｓｔ１）が入力される。入力端子１２２１は、入力された固定データ「１」を選択回路１２２３へ出力する。入力端子１２２２には、固定データ「０」（ｃｏｎｓｔ０）が入力される。入力端子１２２２は、入力された固定データ「０」を選択回路１２２３へ出力する。

制御回路１３４５は、フリップフロップ回路１３４４から出力された出力ｄｉｆ２を反転させずに取得する。制御回路１３４５によって取得される出力ｄｉｆ２は、レプリカデータｒｅｐ−ｄａｔａ２の第二切り替わり点（「１」から「０」への切り替わり点）に対するクロック信号ｃｌｋの立ち上がりのずれを示している。

図２０に示す変形例のように、入力端子１２２１および入力端子１２２２へ入力する固定データを反転させることで、制御回路１３４５が出力ｄｉｆ２を反転させずに取得する構成としても、図１３に示した構成と同等の結果を得ることができる。

このように、実施の形態４にかかるパラレル−シリアル変換器２００は、各レプリカデータの第一切り替わり点および第二切り替わり点の中間位相に基づいてタイミングの制御を行う。これにより、データｄａｔａのデューティ比が５０％でなくても、データｄａｔａに対するクロック信号ｃｌｋの立ち上がりのタイミングを任意に制御し、データｄａｔａを精度よく整形することができる。

また、クロック信号ｄａｔａ−ｃｌｋの位相を調整することでタイミング制御を行うため、分周回路２１２によって分周された分周クロック信号ｄｉｖ−ｃｌｋの周波数での制御が可能である。このため、タイミング制御を安定して精度よく行うことができる。

（実施の形態５）
図２１は、実施の形態５にかかるパラレル−シリアル変換器の構成を示す図である。図２１において、図１２に示した構成と同様の構成については同一の符号を付して説明を省略する。図２１に示すように、実施の形態５にかかるパラレル−シリアル変換器２００は、入力端子２１１と、分周回路２１２と、バッファ２１４と、入力端子２２１，２２２と、フリップフロップ回路２２３〜２２７と、選択回路２３０と、フリップフロップ回路２４０と、入力端子１２１１，１２１２と、選択回路１２１３と、入力端子１２２１，１２２２と、選択回路１２２３と、第一検出回路２１１０と、第二検出回路２１２０と、位相調整回路２１３０と、を備えている。

入力端子２１１は、入力されたクロック信号ｃｌｋを、分周回路２１２、第一検出回路２１１０、第二検出回路２１２０および位相調整回路２１３０へ出力する。分周回路２１２は、生成した分周クロック信号ｄｉｖ−ｃｌｋを、バッファ２１４、第一検出回路２１１０および第二検出回路２１２０へ出力する。バッファ２１４は、分周回路２１２から出力された分周クロック信号ｄｉｖ−ｃｌｋを増幅する。バッファ２１４は、増幅した分周クロック信号ｄｉｖ−ｃｌｋをクロック信号ｄａｔａ−ｃｌｋとして選択回路２３０およびフリップフロップ回路２２３〜２２７へ出力する。

第一検出回路２１１０は、選択回路１２１３から出力されたレプリカデータｒｅｐ−ｄａｔａ１の第一切り替わり点を検出する。また、第一検出回路２１１０は、検出したレプリカデータｒｅｐ−ｄａｔａ１の第一切り替わり点を示す位相コードｃｏｄｅ１を生成し、生成した位相コードｃｏｄｅ１を位相調整回路２１３０へ出力する。

第二検出回路２１２０は、選択回路１２２３から出力されたレプリカデータｒｅｐ−ｄａｔａ２の第二切り替わり点を検出する。また、第二検出回路２１２０は、検出したレプリカデータｒｅｐ−ｄａｔａ２の第二切り替わり点を示す位相コードｃｏｄｅ２を生成し、生成した位相コードｃｏｄｅ２を位相調整回路２１３０へ出力する。

位相調整回路２１３０は、入力端子２１１から出力されたクロック信号ｃｌｋの位相を、第一検出回路２１１０から出力された位相コードｃｏｄｅ１が示す位相と、第二検出回路２１２０から出力された位相コードｃｏｄｅ２が示す位相と、に基づいて調整する。具体的には、位相調整回路２１３０は、クロック信号ｃｌｋの位相を、位相コードｃｏｄｅ１が示す位相と、位相コードｃｏｄｅ２が示す位相との中間位相となるように調整する。

位相調整回路２１３０は、位相を調整したクロック信号ｃｌｋをクロック信号ＦＦ−ｃｌｋとしてフリップフロップ回路２４０へ出力する。フリップフロップ回路２４０は、クロック信号ＦＦ−ｃｌｋの立ち上がりに、選択回路２３０から出力されたデータｄａｔａを同期させる。

図２２は、図２１に示したパラレル−シリアル変換器の具体例を示す図である。図２２において、図２１に示した構成と同様の構成については同一の符号を付して説明を省略する。図２２に示すように、第一検出回路２１１０は、バッファ２２１１と、任意位相生成回路２２１２と、フリップフロップ回路２２１３（ＦＦ）と、フリップフロップ回路２２１４（Ｐｈ−ＦＦ）と、制御回路２２１５と、を備えている。

バッファ２２１１は、分周回路２１２から出力された分周クロック信号ｄｉｖ−ｃｌｋを増幅する。バッファ２２１１は、増幅した分周クロック信号ｄｉｖ−ｃｌｋを、レプリカクロック信号ｒｅｐ−ｃｌｋ１として選択回路１２１３へ出力する。バッファ２２１１は、たとえば、バッファ２１４と同等の遅延特性を有するバッファである。

このように、クロック信号ｄａｔａ−ｃｌｋとして選択回路２３０へ供給される分周クロック信号ｄｉｖ−ｃｌｋを、レプリカクロック信号ｒｅｐ−ｃｌｋ１として選択回路１２１３へ供給する。これにより、選択回路２３０のパラレルデータの切り替えに同期してレプリカデータｒｅｐ−ｄａｔａ１の値を切り替えることができる。

任意位相生成回路２２１２は、入力端子２１１から出力され、互いに位相が異なる多相のクロック信号ｃｌｋから、任意の位相の分周クロック信号を生成する位相補間回路である。任意位相生成回路２２１２は、制御回路２２１５の制御によって、生成するクロック信号の位相を変化させる。任意位相生成回路２２１２は、生成したクロック信号をレプリカクロック信号ＦＦ−ｒｅｐ−ｃｌｋ１としてフリップフロップ回路２２１３へ出力する。

フリップフロップ回路２２１３は、任意位相生成回路２２１２から出力されたレプリカクロック信号ＦＦ−ｒｅｐ−ｃｌｋ１の立ち上がりに、選択回路１２１３から出力されたレプリカデータｒｅｐ−ｄａｔａ１を同期させる。フリップフロップ回路２２１３の出力ｐｈ１は、フリップフロップ回路２２１４へ出力される。

フリップフロップ回路２２１４は、分周回路２１２から出力された分周クロック信号ｄｉｖ−ｃｌｋの立ち上がりに、フリップフロップ回路２２１３からの出力ｐｈ１を同期させる。フリップフロップ回路２２１４の出力ｄｉｆ１は制御回路２２１５へ出力される。

フリップフロップ回路２２１４から出力される出力ｄｉｆ１は、レプリカデータｒｅｐ−ｄａｔａ１の第一切り替わり点（「０」から「１」への切り替わり点）に対するレプリカクロック信号ＦＦ−ｒｅｐ−ｃｌｋ１の立ち上がりのずれを示している。

たとえば、レプリカデータｒｅｐ−ｄａｔａ１の第一切り替わり点に対してレプリカクロック信号ＦＦ−ｒｅｐ−ｃｌｋ１の立ち上がりが進んでいる場合は、出力ｄｉｆ１が常に「０」となる。また、レプリカデータｒｅｐ−ｄａｔａ１の第一切り替わり点に対してレプリカクロック信号ＦＦ−ｒｅｐ−ｃｌｋ１の立ち上がりが遅延している場合は、出力ｄｉｆ１が常に「１」となる。また、レプリカデータｒｅｐ−ｄａｔａ１の第一切り替わり点とレプリカクロック信号ＦＦ−ｒｅｐ−ｃｌｋ１の立ち上がりが一致している場合は、出力ｄｉｆ１において「０」と「１」が混在する。

制御回路２２１５は、フリップフロップ回路２２１４から出力された出力ｄｉｆ１に基づいて、任意位相生成回路２２１２が出力するレプリカクロック信号ＦＦ−ｒｅｐ−ｃｌｋ１の位相を制御する。たとえば、制御回路２２１５は、出力ｄｉｆ１が「０」である場合は、レプリカクロック信号ＦＦ−ｒｅｐ−ｃｌｋ１の位相を進めるように任意位相生成回路２２１２を制御する。また、制御回路２２１５は、出力ｄｉｆ１が「１」である場合は、レプリカクロック信号ＦＦ−ｒｅｐ−ｃｌｋ１の位相を遅延させるように任意位相生成回路２２１２を制御する。

制御回路２２１５の制御により、レプリカデータｒｅｐ−ｄａｔａ１の第一切り替わり点とレプリカクロック信号ＦＦ−ｒｅｐ−ｃｌｋ１の立ち上がりが一致した状態へ収束する。このように、制御回路２２１５は、レプリカデータｒｅｐ−ｄａｔａ１の第一切り替わり点を、レプリカクロック信号ＦＦ−ｒｅｐ−ｃｌｋ１の立ち上がりに同期させる。

また、制御回路２２１５は、レプリカデータｒｅｐ−ｄａｔａ１の第一切り替わり点を示す位相コードｃｏｄｅ１を生成する。たとえば、レプリカデータｒｅｐ−ｄａｔａ１の一周期を分割し、分割した各区間に異なるコードを割り振る。制御回路２２１５は、レプリカデータｒｅｐ−ｄａｔａ１の第一切り替わり点に対応する区間に割り当てられたコードを位相コードｃｏｄｅ１として生成する。制御回路２２１５は、生成した位相コードｃｏｄｅ１を位相調整回路２１３０へ出力する。

第二検出回路２１２０は、バッファ２２２１と、任意位相生成回路２２２２と、フリップフロップ回路２２２３（ＦＦ）と、フリップフロップ回路２２２４（Ｐｈ−ＦＦ）と、制御回路２２２５と、を備えている。

バッファ２２２１は、分周回路２１２から出力された分周クロック信号ｄｉｖ−ｃｌｋを増幅する。バッファ２２２１は、増幅した分周クロック信号ｄｉｖ−ｃｌｋを、レプリカクロック信号ｒｅｐ−ｃｌｋ２として選択回路１２２３へ出力する。バッファ２２２１は、たとえば、バッファ２１４と同等の遅延特性を有するバッファである。

任意位相生成回路２２２２は、入力端子２１１から出力され、互いに位相が異なる多相のクロック信号ｃｌｋから、任意の位相の分周クロック信号を生成する位相補間回路である。任意位相生成回路２２２２は、制御回路２２２５の制御によって、生成するクロック信号の位相を変化させる。任意位相生成回路２２２２は、生成したクロック信号をレプリカクロック信号ＦＦ−ｒｅｐ−ｃｌｋ２としてフリップフロップ回路２２２３へ出力する。

フリップフロップ回路２２２３は、任意位相生成回路２２２２から出力されたレプリカクロック信号ＦＦ−ｒｅｐ−ｃｌｋ２の立ち上がりに、選択回路１２２３から出力されたレプリカデータｒｅｐ−ｄａｔａ２を同期させる。フリップフロップ回路２２２３の出力ｐｈ２は、フリップフロップ回路２２２４へ出力される。

フリップフロップ回路２２２４は、分周回路２１２から出力された分周クロック信号ｄｉｖ−ｃｌｋの立ち上がりに、フリップフロップ回路２２２３からの出力ｐｈ２を同期させる。フリップフロップ回路２２２４の出力ｄｉｆ２は制御回路２２２５へ出力される。

制御回路２２２５の前段には反転回路２２２５ａが設けられており、制御回路２２２５は、フリップフロップ回路２２２４から出力された出力ｄｉｆ２を反転させた状態で取得する。制御回路２２２５によって取得される反転した出力ｄｉｆ２は、レプリカデータｒｅｐ−ｄａｔａ２の第二切り替わり点（「１」から「０」への切り替わり点）に対するレプリカクロック信号ＦＦ−ｒｅｐ−ｃｌｋ２の立ち上がりのずれを示している。

たとえば、レプリカデータｒｅｐ−ｄａｔａ２の第二切り替わり点に対してレプリカクロック信号ＦＦ−ｒｅｐ−ｃｌｋ２の立ち上がりが進んでいる場合は、出力ｄｉｆ２が常に「０」となる。また、レプリカデータｒｅｐ−ｄａｔａ２の第二切り替わり点に対してレプリカクロック信号ＦＦ−ｒｅｐ−ｃｌｋ２の立ち上がりが遅延している場合は、出力ｄｉｆ２が常に「１」となる。また、レプリカデータｒｅｐ−ｄａｔａ２の第二切り替わり点とレプリカクロック信号ＦＦ−ｒｅｐ−ｃｌｋ２の立ち上がりが一致している場合は、出力ｄｉｆ２において「０」と「１」が混在する。

制御回路２２２５は、フリップフロップ回路２２２４から出力された出力ｄｉｆ２に基づいて、任意位相生成回路２２２２が出力するレプリカクロック信号ＦＦ−ｒｅｐ−ｃｌｋ２の位相を制御する。たとえば、制御回路２２２５は、出力ｄｉｆ２が「０」である場合は、レプリカクロック信号ＦＦ−ｒｅｐ−ｃｌｋ２の位相を進めるように任意位相生成回路２２２２を制御する。また、制御回路２２２５は、出力ｄｉｆ２が「１」である場合は、レプリカクロック信号ＦＦ−ｒｅｐ−ｃｌｋ２の位相を遅延させるように任意位相生成回路２２２２を制御する。

制御回路２２２５の制御により、レプリカデータｒｅｐ−ｄａｔａ２の第二切り替わり点とレプリカクロック信号ＦＦ−ｒｅｐ−ｃｌｋ２の立ち上がりが一致した状態へ収束する。このように、制御回路２２２５は、レプリカデータｒｅｐ−ｄａｔａ２の第二切り替わり点を、レプリカクロック信号ＦＦ−ｒｅｐ−ｃｌｋ２の立ち上がりに同期させる。

また、制御回路２２２５は、レプリカデータｒｅｐ−ｄａｔａ２の第二切り替わり点を示す位相コードｃｏｄｅ２を生成する。たとえば、レプリカデータｒｅｐ−ｄａｔａ２の一周期を分割し、分割した各区間に異なるコードを割り振る。なお、ここでのコードの割り振りは、制御回路２２２５におけるコードの割り振りと同様のルールによって行う。制御回路２２２５は、レプリカデータｒｅｐ−ｄａｔａ２の第二切り替わり点に対応する区間に割り当てられたコードを位相コードｃｏｄｅ２として生成する。制御回路２２２５は、生成した位相コードｃｏｄｅ２を位相調整回路２１３０へ出力する。

位相調整回路２１３０は、中間位相生成回路２２３１と、任意位相生成回路２２３２と、を備えている。中間位相生成回路２２３１は、第一検出回路２１１０からの位相コードｃｏｄｅ１が示す位相と、第二検出回路２１２０からの位相コードｃｏｄｅ２が示す位相と、の中間位相を示す中間位相コードｃｏｄｅ３を生成する。中間位相生成回路２２３１は、生成した中間位相コードｃｏｄｅ３を任意位相生成回路２２３２へ出力する。

任意位相生成回路２２３２は、入力端子２１１から出力され、互いに位相が異なる多相のクロック信号ｃｌｋから、任意の位相のクロック信号ＦＦ−ｃｌｋを生成する位相補間回路である。任意位相生成回路２２３２は、中間位相生成回路２２３１から出力された中間位相コードｃｏｄｅ３が示す中間位相に基づいて、生成するクロック信号ＦＦ−ｃｌｋの位相を制御する。具体的には、任意位相生成回路２２３２は、中間位相コードｃｏｄｅ３が示す位相となるようにクロック信号ＦＦ−ｃｌｋの位相を制御する。

図２３は、図２２に示した位相調整回路の動作の一例を示す図である。図２３において、図１８に示した部分と同様の部分については同一の符号を付して説明を省略する。符号２３１０は、フリップフロップ回路２２１３へ入力されるレプリカクロック信号ＦＦ−ｒｅｐ−ｃｌｋ１を示している。制御回路２２１５の制御により、レプリカクロック信号ＦＦ−ｒｅｐ−ｃｌｋ１の立ち上がりは、レプリカデータｒｅｐ−ｄａｔａ１の第一切り替わり点（符号１４２１）と同期する。符号２３２０は、第一検出回路２１１０から位相調整回路２１３０へ入力される位相コードｃｏｄｅ１を示している。

符号２３３０は、フリップフロップ回路２２２３へ入力されるレプリカクロック信号ＦＦ−ｒｅｐ−ｃｌｋ２を示している。制御回路２２２５の制御により、レプリカクロック信号ＦＦ−ｒｅｐ−ｃｌｋ２の立ち上がりは、レプリカデータｒｅｐ−ｄａｔａ２の第二切り替わり点（符号１５２１）と同期する。符号２３４０は、第二検出回路２１２０から位相調整回路２１３０へ入力される位相コードｃｏｄｅ２を示している。

ここでは、レプリカデータｒｅｐ−ｄａｔａ１の一周期を８分割し、分割した各区間にコード「０００」、「００１」、「０１０」、「０１１」、「１１０」、「１１１」、「１００」、「１０１」を割り振るとする。この場合は、レプリカデータｒｅｐ−ｄａｔａ２についても一周期を８分割し、分割した各区間にコード「０００」、「００１」、「０１０」、「０１１」、「１１０」、「１１１」、「１００」、「１０１」を割り振る。

位相コードｃｏｄｅ１は、レプリカデータｒｅｐ−ｄａｔａ１の第一切り替わり点の位相が０°であることを示すコード「０００」となっている。位相コードｃｏｄｅ２は、符号１５２０に示すレプリカデータｒｅｐ−ｄａｔａ２の第二切り替わり点の位相が２７０°であることを示すコード「１００」となっている。

符号２３５０は、選択回路２３０へ入力されるクロック信号ｄａｔａ−ｃｌｋを示している。符号２３６０は、中間位相生成回路２２３１から任意位相生成回路２２３２へ出力される中間位相コードｃｏｄｅ３を示している。符号２３７０は、フリップフロップ回路２４０へ入力されるクロック信号ＦＦ−ｃｌｋを示している。中間位相コードｃｏｄｅ３は、位相コードｃｏｄｅ１が示す０°と位相コードｃｏｄｅ２が示す２７０°との中間位相である１３５°を示す「０１１」となる。このため、任意位相生成回路２２３２は、クロック信号ＦＦ−ｃｌｋの位相を１３５°に調整する。

図２４は、図２２に示したパラレル−シリアル変換器の制御結果を示す図である。図２４において、図２３に示した部分と同様の部分については同一の符号を付して説明を省略する。レプリカデータｒｅｐ−ｄａｔａ１とレプリカデータｒｅｐ−ｄａｔａ２は同期しているため、図２４においては１つの波形によって示している。

符号２４１０は、フリップフロップ回路２４０へ入力されるデータｄａｔａを示している。符号２３７０に示すクロック信号ＦＦ−ｃｌｋの位相は、レプリカデータｒｅｐ−ｄａｔａ１の第一切り替わり点（符号１４２１）と、レプリカデータｒｅｐ−ｄａｔａ２の第二切り替わり点（符号１５２１）と、の中間位相に制御される。

したがって、データｄａｔａの最適点２４１１（各切り替わり点の間の中央）をクロック信号ＦＦ−ｃｌｋの立ち上がりに同期させることができる。これにより、フリップフロップ回路２４０において、データｄａｔａが最適点２４１１によって整形される。このため、データｄａｔａを精度よく整形することができる。

図２５は、図２２に示したパラレル−シリアル変換器の変形例を示す図である。図２５において、図２２に示した構成と同様の構成については同一の符号を付して説明を省略する。入力端子１２２１には、固定データ「１」（ｃｏｎｓｔ１）が入力される。入力端子１２２１は、入力された固定データ「１」を選択回路１２２３へ出力する。入力端子１２２２には、固定データ「０」（ｃｏｎｓｔ０）が入力される。入力端子１２２２は、入力された固定データ「０」を選択回路１２２３へ出力する。

制御回路２２２５は、フリップフロップ回路２２２４から出力された出力ｄｉｆ２を反転させずに取得する。制御回路２２２５によって取得される出力ｄｉｆ２は、レプリカデータｒｅｐ−ｄａｔａ２の第二切り替わり点（「１」から「０」への切り替わり点）に対するクロック信号ｃｌｋの立ち上がりのずれを示している。

図２５に示す変形例のように、入力端子１２２１および入力端子１２２２へ入力する固定データを反転させることで、制御回路２２２５が出力ｄｉｆ２を反転させずに取得する構成としても、図２２に示した構成と同等の結果を得ることができる。

このように、実施の形態５にかかるパラレル−シリアル変換器２００は、各レプリカデータの第一切り替わり点および第二切り替わり点の中間位相に基づいてタイミングの制御を行う。これにより、データｄａｔａのデューティ比が５０％でなくても、データｄａｔａに対するクロック信号ＦＦ−ｃｌｋの立ち上がりのタイミングを任意に制御し、データｄａｔａを精度よく整形することができる。

以上説明したように、開示のパラレル−シリアル変換器によれば、レプリカデータの第一，第二切り替わり点に基づいて変換回路の切り替えタイミングに対するフリップフロップ回路のタイミングを制御する。これにより、デューティ比が５０％でなくてもシリアルデータを精度よく整形することができる。

なお、上述した各実施の形態においては、フリップフロップ回路２４０においてデータｄａｔａの各切り替わり点の間の中央にクロック信号ｃｌｋ（またはクロック信号ＦＦ−ｃｌｋ）の立ち上がりを同期させる構成について説明した。ただし、クロック信号ｃｌｋの立ち上がりを同期させるのはデータｄａｔａの各切り替わり点の間の中央に限らず、パラレル−シリアル変換器１００（またはパラレル−シリアル変換器２００）の後段の回路の特性などに応じて任意に設定すればよい。

上述した実施の形態に関し、さらに以下の付記を開示する。

（付記１）パラレルデータをシリアルデータに変換する変換回路と、
前記変換回路によって出力されたシリアルデータが入力されるフリップフロップ回路と、
前記シリアルデータのレプリカデータを生成する生成回路と、
前記生成回路によって生成されたレプリカデータの第一切り替わり点と、前記第一切り替わり点の次の第二切り替わり点と、を検出する検出回路と、
前記検出回路によって検出された各切り替わり点に基づいて、前記シリアルデータと前記フリップフロップ回路の相対的なタイミングを制御する制御回路と、
を備えることを特徴とするパラレル−シリアル変換器。

（付記２）前記生成回路は、前記変換回路における前記パラレルデータの切り替えに同期して前記レプリカデータの値を切り替えることを特徴とする付記１に記載のパラレル−シリアル変換器。

（付記３）前記検出回路は、前記第一切り替わり点および前記第二切り替わり点に対する前記フリップフロップ回路の各ずれを検出し、
前記制御回路は、前記検出回路によって検出された各ずれに基づいて前記タイミングを制御することを特徴とする付記２に記載のパラレル−シリアル変換器。

（付記４）前記制御回路は、前記各切り替わり点に対する前記フリップフロップ回路のずれが小さくなる方向に前記タイミングを制御することを特徴とする付記３に記載のパラレル−シリアル変換器。

（付記５）前記フリップフロップ回路へ供給されるクロック信号を分周する分周回路を備え、
前記生成回路によって生成されたレプリカデータを前記クロック信号の立ち下がりに同期させるレプリカフリップフロップ回路と、
前記レプリカフリップフロップ回路の出力を、前記分周回路によって分周された分周クロック信号の立ち上がりに同期させる第一フリップフロップ回路と、
前記レプリカフリップフロップ回路の出力を、前記分周回路によって分周された分周クロック信号の立ち下がりに同期させる第二フリップフロップ回路と、を備え、
前記制御回路は、前記第一フリップフロップ回路および前記第二フリップフロップ回路の各出力に基づいて前記タイミングを制御することを特徴とする付記３または４に記載のパラレル−シリアル変換器。

（付記６）前記制御回路は、前記第一フリップフロップ回路および前記第二フリップフロップ回路の各出力が同じ値になる割合が大きくなるほど前記タイミングの制御単位量を大きくすることを特徴とする付記５に記載のパラレル−シリアル変換器。

（付記７）前記変換回路は、供給されるクロック信号に同期して前記パラレルデータを切り替え、
前記制御回路は、前記変換回路へ供給されるクロック信号の位相を制御することを特徴とする付記２〜６のいずれか一つに記載のパラレル−シリアル変換器。

（付記８）前記制御回路は、前記フリップフロップ回路へ供給されるクロック信号の位相を制御することを特徴とする付記２〜６のいずれか一つに記載のパラレル−シリアル変換器。

（付記９）前記制御回路は、前記検出回路によって検出された各切り替わり点の中間位相に基づいて前記タイミングを制御することを特徴とする付記１に記載のパラレル−シリアル変換器。

（付記１０）前記生成回路は、前記第一切り替わり点が前記フリップフロップ回路に同期した第一レプリカデータと、前記第二切り替わり点が前記フリップフロップ回路に同期した第二レプリカデータと、を生成し、
前記検出回路は、前記第一レプリカデータの前記第一切り替わり点と、前記第二レプリカデータの前記第二切り替わり点と、を検出することを特徴とする付記９に記載のパラレル−シリアル変換器。

（付記１１）前記変換回路は、供給されるクロック信号に同期して前記パラレルデータを切り替え、
前記生成回路は、前記変換回路へ供給されるクロック信号とデューティ比が同じ前記第一レプリカデータおよび前記第二レプリカデータを生成することを特徴とする付記１０に記載のパラレル−シリアル変換器。

（付記１２）前記検出回路は、前記第一切り替わり点の位相を示す第一位相コードと、前記第二切り替わり点の位相を示す第二位相コードと、を出力し、
前記制御回路は、前記検出回路によって出力された第一位相コードと第二位相コードが示す各位相の中間位相となるように、前記変換回路へ供給されるクロック信号の位相を制御することを特徴とする付記１１に記載のパラレル−シリアル変換器。

（付記１３）前記生成回路は、前記変換回路の前記パラレルデータの切り替えに同期して前記レプリカデータの値を切り替えることを特徴とする付記９に記載のパラレル−シリアル変換器。

（付記１４）前記フリップフロップ回路は、供給されるクロック信号の立ち上がりに前記シリアルデータのタイミングを同期させ、
前記検出回路は、前記第一切り替わり点の位相を示す第一位相コードと、前記第二切り替わり点の位相を示す第二位相コードと、を出力し、
前記制御回路は、前記検出回路によって出力された第一位相コードと第二位相コードが示す各位相の中間位相となるように、前記フリップフロップ回路へ供給されるクロック信号の位相を制御することを特徴とする付記１３に記載のパラレル−シリアル変換器。

１００，２００ パラレル−シリアル変換器
２１１，２２１，２２２，２５１，２５２，１２１１，１２１２，１２２１，１２２２ 入力端子
２１４，１３３２，１３４２，２２１１，２２２１ バッファ
２２３〜２２７，２４０，２６１〜２６３，１３３３，１３３４，１３４３，１３４４，２２１３，２２１４，２２２３，２２２４ フリップフロップ回路
２３０，２５３，１２１３，１２２３ 選択回路
８１１ 否定排他的論理和回路
８１４ ゲイン回路
１９１１，２４１１ 最適点

Claims (7)

1. パラレルデータをシリアルデータに変換する変換回路と、
   前記変換回路によって出力されたシリアルデータが入力されるフリップフロップ回路と、
   前記シリアルデータのレプリカデータを生成し、前記変換回路における前記パラレルデータの切り替えに同期して前記レプリカデータの値を切り替える生成回路と、
   前記生成回路によって生成されたレプリカデータの第一切り替わり点と、前記第一切り替わり点の次の第二切り替わり点と、に対する前記フリップフロップ回路の各ずれを検出する検出回路と、
   前記検出回路によって検出された各ずれに基づいて、前記シリアルデータと前記フリップフロップ回路の相対的なタイミングを制御する制御回路と、
   を備えることを特徴とするパラレル−シリアル変換器。
2. 前記制御回路は、前記各ずれに対する前記フリップフロップ回路のずれが小さくなる方向に前記タイミングを制御することを特徴とする請求項１に記載のパラレル−シリアル変換器。
3. 前記フリップフロップ回路へ供給されるクロック信号を分周する分周回路を備え、
   前記生成回路によって生成されたレプリカデータを前記クロック信号の立ち下がりに同期させるレプリカフリップフロップ回路と、
   前記レプリカフリップフロップ回路の出力を、前記分周回路によって分周された分周クロック信号の立ち上がりに同期させる第一フリップフロップ回路と、
   前記レプリカフリップフロップ回路の出力を、前記分周回路によって分周された分周クロック信号の立ち下がりに同期させる第二フリップフロップ回路と、を備え、
   前記制御回路は、前記第一フリップフロップ回路および前記第二フリップフロップ回路の各出力に基づいて前記タイミングを制御することを特徴とする請求項１または２に記載のパラレル−シリアル変換器。
4. 前記制御回路は、前記第一フリップフロップ回路および前記第二フリップフロップ回路の各出力が同じ値になる割合が大きくなるほど前記タイミングの制御単位量を大きくすることを特徴とする請求項３に記載のパラレル−シリアル変換器。
5. パラレルデータをシリアルデータに変換する変換回路と、
   前記変換回路によって出力されたシリアルデータが入力されるフリップフロップ回路と、
   前記シリアルデータのレプリカデータを生成する生成回路と、
   前記生成回路によって生成されたレプリカデータの第一切り替わり点と、前記第一切り替わり点の次の第二切り替わり点と、を検出する検出回路と、
   前記検出回路によって検出された各切り替わり点の中間位相に基づいて、前記シリアルデータと前記フリップフロップ回路の相対的なタイミングを制御する制御回路と、
   を備えることを特徴とするパラレル−シリアル変換器。
6. 前記生成回路は、前記第一切り替わり点が前記フリップフロップ回路に同期した第一レプリカデータと、前記第二切り替わり点が前記フリップフロップ回路に同期した第二レプリカデータと、を生成し、
   前記検出回路は、前記第一レプリカデータの前記第一切り替わり点と、前記第二レプリカデータの前記第二切り替わり点と、を検出することを特徴とする請求項５に記載のパラレル−シリアル変換器。
7. 前記変換回路は、供給されるクロック信号に同期して前記パラレルデータを切り替え、
   前記生成回路は、前記変換回路へ供給されるクロック信号とデューティ比が同じ前記第一レプリカデータおよび前記第二レプリカデータを生成することを特徴とする請求項６に記載のパラレル−シリアル変換器。

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