CN105046014A - 一种基于ams的异步时序电路设计方法 - Google Patents

Abstract

本发明属于数字电路技术领域，具体的说涉及一种基于AMS的异步时序电路设计方法。本发明的方法主要包括确定所设计的异步时序电路的整体架构；根据异步时序电路的特点将其划分为控制通路和数据通路两部分；以定制的方式完成替代全局时钟的控制通路设计，同时采用传统同步时序电路设计流程，以建立虚拟时钟的方式完成数据通路设计；利用所搭建的AMS仿真平台，对控制通路和数据通路进行仿真、验证，得到形成整体电路的结构。本发明的有益效果为，本发明基于解同步的设计思想，通过对整体系统进行数据通路和控制通路的有效划分，解决了与同步时序电路设计的兼容性问题，大大减少了仿真时间与难度，更有利于实现VLSI设计。

Description

一种基于AMS的异步时序电路设计方法

技术领域

本发明属于数字电路技术领域，具体的说涉及一种基于AMS的异步时序电路设计方法。

背景技术

目前，主流的数字电路设计采用的是同步时序电路设计流程及方法。随着工艺线宽进入到深亚微米甚至纳米级，芯片供电电压不断降低，同步时序电路面临了一系列不可避免的问题，譬如：漏电功耗在电路总功耗中的比例越来越大、IRdrop导致功能错误、电路鲁棒性变差等。异步时序电路由于其结构特点，天然地具有同步电路所不具备的低功耗、低IRdrop、高鲁棒性等优势，能够很好地解决了以上所提到的同步时序电路在小线宽工艺下面临的问题。同步和异步时序电路结构分别如图1和图2所示。两者的不同之处在于，异步时序电路采用握手协议替代同步时序电路的全局时钟，以实现系统各个部件之间数据的传输。异步时序电路类似于系统的精细度时钟门控和由实际的延迟决定的非同相局部时钟，从而使寄存器只在需要的位置和需要的时刻触发。正是异步时序电路的结构特点，使其具有以下优势：(1)低功耗，由于异步时序电路结构各模块之间是由精细的电平信号控制的，大大降低了不必要的时钟翻转所产生的动态功耗；(2)高速，由于在异步时序电路中，运算速度由实际的局部延迟决定，而不是同步时序中全局最差情况的延迟；(3)低电磁噪声辐射；(4)对电源电压，温度和工艺参数变化具有很好的鲁棒性；(5)由于不存在时钟树，也就不存在由于时钟树过长所引起的IRdrop过大。上述这些特性使得异步时序电路越来越受到VLSI设计者的青睐。然而，异步电路设计至今并没有形成相当规模的产业化，主要有以下三方面原因：(1)在微米级以及更大的工艺线宽条件下，异步时序电路并不比同步时序电路具有更明显的优势；(2)异步时序电路中替代时钟树的控制电路依然消耗芯片面积和功耗；(3)相对于同步时序电路，异步时序电路的设计缺乏成熟的EDA工具支持，缺少一个成熟的可借鉴的设计流程和设计策略。所以，虽然异步时序电路本身更具优势，但鉴于以上三方面原因，异步电路尤其是大规模的异步电路设计并不容易，这也使得异步时序电路的发展较为缓慢。随着工艺线宽不断变小，电路规模不断变大，异步时序电路在实现高性能、低功耗VLSI电路系统的潜力也不断增大，其应用面将越来越广。因此，进行大规模异步时序电路设计方法的研究也越来越重要。

目前国内外提出的关于异步时序电路的设计方法主要分为三类。第一类是全定制设计，从构建电路的基本单元开始，通过各个子电路设计完成整体异步时序电路搭建。这类方法的主要代表有零协议逻辑电路(NCL)，通过设计标准零协议逻辑如与门、非门、加法器、选择器等搭建整体电路系统。这类方法能够最大限度的利用异步电路的特性，使电路的整体性能达到最优。但是该方法的缺点是工作量大，电路仿真耗时长，并不适用于VLSI电路设计。第二类是基于现已开发的异步时序电路设计软件，包括Petrify、VSTGL等，以及相应的硬件描述语言，诸如Balsa、Tangram等。这些异步时序电路开发的工具和硬件描述语言虽然针对性强，但是软件本身并不成熟，往往受到电路规模的限制。第三类方法采用解同步的设计思想，在传统的同步设计流程实现电路逻辑功能的基础上引入异步电路设计工具，生成局部控制信号以取代全局时钟信号，保持电路的逻辑部分不变，将时序单元中的寄存器改变为锁存器，通过局部控制信号控制锁存器的开启与关闭，完成数据在数据流方向上的传输。该类方法能够实现较大规模的异步电路设计，但是由于同、异步设计软件之间存在兼容性问题，因此在接口电路设计上有一定的困难，无法有效地进行电路整体优化。

发明内容

本发明所要解决的，就是针对上述电路设计方法存在的问题，提出一种基于AMS的异步时序电路设计方法。

为实现上述目的，本发明采用如下技术方案：

一种基于AMS的异步时序电路设计方法，其特征在于，包括以下步骤：

a.确定所设计的异步时序电路的整体架构；

b.根据异步时序电路的特点将其划分为控制通路和数据通路两部分；

c.以定制的方式完成替代全局时钟的控制通路设计，同时采用传统同步时序电路设计流程，以建立虚拟时钟的方式完成数据通路设计；

d.利用所搭建的AMS仿真平台，对控制通路和数据通路进行仿真、验证，得到形成整体电路的结构。

进一步的，步骤b中所述控制通路为用于完成逻辑运算；所述数据通路为用于控制数据传输。

本发明的有益效果为，本发明基于解同步的设计思想，通过对整体系统进行数据通路和控制通路的有效划分，完全采用目前主流的数字电路设计软件，利于整体电路的设计优化，也解决了与同步时序电路设计的兼容性问题，同时利用所搭建的混合信号AMS仿真平台，大大减少了仿真时间与难度，更有利于实现VLSI设计。

附图说明

图1是同步时序电路模型；

图2是异步时序电路模型；

图3是异步乘法器整体电路示意图；

图4是基于AMS异步时序电路设计方法流程。

具体实施方式

下面结合附图和实施例，详细描述本发明的技术方案：

本发明的异步电路设计方法主要分为系统划分、子系统设计、功能仿真、电路优化、物理设计及验证五个部位。1.系统划分：根据异步时序电路的特点将其划分成两个部分，一部分是完成数据计算的主体为数据通路，数据通路占整体电路的绝大部分；另一部分控制数据的传输为控制通路，控制通路占整体电路很小部分。图3所示为一个异步乘法器的系统划分示意图。2.子系统设计：数据通路采用同步时序电路设计流程完成，控制通路采用定制方式完成。3.功能仿真：利用AMS混合信号仿真平台，调用不同的仿真工具分别对数据通路和控制通路进行功能仿真，并对整体电路进行逻辑验证。4.电路优化：根据整体仿真结果，控制通路和数据通路接口仿真结果转为SAIF(SwitchingActivityInterchangeFormat)文件，导入综合软件对数据通路进行综合优化，同时，控制通路根据数据通路仿真结果，调整控制通路延时匹配，经过反复仿真及优化，取得最优设计方案。5.物理设计及验证：数据通路通过自动布局布线流程完成版图，控制通路部分通过定制方式完成版图，两部分分别进行版图验证后提取带寄生参数的网表文件，并再次导入AMS混合信号仿真平台进行仿真优化。

实施例

以32位异步乘法器为例具体介绍该设计方法。需要指出的是，本方法搭建的AMS仿真平台所调用的仿真工具分别为：晶体管级电路仿真工具NanoSim和行为级、门级电路仿真工具VCS。该仿真平台能够同时对晶体管级电路和行为及、门级电路仿真，并分别产生模拟波形和数字波形文件，和整体功耗文件。

本例所用的乘法器采用Booth编码，通过华莱士树完成部分积相加，最后得到运算结果。该乘法结构能够很好的利用流水线控制数据流。同时，本例选用的异步通信协议为四相单轨捆绑数据协议，其设计流程如图4所示，具体设计步骤如下：

(1)确定异步乘法器架构后，将其分为数据通路和控制通路，完成逻辑运算的部分为数据通路，控制数据通路数据传输部分为控制通路；(2)数据通路通过硬件描述语言(VHDL或VerilogHDL)完成功能描述，控制通路通过定制完成，分别对两部分进行仿真验证功能正确；(3)搭建AMS仿真平台，结合数据通路和控制通路，进行仿真，得到仿真波形，并将仿真波形中数据通路部分转化为SAIF文件；(4)数据通路通过同步电路综合工具进行综合，并导入SAIF对数据通路进行优化，最终得到数据通路门级网表；(5)对数据通路门级网表进行仿真，验证功能正确并确定数据通路各级延迟；(6)再在AMS仿真平台上，结合数据通路和控制通路，完成控制通路延迟匹配，并通过仿真得到仿真波形，将仿真波形中数据通路部分转化为SAIF文件；(7)将数据通路门级网表和SAIF导入综合工具，对数据通路进行优化，然后通过AMS平台进行控制通路延迟匹配，如有必有，再次得到SAIF，再次进行综合优化，再次进行延迟匹配直到整体电路性能达到要求；(8)数据通路使用通用自动布局布线工具得到版图，验证DRC、LVS，并得到带寄生参数门级网表，控制通路使用定制版图，同样验证DRC、LVS，得到带寄生参数晶体管级网表；(6)再次通过AMS仿真平台对整体电路进行后端验证；(7)拼接数据通路和控制通路版图，验证整体版图DRC、LVS，完成整体电路设计。

Claims (2)

1.一种基于AMS的异步时序电路设计方法，其特征在于，包括以下步骤：

a.确定所设计的异步时序电路的整体架构；

b.根据异步时序电路的特点将其划分为控制通路和数据通路两部分；

c.以定制的方式完成替代全局时钟的控制通路设计，同时采用传统同步时序电路设计流程，以建立虚拟时钟的方式完成数据通路设计；

d.利用所搭建的AMS仿真平台，对控制通路和数据通路进行仿真、验证，得到形成整体电路的结构。

2.根据权利要求1所述的一种基于AMS的异步时序电路设计方法，其特征在于，步骤b中所述控制通路为用于完成逻辑运算；所述数据通路为用于控制数据传输。