KR20170100275A - 데이터 트레이닝 장치 및 이를 포함하는 반도체 장치 - Google Patents

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Abstract

본 발명은 데이터 트레이닝 장치 및 반도체 장치에 관한 것으로, 반도체 장치 내부의 전압 강하에 의한 트레이닝 오차를 반영할 수 있도록 하는 기술이다. 이러한 본 발명은 라이트 데이터를 정렬하는 라이트 제어부, 라이트 제어부로부터 인가되는 데이터를 래치하여 순차적으로 출력하는 리드 제어부 및 라이트신호와 리드신호에 대응하여 전원전압 인가단과 접지전압 인가단에 흐르는 전류를 조정하여 라이트 제어부와 리드 제어부에 흐르는 오프셋을 보정하는 오프셋 보정부를 포함한다.

Description

데이터 트레이닝 장치 및 이를 포함하는 반도체 장치{Data training device and semiconductor device including the same}
본 발명은 데이터 트레이닝 장치 및 반도체 장치에 관한 것으로, 반도체 장치 내부의 전압 강하에 의한 트레이닝 오차를 반영할 수 있도록 하는 기술이다.
반도체 메모리 장치는 집적도의 증가와 더불어 그 동작 속도의 향상을 위하여 계속적으로 개선되어 왔다. 동작 속도를 향상시키기 위하여 메모리칩 외부에서 주어지는 클록과 동기되어 동작할 수 있는 소위 동기식(Synchronous) 메모리 장치가등장 되었다.
DDR(Double Data Rate) 동기식 메모리 장치는 하나의 클록 주기에 두 개의 데이터를 처리하는 방식이다. DDR 동기식 메모리 장치의 각 데이터 입출핀에서는 외부에서 입력되는 클록의 상승 에지(rising edge)와 하강 에지(falling edge)에 동기되어 연속적으로 두 개의 데이터가 입출력된다. 따라서, 클록의 주파수를 증가시키지 않더라도 종래의 SDR 동기식 메모리 장치에 비하여 최소한 두 배 이상의 대역폭(band width)을 구현할 수 있어 그만큼 고속동작이 구현 가능하다.
그리고, 낮은 전원전압 하에서 동작하는 저전력 DDR 동기식 메모리 장치에서는 전류의 소모를 줄이는 것이 중요하다. 이를 위해, 저전력 DDR 동기식 메모리 장치는 동작 전류를 줄이기 위해 꼭 필요한 구간에서만 내부 클록을 동작시켜야 한다.
즉, 종래의 저전력 DDR 동기식 메모리 장치는 칩 선택신호의 셋업 타임(Setup time)을 이용하여 커맨드(Command)가 인가된 후 적절한 시간 동안만 내부 클록을 동작시키고 그 이외의 구간에는 내부 클록을 디스에이블시켜 동작 전류를 줄인다. 이때, 데이터(DATA)의 유효 윈도우 내에 클록의 상승 및 하강 에지가 존재하여야 반도체 메모리 장치는 정확히 데이터(DATA)를 입력받을 수 있다.
하지만, 메모리 장치의 동작 주파수가 점점 빨라지게 됨에 따라 칩 선택신호의 셋업 타임과 홀드 타임(Hold time)이 좁게 인가된다. 일반적으로, 쓰기 및 읽기 동작이 고속으로 수행될수록 반도체 메모리 장치의 동작 성능이 좋은 것으로 평가된다.
특히 이미지와 같은 많은 양의 데이터를 처리하는 반도체 메모리 장치의 데이터 출력을 위한 소요 시간은 매우 중요한 성능 지표이다. 아울러, 반도체 메모리 장치로부터 출력된 데이터가 정확하게 전달될수록 시스템은 안정적으로 동작한다.
최근의 반도체 메모리 장치와 GPU는 데이터 트레이닝(data training)을 통해 종래의 문제점을 극복하고 고속 데이터 전달을 수행한다. 여기서, 데이터 트레이닝은 읽기와 쓰기의 동작을 위한 데이터를 안정적으로 전달하기 위해 제어 장치(Controller)와 반도체 메모리 장치 사이에 미리 약속된 훈련 패턴을 사용하여 데이터 사이의 스큐(skew)를 조절하는 기술이다.
본 발명은 반도체 장치 내부의 전압 강하에 의한 트레이닝 오차를 반영하여 트레이닝의 정확도를 향상시킬 수 있도록 하는 특징을 갖는다.
본 발명의 실시예에 따른 데이터 트레이닝 장치는, 라이트 데이터를 정렬하는 라이트 제어부; 라이트 제어부로부터 인가되는 데이터를 래치하여 순차적으로 출력하는 리드 제어부; 및 라이트신호와 리드신호에 대응하여 전원전압 인가단과 접지전압 인가단에 흐르는 전류를 조정하여 라이트 제어부와 리드 제어부에 흐르는 오프셋을 보정하는 오프셋 보정부를 포함하는 것을 특징으로 한다.
본 발명의 다른 실시예에 따른 반도체 장치는, 데이터의 리드 또는 라이트가 이루어지는 셀 어레이; 셀 어레이로부터 리드된 데이터를 센싱 및 증폭하는 센스앰프; 및 라이트 데이터를 정렬하여 래치하고 라이트신호와 리드신호에 대응하여 전원전압 인가단과 접지전압 인가단에 흐르는 전류를 조정하여 라이트 데이터와 리드 데이터의 입출력단에 흐르는 오프셋을 보정하는 데이터 트레이닝 장치를 포함하는 것을 특징으로 한다.
본 발명은 반도체 장치 내부의 전압 강하에 의한 트레이닝 오차를 반영하여 트레이닝 정확도를 향상시킬 수 있도록 하는 효과를 제공한다.
아울러 본 발명의 실시예는 예시를 위한 것으로, 당업자라면 첨부된 특허청구범위의 기술적 사상과 범위를 통해 다양한 수정, 변경, 대체 및 부가가 가능할 것이며, 이러한 수정 변경 등은 이하의 특허청구범위에 속하는 것으로 보아야 할 것이다.
도 1은 데이터 트레이닝 장치를 설명하기 위한 구성도.
도 2는 본 발명의 실시예에 따른 데이터 트레이닝 장치에 관한 구성도.
도 3은 도 2의 오프셋 보정부에 관한 상세 구성도.
도 4는 도 3의 전류 제어부에 관한 상세 회로도.
도 5 및 도 6은 본 발명의 실시예에 따른 데이터 트레이닝 장치의 동작을 설명하기 위한 타이밍도.
이하, 첨부한 도면을 참조하여 본 발명의 실시예에 대해 상세히 설명하고자 한다.
도 1은 데이터 트레이닝 장치를 설명하기 위한 구성도이다.
데이터 트레이닝 장치는 셀 어레이(10), 센스앰프(20), 라이트 제어부(30), 데이터 입력부(40), 리드 제어부(50) 및 데이터 출력부(60)를 포함한다.
여기서, 셀 어레이(10)는 복수의 단위 셀을 포함하며 데이터의 리드 또는 라이트가 이루어진다. 센스앰프(20)는 셀 어레이(10)로부터 리드된 데이터를 센싱 및 증폭한다.
라이트 제어부(30)는 데이터 입력부(40)로부터 인가된 라이트 데이터를 정렬(Align) 한다. 데이터 입력부(40)는 외부로부터 인가된 데이터를 버퍼링하여 라이트 제어부(30)에 전달한다.
리드 제어부(50)는 라이트 제어부(30)로부터 인가되는 데이터를 래치하여 데이터 출력부(60)에 출력한다.
이러한 리드 제어부(50)는 복수의 FIFO(First Input First Output) 래치 L1~L5를 포함한다. 복수의 FIFO 래치 L1~L5는 라이트 제어부(30)로부터 인가되는 데이터를 먼저 입력된 순서대로 래치하고 먼저 입력된 순서대로 출력한다. 데이터 출력부(60)는 리드 제어부(50)로부터 인가되는 리드 데이터를 버퍼링하여 외부에 출력한다.
이와 같이, 데이터 트레이닝 장치는 라이트 제어부(30)를 통해 인가된 데이터가 셀 어레이(10)와 센스앰프(20)를 거치지 않고 (A)와 같은 경로로 리드 제어부(50)에 저장된다. 그리고, 리드 명령의 인가시 리드 제어부(50)에 저장된 데이터가 데이터 출력부(600)를 통해 순차적으로 출력된다.
동작 속도의 증가에 따라 반도체 장치 예컨대, 메모리 장치에서의 송수신되는 데이터의 신뢰도를 보장하는 것이 점점 어려워진다. 데이터 신뢰도 보장을 위해서는 각 인터페이스를 통해 전달되는 데이터들의 전송 시간의 차이를 보상하여야 한다.
반도체 장치는 소정의 입력 데이터를 인가받아 그 셋업/홀드 타임을 조정하기 위한 데이터 트레이닝회로를 포함하고 있다. 반도체 메모리 장치(예를 들면 DRAM)로부터 데이터를 읽거나(read) 메모리 장치에 데이터를 기록할(write) 때, 데이터 사이의 스큐를 조절하기 위하여 데이터 트레이닝(Data Training)을 수행한다.
이러한 데이터 트레이닝회로는 입력되는 각각의 데이터마다 별도로 구비되어 있어 클록에 대한 각 데이터의 셋업 타임과 홀드 타임이 적정 범위에 위치하도록 제어하는 기능을 수행한다.
그런데, 데이터 핀으로부터 입력되는 각 데이터에 대하여 셋업 타임/홀드 타임을 아무리 정확하게 맞추어 놓았다고 하더라도, 반도체 장치가 고속동작을 하게 되거나 각 데이터 채널에 스큐(skew)가 발생하게 되는 경우에는 데이터의 셋업 타임/홀드 타임이 적정 범위를 벗어나는 오류가 발생할 수 있다.
즉, 클록 및 데이터 전송과정의 물리적 지연요인으로 인해 데이터(DATA)의 유효 윈도우 내에 데이터 클록의 상승 및 하강 에지가 존재하지 않을 수 있다. 이 경우 반도체 메모리 장치가 잘못된 데이터를 입력받을 수 있다. 특히, 고속 동작 시스템에서 데이터의 유효 윈도우(UI)는 점점 작아지고, 데이터 양이 증가함에 따라안정적인 데이터 전달은 점점 어려워진다.
이에 따라, 최근의 고속 동작 스펙에서는 셋업 타임 또는 홀드 타임을 제어하는 회로를 거치지 않고 DQ 버퍼의 출력단에서 데이터를 래치시키는 방법을 사용하고 있다. 그런데, 이러한 구조에서 DQ 데이터가 빠르고 DQS(데이터 스트로브 신호)가 느린 경우 DQ 데이터를 DQS 포인트로 얼라인(Align) 하기 위해 라이트 트레이닝이 필요하다.
도 2는 본 발명의 실시예에 따른 데이터 트레이닝 장치에 관한 구성도이다.
본 발명의 실시예에 따른 데이터 트레이닝 장치는, 셀 어레이(100), 센스앰프(200), 라이트 제어부(300), 데이터 입력부(400), 리드 제어부(500), 데이터 출력부(600), 디코더(700) 및 오프셋 보정부(800)를 포함한다.
여기서, 셀 어레이(100)는 복수의 단위 셀을 포함하며 데이터의 리드 또는 라이트가 이루어진다. 센스앰프(200)는 셀 어레이(100)로부터 리드된 데이터를 센싱 및 증폭한다.
라이트 제어부(300)는 라이트 명령에 의해 데이터 입력부(400)로부터 인가된 라이트 데이터를 정렬(Align) 한다. 데이터 입력부(400)는 외부로부터 인가된 데이터를 버퍼링하여 라이트 제어부(300)에 전달한다.
리드 제어부(500)는 라이트 제어부(300)로부터 인가되는 데이터를 래치하여 데이터 출력부(600)에 출력한다.
이러한 리드 제어부(500)는 복수의 FIFO(First Input First Output) 래치 L6~L10를 포함한다. 복수의 FIFO 래치 L6~L10는 라이트 제어부(300)로부터 인가되는 데이터를 먼저 입력된 순서대로 래치하고, 리드 명령의 인가시 먼저 입력된 순서대로 데이터를 출력한다. 데이터 출력부(600)는 리드 제어부(500)로부터 인가되는 리드 데이터를 버퍼링하여 외부에 출력한다.
여기서, 라이트 제어부(300)와 리드 제어부(500)는 데이터가 입출력되는 데이터 입출력단에 형성될 수 있다.
그리고, 디코더(700)는 명령신호 CMD를 디코딩하여 라이트신호 WT와 리드신호 RD를 오프셋 보정부(800)에 출력한다. 여기서, 디코더(700)는 MPC(Multi Purpose Command) 신호를 디코딩하여 라이트신호 WT와 리드신호 RD를 생성할 수 있다.
또한, 오프셋 보정부(800)는 라이트신호 WT와 리드신호 RD에 대응하여 전원전압 VDD2 인가단과 접지전압 VSS 인가단에 흐르는 전류를 조정하여 라이트 제어부(300)와 리드 제어부(500)에 흐르는 오프셋을 보정한다. 즉, 오프셋 보정부(800)는 라이트(Write) FIFO 투(to) 리드(Read) FIFO 동작시 전압 강하에 의한 오프셋을 보정하기 위해 모사 전류 경로를 생성하여 전류 값을 보상하도록 한다.
초고속 동작을 지원하는 반도체 메모리 장치(예를 들어, DRAM)이 개발됨에 따라 초고속 동작을 지원하기 위한 다양한 방법이 개발되어 지고 있다. 초고속 동작을 지원하기 위해 다양한 방식의 트레이닝(training) 방법이 존재한다.
여러 가지 트레이닝 방식 중 라이트(Write) FIFO 투(to) 리드(Read) FIFO 방식은 셀 어레이(100)에 데이터를 직접 쓰고 읽어들이지 않는다. 그리고, 리드 ㄷ동작시 디램 내부의 파이프(PIPE)를 이용하여 FIFO 래치 L6~L10에 데이터를 쓰고 읽어 들여 트레이닝하는 방식이다.
이러한 트레이닝 방식은 셀 어레이(100)에 직접 접근하지 않아도 되므로 데이터 리드 시간을 줄일 수 있으며 기타 준수해야 하는 셀 어레이(100) 영역의 동작을 생각하지 않아도 되는 장점이 있다. 즉, 라이트 FIFO 투 리드 FIFO 동작시 셀 어레이(100)와 센스앰프(200)는 동작하지 않는다.
하지만, 단점으로는 셀 어레이(100)가 직접 동작하지 않고 데이터가 입력되는 입출력회로들만 동작하게 되어 실제의 라이트 투 리드 동작과 다른 부분이 존재하게 된다. 이러한 경우, 내부적으로 사용되는 실제 적인 전류 소모가 반영되지 않아 셀 어레이(100)에서 발생하는 전압 강하(voltage drop)의 변동량이 반영되지 않는다. 특히, 고속 동작의 메모리 장치에서 트레이닝이 제대로 반영되지 않을 경우 반도체 장치의 리드, 라이트 동작이 수행되지 않을 수도 있다.
따라서, 본 발명의 실시예에서는 오프셋 보정부(800)를 통해 내부의 실제 전압 강하에 의한 트레이닝 오차를 보정하여 트레이닝의 정확도를 향상시킬 수 있도록 한다.
도 3은 도 2의 오프셋 보정부(800)에 관한 상세 구성도이다.
오프셋 보정부(800)는 인에이블신호 생성기(810)와, 전류 제어부(820)를 포함한다.
인에이블신호 생성기(810)는 라이트신호 WT와 리드신호 RD에 대응하여 라이트/리드 인에이블신호 WTRD_EN와, 리드 인에이블신호 RD_EN의 펄스폭을 제어하여 출력한다.
여기서, 라이트/리드 인에이블신호 WTRD_EN는, 라이트 동작시 또는 리드 동작시, 라이트신호 WT와, 리드신호 RD 중 적어도 어느 하나의 신호가 인에이블 되는 경우 활성화되는 신호이다. 그리고, 리드 인에이블신호 RD_EN는 리드 동작시 리드신호 RD가 인에이블 되는 경우 활성화되는 신호이다.
그리고, 전류 제어부(820)는 셀 어레이(100)가 동작할 때 소모되는 전류의 양만큼 라이트 제어부(300)와, 리드 제어부(500)에 전류를 흘려주는 모사 전류 생성기로 동작하게 된다.
이러한 전류 제어부(820)는 라이트/리드 인에이블신호 WTRD_EN와, 리드 인에이블신호 RD_EN가 활성화되는 구간 동안 라이트 제어부(300)와, 리드 제어부(500)에 흐르는 전류를 조정한다. 즉, 전류 제어부(820)는 라이트 동작시와 리드 동작시 서로 다른 전류값을 생성하여 오프셋 전압을 보상할 수 있다.
전류 제어부(820)는 복수의 스위칭 소자를 포함한다. 이에 따라, 전류 제어부(820)는 라이트/리드 인에이블신호 WTRD_EN와, 리드 인에이블신호 RD_EN의 활성화 여부에 따라 턴 온 되는 스위칭 소자의 개수가 조정되어 전류값을 조정한다. 이러한 경우 전류 제어부(820)는 라이트 동작시와 리드 동작시 각각 사용되는 전류의 양을 트레이닝 동작에 반영할 수 있게 된다.
도 4는 도 3의 전류 제어부(820)에 관한 상세 회로도이다.
전류 제어부(820)는 복수의 스위칭 소자 N1~N5를 포함한다.
본 발명의 실시예에서는 스위칭 소자의 개수를 5개인 것으로 설명하였으나, 본 발명의 실시예는 이에 한정되는 것이 아니라 조정하고자 하는 전류 값의 범위에 따라 스위칭 소자의 개수는 변경이 가능하다.
여기서, 복수의 스위칭 소자 N1~N5는 전원전압 VDD2 인가단과 접지전압 VSS 인가단 사이에 병렬 연결된다. 복수의 스위칭 소자 N1~N5는 NMOS 트랜지스터로 이루어질 수 있다.
그리고, 복수의 스위칭 소자 N1~N5 중 일부 그룹의 스위칭 소자 N1~N3는 전원전압 VDD2 인가단과 접지전압 VSS 인가단 사이에 병렬 연결되어 공통 게이트 단자를 통해 라이트/리드 인에이블신호 WTRD_EN가 인가된다. 또한, 복수의 스위칭 소자 N1~N5 중 다른 그룹의 스위칭 소자 N4, N5는 전원전압 VDD2 인가단과 접지전압 VSS 인가단 사이에 병렬 연결되어 공통 게이트 단자를 통해 리드 인에이블신호 RD_EN가 인가된다.
이러한 구성을 갖는 전류 제어부(820)는 라이트 동작시에 라이트/리드 인에이블신호 WTRD_EN가 활성화되면 복수의 스위칭 소자 N1~N3가 턴 온 되어 VDD2 인가단과 접지전압 VSS 인가단 사이에 흐르는 제 1전류값으로 조정한다.
반면에, 전류 제어부(820)는 리드 동작시에 라이트/리드 인에이블신호 WTRD_EN와 리드 인에이블신호 RD_EN가 모두 활성화되면 복수의 스위칭 소자 N1~N5가 모두 턴 온 되어 전원전압 VDD2 인가단과 접지전압 VSS 인가단 사이에 흐르는 제 1전류값보다 큰 제 2전류값으로 조정한다.
즉, 전류 제어부(820)는 전원전압 VDD2과 접지전압 VSS으로 강제적인 전압 강하가 일어나도록 하여 내부의 셀 어레이(100)에서 실제 라이트 또는 리드 동작이 수행되는 것처럼 전압 강하에 따른 오프셋을 반영하도록 한다.
본 발명의 실시예에서는 라이트 동작시 일부 스위칭 소자가 턴 온 되고 리드 동작시 모든 스위칭 소자가 턴 온 되도록 제어하는 것을 일 예로 설명하였다. 즉, 리드 동작시에는 라이트/리드 인에이블신호 WTRD_EN와 리드 인에이블신호 RD_EN가 모두 활성화되어 라이트 동작시보다 더 많은 스위칭 소자가 턴 온 되도록 제어하는 것으로 설명하였다. 하지만, 본 발명의 실시예는 이에 한정되는 것이 아니며, 스위칭 소자의 턴 온 개수를 변경이 가능하다.
도 5 및 도 6은 본 발명의 실시예에 따른 데이터 트레이닝 장치의 동작을 설명하기 위한 타이밍도이다.
도 5는 라이트 동작시 라이트/리드 인에이블신호 WTRD_EN가 활성화되는 시점을 나타낸다. 디코더(700)는 명령신호 CMD를 디코딩하여 라이트신호 WT를 오프셋 보정부(800)에 출력한다.
이후에, 카스신호 CAS-2가 인가되고 라이트 레이턴시(Write Latency) WL 구간이 지나면 데이터 스트로브 구간 tDQSS 이후에 데이터가 입력된다. 프리차지 구간 tWPRE이 지나면 tDQS2DQ 시간 이후에 라이트 데이터가 입력된다.
이어서, 마지막 데이터까지 모두 입력되고 데이터 쓰기 명령(Write Command)의 인가시점 이후에 프리차지 명령(Precharge Command)을 인가할 수 있는 시간(tWR; Write Recovery Time) 동안 라이트/리드 인에이블신호 WTRD_EN를 활성화시키도록 한다. 즉, 라이트 동작시 셀에 데이터가 모두 라이트 된 이후에 라이트/리드 인에이블신호 WTRD_EN가 인에이블될 수 있다.
여기서, 라이트/리드 인에이블신호 WTRD_EN가 인에이블 되는 펄스 폭은 인에이블신호 생성기(810)에서 설정할 수 있다.
즉, 라이트 데이터가 모두 입력된 이후에 실질적인 내부 셀 동작이 이루어진다. 셀 동작이 이루어지는 시점부터 라이트 데이터가 다 쓰여지는 시점까지 소모되는 전류를 반영하면 되므로, 마지막 데이터가 입력되는 시점에 라이트/리드 인에이블신호 WTRD_EN가 인에이블된다. 그리고, tWR 시간이 지나면 라이트/리드 인에이블신호 WTRD_EN가 디스에이블된다.
한편, 도 6은 리드 동작시 리드 인에이블신호 RD_EN가 활성화되는 시점을 나타낸다. 디코더(700)는 명령신호 CMD를 디코딩하여 리드신호 RD를 오프셋 보정부(800)에 출력한다. 리드 동작시에는 리드신호 RD가 인가되어 셀 데이터가 리드되는 시점에 라이트/리드 인에이블신호 WTRD_EN가 활성화된다.
이후에, 카스신호 CAS-2가 인가되어 셀 데이터가 모두 리드되어 글로벌 입출력라인(GIO)에 전달된다. 그리고, 리드 레이턴시(Read Latency) RL 구간이 지나면 데이터 스트로브 구간 tDQSCK 이후에 데이터가 리드된다. 프리차지 구간 tRPRE이 지나면 tDQSQ 시간 이후에 리드 데이터가 출력된다.
이어서, 리드 레이턴시 RL 구간 이후에 첫 번째 데이터가 출력되기 이전에 프리차지 구간 tRPRE 동안 리드 인에이블신호 RD_EN가 디스에이블된다. 즉, 셀 데이터가 리드되고 리드 레이턴시 RL 구간이 지난 이후에 리드 데이터 스트로브 신호 tDQSQ가 동작하는 시점에 리드 인에이블신호 RD_EN가 디스에이블된다.
예를 들어, 리드 제어부(500)로부터 인가된 데이터가 데이터 출력부(600)를 통해 출력되기 이전 구간에 리드 인에이블신호 RD_EN가 디스에이블될 수 있다. 여기서, 리드 인에이블신호 RD_EN가 인에이블 되는 펄스 폭은 인에이블신호 생성기(810)에서 설정할 수 있다.
라이트신호 WT 또는 리드신호 RD와 같은 커맨드가 특정 간격을 가지고 연속해서 들어오는 경우 라이트/리드 인에이블신호 WTRD_EN와 리드 인에이블신호 RD_EN는 첫 번째 커맨드를 기준으로 인에이블 된다. 그리고, 라이트/리드 인에이블신호 WTRD_EN와 리드 인에이블신호 RD_EN는 마지막 커맨드를 기준으로 하여 디스에이블 시점이 결정된다.
본 발명이 속하는 기술분야의 당업자는 본 발명이 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있으므로, 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해해야만 한다. 본 발명의 범위는 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가 개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.

Claims (20)

  1. 라이트 데이터를 정렬하는 라이트 제어부;
    상기 라이트 제어부로부터 인가되는 데이터를 래치하여 순차적으로 출력하는 리드 제어부; 및
    라이트신호와 리드신호에 대응하여 전원전압 인가단과 접지전압 인가단에 흐르는 전류를 조정하여 상기 라이트 제어부와 상기 리드 제어부에 흐르는 오프셋을 보정하는 오프셋 보정부를 포함하는 것을 특징으로 하는 데이터 트레이닝 장치.
  2. 제 1항에 있어서,
    외부로부터 인가되는 데이터를 버퍼링하여 상기 라이트 제어부에 출력하는 데이터 입력부를 더 포함하는 것을 특징으로 하는 데이터 트레이닝 장치.
  3. 제 1항에 있어서,
    상기 리드 제어부로부터 인가되는 리드 데이터를 버퍼링하여 외부로 출력하는 데이터 출력부를 더 포함하는 것을 특징으로 하는 데이터 트레이닝 장치.
  4. 제 1항에 있어서,
    명령신호를 디코딩하여 상기 라이트신호와 상기 리드신호를 상기 오프셋 보정부에 출력하는 디코더를 더 포함하는 것을 특징으로 하는 데이터 트레이닝 장치.
  5. 제 4항에 있어서,
    상기 디코더는 MPC(Multi Purpose Command) 신호를 디코딩하여 상기 라이트신호와 상기 리드신호를 생성하는 것을 특징으로 하는 데이터 트레이닝 장치.
  6. 제 1항에 있어서, 상기 리드 제어부는
    복수의 FIFO(First Input First Output) 래치를 포함하는 것을 특징으로 하는 데이터 트레이닝 장치.
  7. 제 1항에 있어서, 상기 오프셋 보정부는
    상기 라이트신호와 상기 리드신호에 대응하여 라이트/리드 인에이블신호와, 리드 인에이블신호의 펄스폭을 제어하여 출력하는 인에이블신호 생성기; 및
    상기 라이트/리드 인에이블신호와, 상기 리드 인에이블신호에 대응하여 상기 라이트 제어부와 상기 리드 제어부에 흐르는 전류를 제어하는 전류 제어부를 포함하는 것을 특징으로 하는 데이터 트레이닝 장치.
  8. 제 7항에 있어서, 상기 인에이블신호 생성기는
    상기 라이트신호와, 상기 리드신호 중 적어도 어느 하나의 신호가 인에이블 되는 경우 상기 라이트/리드 인에이블신호를 활성화시키는 것을 특징으로 하는 데이터 트레이닝 장치.
  9. 제 7항에 있어서, 상기 인에이블신호 생성기는
    상기 리드신호가 인에이블 되는 경우 상기 리드 인에이블신호를 활성화시키는 것을 특징으로 하는 데이터 트레이닝 장치.
  10. 제 7항에 있어서, 상기 전류 제어부는
    셀 어레이가 동작할 때 소모되는 전류의 양만큼 상기 전류를 제어하는 것을 특징으로 하는 데이터 트레이닝 장치.
  11. 제 7항에 있어서, 상기 전류 제어부는
    상기 라이트/리드 인에이블신호와, 상기 리드 인에이블신호가 활성화되는 구간 동안 상기 라이트 제어부와, 상기 리드 제어부에 흐르는 전류를 조정하는 것을 특징으로 하는 데이터 트레이닝 장치.
  12. 제 7항에 있어서, 상기 전류 제어부는
    라이트 동작시와 리드 동작시 서로 다른 전류값을 생성하여 오프셋 전압을 보상하는 것을 특징으로 하는 데이터 트레이닝 장치.
  13. 제 7항에 있어서, 상기 전류 제어부는
    복수의 스위칭 소자를 포함하여 상기 라이트/리드 인에이블신호와, 상기 리드 인에이블신호의 활성화 여부에 따라 턴 온 되는 스위칭 소자의 개수가 조정되어 전류값을 조정하는 것을 특징으로 하는 데이터 트레이닝 장치.
  14. 제 7항에 있어서, 상기 전류 제어부는
    상기 전원전압 인가단과 상기 접지전압 인가단 사이에 병렬 연결되어 게이트 단자를 통해 상기 라이트/리드 인에이블신호와, 상기 리드 인에이블신호가 인가되는 복수의 스위칭 소자를 포함하는 것을 특징으로 하는 데이터 트레이닝 장치.
  15. 제 14항에 있어서,
    상기 복수의 스위칭 소자 중 일부 그룹의 스위칭 소자들은 게이트 단자를 통해 상기 라이트/리드 인에이블신호가 인가되고,
    상기 복수의 스위칭 소자 중 다른 그룹의 스위칭 소자들은 게이트 단자를 통해 리드 인에이블신호가 인가되는 것을 특징으로 하는 데이터 트레이닝 장치.
  16. 제 14항에 있어서, 상기 전류 제어부는
    라이트 동작시 일부 스위칭 소자가 턴 온 되고 리드 동작시 모든 스위칭 소자가 턴 온 되는 것을 특징으로 하는 데이터 트레이닝 장치.
  17. 제 7항에 있어서, 상기 라이트/리드 인에이블신호는
    라이트 동작시 셀에 데이터가 모두 라이트 된 이후에 라이트 리커버리 구간(tWR; Write Recovery Time) 동안 인에이블되는 것을 특징으로 하는 데이터 트레이닝 장치.
  18. 제 7항에 있어서, 상기 리드 인에이블신호는
    상기 리드신호가 활성화되는 시점에서 인에이블되고 첫 번째 데이터가 출력되기 이전에 프리차지 구간동안 디스에이블되는 것을 특징으로 하는 데이터 트레이닝 장치.
  19. 데이터의 리드 또는 라이트가 이루어지는 셀 어레이;
    상기 셀 어레이로부터 리드된 데이터를 센싱 및 증폭하는 센스앰프; 및
    라이트 데이터를 정렬하여 래치하고 라이트신호와 리드신호에 대응하여 전원전압 인가단과 접지전압 인가단에 흐르는 전류를 조정하여 라이트 데이터와 리드 데이터의 입출력단에 흐르는 오프셋을 보정하는 데이터 트레이닝 장치를 포함하는 것을 특징으로 하는 반도체 장치.
  20. 제 19항에 있어서, 상기 데이터 트레이닝 장치는
    상기 라이트 데이터를 정렬하는 라이트 제어부;
    상기 라이트 제어부로부터 인가되는 데이터를 래치하여 순차적으로 출력하는 리드 제어부; 및
    상기 라이트신호와 상기 리드신호에 대응하여 상기 입출력단의 전류를 조정하는 오프셋 보정부를 포함하는 것을 특징으로 하는 반도체 장치.
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