KR20050015206A - 반도체 메모리 장치의 로컬입출력센스앰프 인에이블신호발생회로 및 입출력센스앰프 인에이블신호 발생회로 - Google Patents

Abstract

tDAC 정보를 제공하는 tDAC 레지스터, 및 칼럼 래치신호와 라이트 신호와 tDAC 레지스터의 출력신호를 수신하고 로컬입출력센스앰프 인에이블신호를 출력하는 지연수단을 구비하는 반도체 메모리 장치의 로컬 입출력센스앰프 인에이블신호 발생회로와 tDAC 정보를 제공하는 tDAC 레지스터, 및 칼럼 사이클신호와 라이트 신호와 tDAC 레지스터의 출력신호를 수신하고 입출력센스앰프 인에이블신호를 출력하는 지연수단을 구비하는 반도체 메모리 장치의 입출력센스앰프 인에이블신호 발생회로가 개시된다.

본 발명에 따른 반도체 메모리 장치의 로컬입출력센스앰프 인에이블신호 및 입출력센스앰프 인에이블신호 발생회로에 의하면, 로컬 입출력라인과 글로벌 입출력라인의 디벨럽 마진을 확보할 수 있다.

Description

반도체 메모리 장치의 로컬입출력센스앰프 인에이블신호 발생회로 및 입출력센스앰프 인에이블신호 발생회로{ENABLE SIGNAL GENERATING CIRCUIT FOR LOCAL INPUT/OUTPUT SENSE AMPLIFIER AND INPUT/OUTPUT SENSE AMPLIFIER OF A SEMICONDUCTOR MEMORY DEVICE}

본 발명은 반도체 메모리 장치의 로컬입출력센스앰프 인에이블신호 및 입출력센스앰프 인에이블신호 발생회로에 관한 것이다.

도 1은 종래의 DRAM 장치의 데이터 리드(read) 경로를 개략적으로 나타낸 도면이다. 도 1을 참조하면, 데이터 리드 경로는 메모리 셀(11), BL(Bit Line) 센스앰프(이하, BLSA라 함)(13), 로컬 입출력센스앰프(이하, 로컬 IOSA라 함)(15), 입출력센스앰프(이하, IOSA라 함)(17), 및 출력 구동회로(19)를 포함한다.

DRAM 장치의 리드동작은 다음과 같다. 로우 어드레스를 먼저 인가하여 워드라인(WL)을 인에이블시키고, BLSA(13)를 동작시켜 메모리 셀(11)의 커패시터에 저장되어 있던 전하(charge)에 해당하는 전압을 증폭한다. 이후, 리드 커맨드(read command)와 함께 칼럼 어드레스가 인가되면 지정된 칼럼선택라인(CSL)이 인에이블되어, BL 쌍에 실린 데이터는 BLSA에서 증폭되고 로컬 I/O 라인쌍(LIO, LIOB)을 통과하여 글로벌 I/O 라인쌍(GIO, GIOB)에 실리게 된다. 글로벌 I/O 라인쌍(GIO, GIOB)에 실린 데이터는 IOSA에 의해 증폭되고, 출력 구동회로(19)를 통해 외부로 전송된다. 글로벌 I/O 라인쌍(GIO, GIOB)이 길거나 동작전압이 낮은 메모리 장치의 경우, 동작속도의 저하를 방지하기 위해 로컬 I/O 라인쌍(LIO, LIOB)과 글로벌 I/O 라인쌍(GIO, GIOB) 사이에 로컬 IOSA를 추가로 두기도 한다.

RDRAM(Rambus DRAM)과 같이, 많은 수의 I/O 버스를 필요로 하며 많은 수의 IOSA가 한번에 동작해야 하는 DRAM 장치의 경우, 전류소모를 줄이기 위해 전류센스앰프형보다는 전압센스앰프형 IOSA가 선호된다.

전압센스앰프형 IOSA 또는 로컬 IOSA를 사용하는 DRAM 장치에 있어서, 글로벌 I/O 라인쌍(GIO, GIOB) 또는 로컬 I/O 라인쌍(LIO, LIOB)이 충분히 디벨럽(develop)된 후에 각 센스앰프를 인에이블시켜야 한다. 또한, 리드 또는 라이트 동작이 완료된 후 다음 리드 동작을 위해서는 각 I/O 라인쌍들은 반드시 프리차지(precharge) 및 등화(equalization)시켜야 한다. 그런데, 동작주파수가 높아질수록 전원 노이즈가 증가하고, I/O 프리차지 윈도우가 감소되기 때문에 리드 동작시 I/O 라인의 디벨럽 특성이 더 나빠진다. 따라서, 동작주파수에 따라 I/O 라인의 인에이블 시점을 조절하여 I/O 라인 디벨럽 마진(develop margin)을 확보할 필요가 있다.

도 2는 일반적인 DRAM 장치의 리드 동작파형을 나타내는 타이밍도이다. 도 2를 참조하면, 칼럼 래치신호(COLLAT)와 함께 칼럼 어드레스가 인가되면, 칼럼선택라인(CSL)이 인에이블되어 BL과 BLB에 디벨럽되어 있던 데이터가 로컬 I/O 라인쌍에 실리게 된다. 이후, 로컬입출력센스앰프 인에이블신호(PLIOSE)가 인에이블되면 로컬 I/O 라인쌍에 실린 데이터를 로컬 IOSA가 증폭하여 글로벌 I/O 라인쌍에 내보낸다. 그런데, 칼럼선택라인(CSL)이 인에이블되고 난 후, 로컬입출력센스앰프 인에이블신호(PLIOSE)가 인에이블되기까지는 적당한 시간이 필요하다. 왜냐하면, 칼럼선택라인(CSL)이 인에이블되고 난 후, 비트라인쌍(B, BLB)에 센싱되어 있던 데이터가 로컬 I/O 라인쌍에 충분히 전달되고 난 후에 로컬 IOSA가 인에이블되어야 하기 때문이다. 만일, 비트라인쌍(B, BLB)에 센싱되어 있던 데이터가 로컬 I/O 라인쌍에 충분히 전달되기 전에, 로컬 IOSA가 인에이블되면 로컬 IOSA가 오동작을 일으키게 되며, 이로 인해 불필요한 전류소모와 특성저하를 발생된다. 반도체 메모리 장치가 고속으로 동작할 때는 전원 노이즈의 증가 및 로컬 I/O 라인 프리차지 특성의 저하가 발생하므로, 로컬 I/O 라인 디벨럽 마진을 추가로 확보해야 한다.

또한, 로컬 I/O 라인 디벨럽 마진의 확보는 글로벌 I/O 라인이 디벨럽된 이후 IOSA가 인에이블될 때에도 동일하게 적용된다. 즉, 로컬 IOSA의 동작에 의해 글로벌 I/O 라인이 디벨럽된 이후 입출력센스앰프 인에이블신호(PIOSE)가 인에이블되면, IOSA가 동작하여 글로벌 I/O 라인쌍의 두 라인(GIO, GIOB) 간의 전압 차이를 센싱하여 이 신호(RD)를 출력구동회로(19)에 전달한다.

전압센스앰프형의 IOSA를 사용할 때, 글로벌 I/O 라인쌍(GIO, GIOB)이 충분히 디벨럽되기 전에 입출력센스앰프 인에이블신호(PIOSE)가 인에이블되면, 프로세스 미스매치, 전원 노이즈 등에 의해 IOSA의 출력신호(RD)의 위상이 반대로 되어 메모리 장치의 페일(fail)을 유발할 수 있다. 또한, 글로벌 I/O 라인쌍(GIO, GIOB)은 디벨럽이 시작되기 전에 동일한 레벨로 프리차지 및 등화가 되어 있어야 한다.

특히, RDRAM에 있어서, 칼럼선택라인(CSL)의 인에이블 및 로컬 I/O 라인쌍(LIO, LIOB)과 글로벌 I/O 라인쌍(GIO, GIOB)의 디벨럽은 칼럼 래치신호(COLLAT)에 동기되어 발생하고, 로컬입출력센스앰프 인에이블신호(PLIOSE) 및 입출력센스앰프 인에이블신호(PIOSE)는 칼럼 사이클신호(COLCYC)에 의해 동기되어 이루어진다. 또한, 칼럼 래치신호(COLLAT)가 상승한 다음, 칼럼 사이클신호(COLCYC)가 상승할 때까지의 시간은 2 tcyc의 내부 사양(tCLS)으로 정해져 있다. 동작 주파수가 높아지면 tCLS는 더 짧아지고, 칼럼 사이클신호(COLCYC)의 인가 및 이에 따른 입출력센스앰프 인에이블신호(PIOSE)의 인에이블 시점은 점점 앞당겨져서 글로벌 I/O 라인쌍(GIO, GIOB)의 디벨럽 마진을 더욱 줄이게 된다.

상술한 바와 같이, 전압센스앰프형의 입출력 센스앰프 또는 로컬 입출력 센스앰프를 사용하는 DRAM 장치에 있어서, 로컬 입출력 라인쌍 또는 글로벌 입출력 라인쌍의 디벨럽 마진을 확보하기 위해, 동작주파수에 따라 그 인에이블 시간을 조절할 수 있는 기능이 필요하다.

본 발명은 상술한 문제점을 해결하기 위해 안출된 것으로, 반도체 메모리 장치의 로컬입출력센스앰프 인에이블신호 및 입출력센스앰프 인에이블신호 발생회로를 제공하는 것이다.

본 발명의 일 실시예에 따른 반도체 메모리 장치의 로컬 입출력센스앰프 인에이블신호 발생회로는 tDAC 정보를 제공하는 tDAC 레지스터, 및 칼럼 래치신호와 라이트 신호와 tDAC 레지스터의 출력신호를 수신하고 로컬입출력센스앰프 인에이블신호를 출력하는 지연수단을 구비한다.

본 발명의 일 실시예에 따른 반도체 메모리 장치의 로컬 입출력센스앰프 인에이블신호 발생회로는 tDAC 정보를 제공하는 tDAC 레지스터, 및 칼럼 사이클신호와 라이트 신호와 tDAC 레지스터의 출력신호를 수신하고 입출력센스앰프 인에이블신호를 출력하는 지연수단을 구비한다.

이하, 첨부된 도면을 참조하여 본 발명에 따른 반도체 메모리 장치에 대해 상세히 설명한다.

DRAM 장치에서 칼럼 어드레스를 인가한 후, DQ 핀으로 데이터가 출력될 때까지의 시간을 일반적으로 tAA(Access time from Column Address)라 한다. tAA는 시스템의 종류, 시스템 내에서 DRAM 장치의 위치, 동작전압 레벨, 동작 주파수 등에 따라 달라질 수 있으며, 일반적으로 DRAM 장치의 초기화시 DRAM 내부에 할당되어 있는 레지스터(register)에 tcyc의 정수배로 tAA 정보를 저장해 둠으로써 DRAM 장치의 다양한 응용이 가능하도록 하고 있다.

tAA를 얼마나 작게 줄이느냐가 시스템의 성능향상을 위한 중요한 요소가 된다. 그런데, DRAM 장치의 물리적인 특성상 상기 tAA를 줄이는 데는 한계가 있다. 따라서, tcyc의 정수배로 레지스터에 저장되는 tAA 정보는 일반적으로 동작 주파수가 증가할수록 커지게 되며, 이를 통해 고주파수 대역 구현이 가능해진다.

	허용 동작 주파수(MHz)
	CAS LATENCY=2	CAS LATENCY=3
-7E	15 ns	21 ns
-75	20 ns	22.6 ns
-8E	20 ns	24 ns

표 1은 tAA 레지스터 정보의 예로 SDRAM(Synchronous DRAM)의 CAS LATENCY를 도시한 것이다. 표 1을 참조하면, 스피드가 -7E인 그룹에 속한 DRAM 장치의 경우, 동작 주파수가 133MHz 이하에서는 CAS LATENCY= 2 tcyc, 즉 15 ns의 tAA 스피드를 가진다. 그러나, 동일한 -7E 그룹에서 133 MHz 이상 143 MHz 이하의 동작 주파수에서는 CAS LATENCY= 3 tcyc로 늘려주어 DRAM 장치의 tAA 리미트(limit)를 보장해 주고 있다.

	800 Mbps	1066 Mbps	1200 Mbps	1333 Mbps
tCLS	2 cyc	2 cyc	2 cyc	2 cyc
	4.5 ns	3.3 ns	2.8 ns	2.5 ns
tDAC	3 cyc	3 cyc	4 cyc	4 cyc
	7.5 ns	5.6 ns	6.7 ns	6.0 ns
tCLS + tDAC	12.0 ns	8.9 ns	9.5 ns	8.5 ns

표 2는 RDRAM에서의 tAA 레지스터 정보인 tDAC 값을 도시한 것이다. RDRAM의 tDAC 값도 1200 Mbps(600 MHz) 이상에서는 4 tcyc로 설정되어 tAA 리미트를 보장해 주고 있다. 상기 tDAC는 SDRAM의 CAS LATENCY와 마찬가지로 동작 주파수를 간접적으로 반영하고 있으므로, 이 정보를 이용하여 각 센스앰프의 인에이블 타임을 조절하여 동작 주파수에 관계없이 로컬 입출력 라인쌍 또는 글로벌 입출력 라인쌍의 디벨럽 마진을 확보할 수 있다. 표 2에서 알 수 있듯이, 1066 Mbps에서 5.6 ns이었던 tDAC가 1333 Mbps에서는 6.0 ns로서 오히려 여유가 있으므로, 이 여유분 만큼을 센스앰프 인에이블 시간을 증가시키는 데 이용하면, tDAC(또는, tAA)의 저하없이 로컬 입출력 라인쌍 또는 글로벌 입출력 라인쌍의 디벨럽 마진을 확보할 수 있다.

도 3은 본 발명의 일실시예에 따른 로컬입출력센스앰프 인에이블신호 발생회로를 나타내는 블록도이다. 도 3을 참조하면, 로컬입출력센스앰프 인에이블신호 발생회로는 tDAC 정보를 제공하는 tDAC 레지스터(34), 및 칼럼 래치신호(COLLAT)와 라이트 신호(WRITE)와 tDAC 레지스터(34)의 출력신호를 수신하고 로컬입출력센스앰프 인에이블신호(PLIOSE)를 출력하는 지연수단을 구비한다.

종래에는 tDAC 레지스터의 출력신호에 상관없이 칼럼 사이클신호(COLCYC)의 인가 후 동일한 시점에 로컬입출력센스앰프 인에이블신호(PLIOSE)가 인에이블되었다. 본 발명에서는, 디폴트 값이 "로우"이고 tDAC의 값이 4일 경우에만 "하이"로 인에이블되는 tDAC 레지스터(34)와 지연수단(32)을 구비하여 로컬입출력센스앰프 인에이블신호(PLIOSE)를 0.5 ns 지연시킬 수 있다.

도 4는 본 발명의 일실시예에 따른 입출력센스앰프 인에이블신호 발생회로를 나타내는 블록도이다. 도 4를 참조하면, 입출력센스앰프 인에이블신호 발생회로는 tDAC 정보를 제공하는 tDAC 레지스터(34), 및 칼럼 사이클신호(COLCYC)와 라이트 신호(WRITE)와 tDAC 레지스터(34)의 출력신호를 수신하고 입출력센스앰프 인에이블신호(PIOSE)를 출력하는 지연수단을 구비한다.

입출력센스앰프 인에이블신호(PIOSE)가 발생되는 과정은 상술한 로컬입출력센스앰프 인에이블신호(PLIOSE)가 발생되는 과정과 동일하다.

도 5는 도 3의 로컬입출력센스앰프 인에이블신호 발생회로에 의해 발생된 로컬입출력센스앰프 인에이블신호의 동작파형을 나타내는 도면이다. 도 5에서 a)는 1066 Mbps, b)는 1333 Mbps에서의 시뮬레이션 결과가 각각 도시되어 있다. 도 5를 참조하면, 1333 Mbps 동작시 로컬입출력센스앰프 인에이블신호(PLIOSE)의 동작 시점은 1066 Mbps 동작시 로컬입출력센스앰프 인에이블신호(PLIOSE)의 동작 시점보다 0.5 ns 지연되고 있음을 알 수 있다. 즉, 로컬 입출력라인의 디벨럽 마진이 확보됨을 알 수 있다.

도 6은 도 4의 입출력센스앰프 인에이블신호 발생회로에 의해 발생된 입출력센스앰프 인에이블신호의 동작파형을 종래 기술과 비교하여 나타낸 도면이다. 도 6에서 a)는 1066 Mbps, b)는 1333 Mbps에서의 시뮬레이션 결과가 각각 도시되어 있다. 도 6을 참조하면, 종래의 메모리 장치에서는 1333 Mbps 동작시 1066 Mbps 동작시에 비해 칼럼 사이클신호(COLCYC)의 인가시점이 빨라짐에 따라, 1066 Mbps 동작에 비해 글로벌 라인쌍이 충분히 디벨럽되기 전에 입출력센스앰프 인에이블신호(PIOSE)가 인에이블 되고 있음을 알 수 있다.

그러나, 본 발명에 따른 입출력센스앰프 인에이블신호 발생회로를 구비한 반도체 메모리 장치의 입출력센스앰프 인에이블신호(PIOSE)는 칼럼 사이클신호(COLCYC)의 인가시점이 빨라짐에도 불구하고, 1066 Mbps 동작시와 거의 유사한 시점에 인에이블되어 글로벌 입출력라인의 디벨럽 마진이 확보됨을 알 수 있다.

상기에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.

상술한 바와 같이, 본 발명에 따른 반도체 메모리 장치의 로컬입출력센스앰프 인에이블신호 및 입출력센스앰프 인에이블신호 발생회로에 의하면, 로컬 입출력라인과 글로벌 입출력라인의 디벨럽 마진을 확보할 수 있다.

도 1은 종래의 DRAM 장치의 데이터 리드(read) 경로를 개략적으로 나타낸 도면이다.

도 2는 일반적인 DRAM 장치의 리드 동작파형을 나타내는 타이밍도이다.

도 3은 본 발명의 일실시예에 따른 로컬입출력센스앰프 인에이블신호 발생회로를 나타내는 블록도이다.

도 4는 본 발명의 일실시예에 따른 입출력센스앰프 인에이블신호 발생회로를 나타내는 블록도이다.

도 5는 도 3의 로컬입출력센스앰프 인에이블신호 발생회로에 의해 발생된 로컬입출력센스앰프 인에이블신호의 동작파형을 나타내는 도면이다.

도 6은 도 4의 입출력센스앰프 인에이블신호 발생회로에 의해 발생된 입출력센스앰프 인에이블신호의 동작파형을 종래기술과 비교하여 나타낸 도면이다.

<도면의 주요부분에 대한 부호의 설명>

32 : 지연수단

34 : tDAC 레지스터

Claims (2)

1. tDAC 정보를 제공하는 tDAC 레지스터; 및

   칼럼 래치신호와 라이트 신호와 tDAC 레지스터의 출력신호를 수신하고 로컬입출력센스앰프 인에이블신호를 출력하는 지연수단을 구비하는 것을 특징으로 하는 반도체 메모리 장치의 로컬 입출력센스앰프 인에이블신호 발생회로.
2. tDAC 정보를 제공하는 tDAC 레지스터; 및

   칼럼 사이클신호와 라이트 신호와 tDAC 레지스터의 출력신호를 수신하고 입출력센스앰프 인에이블신호를 출력하는 지연수단을 구비하는 것을 특징으로 하는 반도체 메모리 장치의 입출력센스앰프 인에이블신호 발생회로.