KR20000056166A - 반도체 메모리의 위상 지연 보정 회로 및 방법 - Google Patents

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KR20000056166A
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Abstract

본 발명은 반도체 메모리의 위상 지연 보정 회로 및 방법에 관한 것으로 특히, 디램을 사용하기 전 프리앰블시 각 데이터 핀간의 미스 매치를 보상함으로써 고속으로 데이터를 전송할 수 있도록 함에 목적이 있다. 이러한 목적의 본 발명은 반도체 메모리의 데이터 입출력 회로에 있어서, 프리앰블시 제어 신호(CTL1)에 따라 데이터 입출력 버퍼(210)로 입력되는 기준 데이터를 순서대로 선택하는 멀티플렉서(230)와, 이 멀티플렉서(230)에서 선택된 각 핀별 위상 에러를 판정하는 스큐 판정부(240)와, 복수의 클럭을 발생시키는 클럭 발생부(220)와, 데이터 입출력시 제어 신호(CTL2)에 따라 상기 클럭 발생부(220)에서의 복수 클럭중 임의의 클럭을 선택하는 멀티플렉서(250)와, 데이터 입출력시 상기 멀티플렉서(250)에서 선택된 클럭에 의해 각 핀별 입출력 데이터의 위상 에러를 보정하는 위상 에러 보상부(260)와, 프리앰블시 제어 신호(CTL1)를 출력하여 상기 멀티플렉서(230)를 제어하면서 상기 스큐 판정부(240)의 판정 결과를 레지스터 파일(290)에 저장하고 데이터 입출력시 상기에서 저장된 판정 결과에 따라 상기 데이터 지연부(250)에 해당 클럭이 입력되도록 제어 신호(CTL2)를 출력하여 상기 멀티플렉서(250)를 제어하는 제어부(280)로 구성한다.

Description

반도체 메모리의 위상 지연 보정 회로 및 방법{PHASE DELAY COMPENSATION CIRCUIT AND METHOD FOR SEMICONDUCTOR MEMORY}
본 발명은 메모리에 관한 것으로 특히, 디램(DRAM) 또는 에스디램(SDRAM)에 있어서 입출력 데이터의 위상 에러를 보정하기 위한 반도체 메모리의 위상 지연 보정 회로 및 방법에 관한 것이다.
도1 은 종래의 데이터 입력 회로의 실시예를 보인 블럭도로서 이에 도시된 바와 같이, 클럭(CK)을 입력으로 내부 클럭(CLK)을 발생시키는 클럭 발생부(110)와, 상기 내부 클럭(CLK)에 따라 입력 데이터(DQ0∼DQn)를 저장하여 디램 코어(DRAM Core)로 입력시키는 데이터 입력 버퍼(120-1∼120-n+1)로 구성된다.
이와같은 종래 기술의 동작 과정을 설명하면 다음과 같다.
종래 기술은 데이터 입출력을 위하여 크게 4가지 과정을 필요로 하는데, 이를 간략히 설명하면 다음과 같다.
먼저, 전원이 온된 초기에 정상 동작 모드(Normal Operation Mode)로 가기 위한 초기화 과정을 수행하는데, 이 초기화 과정동안 데이터를 읽고 쓸 수 있도록 내부 클럭의 위상을 조절하며 또한, 프리 챠지와 더미 싸이클을 실행시킨다.
이때, 초기화 과정에서 각 레지스터를 리세트시킨다.
이 후, 리드 동작 또는 라이트 동작을 수행하는데, 각 리드와 라이트 동작사이에서 다음의 동작이 올바로 이루어질 수 있도록 각 뱅크를 프리챠지(precharge)하는 프리챠지 과정을 수행한다.
그리고, 리드 과정은 리드 명령에 의해 원하는 데이터를 디램의 외부로 전송하며, 라이트 과정은 라이트 명령에 의해 데이터를 원하는 어드레스에 라이트한다.
이러한 4과정을 도2∼도5를 각기 참조하여 설명하면 다음과 같다.
도2 는 초기화 과정의 타이밍을 나타내며, 이러한 초기화 기간동안 1) clock phase lock on, 2)stable clock input, 3) precharge all banks, 4) 8 refresh cycles의 동작을 수행한다.
상기 'clock phase lock on'시에는 클럭 인에이블 신호(CKE)와 칩선택 신호(/CS)가 로우 상태인 초기에 도2 (a)와 같은 임의의 위상을 가지는 클럭(CLK)에 대해 데이터와의 위상을 맞추는 동작을 수행하여 데이터의 입출력이 가능하도록 한다.
다음으로 'stable clock input'시에는 클럭 인에이블 신호(CKE)와 칩 선택 신호(/CS)가 하이 상태로 인에이블되는 시점부터동안 안정된 클럭(CLK)을 받아 들여 회로의 동작을 안정되게 한다.
그리고, 'precharge all banks'시에는 클럭 인에이블 신호(CKE)가 하이로 인에이블인 상태에서 칩 선택 신호(/CS)가 로우로 디스에이블되는 시점에서 각 뱅크를 프리챠지하며 정상적인 동작이 가능하도록 초기화한다.
마지막으로 '8 refresh cycles'시에는 RAS 싸이클을 더미(dummy) 싸이클로 실행하여 각 노드의 전압이 올바로 잡히도록 해준다.
이와같은 초기화 과정이 끝나면 정상 동작 모드 즉, 데이터 리드 과정 또는 데이터 라이트 과정을 수행하게 된다.
우선, 데이터 리드 과정은 리드 명령(READ)에 의해 데이터를 읽는 것으로, 다음의 프리챠지에 의해 리드 버스트(read burst)가 인터럽트되는 경우와 안되는 경우로 구분된다.
도4 는 프리챠지에 의해 인터럽트가 안되는 경우의 타이밍을 나타낸 것으로, 리드 명령(READ)이 입력되면 CAS 잠복 시간후에 원하는 데이터가 나오며, 그 데이터가 나오는 것을 방해하지 않는 한도내에서 가장 빨리 프리챠지를 해주어 타이밍 손실을 최소화한다.
그리고, 데이터 라이트 동작은 라이트 명령(WRITE)이 입력되면 WL만큼의 시간이 흐른 후 원하는 데이터를 쓰는 것이다.
도5 는 종래 기술의 라이트 프로토콜의 동작을 나타낸 타이밍도로서, 라이트 동작이 일어나나 곧이어 온 리드 동작에 의해 인터럽트 당하는 경우를 나타낸 것이다.
즉, 라이트 명령(WRITE)이 입력되어 원하는 데이터를 쓰기 위해 소정 시간(WL)을 대기하는데, 뒤이어 리드 명령이 입력되어 라이트 데이터가 마스크되어 써지지 못하게 된다.
따라서, 라이트 명령(WRITE)이 입력되고 뒤이어 리드 명령(READ)이 없을 경우에만 올바로 데이터가 써지게 된다.
한편, 상기와 같은 리드 동작 및 라이트 동작은 각 과정사이에서 프리챠지 과정을 수행하는데, 임의의 리드 혹은 라이트 동작이 행해지고 난 다음 각 뱅크를 프리챠지시키게 된다.
도3 는 라이트 버스트(burst) 이후의 프리챠지 동작을 도시한 타이밍도로서, 라이트 명령(WRITE)이 입력되어 데이터를 쓴 후 프리챠지 명령(PRE)의 입력으로 프리챠지 동작을 수행하는데, 라이트 리커버리를 위한 최소의 시간(tWR)을 필요로 한다.
이 경우 데이터 마스크 핀(DM)이 하이로 되어 외부로부터 데이터가 더 이상 들어오지 못하도록 한다.
또한, 종래 기술에서의 라이트 동작을 도1 의 블럭도에서 설명하면, 외부 클럭(CK)은 PLL 블럭인 클럭 발생부(110)로 입력되어 위상 조절된 결과 클럭인 내부 클럭(CLK)이 되고 그 내부 클럭(CLK)은 클럭 분배 회로를 통해 각각의 기능 회로에 전달된다.
이때, 데이터 입력 버퍼(120-1∼120-n+1)는 내부 클럭(CLK)에 동기되어 패드(DQ0∼DQn)로 입력되는 데이터를 각기 받아 들이는데, 상기 내부 클럭(CLK)은 위상 조절된 클럭이므로 입력 데이터를 에러없이 받아들일 수 있다.
이에 따라, 데이터 입력 버퍼(120-1∼120-n+1)를 통해 받아 들여진 데이터(DQ0∼DQn)는 디램 코어(DRAM CORE)로 전송되어 원하는 위치에 쓰여지게 된다.
그러나, 종래에는 각 데이터 핀간의 미스 매치(mismatch)를 고려하지 않은 채 하나의 콘트롤러에 의해 일괄적으로 데이터와 클럭간의 위상차를 조절해주므로 전송 데이터의 양이 많아 디램과 콘트롤러간의 거리가 멀어지는 경우 각 데이터간의 미스 매치가 발생할 수 있다.
또한, 종래에는 데이터의 전송 속도가 빨라짐에 따라 데이터 전송에 사용되는 클럭의 주파수가 올라가게 되어 클럭과 데이터간의 위상 조절이 어려워지므로 데이터 전송 속도를 높이는데 한계가 있어 데이터간의 미스 매치가 발생할 수 있다.
따라서, 종래에는 데이터간의 미스 매치가 발생하는 경우 이를 보상할 수 있는 방법이 없으므로 데이터 입출력이 페일(fail)되어 오동작이 발생하는 문제점이 있다.
따라서, 본 발명은 종래의 문제점을 해결하기 위하여 디램을 사용하기 전 프리앰블시 각 데이터 핀간의 미스 매치를 보상함으로써 고속으로 데이터를 전송할 수 있도록 창안한 반도체 메모리의 위상 지연 보정 회로 및 방법를 제공함에 목적이 있다.
도1 은 종래의 데이터 입력 회로의 블럭도.
도2 는 종래의 초기화 과정을 보인 타이밍도.
도3 은 종래의 프리챠지 과정을 보인 타이밍도.
도4 는 종래의 리드 과정을 보인 타이밍도.
도5 는 종래의 라이트 과정을 보인 타이밍도.
도6 은 본 발명의 실시예를 위한 회로의 블럭도.
도7 은 본 발명의 초기화 과정을 보인 타이밍도.
도8 은 본 발명의 프리앰블 과정을 보인 타이밍도.
도9 는 본 발명의 라이트 과정을 보인 타이밍도.
도10 은 본 발명의 리드 과정을 보인 타이밍도.
*** 도면의 주요 부분에 대한 부호의 설명 ***
210 : 데이터 입출력 버퍼부 220 : 럭 발생부
230,250 : 멀티플렉서 240 : 스큐 판정부
260 : 위상에러 보상부 270 : 디램 코어
280 : 제어부 290 : 레지스터 파일
본 발명은 상기의 목적을 달성하기 위하여 반도체 메모리의 데이터 입출력 회로에 있어서, 복수의 클럭을 발생시키는 클럭 발생부와, 프리앰블(preamble)시 각 핀에 입력되는 기준 데이터의 위상 에러(skew)를 판정하는 스큐 판정부와, 데이터 입출력시 각 핀별 입출력 데이터의 위상 에러를 보정하는 위상에러 보상부와, 상기 스큐 판정부에서의 각 핀별 스큐 데이터를 레지스터 파일에 저장하고 데이터 입출력시 상기 레지스터 파일에 저장된 스큐 데이터를 참조하여 각 핀별 입출력 데이터의 위상 에러가 보정되도록 상기 클럭 발생부에서의 복수 클럭중 적절한 클럭을 상기 위상에러 보상부에 출력시키는 제어부로 구성함을 특징으로 한다.
상기 스큐 판정부는 각 핀별 데이터의 스큐를 판정할 때 각 핀별에 입력되는 기준 데이터를 순차적으로 선택하도록 구성함을 특징으로 한다.
상기 제어부는 각 핀별 스큐 정보의 갱신을 위하여 전원이 온된 후 프리앰블시마다 또는 데이터 입출력을 대기하는 동안 스큐 판정부를 동작시키는 것을 특징으로 한다.
이하, 본 발명을 도면에 의거 상세히 설명하면 다음과 같다.
도6 은 본 발명의 실시예를 보인 회로의 블럭도로서 이에 도시한 바와 같이, 반도체 메모리의 데이터 입출력 회로에 있어서, 복수 데이터의 입출력을 위한 데이터 입출력 버퍼부(210)와, 프리앰블시 제어 신호(CTL1)에 따라 상기 데이터 입출력 버퍼(210)로 입력되는 기준 데이터를 순서대로 선택하는 멀티플렉서(230)와, 이 멀티플렉서(230)에서 선택된 각 핀별 위상 에러를 판정하는 스큐 판정부(240)와, 복수의 클럭을 발생시키는 클럭 발생부(220)와, 데이터 입출력시 제어 신호(CTL2)에 따라 상기 클럭 발생부(220)에서의 복수 클럭중 임의의 클럭을 선택하는 멀티플렉서(250)와, 데이터 입출력시 상기 멀티플렉서(250)에서 선택된 클럭에 의해 각 핀별 입출력 데이터의 위상 에러를 보정하는 위상 에러 보상부(260)와, 각 핀별 스큐 데이터를 저장하는 레지스터 파일(290)과, 프리앰블시 제어 신호(CTL1)를 출력하여 상기 멀티플렉서(230)를 제어하면서 상기 스큐 판정부(240)의 판정 결과를 상기 레지스터 파일(290)에 저장하고 데이터 입출력시 상기에서 저장된 판정 결과에 따라 상기 데이터 지연부(250)에 해당 클럭이 입력되도록 제어 신호(CTL2)를 출력하여 상기 멀티플렉서(250)를 제어하는 제어부(280)로 구성한다.
상기 클럭 발생부(220)는 PLL 회로로 구성한다.
이와같이 구성한 본 발명의 실시예에 대한 동작 및 작용 효과를 설명하면 다음과 같다.
본 발명은 초기화 과정후 프리앰블(preamble) 과정을 수행하여 각 데이터 핀의 스큐(skew) 데이터를 미리 저장하고 그 저장된 스큐 데이터를 참조하여 리드 또는 라이트 과정에서의 입출력 데이터의 위상 에러를 보정하는데, 이를 도7∼도10을 참조하여 설명하면 다음과 같다.
도7 은 초기화 과정의 프로토콜을 나타낸다.
먼저, 초기화 과정은 동작 초기에 동작 전압이 공급되고 칩이 인에이블된 후에 행해지는 동작으로, 초기화 과정동안 다음과 같은 2가지 동작이 수행된다.
1) 200 싸이클 이내(단, 200MHz 인 경우)에 SDRAM에 구비된 클럭 발생부(220)를 초기화한다.
2) 레지스터 파일(290)의 내용을 리세트한다.
여기서, 외부 클럭(CK)은 200MHz이고 클럭 발생부(220)에서 생성된 내부 클럭(CLK)은 800MHz의 주파수라고 가정한다.
초기화 과정은 도7 의 타이밍도와 같이 이루어진다.
이 후, 초기화 과정이 종료되면 각 데이터 핀의 스큐(skew)를 측정하여 각 핀별로 스큐값을 저장하는 프리앰블(preamble) 과정을 수행하는데, 크게 1) preamble write, 2) preamble read 의 2가지 동작으로 구분할 수 있다.
프리앰블 동작은 도8에 도시한 타이밍으로 진행되며, 이 프리앰블 과정동안만 멀티플렉서(230)와 스큐 판정부(240)가 동작된다.
먼저, preamble write는 다음과 같은 과정으로 진행된다.
콘트롤러가 데이터 '0101010'를 각 핀(DQ0∼DQn)에 순서대로 전송되면 각각의 입력 데이터(DQ0∼DQn)는 데이터 입력 버퍼부(210)를 통해 순서대로 내부로 입력되어진다.
이때, 멀티플렉서(230)가 제어부(280)의 제어에 의해 상기에서 순서대로 전송되는 데이터를 선택하면 디램(DRAM)내에 있는 스큐 판정부(240)가 majority rule에 의해 클럭 발생부(220)의 출력 클럭(CLK)을 기준으로 각핀별 데이터가 얼마만큼의 위상 에러를 가지고 있는가하는 스큐 정보값을 판정한다.
여기서, 상기 데이터 입력 버퍼부(210)에 구비된 복수개의 데이터 입력 버퍼는 종래의 경우와는 달리 데이터의 하이,로우 판정은 하지 않고 단지 레벨 변환만을 수행하며, 상기 클럭 발생부(220)는 초기화 과정과 마찬가지로 각각 360/16도의 위상차를 가지는 내부 클럭(CLK)을 계속 발생시킨다.
이에 따라, 제어부(280)는 스큐 판정부(240)에서 판정한 각 데이터 핀별의 스큐 정보를 레지스터 파일(290)에 저장한다.
그리고, preamble read는 다음과 같은 과정으로 진행된다.
콘트롤러가 초기 데이터 '010101..'(16진수의 1의 보수)을 모든 데이터 핀(DQ0∼DQn)에 쓰면 그 초기값을 디램 코어(270)에 저장한다.
이 후, De-skewing 구조를 사용하여 데이터를 리드한다.
이때, 멀티플렉서(230)가 제어부(280)의 제어에 의해 디램 코어(270)에서 데이터 핀(DQ0∼DQn)으로 출력되는 데이터를 순차적으로 선택하면 스큐 판정부(240)가 클럭 발생부(220)에서의 내부 클럭(CLK)과 데이터 핀(DQ)사이의 스큐를 평가한다.
이에 따라, 제어부(280)는 스큐 판정부(240)에서 판정한 각 핀별 스큐 정보를 레지스터 파일(290)에 저장한다.
이러한 프리앰블 과정은 제어부(280)의 제어에 의해 전원이 온될 때마다 또는 데이터 입출력을 대기하는 동안 반복적으로 수행하여 스큐 정보를 갱신하도록 할 수 있다.
한편, 상기와 같은 동작을 수행하는 preamble 과정은 프리앰블 리드 및 프리앰블 라이트 모드를 모두 사용할 수도 있고 이중 preamble write 만을 사용할 수도 있다.
만일, preamble write만을 사용하는 경우 디램 부분에서 데이터 출력에 관련한 스큐를 미리 보상하는 기능을 구비한다.
따라서, 상기와 같은 프리앰블 동작을 위하여 스큐 보상기(240)의 구비 부분은 (1) 콘트롤러에만 구비하는 경우, (2) 디램에만 구비하는 경우, (3) 콘트롤러와 디램에 모두 구비하는 경우로 구분할 수 있다.
또한, 상기와 같은 과정으로 판정한 각 핀별 스큐 정보를 참조하여 리드 과정 또는 라이트 과정에서의 데이터에 대한 위상 에러를 보정하는데, 이를 설명하면 아래와 같다.
먼저, 라이트 프로토콜의 동작은 도9에 도시한 타이밍과 동일하게 이루어진다.
본 발명의 라이트 동작은 기본적으로 일반적인 디램의 동작과 일치하지만, 종래와 다른 점은 각 핀별로 데이터의 스큐를 보상하는 것이다.
즉, 본 발명의 라이트 동작은 다음과 같은 과정으로 이루어진다.
(1) 콘트롤러가 데이터(DQ0∼DQn)를 디램에 전송하면 데이터 입출력 버퍼부(210)에 일시 저장되어 위상에러 보상부(260)으로 전송된다.
이때, 제어부(280)는 각 핀별 데이터(DQ0∼DQn)에 대한 스큐 정보를 레지스터 파일(290)에서 읽어 각핀별 스큐를 보상하기 위한 제어 신호(CTL2)를 멀티플렉서(250)로 출력한다.
이에 따라, 멀티플렉서(250)가 클럭 발생부(220)의 360/16도의 위상차를 갖는 16개의 내부 클럭(CLK0∼CLK15)중 현재 데이터 입출력 버퍼부(210)로부터 전송되는 데이터의 스큐를 보상하기 위한 클럭을 선택하여 위상에러 보상부(260)으로 출력하게 된다.
따라서, 위상에러 보상부(260)가 데이터 입출력 버퍼부(210)으로부터 입력되는 데이터를 지연하여 위상 에러를 보상하면 이 위상 에러가 보상된 데이터가 디램 코어(270)에 저장되어진다.
그리고, 리드 프로토콜의 동작은 도10 의 타이밍도와 같이 이루어진다.
본 발명의 리드 동작도 라이트 동작과 마찬가지로 일반적인 디램의 리드 동작과 동일하지만, 종래 기술과 다른 점은 각 핀별 스큐 정보를 고려하여 각각의 데이터의 위상 에러를 보상하기 위한 클럭(CLK)으로 데이터를 래치하여 전송하는 것이다.
즉, 본 발명의 리드 동작은 다음과 같은 과정으로 이루어진다.
디램(270)에서 원하는 데이터를 읽으면 제어부(280)는 각 핀별 데이터의 위상 에러를 보정하기 위하여 레지스터 파일(290)에서 각 핀별의 스큐 정보를 읽어 들인다.
이때, 제어부(280)는 레지스터 파일(290)에서 읽은 각핀별 스큐 정보를 참조하여 각핀별 데이터의 위상 에러를 보상하기 위한 클럭(CLK)을 선택하기 위해 제어 신호(CTL2)를 멀티플렉서(250)에 출력하게 된다.
이에 따라, 멀티플렉서(250)가 클럭 발생부(220)의 16개 클럭(CLK0∼CLK15)중 해당 클럭을 선택하여 위상에러 보상부(260)에 출력하면 그 위상에러 보상부(260)는 디램 코어(270)에서의 데이터에 대해 위상 에러를 보상하고 그 위상 에러가 보상된 데이터는 데이터 입출력 버퍼부(210)를 통해 외부로 출력되어진다.
결론적으로 본 발명은 상기와 같은 프로토콜을 이용하여 원하는 데이터를 핀별로 스큐를 보정하여 읽고 쓸 수 있다.
상기에서 상세히 설명한 바와 같이 본 발명은 각 핀별로 스큐를 판정하여 이를 보상함으로써 디램이 콘트롤러와 멀리 배치된 경우에도 고속 동작이 가능하도록 하는 효과가 있다.
특히, 본 발명은 1GHz 이상의 초고속 디램에 응용 가능하다.

Claims (7)

  1. 반도체 메모리의 위상 보상 회로에 있어서, 프리앰블시 각 핀별 스큐(skew)를 판정하는 스큐 판정 수단과, 이 스큐 판정 수단의 스큐 정보를 저장하는 레지스터 수단과, 입출력 데이터의 위상 에러를 보정하는 위상에러 보상 수단과, 프리앰블시 상기에서의 각 핀별 스큐 정보를 상기 레지스터 수단에 저장시키고 데이터 리드 또는 라이트 모드시 상기 레지스터 수단에 저장된 각 핀별 스큐 정보를 읽어 위상에러 보상 수단을 제어하는 제어 수단으로 구성하여 각 핀별 스큐를 보상하도록 하는 것을 특징으로 하는 반도체 메모리의 위상 지연 보상 회로.
  2. 제1항에 있어서, 스큐 판정 수단은 프리앰블시에만 동작하는 것을 특징으로 하는 반도체 메모리의 위상 지연 보상 회로.
  3. 제1항에 있어서, 스큐 판정 수단은 각 핀별 스큐 정보의 갱신을 위하여 데이터 입출력을 대기하는 동안 반복적으로 동작하는 것을 특징으로 하는 반도체 메모리의 위상 지연 보상 회로.
  4. 제1항 또는 제2항 또는 제3항에 있어서, 스큐 판정 수단은 디램과 그 디램을 제어하기 위한 콘트롤러에 모두 내장하거나 디램 또는 콘트롤러에만 내장하는 것을 특징으로 하는 반도체 메모리의 위상 지연 보상 회로.
  5. 반도체 메모리의 위상 보상 회로에 있어서, 프리앰블시 제어 신호에 의해 기준 데이터를 각 핀별로 순차, 선택하는 제1 선택 수단과, 이 제1 선택 수단에서 선택된 데이터로부터 각 핀별 스큐를 판정하는 스큐 판정 수단과, 이 스큐 판정 수단의 스큐 정보를 저장하는 레지스터 수단과, 입출력 데이터의 위상 에러를 보정하는 위상에러 보상 수단과, 복수의 클럭을 발생시키는 클럭 발생 수단과, 데이터 리드 또는 라이트 모드시 제어 신호에 의해 상기 클럭 발생 수단에서의 복수의 클럭중 소정 클럭을 선택하여 위상에러 보상 수단에 출력하는 제2 선택 수단과, 프리앰블시 상기 제1 선택 수단을 제어하면서 상기에서의 각 핀별 스큐 정보를 상기 레지스터 수단에 저장시키고 데이터 리드 또는 라이트 모드시 상기 레지스터 수단에 저장된 각 핀별 스큐 정보를 읽어 상기 제2 선택 수단을 제어하는 제어 수단으로 구성하여 각 핀별 스큐를 보상하도록 하는 것을 특징으로 하는 반도체 메모리의 위상 지연 보상 회로.
  6. 반도체 메모리의 위상 보상 방법에 있어서, 프리앰블시 기준 데이터를 각 핀별로 순차, 선택하는 제1 단계와, 내부 클럭을 기준으로 상기에서 선택된 데이터의 위상 에러를 판정하는 제2 단계와, 상기에서 판정한 위상 에러 정보를 저장하는 제3 단계와, 데이터 입출력시 상기에서 저장한 위상 에러 정보를 참조하여 입출력 데이터의 위상 에러를 보정하는 제4 단계를 수행함을 특징으로 하는 반도체 메모리의 위상 지연 보상 방법.
  7. 제6항에 있어서, 제4 단계의 위상 에러 보정은 복수의 내부 클럭중 적절한 클럭으로 입출력 데이터를 지연하는 것에 의해 수행하는 것을 특징으로 하는 반도체 메모리의 위상 지연 보상 방법.
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