CN108475525A - 具有改善的写时间和降低的写功率的静态随机存取存储器 - Google Patents

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CN108475525A CN201680079168.3A CN201680079168A CN108475525A CN 108475525 A CN108475525 A CN 108475525A CN 201680079168 A CN201680079168 A CN 201680079168A CN 108475525 A CN108475525 A CN 108475525A
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Abstract

提供了一种静态随机存取存储器，其中写操作期间的字线断言被延迟直至检测到虚设位线的放电。

Description

具有改善的写时间和降低的写功率的静态随机存取存储器
相关申请的交叉引用
本申请要求于2016年1月21日提交的美国非临时专利申请No.15/003,444的权益，其通过援引全部纳入于此。
技术领域
本申请涉及集成电路存储器，尤其涉及具有改善的写时间和降低的写功率的存储器。
背景
静态随机存取存储器(SRAM)位单元被布置成行和列。每一行由对应的字线来访问。各列各自具有对应的位线对，该位线对包括真位线和补位线。每个位单元由此位于字线和位线对的交点处。当字线被断言时，对应行中的每个位单元耦合到该位单元的列的位线对。
在写操作中，写驱动器对被访问的存储器单元的列中的一条位线放电，同时对应的字线被断言。在写操作之前，所有的位线对被充电到电源电压VDD。取决于要被写入到对应位单元的二进制值，写驱动器随后将被访问的列中的真位线或补位线放电到接地。
为了改善密度，将一组列复用到给定的写驱动器是常规的。例如，下图示出了用于写位gdin<0>的写驱动器和用于位gdin<1>的另一写驱动器。每个写驱动器包括一对反相器。该对中的真位线反相器通过将对应的gdin写位反相来驱动被访问的真位线。补位线反相器通过将对应的补位gdin_n反相来驱动被访问的补位线。
在该示例中，有八列被复用。取决于写复用器位wm<0>至wm<3>，列0至列3中的所选择的列被用于写位gdin<0>的写驱动器驱动。在该情形中，wm<0>被断言为真，而wm<1>至wm<3>为低。由此，在该特定写操作中仅列0被写驱动器驱动。
字线WL<0>至WL<n>中的一者由用于读操作的相同定时路径断言。该共用定时意味着字线将远早于写驱动器能够对被访问的列(在该示例中，列0是被访问的列)中的恰适位线放电而被断言。
由于字线是在写操作期间、在写驱动器正尝试对位线放电时被断言的，因此取决于被访问位单元的二进制内容，在该被访问位单元中发生非预期的部分读操作。例如，假设写驱动器正尝试对列0中的真位线放电，但是被访问的存储器单元正在存储互补二进制状态。被访问的存储器单元由此将在写驱动器正在对真位线放电时对补位线部分地放电。当写驱动器正在对补位线放电，而被访问的位线正在对真位线放电时，会出现互补情形。在两种情形中，非预期的部分读操作不期望地延长写时间要求并降低写稳健性。在采用负位线推升技术的现代高密度架构中(诸如在FinFET工艺节点中)，该延迟被加剧。
另外，跨被访问的行未被选择的列中的位单元也会执行这种部分非预期的读操作，这不期望地浪费功率。该功率耗散随着写驱动器的列复用器因子增大而增大(例如，在16:1列复用中，取决于对应位单元中的二进制内容，15列将跌落其位线中的一条位线)。
因此，在本领域中需要降低功耗并增大写操作的速度的改善的存储器架构。
概述
为了降低功耗并增大操作速度，向存储器提供行解码器，该行解码器具有字线延迟逻辑电路，该字线延迟逻辑电路将用于写操作的被寻址字线的断言延迟直至虚设位线被放电。该字线延迟逻辑电路在读操作期间不延迟被寻址字线的断言。虚设位线与存储器中的位线电匹配。以此方式，行解码器在写操作期间直至被访问的列中的恰适位线被放电才会断言被寻址字线。此外，该定时独立于存储器尺寸和工艺节点，因为所有这种异常被虚设位线中的建模捕获。功率未被耦合到被寻址字线的位单元中的非预期部分读操作浪费。此外，由于写驱动器不再必须对抗部分读操作，因此增大了存储器操作速度。
附图简述
图1A是根据本公开的一方面的用于存储器的行解码器的电路图。
图1B是用于图1A的存储器的多条字线和多个位单元的电路图。
图2是将本文所公开的存储器实施例的写字线电压发展与常规写字线电压发展进行比较的时序图。
图3是用于图1A和1B的存储器的示例操作方法。
本公开的各实施例及其优势通过参考以下详细描述而被最好地理解。应当领会，相同参考标记被用来标识在一个或多个附图中所解说的相同元件。
详细描述
为了增大写速度操作并降低写功耗，提供了一种集成电路存储器(诸如静态随机存取存储器(SRAM))，其中写操作中字线断言的定时路径独立于读操作中字线断言的定时路径。这两个定时路径都可通过行解码器，该行解码器响应于存储器时钟的边沿而解码读或写地址，以使得恰适的字线可被断言。与读操作期间的字线断言形成对比，写操作期间字线的断言被延迟直至虚设位线电压已被放电。因此，尽管读地址和写地址两者都响应于存储器时钟的边沿而被解码，但与读操作期间的字线断言相比，写操作中所选择字线的后续断言被延迟。以此方式，写操作期间的部分读操作被避免，因为写驱动器会在对应字线的断言之前在所选择的位线对上形成了恰适的电压以进行写操作。部分读操作的消除节省了功率。此外，所得到的写操作速度被提高，因为所选择的位线在写操作期间可以通过写驱动器来形成其电压而没有对部分读操作的任何斗争。可参考以下示例实施例更好地领会这些有利特征。
现在转向附图，图1A和图1B中示出了示例存储器100。具体而言，图1A涉及用于存储器100的行解码器101，而图1B涉及用于存储器100的多条位线和对应的位单元。以下讨论将涉及行解码器101的两级实施例，其包括预解码器115和最终行解码器130。这种多级解码在互补金属氧化物半导体(CMOS)工艺中有利于减少扇出、传播延迟、以及布局问题。然而，将领会，在替换实施例中行解码器101可被实现为单级解码器。不管行解码器101是多级还是单级，它都被配置成：与读操作中响应于存储器时钟110的边沿的所选择字线断言相比，将写操作中响应于存储器时钟110的边沿的所选择字线断言延迟。
为了执行与读操作相比针对写操作对字线断言的这种选择性延迟，存储器100包括虚设写驱动器165和虚设位线160。存储器100还包括多条(n)条字线，范围从第0字线WL[0]至第(n-1)字线WL[n-1]，如图1B中所示，其中n是正整数。再次参照图1A，行解码器101在读操作和写操作两者中都解码地址(ADDR)120，以断言各字线中的被寻址字线。在读操作期间，地址120由此用作读地址。类似地，在写操作期间地址120用作写地址。行解码器101被配置成：在写操作期间将被寻址字线的断言延迟直至虚设位线160被放电，该放电诸如由被耦合以将虚设位线160的电压反相的反相器180的阈值电压来判定。当虚设位线160被放电至低于反相器180的阈值电压时，反相器180的输出信号将被断言为高至电源电压VDD。行解码器101在写操作期间将被寻址字线的断言延迟，直至虚设位线160诸如通过对反相器180的输出信号的断言而被检测为正被放电。相比之下，行解码器101在读操作期间断言被寻址字线而不依赖于对虚设位线160的放电。存储器100中响应于存储器时钟110的边沿的读操作的定时路径由此仅仅取决于解码地址120和被寻址字线电压的断言所必需的时间。但是写操作中响应于存储器时钟110的边沿的字线断言的定时路径除了解码地址120和断言被寻址字线的电压所必需的时间之外还取决于虚设位线160的放电。存储器100中的写操作的定时路径由此相对于存储器100中的读操作的定时路径被延迟。
在写操作和读操作两者中，存储器时钟源105都生成存储器时钟110。存储器时钟110的边沿触发预解码器115以预解码地址信号120。预解码器115生成多个经预解码地址信号125，诸如信号ra、rb和rc。另外，预解码器115生成行地址解码器选择信号clkd。如果被行地址解码器选择信号clkd选择，则最终行解码器130对经预解码地址信号ra、rb和rc进行解码以断言n条字线中的对应字线。例如，假如n等于64，则选择这些字线中的一条字线由此将需要地址信号120中的6位。由于该实施例中对两个对应地址位的预解码，因此经预解码的地址信号ra、rb和rc中的每一者将是4位宽的信号。例如，经预解码地址信号ra的范围可以从第零位ra<0>至第三位ra<3>，rb的范围可以从第零位rb<0>至第三位rb<3>，依此类推。
每条字线由经预解码地址信号ra、rb、rc和clkd的唯一性集合来选择。例如，在存储器100包括256条字线的实施例中，地址信号120将是8位信号。这些字线可被组织成四组，每组具有64条字线(n＝63)，每组具有其自己的最终行解码器130。由于存储器100的该实施例中将存在四个字线组，因此可以预解码地址信号120中的两位以形成活跃高的行地址解码器选择信号clkd<0:3>。类似地，可以预解码地址信号120的另外两位以形成活跃低的经预解码地址信号ra<0:3>，预解码另外两位以获得活跃低的经预解码地址信号rb<0:3>，并预解码最后两位以获得活跃低的经预解码地址信号rc<0:3>。对于通过最终行解码器130寻址的一组六十四条字线，仅需要六个地址位。例如，信号clkd<0:3>、ra<0:3>和rb<0:3>可以选择这六十四条字线中的一条字线。为解说清晰起见，图1A中未示出信号ra、rb、rc和clkd的位索引。将领会，在替换实施例中字线的数目可以变化。
最终行解码器130包括多个行解码器逻辑电路135以用于对经预解码的地址信号125和行地址解码器选择信号clkd进行解码，以使得被寻址字线的电压可被断言到电源电压电平(VDD)。例如，每个行解码器逻辑电路135可包括或非(NOR)门140以用于对经预解码的地址信号ra、rb和rc进行解码。在这种基于NOR的解码器实施例中，经预解码的地址信号ra、rb和rc被断言为低(接地)以选择对应的字线。在替换实施例中，可使用其他类型的行解码器逻辑电路，诸如基于AND(与)门的行解码器逻辑电路，其中对应经预解码的地址信号必须被断言为高至电源电压以选择被寻址的字线。如本文使用的，经预解码的地址信号(诸如ra、rb和rc)在其二进制状态选择被寻址字线时被认为“被断言”，而不管该断言是断言到接地还是电源电压。
当对应经预解码的地址信号被断言时，每个NOR门140将其输出信号驱动为高至电源电压。每个行解码器逻辑电路135中的与非(NAND)门145接收来自对应的NOR门140的输出信号以及行解码器选择信号clkd。如果NOR门输出和行解码器选择信号clkd两者都是二进制一(被充电到电源电压)，则NAND门145的输出信号将变为低。该低状态被每个行解码器逻辑电路135中的反相器150反相，以将被寻址字线断言到电源电压。
经预解码的地址信号ra和rb从预解码器115直接耦合到最终行解码器130。相比之下，经预解码的地址信号rc通过字线(WL)延迟逻辑电路155耦合到最终行解码器130，该WL延迟逻辑电路155取决于如下放电的虚设位线160。虚设写驱动器165由触发了预解码器115的存储器时钟110的相同边沿触发，以对虚设位线160放电。如本文将进一步解释的，虚设位线160对存储器100中的实际位线的电行为建模。再次参照图1B，多个位单元(BC)被布置成行和列。存储器100被配置用于关于写驱动器175的4:1列复用，该写驱动器175将位信号B和补位信号B通过4:1复用器170驱动到从列(Col)0至列3范围中选择的列。将领会，在替换实施例中可使用不同的列复用次序。每一列包括真位线(BL)和补位线(BLB)位线对，该位线对通过由对应字线控制的对应存取晶体管对耦合到n个位单元。为了对每条位线BL(或BLB)进行电建模，虚设位线耦合到n个虚设存取晶体管以使得其具有相同的电容性负载。由此，虚设位线160将在与列复用器170所选择的位线将放电的相同时间放电。
字线延迟逻辑电路155针对每条字线包括第一逻辑门，诸如NAND门185。由于存在n条字线，由此字线延迟逻辑电路155包括n个NAND门185。每个NAND门185对虚设位线160的电压和写信号195进行处理，该写信号195在写操作期间被断言并在读操作期间被解除断言。每个NAND门185的输出由此在读操作期间被强制为高(高至电源电压VDD)。在写操作期间，写信号195被断言为高。在虚设位线160放电之前，每个NAND门185的输出在写操作的初始部分期间由此将为低。当虚设位线160在写操作期间放电至低于NAND门185的阈值电压时，每个NAND门185的输出将变为高(被断言到电源电压)。字线延迟逻辑电路155针对每条字线还包括第二逻辑门，诸如NAND门190。由于存在n条字线，因此字线延迟逻辑电路155包括n个NAND门190。每个NAND门190对与该NAND门190所对应于的相同字线相对应的NAND门185的输出进行处理。另外，每个NAND门190对由经预解码的地址信号rc的反相所产生的经反相的经预解码地址信号rcn 196进行处理。由于经预解码的地址信号rc为活跃低，因此经反相的经预解码地址信号rcn 196为活跃高。当经预解码的地址信号rc被断言为低时，经反相的经预解码地址信号rcn 196由此将被充电高至电源电压VDD。每个NAND门185的输出用作对应字线的字线使能信号。在读操作期间，来自NAND门185的字线使能信号将被断言为高，以使得经预解码的信号rc可以流过NAND门190。但在写操作期间，来自NAND门185的字线使能信号将仅在虚设位线160已被放电之后才被断言为高。来自每个NAND门190的经预解码地址信号rc耦合到行解码器逻辑电路135中与该NAND门190所对应于的相同字线相对应的NOR门140。剩余的经预解码地址信号ra和rb在NOR门140处直接从预解码器115接收。经预解码的地址信号ra、rb和rc由此可被划分成一组第一经预解码地址信号(诸如ra和rb)，这些信号的断言未被字线延迟逻辑电路155延迟。但至少一个第二经预解码地址信号(诸如rc)的断言在写操作期间被字线延迟逻辑电路155延迟。以此方式，写操作期间在存储器时钟110的触发边沿之后的字线断言的定时路径相对于读操作期间在存储器时钟110的触发边沿之后的字线断言的定时路径被延迟。将领会，在替换实施例中，字线延迟逻辑电路155可由集成到预解码器115中的字线延迟逻辑电路替代。在一个实施例中，字线延迟电路155可被认为包括：用于将一个经预解码的地址信号延迟与位线放电时间相对应的延迟量以成为经延迟的经预解码地址信号的装置。在此类实施例中，信号ra和rb将包括未经延迟的经预解码地址信号，而信号将包括经延迟的经预解码地址信号。
图2中示出了与常规字线断言相比在写操作期间对字线断言的选择性延迟。常规写字线电压205由存储器时钟边沿(未解说)触发。来自该触发存储器时钟边沿的延迟不取决于虚设位线160(图1A)的放电。如果相同的存储器时钟边沿触发存储器100中的写操作，则得到相对于常规写字线电压205被延迟虚设位线放电时间的写字线电压200。该延迟是相当有利的。例如，再次参照图1B，假设列0是活跃列(由写驱动器175通过由列复用器170进行的选择而被写入的列)，并假设字线WL[n-1]是被寻址的字线。如果常规写字线电压205在写操作中被施加于字线WL[n-1]，则不仅活跃列0的位单元BC中发生部分读操作，而且对于列1、2和3中的字线WL[n-1]的位单元BC也发生部分读操作。这些部分读操作浪费功率并使所得到的写操作延迟。相比之下，写字线电压200防止这些部分读操作，这是因为字线WL[n-1]仅在写驱动器175已对列0中的恰适位线(BL或者BLB)放电之后才可以被断言。现在将讨论一种用于存储器100的操作方法以实践这些有利特征。
图3的流程图中示出了用于存储器100的操作方法。动作300包括：响应于存储器时钟而对虚设位线进行放电。对虚设位线160的放电是动作300的示例。另外，该动作包括动作305：响应于存储器时钟而解码写地址以从多条字线中选择第一字线。由预解码器115和最终行解码器130对地址120的解码是动作305的示例。最后，该方法包括动作310：在虚设位线放电之后断言第一字线以进行写操作。由最终行解码器130在虚设位线160放电之后对被寻址字线的断言是动作310的示例。
如本领域普通技术人员至此将领会的并取决于手头的具体应用，可以在本公开的设备的材料、装置、配置和使用方法上做出许多修改、替换和变动而不会脱离本公开的范围。有鉴于此，本公开的范围不应当被限定于本文所解说和描述的特定实施例(因为其仅是作为本公开的一些示例)，而应当与所附权利要求及其功能等同方案完全相当。

Claims (20)

1.一种存储器，包括：
多条字线；
虚设位线；
虚设写驱动器，所述虚设写驱动器被配置成：响应于存储器时钟信号而对所述虚设位线放电；以及
行解码器，所述行解码器被配置成：解码地址信号以断言所述字线中的被寻址字线，其中，所述行解码器包括字线延迟电路，所述字线延迟电路被配置成：在写操作中将对所述地址信号的解码延迟直至所述虚设位线被放电，并且在读操作中不延迟对所述地址信号的解码。
2.如权利要求1所述的存储器，其特征在于，所述行解码器是两级行解码器，所述两级行解码器包括：
预解码器，所述预解码器被配置成：响应于所述存储器时钟信号，将所述地址信号预解码成多个被断言的第一经预解码地址信号和至少一个被解除断言的第二经预解码地址信号；
字线延迟逻辑电路，所述字线延迟逻辑电路被配置成：响应于在所述写操作期间所述虚设位线的放电，将所述至少一个被解除断言的第二经预解码地址信号反相为至少一个被断言的第二经预解码地址信号；以及
最终行解码器，所述最终行解码器被配置成：响应于所述多个第一经预解码地址信号的断言和所述至少一个第二经预解码地址信号的断言而断言所述字线中的所述被寻址字线。
3.如权利要求2所述的存储器，其特征在于，进一步包括多个位单元，所述多个位单元被布置成与所述多条位线相对应的多行并且被布置成多列，每列具有相同数目的位单元，并且其中，所述虚设位线被配置成：耦合到所述相同数目的虚设位单元，以使得虚设位线与所述多条位线中的每条位线电匹配。
4.如权利要求2所述的存储器，其特征在于，所述字线延迟逻辑电路包括与所述多条字线相对应的多个第一逻辑门，每个第一逻辑门被配置成：处理用于触发所述写操作的写信号和所述虚设字线的电压以产生对应字线的字线使能信号。
5.如权利要求4所述的存储器，其特征在于，每个第一逻辑门包括与非门。
6.如权利要求4所述的存储器，其特征在于，所述至少一个被解除断言的第二经预解码地址信号包括单个第二经预解码地址信号，并且其中，所述字线延迟电路进一步包括与所述多条字线相对应的多个第二逻辑门，每个第二逻辑门被配置成：处理对应字线的所述字线使能信号和单个第二经预解码地址。
7.如权利要求6所述的存储器，其特征在于，每个第二逻辑门包括与非门。
8.如权利要求1所述的存储器，其特征在于，进一步包括虚设写驱动器，所述虚设写驱动器被配置成对所述虚设位线放电。
9.如权利要求2所述的存储器，其特征在于，所述最终行解码器包括：与所述多条字线相对应的多个行解码器逻辑电路。
10.如权利要求9所述的存储器，其特征在于，每个行解码器逻辑电路包括或非门，所述或非门被配置成：对所述第一经预解码地址信号和所述至少一个第二经预解码地址信号进行或非以产生或非输出信号。
11.如权利要求10所述的存储器，其特征在于，每个行解码器逻辑电路进一步包括与非门，所述与非门被配置成：对所述行解码器逻辑电路的或非输出信号和行地址解码器选择信号进行与非。
12.一种方法，包括：
响应于存储器时钟而对虚设位线进行放电；
响应于所述存储器时钟而解码写地址以从多条字线中选择第一字线；以及
响应于检测到所述虚设位线的放电而断言所述第一字线以进行写操作。
13.如权利要求12所述的方法，其特征在于，进一步包括：
响应于所述存储器时钟而解码读地址以从所述多条字线中选择第二字线；以及
独立于所述虚设位线的放电来断言所述第二字线以进行读操作。
14.如权利要求12所述的方法，其特征在于，解码所述写地址包括：
将所述写地址预解码成多个第一经预解码地址信号和第二经预解码地址信号；
响应于对所述写地址的预解码而将所述第一经预解码地址信号提供给最终行解码器；以及
响应于检测到所述虚设位线放电而将所述第二经预解码地址信号提供给所述最终行解码器，其中，断言所述第一字线发生在所述第一经解码地址信号和所述第二经预解码地址信号两者都被提供给所述最终行解码器之后。
15.如权利要求12所述的方法，其特征在于，进一步包括：
从多个不活跃列中选择活跃列，其中，断言所述第一字线包括：跨所述活跃列并跨所述多个不活跃列断言所述第一字线。
16.如权利要求12所述的方法，其特征在于，对所述虚设位线进行放电是响应于所述存储器时钟的边沿的，并且其中，解码所述写地址是响应于所述存储器时钟的所述边沿的。
17.如权利要求16所述的方法，其特征在于，所述边沿是上升沿。
18.一种存储器，包括：
多条字线；
预解码器，所述预解码器被配置成：将写地址预解码成多个经预解码地址信号；
用于将所述经预解码地址信号中的一个经预解码地址信号延迟与位线放电时间相对应的延迟量以成为经延迟的经预解码地址信号的装置，其中，所述经预解码地址信号中的剩余经预解码地址信号是未经延迟的经预解码地址信号；以及
最终行解码器，所述最终行解码器被配置成：解码所述未经延迟的经预解码地址信号和所述经延迟的经预解码地址信号以断言所述字线中的被寻址字线。
19.如权利要求18所述的存储器，其特征在于，所述预解码器被进一步配置成：将读地址解码成多个读经预解码地址信号，并且其中，所述最终行解码器被进一步配置成：解码所述读经预解码地址信号而没有来自所述装置的任何延迟。
20.如权利要求18所述的存储器，其特征在于，所述最终行解码器是或非门行解码器。
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