JP2006134397A - 半導体記憶装置とそのデータ書き込み方法 - Google Patents
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Abstract
【課題】ライト・ビフォア・センシング動作を実現しつつ、連続書き込み動作を更に高速化できる半導体記憶装置とそのデータ書き込み方法を提供する。
【解決手段】ライト・ビフォア・センシングによる初回の書き込み動作が実行され、センスアンプ駆動回路ＳＤ１〜ＳＤ３によるセンスアンプＳＡ１〜ＳＡ３の駆動が開始されると、当該駆動開始時点から所定時間経過後に、センスアンプ駆動回路ＳＤ１〜ＳＤ３の電源供給端子がスイッチ回路（Ｑｐ４−１〜Ｑｐ４−３、Ｑｎ４−１〜Ｑｎ４−３）によって並列接続される。そして、この並列接続が行われた状態で、書き込み対象セルＭＣ１２のビット線対（ＢＬ２，ＸＢＬ２）に対し書き込み回路ＷＣ２から書き込み信号が入力される。これにより、書き込み対象セルＭＣ１２のセンスアンプＳＡ２は、３つのセンスアンプ駆動回路ＳＤ１〜ＳＤ３によって並列に駆動され、書き込み時間が短縮される。
【選択図】 図２
【解決手段】ライト・ビフォア・センシングによる初回の書き込み動作が実行され、センスアンプ駆動回路ＳＤ１〜ＳＤ３によるセンスアンプＳＡ１〜ＳＡ３の駆動が開始されると、当該駆動開始時点から所定時間経過後に、センスアンプ駆動回路ＳＤ１〜ＳＤ３の電源供給端子がスイッチ回路（Ｑｐ４−１〜Ｑｐ４−３、Ｑｎ４−１〜Ｑｎ４−３）によって並列接続される。そして、この並列接続が行われた状態で、書き込み対象セルＭＣ１２のビット線対（ＢＬ２，ＸＢＬ２）に対し書き込み回路ＷＣ２から書き込み信号が入力される。これにより、書き込み対象セルＭＣ１２のセンスアンプＳＡ２は、３つのセンスアンプ駆動回路ＳＤ１〜ＳＤ３によって並列に駆動され、書き込み時間が短縮される。
【選択図】 図２
Description
本発明は半導体記憶装置とそのデータ書き込み方法に係り、特に、データ書き込み速度の高速化を図ったＤＲＡＭ等の半導体記憶装置に関するものである。
例えば携帯型の電子機器など、高性能かつ低コストの機器に使用される近年のシステムＬＳＩにおいては、消費電力が大きく大容量化に不向きなＳＲＡＭを、低コストで大容量を実現できるＤＲＡＭに置き換えることが課題となっている。この場合、ＤＲＡＭには、ＳＲＡＭを置き換え得る程に短いランダムアクセス周期を達成することが要求される。
ＤＲＡＭのランダムアクセス周期を限界付けている要因の１つに、メモリセルへの書き込み時間が挙げられる。一般にＤＲＡＭのメモリセルは、キャパシタに蓄積される微小な電荷によって情報を記憶している。書き込みを行うためにあるワード線上のメモリセルを一斉にビット線に開放すると、各メモリセルのキャパシタはビット線に蓄積される電荷によって充電もしくは放電されるため、記憶した情報が失われてしまう。そのためＤＲＡＭにおいては、書き込みを行う場合でも、非書き込み対象のメモリセルの情報が破壊されることを防ぐため、各ビット線に設けたセンスアンプを起動させてビット線の信号を増幅する必要がある。
従来、ＤＲＡＭへの書き込みを行う場合には、先ずワード線を活性化させてメモリセルをビット線に開放し、次いで各ビット線のセンスアンプを一斉に起動させてビット線の信号を増幅し、その後、書き込み対象のメモリセル（以降、書き込み対象セルと省略して表記する）のビット線を選択して書き込み信号を入力することが一般的であった。
これに対し、近年では、書き込みアクセスにおいて各ビット線のセンスアンプを起動する前に、書き込み対象セルのビット線に対する書き込み信号の入力を開始する手法（ライト・ビフォア・センシング）が提案されている（非特許文献１を参照）。
図６は、ライト・ビフォア・センシング手法を用いる従来のＤＲＡＭの構成例を示す図である。図６の例では、理解を容易にするため、３つのメモリセル（ＭＣ１１〜ＭＣ１３）に関連する回路のみを抜き出して示している。
メモリセルＭＣ１１〜ＭＣ１３は、共通のワード線ＷＬ１に接続されている。
また、メモリセルＭＣ１１はビット線ＢＬ１に接続され、メモリセルＭＣ１２はビット線ＢＬ２に接続され、メモリセルＭＣ１３はビット線ＢＬ３に接続されている。
また、メモリセルＭＣ１１はビット線ＢＬ１に接続され、メモリセルＭＣ１２はビット線ＢＬ２に接続され、メモリセルＭＣ１３はビット線ＢＬ３に接続されている。
メモリセルＭＣ１１〜ＭＣ１３は、それぞれ、情報記憶用のキャパシタＣとアクセス用のトランジスタＱを有している。キャパシタＣは、トランジスタＱを介してビット線（ＢＬ１〜ＢＬ３）に接続されており、トランジスタＱのゲートはワード線ＷＬ１に接続されている。
ビット線ＢＬ１は、ビット線ＸＢＬ１と対を成しており、書き込みや読み出しのアクセスを行う前に図示しないプリチャージ回路によってそれぞれ所定電圧（例えば電源電圧ＶＤＤの半分の電圧）にプリチャージされる。
同様に、ビット線ＢＬ２はビット線ＸＢＬ２、ビット線ＢＬ３はビット線ＸＢＬ３とそれぞれ対を成しており、何れもアクセスの前に上記の所定電圧にプリチャージされる。
同様に、ビット線ＢＬ２はビット線ＸＢＬ２、ビット線ＢＬ３はビット線ＸＢＬ３とそれぞれ対を成しており、何れもアクセスの前に上記の所定電圧にプリチャージされる。
センスアンプＳＡ１は、ビット線対（ＢＬ１，ＸＢＬ１）の間の電圧差を増幅する回路であり、センスアンプ駆動回路ＳＤ１から電源電圧ＶＤＤおよびグランドレベルＧＮＤを供給されて動作する。センスアンプ駆動回路ＳＤ１は、制御信号ＳＡＰおよびＳＡＮに従って、センスアンプＳＡ１に電源電圧ＶＤＤおよびグランドレベルＧＮＤを供給する。
同様に、センスアンプＳＡ２は、センスアンプ駆動回路ＳＤ２から電源電圧ＶＤＤおよびグランドレベルＧＮＤを供給された場合にビット線対（ＢＬ２，ＸＢＬ２）の電圧差を増幅する。センスアンプＳＡ３は、センスアンプ駆動回路ＳＤ３から電源電圧ＶＤＤおよびグランドレベルＧＮＤを供給された場合にビット線対（ＢＬ３，ＸＢＬ３）の電圧差を増幅する。センスアンプ駆動回路ＳＤ２およびＳＤ３は、何れも制御信号ＳＡＰおよびＳＡＮに従って、センスアンプＳＡ２およびＳＡ３に電源電圧ＶＤＤとグランドレベルＧＮＤを供給する。
同様に、センスアンプＳＡ２は、センスアンプ駆動回路ＳＤ２から電源電圧ＶＤＤおよびグランドレベルＧＮＤを供給された場合にビット線対（ＢＬ２，ＸＢＬ２）の電圧差を増幅する。センスアンプＳＡ３は、センスアンプ駆動回路ＳＤ３から電源電圧ＶＤＤおよびグランドレベルＧＮＤを供給された場合にビット線対（ＢＬ３，ＸＢＬ３）の電圧差を増幅する。センスアンプ駆動回路ＳＤ２およびＳＤ３は、何れも制御信号ＳＡＰおよびＳＡＮに従って、センスアンプＳＡ２およびＳＡ３に電源電圧ＶＤＤとグランドレベルＧＮＤを供給する。
書き込み回路ＷＣ１は、書き込みアクセスの際、制御信号ＷＡ１に従ってビット線対（ＢＬ１，ＸＢＬ１）に書き込み信号を入力する。すなわち、書き込みバッファによって書き込みデータ線対（ＷＤ１，ＸＷＤ１）の一方を電源電圧ＶＤＤ、他方をグランドレベルＧＮＤに駆動し、これを制御信号ＷＡ１に従ってビット線対（ＢＬ１，ＸＢＬ１）に接続する。
同様に、書き込み回路ＷＣ２は、制御信号ＷＡ２に従ってビット線対（ＢＬ２，ＸＢＬ２）に書き込み信号を入力する。書き込み回路ＷＣ３は、制御信号ＷＡ３に従ってビット線対（ＢＬ３，ＸＢＬ３）に書き込み信号を入力する。
同様に、書き込み回路ＷＣ２は、制御信号ＷＡ２に従ってビット線対（ＢＬ２，ＸＢＬ２）に書き込み信号を入力する。書き込み回路ＷＣ３は、制御信号ＷＡ３に従ってビット線対（ＢＬ３，ＸＢＬ３）に書き込み信号を入力する。
図７は、メモリセルＭＣ１２に書き込みを行う場合における各部の信号波形の一例を示す図である。この図７を参照しながら、図６に示すＤＲＡＭの動作を説明する。
書き込み動作の前において、各ビット線対は電源電圧ＶＤＤの半分の電圧‘ＶＤＤ／２’にプリチャージされる。この状態でワード線ＷＬ１（図７（Ａ））が活性化されると（時刻ｔ１０１）、メモリセルＭＣ１１〜ＭＣ１３のアクセス用トランジスタＱが導通し、ビット線ＢＬ１〜ＢＬ３の電圧はキャパシタＣに蓄積される電荷に応じて電圧‘ＶＤＤ／２’から上昇もしくは低下する。図７（Ｂ）の例において、メモリセルＭＣ１２のキャパシタＣはハイレベルの電圧を有しているため、ビット線ＢＬ２の電圧は‘ＶＤＤ／２’より高くなる。また、図７（Ｆ）の例において、メモリセルＭＣ１１，ＭＣ１３のキャパシタＣはそれぞれローレベルの電圧を有しているため、ビット線ＢＬ１，ＢＬ３の電圧は‘ＶＤＤ／２’より低くなる。
一方、時刻ｔ１０１においてワード線ＷＬ１が活性化されると、書き込み回路ＷＣ２では、データの書き込み準備が開始される。すなわち、書き込みバッファによって書き込みデータ線ＸＷＤ２が電源電圧ＶＤＤに駆動され、書き込みデータ線ＷＤ２がグランドレベルＧＮＤに駆動される（図７（Ｃ））。
そして、時刻ｔ１０２において、制御信号ＷＡ２（図７（Ｄ））が活性化され、ビット線対（ＢＬ２，ＸＢＬ２）と書き込みデータ線対（ＷＤ２，ＸＷＤ２）とが接続されて、ビット線ＸＢＬ２が電源電圧ＶＤＤ側に駆動され、ビット線ＢＬ２がグランドレベルＧＮＤ側に駆動される。
このとき、制御信号ＷＡ１，ＷＡ３は不活性化されたままであり、ビット線対（ＢＬ１，ＸＢＬ１）および（ＢＬ３，ＸＢＬ３）は微小な電圧差をそのまま保つ。
そして、時刻ｔ１０２において、制御信号ＷＡ２（図７（Ｄ））が活性化され、ビット線対（ＢＬ２，ＸＢＬ２）と書き込みデータ線対（ＷＤ２，ＸＷＤ２）とが接続されて、ビット線ＸＢＬ２が電源電圧ＶＤＤ側に駆動され、ビット線ＢＬ２がグランドレベルＧＮＤ側に駆動される。
このとき、制御信号ＷＡ１，ＷＡ３は不活性化されたままであり、ビット線対（ＢＬ１，ＸＢＬ１）および（ＢＬ３，ＸＢＬ３）は微小な電圧差をそのまま保つ。
こうしてビット線対（ＢＬ２，ＸＢＬ２）に書き込み信号が入力された後、制御信号ＳＡＰおよびＳＡＮ（図７（Ｅ））が活性化されて、センスアンプＳＡ１〜ＳＡ３が一斉にセンシング動作を開始する（時刻ｔ１０３）。これにより、各ビット線対の電圧差がセンスアンプＳＡ１〜ＳＡ３によって増幅される。
ヤスヒロ アガタ、"An 8ns Random Cycle Embedded RAM Macro With Dual-Port Inter leaved DRAM Architecture(D2RAM)"、ISSCC 2000 Digest of Technical Papers、米国、IEEE Solid-State Circuits Society、pp.392-393
ヤスヒロ アガタ、"An 8ns Random Cycle Embedded RAM Macro With Dual-Port Inter leaved DRAM Architecture(D2RAM)"、ISSCC 2000 Digest of Technical Papers、米国、IEEE Solid-State Circuits Society、pp.392-393
ところで、図６に示すＤＲＡＭでは、各センスアンプ（ＳＡ１〜ＳＡ３）にそれぞれ独立した駆動回路（ＳＤ１〜ＳＤ３）を設けている。これは、センスアンプの駆動前に書き込みセルのビット線対へ書き込み信号を入力する、ライト・ビフォア・センシング動作に関係している。
仮に、１つのセンスアンプ駆動回路を複数のセンスアンプで共有した場合、複数のセンスアンプは、センスアンプ駆動回路の電源供給端子を介して電気的に接続された状態になる。ライト・ビフォア・センシング動作によってセンスアンプの駆動前に一部のビット線対へ書き込み信号が入力されると、この書き込み信号によって生じる大きな電位変動は、センスアンプ駆動回路の電源供給端子を介して、書き込み対象でない他のメモリセルのセンスアンプにも伝播する。このとき、書き込み対象でないメモリセルのビット線対は、センスアンプによって未だ駆動されておらず、メモリセルの微小電荷に応じた僅な電圧差を保っている状態にある。従って、この電位変動が電源供給端子を介してセンスアンプに伝播すると、ビット線対の僅かな電圧差を正しく増幅できなくなる可能性がある。もし、センスアンプがビット線対の電圧差を誤って増幅してしまうと、メモリセルの記憶データが破壊されてしまうことになる。
このように、ライト・ビフォア・センシング動作を行う従来のＤＲＡＭでは、センスアンプ駆動回路を各センスアンプに個別に設ける必要があるため、センスアンプ駆動回路の駆動能力を高めることが難しいという問題がある。すなわち、駆動能力を高めるために各センスアンプ駆動回路のトランジスタサイズを大きくすると、全体の回路面積が著しく増大してしまう不利益を生じる。
センスアンプ駆動回路の駆動能力は、特に連続書き込み動作の速度に影響を与える。
図７の例では、上述した時刻ｔ１０１〜ｔ１０３の動作に続けて、メモリセルＭＣ１２に対し連続的にデータを書き込む例が示されている。
時刻ｔ１０３のデータ書き込みから所定時間を経過した後、書き込みデータ線対（ＷＤ２，ＸＷＤ２）に次の書き込み信号が準備され、時刻ｔ１０４においてこの書き込み信号がビット線対（ＢＬ２，ＸＢＬ２）に入力される。
センスアンプ駆動回路ＳＤ２の駆動能力が低いと、書き込み回路ＷＣ２から入力される書き込み信号に従ってビット線対（ＢＬ２，ＸＢＬ２）の電圧差を高速に増幅することができないため、メモリセルＭＣ１２のキャパシタＣの電圧変化（図７（Ｂ）の点線）が緩やかになり、書き込み期間（Ｔ１０１）が長くなってしまう。
図７の例では、上述した時刻ｔ１０１〜ｔ１０３の動作に続けて、メモリセルＭＣ１２に対し連続的にデータを書き込む例が示されている。
時刻ｔ１０３のデータ書き込みから所定時間を経過した後、書き込みデータ線対（ＷＤ２，ＸＷＤ２）に次の書き込み信号が準備され、時刻ｔ１０４においてこの書き込み信号がビット線対（ＢＬ２，ＸＢＬ２）に入力される。
センスアンプ駆動回路ＳＤ２の駆動能力が低いと、書き込み回路ＷＣ２から入力される書き込み信号に従ってビット線対（ＢＬ２，ＸＢＬ２）の電圧差を高速に増幅することができないため、メモリセルＭＣ１２のキャパシタＣの電圧変化（図７（Ｂ）の点線）が緩やかになり、書き込み期間（Ｔ１０１）が長くなってしまう。
本発明はかかる事情に鑑みてなされたものであり、その目的は、センスアンプの駆動前に書き込みを実行するライト・ビフォア・センシング動作を実行可能であるとともに、連続書き込み動作を更に高速化することができる半導体記憶装置とそのデータ書き込み方法を提供することにある。
本発明の第１の発明は、複数のビット線と、上記複数のビット線を介してアクセスされる複数のメモリセルと、上記メモリセルが上記ビット線を介してアクセスされるとき、当該メモリセルに保持される信号に応じた上記ビット線の信号をそれぞれ増幅する複数のセンスアンプと、上記センスアンプに駆動用の電源をそれぞれ供給する複数のセンスアンプ駆動回路と、異なるセンスアンプ駆動回路の電源供給端子を互いに並列に接続するスイッチ回路と、上記メモリセルに書き込みを行う場合、書き込み対象のメモリセルのビット線に書き込み信号を入力する書き込み回路と、上記センスアンプ駆動回路による上記センスアンプの駆動が停止されている状態で上記メモリセルに書き込みを行う場合、上記スイッチ回路による上記電源供給端子の接続をオフさせた状態で、上記書き込み回路より上記書き込み信号を入力させ、当該書き込み信号の入力後、上記複数のセンスアンプ駆動回路に上記センスアンプをそれぞれ駆動させ、上記センスアンプが駆動された状態で更に続けて書き込みを行う場合には、当該センスアンプの駆動が開始されてから所定時間が経過した後に、書き込み対象のメモリセルのセンスアンプを駆動するセンスアンプ駆動回路の電源供給端子と他の少なくとも１つのセンスアンプ駆動回路の電源供給端子とを上記スイッチ回路において並列に接続させ、上記書き込み回路より上記書き込み信号を入力させる制御回路とを有する。
上記第１の発明によると、上記センスアンプ駆動回路による上記センスアンプの駆動が停止されている状態で上記メモリセルに書き込みを行う場合には、先ず、上記スイッチ回路による上記電源供給端子の接続をオフさせた状態で、上記書き込み回路より上記書き込み信号が入力される。そして、当該書き込み信号の入力後、上記複数のセンスアンプ駆動回路によって上記センスアンプがそれぞれ駆動され、上記メモリセルの保持信号に応じた上記ビット線の信号がそれぞれ増幅される。
これにより、上記ビット線の信号をセンスアンプで増幅させた後に上記書き込み信号を入力する方法に比べて、データの書き込み時間が短縮される。
また、上記第１の発明によると、上記センスアンプが駆動された状態で更に続けて書き込みを行う場合には、当該センスアンプの駆動が開始されてから所定時間が経過した後に、書き込み対象のメモリセルのセンスアンプを駆動するセンスアンプ駆動回路の電源供給端子と他の少なくとも１つのセンスアンプ駆動回路の電源供給端子とが上記スイッチ回路において並列に接続される。そして、上記電源供給端子が並列接続された状態で、上記書き込み回路より上記書き込み信号が入力される。
これにより、上記センスアンプが駆動された状態で連続的に書き込みを行う場合において、書き込み対象のメモリセルのセンスアンプが、並列接続された複数のセンスアンプ駆動回路により駆動されることになるため、１つのセンスアンプ駆動回路で駆動を行う場合に比べて駆動能力が向上し、データの書き込み時間が短縮される。
これにより、上記ビット線の信号をセンスアンプで増幅させた後に上記書き込み信号を入力する方法に比べて、データの書き込み時間が短縮される。
また、上記第１の発明によると、上記センスアンプが駆動された状態で更に続けて書き込みを行う場合には、当該センスアンプの駆動が開始されてから所定時間が経過した後に、書き込み対象のメモリセルのセンスアンプを駆動するセンスアンプ駆動回路の電源供給端子と他の少なくとも１つのセンスアンプ駆動回路の電源供給端子とが上記スイッチ回路において並列に接続される。そして、上記電源供給端子が並列接続された状態で、上記書き込み回路より上記書き込み信号が入力される。
これにより、上記センスアンプが駆動された状態で連続的に書き込みを行う場合において、書き込み対象のメモリセルのセンスアンプが、並列接続された複数のセンスアンプ駆動回路により駆動されることになるため、１つのセンスアンプ駆動回路で駆動を行う場合に比べて駆動能力が向上し、データの書き込み時間が短縮される。
本発明の第２の発明は、複数のビット線と、上記複数のビット線を介してアクセスされる複数のメモリセルと、上記メモリセルが上記ビット線を介してアクセスされるとき、当該メモリセルに保持される信号に応じた上記ビット線の信号をそれぞれ増幅する複数のセンスアンプと、上記センスアンプに駆動用の電源をそれぞれ供給する複数のセンスアンプ駆動回路と、異なるセンスアンプ駆動回路の電源供給端子を互いに並列に接続するスイッチ回路と、上記メモリセルに書き込みを行う場合、書き込み対象のメモリセルのビット線に書き込み信号を入力する書き込み回路と、を有する半導体記憶装置にデータを書き込む方法であって、上記センスアンプ駆動回路による上記センスアンプの駆動を停止させ、かつ、上記スイッチ回路による上記電源供給端子の接続をオフさせた状態において、上記書き込み回路より上記書き込み信号を入力させる第１の工程と、上記第１の工程における書き込み信号の入力後、上記複数のセンスアンプ駆動回路に上記複数のセンスアンプをそれぞれ駆動させる第２の工程と、上記第２の工程における上記センスアンプの駆動の開始から所定時間が経過した後、書き込み対象のメモリセルのセンスアンプを駆動するセンスアンプ駆動回路の電源供給端子と他の少なくとも１つのセンスアンプ駆動回路の電源供給端子とを上記スイッチ回路において並列に接続させる第３の工程と、上記第３の工程によって上記電源供給端子が並列接続された状態で、上記書き込み回路より上記書き込み信号を入力させる第４の工程とを有する。
上記第２の発明によると、上記第１の工程において、上記センスアンプ駆動回路による上記センスアンプの駆動が停止され、かつ、上記スイッチ回路による上記電源供給端子の接続がオフした状態において、上記書き込み回路より上記書き込み信号が入力される。上記第１の工程における書き込み信号の入力後、上記第２の工程において、上記複数のセンスアンプ駆動回路によって上記複数のセンスアンプがそれぞれ駆動され、上記メモリセルの保持信号に応じた上記ビット線の信号がそれぞれ増幅される。
これにより、上記ビット線の信号をセンスアンプで増幅させた後に上記書き込み信号を入力する方法に比べて、データの書き込み時間が短縮される。
また、上記第２の発明によると、上記第２の工程における上記センスアンプの駆動の開始から所定時間が経過した後、上記第３の工程において、書き込み対象のメモリセルのセンスアンプを駆動するセンスアンプ駆動回路の電源供給端子と他の少なくとも１つのセンスアンプ駆動回路の電源供給端子とが上記スイッチ回路において並列に接続される。上記第３の工程によって上記電源供給端子が並列に接続された状態で、上記第４の工程において、上記書き込み回路より上記書き込み信号が入力される。
これにより、上記センスアンプが駆動された状態で連続的に書き込みを行う場合において、書き込み対象のメモリセルのセンスアンプが、並列接続された複数のセンスアンプ駆動回路により駆動されることになるため、１つのセンスアンプ駆動回路で駆動を行う場合に比べて駆動能力が向上し、データの書き込み時間が短縮される。
これにより、上記ビット線の信号をセンスアンプで増幅させた後に上記書き込み信号を入力する方法に比べて、データの書き込み時間が短縮される。
また、上記第２の発明によると、上記第２の工程における上記センスアンプの駆動の開始から所定時間が経過した後、上記第３の工程において、書き込み対象のメモリセルのセンスアンプを駆動するセンスアンプ駆動回路の電源供給端子と他の少なくとも１つのセンスアンプ駆動回路の電源供給端子とが上記スイッチ回路において並列に接続される。上記第３の工程によって上記電源供給端子が並列に接続された状態で、上記第４の工程において、上記書き込み回路より上記書き込み信号が入力される。
これにより、上記センスアンプが駆動された状態で連続的に書き込みを行う場合において、書き込み対象のメモリセルのセンスアンプが、並列接続された複数のセンスアンプ駆動回路により駆動されることになるため、１つのセンスアンプ駆動回路で駆動を行う場合に比べて駆動能力が向上し、データの書き込み時間が短縮される。
本発明によれば、センスアンプの駆動前に書き込みを実行するライト・ビフォア・センシング動作を実行可能であるとともに、連続書き込み動作を更に高速化することができる。
以下、本発明の実施形態について図面を参照しながら説明する。
図１は、本発明の実施形態に係る半導体記憶装置の構成の一例を示す図である。
図１に示す半導体記憶装置は、メモリセルアレイＭＡと、制御回路１と、行デコード回路２と、データ入出力回路３と、ビット線制御回路４とを有する。
図１は、本発明の実施形態に係る半導体記憶装置の構成の一例を示す図である。
図１に示す半導体記憶装置は、メモリセルアレイＭＡと、制御回路１と、行デコード回路２と、データ入出力回路３と、ビット線制御回路４とを有する。
［メモリセルアレイＭＡ］
メモリセルアレイＭＡは、ｍ行ｎ列の行列状に配列されたメモリセルＭＣ１１，…，ＭＣｍｎを含む。
第ｉ行（ｉは１≦ｉ≦ｍの整数を示す。以下同じ。）のメモリセルＭＣｉ１〜ＭＣｉｎは、共通のワード線ＷＬｉに接続される。
第ｊ列（ｊは１≦ｊ≦ｎの整数を示す。以下同じ。）のメモリセルＭＣ１ｊ〜ＭＣｍｊは、共通のビット線対（ＢＬｊ，ＸＢＬｊ）に接続される。
なお、メモリセルＭＣ１１〜ＭＣｍｎは、本発明のメモリセルの一実施形態である。
ビット線対（ＢＬ１，ＸＢＬ１）〜（ＢＬｎ，ＸＢＬｎ）は、本発明のビット線の一実施形態である。
メモリセルアレイＭＡは、ｍ行ｎ列の行列状に配列されたメモリセルＭＣ１１，…，ＭＣｍｎを含む。
第ｉ行（ｉは１≦ｉ≦ｍの整数を示す。以下同じ。）のメモリセルＭＣｉ１〜ＭＣｉｎは、共通のワード線ＷＬｉに接続される。
第ｊ列（ｊは１≦ｊ≦ｎの整数を示す。以下同じ。）のメモリセルＭＣ１ｊ〜ＭＣｍｊは、共通のビット線対（ＢＬｊ，ＸＢＬｊ）に接続される。
なお、メモリセルＭＣ１１〜ＭＣｍｎは、本発明のメモリセルの一実施形態である。
ビット線対（ＢＬ１，ＸＢＬ１）〜（ＢＬｎ，ＸＢＬｎ）は、本発明のビット線の一実施形態である。
［制御回路１］
制御回路１は、メモリセルアレイＭＡに対する読み出し動作や書き込み動作を実行するために必要となる種々の制御信号を生成して、行デコード回路２、データ入出力回路３、ビット線制御回路４に供給する。例えば、選択信号Ｒ／Ｗに応じて読み出しまたは書き込みの何れの動作を実行するか選択し、イネーブル信号ＥＮがアクティブ状態に設定された場合に、当該選択した動作を実行するための種々の制御信号を生成する。
制御回路１は、メモリセルアレイＭＡに対する読み出し動作や書き込み動作を実行するために必要となる種々の制御信号を生成して、行デコード回路２、データ入出力回路３、ビット線制御回路４に供給する。例えば、選択信号Ｒ／Ｗに応じて読み出しまたは書き込みの何れの動作を実行するか選択し、イネーブル信号ＥＮがアクティブ状態に設定された場合に、当該選択した動作を実行するための種々の制御信号を生成する。
［行デコード回路２］
行デコード回路２は、データの読み出しや書き込みを行う場合に、制御回路１からの制御信号に従ってアドレスデータＡＤＤ１をデコードし、このデコード結果に応じて、ｍ本のワード線ＷＬ１〜ＷＬｍの中から１本を選択し活性化する。［データ入出力回路３］
行デコード回路２は、データの読み出しや書き込みを行う場合に、制御回路１からの制御信号に従ってアドレスデータＡＤＤ１をデコードし、このデコード結果に応じて、ｍ本のワード線ＷＬ１〜ＷＬｍの中から１本を選択し活性化する。［データ入出力回路３］
データ入出力回路３は、データの読み出しや書き込みを行う場合に、制御回路１からの制御信号に従ってアドレスデータＡＤＤ２をデコードし、このデコード結果に応じて、ｎ対のビット線対（ＢＬ１，ＸＢＬ１）〜（ＢＬｎ，ＸＢＬｎ）の中から、所定データ長（例えば１バイト）のデータに対応する１群のビット線対を選択する。
そして、データの読み出しを行う場合、選択したビット線対に生じる電圧差もしくは電流差を内蔵するセンスアンプにおいて増幅し、読み出しデータＤｏｕｔとして出力する。
データの書き込みを行う場合は、入力される書き込みデータＤｉｎに基づいて、内蔵する書き込み回路が上記選択したビット線対の２つのビット線を相補的に駆動する。すなわち、書き込みデータＤｉｎの値に応じてビット線対の一方をハイレベル、他方をローレベルに駆動する。
そして、データの読み出しを行う場合、選択したビット線対に生じる電圧差もしくは電流差を内蔵するセンスアンプにおいて増幅し、読み出しデータＤｏｕｔとして出力する。
データの書き込みを行う場合は、入力される書き込みデータＤｉｎに基づいて、内蔵する書き込み回路が上記選択したビット線対の２つのビット線を相補的に駆動する。すなわち、書き込みデータＤｉｎの値に応じてビット線対の一方をハイレベル、他方をローレベルに駆動する。
［ビット線制御回路４］
ビット線制御回路４は、制御回路１からの制御信号に従って、ビット線対（ＢＬ１，ＸＢＬ１）〜（ＢＬｎ，ＸＢＬｎ）に供給する電圧や電流を制御する。
例えば、データの読み出しや書き込みを行う場合、ワード線ＷＬｉを活性化する前にビット線対（ＢＬ１，ＸＢＬ１）〜（ＢＬｎ，ＸＢＬｎ）を電源電圧ＶＤＤの半分の電圧‘ＶＤＤ／２’にプルアップする。その後、プルアップを解除しワード線ＷＬｉを活性化することにより、ビット線対（ＢＬ１，ＸＢＬ１）〜（ＢＬｎ，ＸＢＬｎ）にはそれぞれメモリセルＭＣｉ１〜ＭＣｉｎの記憶データに応じた電圧差が生じる。データ入出力回路３のセンスアンプは、このビット線対に生じる電圧差を増幅する。
ビット線制御回路４は、制御回路１からの制御信号に従って、ビット線対（ＢＬ１，ＸＢＬ１）〜（ＢＬｎ，ＸＢＬｎ）に供給する電圧や電流を制御する。
例えば、データの読み出しや書き込みを行う場合、ワード線ＷＬｉを活性化する前にビット線対（ＢＬ１，ＸＢＬ１）〜（ＢＬｎ，ＸＢＬｎ）を電源電圧ＶＤＤの半分の電圧‘ＶＤＤ／２’にプルアップする。その後、プルアップを解除しワード線ＷＬｉを活性化することにより、ビット線対（ＢＬ１，ＸＢＬ１）〜（ＢＬｎ，ＸＢＬｎ）にはそれぞれメモリセルＭＣｉ１〜ＭＣｉｎの記憶データに応じた電圧差が生じる。データ入出力回路３のセンスアンプは、このビット線対に生じる電圧差を増幅する。
次に、メモリセルアレイＭＡおよびデータ入出力回路３のより詳細な構成について、図２を参照しながら説明する。
図２は、図１に示す半導体記憶装置におけるメモリセルアレイＭＡおよびデータ入出力回路３の構成の一例を示す図である。図２においては、理解を容易にするため、３つのメモリセル（ＭＣ１１〜ＭＣ１３）に関連する回路のみを抜き出して示している。
図２の例において、メモリセルＭＣ１１は、情報記憶用のキャパシタＣ１１と、アクセス用のトランジスタＱ１１とを有している。キャパシタＣ１１は、トランジスタＱ１１を介してビット線ＢＬ１に接続されており、トランジスタＱ１１のゲートはワード線ＷＬ１に接続されている。
これと同様に、メモリセルＭＣｉｊは、情報記憶用のキャパシタＣｉｊと、アクセス用のトランジスタＱｉｊとを有している。キャパシタＣｉｊは、トランジスタＱｉｊを介してビット線ＢＬｊに接続されており、トランジスタＱｉｊのゲートはワード線ＷＬｉに接続されている。
これと同様に、メモリセルＭＣｉｊは、情報記憶用のキャパシタＣｉｊと、アクセス用のトランジスタＱｉｊとを有している。キャパシタＣｉｊは、トランジスタＱｉｊを介してビット線ＢＬｊに接続されており、トランジスタＱｉｊのゲートはワード線ＷＬｉに接続されている。
また、図２の例において、データ入出力回路３は、センスアンプＳＡ１，…，ＳＡｎと、センスアンプ駆動回路ＳＤ１，…，ＳＤｎと、書き込み回路ＷＣ１，…，ＷＣｎと、ｐ型ＭＯＳトランジスタＱｐ４−１，…，Ｑｐ４−（ｎ−１）と、ｎ型ＭＯＳトランジスタＱｎ４−１，…，Ｑｎ４−（ｎ−１）とを有する。
センスアンプＳＡ１〜ＳＡｎは、本発明のセンスアンプの一実施形態である。
センスアンプ駆動回路ＳＤ１〜ＳＤｎは、本発明のセンスアンプ駆動回路の一実施形態である。
書き込み回路ＷＣ１〜ＷＣｎは、本発明の書き込み回路の一実施形態である。
ｐ型ＭＯＳトランジスタＱｐ４−１〜Ｑｐ４−（ｎ−１）およびｎ型ＭＯＳトランジスタＱｎ４−１〜Ｑｎ４−（ｎ−１）を含む回路は、本発明のスイッチ回路の一実施形態である。
ｐ型ＭＯＳトランジスタＱｐ４−１〜Ｑｐ４−（ｎ−１）は、本発明の第３のスイッチの一実施形態である。
ｎ型ＭＯＳトランジスタＱｎ４−１〜Ｑｎ４−（ｎ−１）は、本発明の第４のスイッチの一実施形態である。
センスアンプＳＡ１〜ＳＡｎは、本発明のセンスアンプの一実施形態である。
センスアンプ駆動回路ＳＤ１〜ＳＤｎは、本発明のセンスアンプ駆動回路の一実施形態である。
書き込み回路ＷＣ１〜ＷＣｎは、本発明の書き込み回路の一実施形態である。
ｐ型ＭＯＳトランジスタＱｐ４−１〜Ｑｐ４−（ｎ−１）およびｎ型ＭＯＳトランジスタＱｎ４−１〜Ｑｎ４−（ｎ−１）を含む回路は、本発明のスイッチ回路の一実施形態である。
ｐ型ＭＯＳトランジスタＱｐ４−１〜Ｑｐ４−（ｎ−１）は、本発明の第３のスイッチの一実施形態である。
ｎ型ＭＯＳトランジスタＱｎ４−１〜Ｑｎ４−（ｎ−１）は、本発明の第４のスイッチの一実施形態である。
［センスアンプＳＡｊ］
センスアンプＳＡｊは、第ｊ列のメモリセルＭＣ１ｊ〜Ｍｍｊがビット線対（ＢＬｊ，ＸＢＬｊ）を介してアクセスされるとき、このメモリセルに保持される信号に応じたビット線対（ＢＬｊ，ＸＢＬｊ）の信号を増幅する。
すなわち、ワード線の活性化によってメモリセルＭＣ１ｊ〜Ｍｍｊの何れかがビット線対（ＢＬｊ，ＸＢＬｊ）を介しアクセス可能になったときに、後述するセンスアンプ駆動回路ＳＤｊからの電源供給を受けてビット線対（ＢＬｊ，ＸＢＬｊ）の電圧差を増幅する。
センスアンプＳＡｊは、第ｊ列のメモリセルＭＣ１ｊ〜Ｍｍｊがビット線対（ＢＬｊ，ＸＢＬｊ）を介してアクセスされるとき、このメモリセルに保持される信号に応じたビット線対（ＢＬｊ，ＸＢＬｊ）の信号を増幅する。
すなわち、ワード線の活性化によってメモリセルＭＣ１ｊ〜Ｍｍｊの何れかがビット線対（ＢＬｊ，ＸＢＬｊ）を介しアクセス可能になったときに、後述するセンスアンプ駆動回路ＳＤｊからの電源供給を受けてビット線対（ＢＬｊ，ＸＢＬｊ）の電圧差を増幅する。
センスアンプＳＡｊは、例えば図２に示すように、ｐ型ＭＯＳトランジスタＱｐ２−ｊおよびＱｐ３−ｊと、ｎ型ＭＯＳトランジスタＱｎ２−ｊおよびＱｎ３−ｊとを有する。
ｐ型ＭＯＳトランジスタＱｐ２−ｊおよびＱｐ３−ｊで構成される回路は、本発明の第１のセンスアンプの一実施形態である。
この回路は、後述するセンスアンプ駆動回路ＳＤｊから電源電圧ＶＤＤを供給された場合に、ビット線ＢＬｊおよびＸＢＬｊのうち高電位のビット線の電圧を電源電圧ＶＤＤ側に上昇させる働きを有する。
この回路は、後述するセンスアンプ駆動回路ＳＤｊから電源電圧ＶＤＤを供給された場合に、ビット線ＢＬｊおよびＸＢＬｊのうち高電位のビット線の電圧を電源電圧ＶＤＤ側に上昇させる働きを有する。
ｐ型ＭＯＳトランジスタＱｐ２−ｊおよびＱｐ３−ｊは、互いのソースが共通に接続されている。ｐ型ＭＯＳトランジスタＱｐ２−ｊのドレインはビット線ＢＬｊに接続され、そのゲートはビット線ＸＢＬｊに接続される。ｐ型ＭＯＳトランジスタＱｐ３−ｊのドレインはビット線ＸＢＬｊに接続され、そのゲートはビット線ＢＬｊに接続される。
ｐ型ＭＯＳトランジスタＱｐ２−ｊおよびＱｐ３−ｊの共通接続されたソースがセンスアンプ駆動回路ＳＤｊによって電源電圧ＶＤＤに接続されて、その電圧が上昇すると、ｐ型ＭＯＳトランジスタＱｐ２−ｊおよびＱｐ３−ｊのうち電圧の低いビット線にゲートが接続されているトランジスタが先にオンする。すると、このオン状態のトランジスタは電圧の高いビット線に対して電源電圧ＶＤＤを供給するため、このビット線の電圧は更に電源電圧ＶＤＤ側へ上昇する。一方、オフ状態のトランジスタは、この電源電圧ＶＤＤへ上昇するビット線にゲートが接続されているため、オフ状態のままとなる。
これにより、ビット線ＢＬｊおよびＸＢＬｊのうち高電位のビット線の電圧が電源電圧ＶＤＤへ引き上げられる。
ｐ型ＭＯＳトランジスタＱｐ２−ｊおよびＱｐ３−ｊの共通接続されたソースがセンスアンプ駆動回路ＳＤｊによって電源電圧ＶＤＤに接続されて、その電圧が上昇すると、ｐ型ＭＯＳトランジスタＱｐ２−ｊおよびＱｐ３−ｊのうち電圧の低いビット線にゲートが接続されているトランジスタが先にオンする。すると、このオン状態のトランジスタは電圧の高いビット線に対して電源電圧ＶＤＤを供給するため、このビット線の電圧は更に電源電圧ＶＤＤ側へ上昇する。一方、オフ状態のトランジスタは、この電源電圧ＶＤＤへ上昇するビット線にゲートが接続されているため、オフ状態のままとなる。
これにより、ビット線ＢＬｊおよびＸＢＬｊのうち高電位のビット線の電圧が電源電圧ＶＤＤへ引き上げられる。
ｎ型ＭＯＳトランジスタＱｎ２−ｊおよびＱｎ３−ｊで構成される回路は、本発明の第２のセンスアンプの一実施形態である。
この回路は、後述するセンスアンプ駆動回路ＳＤｊからグランドレベルＧＮＤを供給された場合に、ビット線ＢＬｊおよびＸＢＬｊのうち低電位のビット線の電圧をグランドレベルＧＮＤ側に低下させる働きを有する。
この回路は、後述するセンスアンプ駆動回路ＳＤｊからグランドレベルＧＮＤを供給された場合に、ビット線ＢＬｊおよびＸＢＬｊのうち低電位のビット線の電圧をグランドレベルＧＮＤ側に低下させる働きを有する。
ｎ型ＭＯＳトランジスタＱｎ２−ｊおよびＱｎ３−ｊは、互いのソースが共通に接続されている。ｎ型ＭＯＳトランジスタＱｎ２−ｊのドレインはビット線ＢＬｊに接続され、そのゲートはビット線ＸＢＬｊに接続される。ｎ型ＭＯＳトランジスタＱｎ３−ｊのドレインはビット線ＸＢＬｊに接続され、そのゲートはビット線ＢＬｊに接続される。
ｎ型ＭＯＳトランジスタＱｎ２−ｊおよびＱｎ３−ｊの共通接続されたソースがセンスアンプ駆動回路ＳＤｊによってグランドレベルＧＮＤに接続されて、その電圧が低下すると、ｎ型ＭＯＳトランジスタＱｎ２−ｊおよびＱｎ３−ｊのうち電圧の高いビット線にゲートが接続されているトランジスタが先にオンする。すると、このオン状態のトランジスタは電圧の低いビット線に対してグランドレベルＧＮＤを供給するため、このビット線の電圧は更にグランドレベルＧＮＤ側へ低下する。一方、オフ状態のトランジスタは、このグランドレベルＧＮＤへ低下するビット線にゲートが接続されているため、オフ状態のままとなる。
これにより、ビット線ＢＬｊおよびＸＢＬｊのうち低電位のビット線の電圧がグランドレベルＧＮＤへ引き下げられる。
ｎ型ＭＯＳトランジスタＱｎ２−ｊおよびＱｎ３−ｊの共通接続されたソースがセンスアンプ駆動回路ＳＤｊによってグランドレベルＧＮＤに接続されて、その電圧が低下すると、ｎ型ＭＯＳトランジスタＱｎ２−ｊおよびＱｎ３−ｊのうち電圧の高いビット線にゲートが接続されているトランジスタが先にオンする。すると、このオン状態のトランジスタは電圧の低いビット線に対してグランドレベルＧＮＤを供給するため、このビット線の電圧は更にグランドレベルＧＮＤ側へ低下する。一方、オフ状態のトランジスタは、このグランドレベルＧＮＤへ低下するビット線にゲートが接続されているため、オフ状態のままとなる。
これにより、ビット線ＢＬｊおよびＸＢＬｊのうち低電位のビット線の電圧がグランドレベルＧＮＤへ引き下げられる。
［センスアンプ駆動回路ＳＤｊ］
センスアンプ駆動回路ＳＤｊは、制御回路１から与えられる制御信号ＳＡＰおよびＳＡＮに従って、センスアンプＳＡｊに駆動用の電源を供給する。
センスアンプ駆動回路ＳＤｊは、制御回路１から与えられる制御信号ＳＡＰおよびＳＡＮに従って、センスアンプＳＡｊに駆動用の電源を供給する。
図２の例において、センスアンプ駆動回路ＳＤｊは、ｐ型ＭＯＳトランジスタＱｐ１−ｊと、ｎ型ＭＯＳトランジスタＱｎ１−ｊとを有する。
ｐ型ＭＯＳトランジスタＱｐ１−ｊは、本発明の第１のスイッチの一実施形態である。
ｎ型ＭＯＳトランジスタＱｎ１−ｊは、本発明の第２のスイッチの一実施形態である。
ｐ型ＭＯＳトランジスタＱｐ１−ｊは、本発明の第１のスイッチの一実施形態である。
ｎ型ＭＯＳトランジスタＱｎ１−ｊは、本発明の第２のスイッチの一実施形態である。
ｐ型ＭＯＳトランジスタＱｐ１−ｊは、そのソースが電源電圧ＶＤＤに接続され、ドレインがｐ型ＭＯＳトランジスタＱｐ２−ｊおよびＱｐ３−ｊのソースに接続され、ゲートに制御信号ＳＡＰが入力される。制御信号ＳＡＰがローレベルに設定された場合、ｐ型ＭＯＳトランジスタＱｐ１−ｊはオン状態になり、そのドレインからセンスアンプＳＡｊに対して電源電圧ＶＤＤを供給する。
ｎ型ＭＯＳトランジスタＱｎ１−ｊは、そのソースがグランドレベルＧＮＤに接続され、ドレインがｎ型ＭＯＳトランジスタＱｎ２−ｊおよびＱｎ３−ｊのソースに接続され、ゲートに制御信号ＳＡＮが入力される。制御信号ＳＡＮがハイレベルに設定された場合、ｎ型ＭＯＳトランジスタＱｎ１−ｊはオン状態になり、そのドレインからセンスアンプＳＡｊに対してグランドレベルＧＮＤを供給する。
［書き込み回路ＷＣｊ］
書き込み回路ＷＣｊは、第ｊ列のメモリセルＭＣ１ｊ〜ＭＣｍｊの何れかに書き込みを行う場合、制御回路１から与えられる制御信号ＷＡｊに従って、ビット線対（ＢＬｊ，ＸＢＬｊ）に書き込み信号を入力する。
書き込み回路ＷＣｊは、第ｊ列のメモリセルＭＣ１ｊ〜ＭＣｍｊの何れかに書き込みを行う場合、制御回路１から与えられる制御信号ＷＡｊに従って、ビット線対（ＢＬｊ，ＸＢＬｊ）に書き込み信号を入力する。
図２の例において、書き込み回路ＷＣｊは、ｎ型ＭＯＳトランジスタＱｎ５−ｊおよびＱｎ６−ｊと、書き込みバッファＷＢｊとを有する。
書き込みバッファＷＢｊは、データの書き込み時において図示しない書き込みデータの設定回路により書き込みデータを設定され、その設定値に応じて書き込みデータ線対（ＷＤｊ，ＸＷＤｊ）の一方を電源電圧ＶＤＤ側、他方をグランドレベルＧＮＤ側に駆動する。
ｎ型ＭＯＳトランジスタＱｎ５−ｊは、書き込みデータ線ＷＤｊとビット線ＢＬｊとの間に接続されており、ゲートに制御信号ＷＡｊが入力される。
ｎ型ＭＯＳトランジスタＱｎ６−ｊは、書き込みデータ線ＸＷＤｊとビット線ＸＢＬｊとの間に接続されており、ゲートに制御信号ＷＡｊが入力される。
制御回路１によって制御信号ＷＡｊがハイレベルに設定されると、ｎ型ＭＯＳトランジスタＱｎ５−ｊおよびＱｎ６−ｊが共にオンして、ビット線対（ＢＬｊ，ＸＢＬｊ）と書き込みデータ線対（ＷＤｊ，ＸＷＤｊ）とが接続される。
書き込みバッファＷＢｊは、データの書き込み時において図示しない書き込みデータの設定回路により書き込みデータを設定され、その設定値に応じて書き込みデータ線対（ＷＤｊ，ＸＷＤｊ）の一方を電源電圧ＶＤＤ側、他方をグランドレベルＧＮＤ側に駆動する。
ｎ型ＭＯＳトランジスタＱｎ５−ｊは、書き込みデータ線ＷＤｊとビット線ＢＬｊとの間に接続されており、ゲートに制御信号ＷＡｊが入力される。
ｎ型ＭＯＳトランジスタＱｎ６−ｊは、書き込みデータ線ＸＷＤｊとビット線ＸＢＬｊとの間に接続されており、ゲートに制御信号ＷＡｊが入力される。
制御回路１によって制御信号ＷＡｊがハイレベルに設定されると、ｎ型ＭＯＳトランジスタＱｎ５−ｊおよびＱｎ６−ｊが共にオンして、ビット線対（ＢＬｊ，ＸＢＬｊ）と書き込みデータ線対（ＷＤｊ，ＸＷＤｊ）とが接続される。
［ｐ型ＭＯＳトランジスタＱｐ４−ｋ］
ｐ型ＭＯＳトランジスタＱｐ４−ｋは、制御回路１から与えられる制御信号ＣＯＮ＿Ｐに従って、センスアンプ駆動回路ＳＤｋおよびＳＤ（ｋ＋１）の電源電圧ＶＤＤの供給端子同士を並列に接続する。
なお、ここで記号‘ｋ’は、‘１’から‘ｎ−１’までの整数を示している。
ｐ型ＭＯＳトランジスタＱｐ４−ｋは、制御回路１から与えられる制御信号ＣＯＮ＿Ｐに従って、センスアンプ駆動回路ＳＤｋおよびＳＤ（ｋ＋１）の電源電圧ＶＤＤの供給端子同士を並列に接続する。
なお、ここで記号‘ｋ’は、‘１’から‘ｎ−１’までの整数を示している。
図２の例において、ｐ型ＭＯＳトランジスタＱｐ４−ｋは、ｐ型ＭＯＳトランジスタＱｐ１−ｋのドレインとｐ型ＭＯＳトランジスタＱｐ１−（ｋ＋１）のドレインとの間に接続されており、ゲートに制御信号ＣＯＮ＿Ｐが入力されている。制御信号ＣＯＮ＿Ｐがローレベルになると、ｐ型ＭＯＳトランジスタＱｐ４−ｋはオン状態になり、ｐ型ＭＯＳトランジスタＱｐ１−ｋおよびＱｐ１−（ｋ＋１）が並列接続されて、その駆動能力が向上する。
［ｎ型ＭＯＳトランジスタＱｎ４−ｋ］
ｎ型ＭＯＳトランジスタＱｎ４−ｋは、制御回路１から与えられる制御信号ＣＯＮ＿Ｎに従って、センスアンプ駆動回路ＳＤｋおよびＳＤ（ｋ＋１）のグランドレベルＧＮＤの供給端子同士を並列に接続する。
なお、ここでも記号‘ｋ’は、‘１’から‘ｎ−１’までの整数を示している。
ｎ型ＭＯＳトランジスタＱｎ４−ｋは、制御回路１から与えられる制御信号ＣＯＮ＿Ｎに従って、センスアンプ駆動回路ＳＤｋおよびＳＤ（ｋ＋１）のグランドレベルＧＮＤの供給端子同士を並列に接続する。
なお、ここでも記号‘ｋ’は、‘１’から‘ｎ−１’までの整数を示している。
図２の例において、ｎ型ＭＯＳトランジスタＱｎ４−ｋは、ｎ型ＭＯＳトランジスタＱｎ１−ｋのドレインとｎ型ＭＯＳトランジスタＱｎ１−（ｋ＋１）のドレインとの間に接続されており、ゲートに制御信号ＣＯＮ＿Ｎが入力されている。制御信号ＣＯＮ＿Ｎがハイレベルになると、ｎ型ＭＯＳトランジスタＱｎ４−ｋはオン状態になり、ｎ型ＭＯＳトランジスタＱｎ１−ｋおよびＱｎ１−（ｋ＋１）が並列接続されて、その駆動能力が向上する。
次に、制御回路１において上述した制御信号ＳＡＮ，ＳＡＰ，ＣＯＮ＿Ｎ，ＣＯＮ＿Ｐを生成する部分の回路について、図３の構成例を参照しながら説明する。
図３に示す制御回路１は、インバータ回路１０１，…，１０６と、ＮＡＮＤ回路１０７と、ＡＮＤ回路１０８，…，１１０と、フリップフロップ１１１と、遅延回路１１２および１１３とを有する。
インバータ回路１０１は、読み出しアクセスや書き込みアクセスが開始される際にハイレベルに設定される制御信号ＡＣＴを入力し、その論理反転信号を出力する。
インバータ回路１０２は、読み出しアクセスや書き込みアクセスが終了する際にハイレベルに設定される制御信号ＰＲＥを入力し、その論理反転信号を出力する。
インバータ回路１０２は、読み出しアクセスや書き込みアクセスが終了する際にハイレベルに設定される制御信号ＰＲＥを入力し、その論理反転信号を出力する。
ＮＡＮＤ回路１０７は、インバータ回路１０１の出力信号と、後述するインバータ回路１０３の出力信号とを入力し、その反転論理積を出力する。
ＡＮＤ回路１０８は、ＮＡＮＤ回路１０７の出力信号とインバータ回路１０２の出力信号とを入力し、その論理積を出力する。
ＡＮＤ回路１０８は、ＮＡＮＤ回路１０７の出力信号とインバータ回路１０２の出力信号とを入力し、その論理積を出力する。
フリップフロップ１１１は、クロック信号ＣＫの立ち上がりに同期してＡＮＤ回路１０８の出力信号をラッチし出力する。
フリップフロップ１１１は、制御回路１の指示に基づいて半導体記憶装置の全体の初期化動作が実行される場合や、電源投入後の初期状態において、図示しない制御信号に従い出力信号をローレベルにリセットする。
フリップフロップ１１１は、制御回路１の指示に基づいて半導体記憶装置の全体の初期化動作が実行される場合や、電源投入後の初期状態において、図示しない制御信号に従い出力信号をローレベルにリセットする。
インバータ回路１０３は、フリップフロップ１１１にラッチされる信号を入力し、その論反転信号を出力する。
インバータ回路１０４は、インバータ回路１０３の出力信号を入力し、その論理反転信号ｉｎｔ＿ａを出力する。
インバータ回路１０４は、インバータ回路１０３の出力信号を入力し、その論理反転信号ｉｎｔ＿ａを出力する。
遅延回路１１２は、インバータ回路１０４の出力信号ｉｎｔ＿ａに所定の遅延を与えて出力する。
ＡＮＤ回路１０９は、インバータ回路１０４の出力信号ｉｎｔ＿ａと遅延回路１１２の出力信号とを入力し、その論理積を制御信号ＳＡＮとして出力する。
インバータ回路１０５は、制御信号ＳＡＮを入力して論理反転し、制御信号ＳＡＰとして出力する。
ＡＮＤ回路１０９は、インバータ回路１０４の出力信号ｉｎｔ＿ａと遅延回路１１２の出力信号とを入力し、その論理積を制御信号ＳＡＮとして出力する。
インバータ回路１０５は、制御信号ＳＡＮを入力して論理反転し、制御信号ＳＡＰとして出力する。
遅延回路１１３は、ＡＮＤ回路１０９から出力される制御信号ＳＡＮに所定の遅延を与えて出力する。
ＡＮＤ回路１１０は、インバータ回路１０１の出力信号ｉｎｔ＿ａと遅延回路１１３の出力信号とを入力し、その論理積を制御信号ＣＯＮ＿Ｎとして出力する。
インバータ回路１０６は、制御信号ＣＯＮ＿Ｎを入力して論理反転し、制御信号ＣＯＮ＿Ｐとして出力する。
ＡＮＤ回路１１０は、インバータ回路１０１の出力信号ｉｎｔ＿ａと遅延回路１１３の出力信号とを入力し、その論理積を制御信号ＣＯＮ＿Ｎとして出力する。
インバータ回路１０６は、制御信号ＣＯＮ＿Ｎを入力して論理反転し、制御信号ＣＯＮ＿Ｐとして出力する。
図４は、図３に示す制御回路１における各部の信号タイミングの一例を示す図である。
初期状態において、制御信号ＡＣＴ（図４（Ｂ））およびＰＲＥ（図４（Ｃ））はローレベルに設定され、フリップフロップ１１１の出力信号もローレベルにリセットされる。従って、この場合、ＡＮＤ回路１０８の出力信号はローレベルになり、フリップフロップ１１１の出力信号はローレベルに保持される。また、制御信号ＳＡＮ（図４（Ｅ））および制御信号ＣＯＮ＿Ｎ（図４（Ｇ））はローレベル、制御信号ＳＡＰ（図４（Ｆ））および制御信号ＣＯＮ＿Ｐ（図４（Ｈ））はハイレベルになる。
読み出しアクセスや書き込みアクセスの開始時において制御信号ＡＣＴがハイレベルに設定されると、ＡＮＤ回路１０８の出力信号はハイレベルへ変化する。このハイレベルの信号は、クロック信号ＣＫ（図４（Ａ））の立ち上がりに同期してフリップフロップ１１１にラッチされ、インバータ回路１０４の出力信号ｉｎｔ＿ａ（図４（Ｄ））はローレベルからハイレベルに変化する（時刻ｔ１１）。
ハイレベルの信号ｉｎｔ＿ａが遅延回路１１２による遅延を経てＡＮＤ回路１０９に入力されると、ＡＮＤ回路１０９の出力信号である制御信号ＳＡＮがハイレベルに変化し、その論理反転信号である制御信号ＳＡＰがローレベルに変化する（時刻ｔ１２）。
時刻ｔ１２でハイレベルに変化した制御信号ＳＡＮが、更に遅延回路１１３による遅延を経てＡＮＤ回路１１０に入力されると、ＡＮＤ回路１１０の出力信号である制御信号ＣＯＮ＿Ｎがハイレベルに変化し、その論理反転信号である制御信号ＣＯＮ＿Ｐがローレベルに変化する（時刻ｔ１３）。
読み出しアクセスや書き込みアクセスの終了時において制御信号ＰＲＥがハイレベルに設定されると、ＡＮＤ回路１０８の出力信号はローレベルに変化する。このローレベルの信号は、クロック信号ＣＫの立ち上がりに同期してフリップフロップ１１１にラッチされ、インバータ回路１０４の出力信号ｉｎｔ＿ａはハイレベルからローレベルへ変化する（時刻ｔ１４）。
信号ｉｎｔ＿ａがローレベルに変化すると、ＡＮＤ回路１０９より出力される制御信号ＳＡＮ、ＡＮＤ回路１１０より出力される制御信号ＣＯＮ＿Ｎは直ちにローレベルへ変化し、これらの論理反転信号である制御信号ＳＡＰおよびＣＯＮ＿Ｐは直ちにハイレベルへ変化する。
以上が、図３に示す制御回路１の説明である。
以上が、図３に示す制御回路１の説明である。
ここで、上述した構成を有する図１に示す半導体記憶装置のデータ書き込み動作について、図５に示す信号タイミング図を参照しながら詳細に説明する。
書き込み動作を実行する前の状態において、制御回路１は、ビット線対（ＢＬ１，ＸＢＬ１）〜（ＢＬｎ，ＸＢＬｎ）を電源電圧ＶＤＤの半分の電圧‘ＶＤＤ／２’にプリチャージするようにビット線制御回路４を制御する。
また、制御回路１は、センスアンプ駆動回路ＳＤ１〜ＳＤｎによるセンスアンプＳＡ１〜ＳＡｎの駆動を停止させるとともに、ｐ型ＭＯＳトランジスタＱｐ４−１〜Ｑｐ４−ｎおよびｎ型ＭＯＳトランジスタＱｎ４−１〜Ｑｎ４−ｎを全てオフさせる。すなわち、制御信号ＳＡＰおよびＣＯＮ＿Ｐをハイレベル、制御信号ＳＡＮおよびＣＯＮ＿Ｎをローレベルに設定する。
更に、制御回路１は、制御信号ＷＡ１〜ＷＡｎを全てローレベルに設定し、ビット線対（ＢＬ１，ＸＢＬ１）〜（ＢＬｎ，ＸＢＬｎ）と書き込みデータ線対（ＷＤ１，ＸＷＤ１）〜（ＷＤｎ，ＸＷＤｎ）とをそれぞれ切り離す。
また、制御回路１は、センスアンプ駆動回路ＳＤ１〜ＳＤｎによるセンスアンプＳＡ１〜ＳＡｎの駆動を停止させるとともに、ｐ型ＭＯＳトランジスタＱｐ４−１〜Ｑｐ４−ｎおよびｎ型ＭＯＳトランジスタＱｎ４−１〜Ｑｎ４−ｎを全てオフさせる。すなわち、制御信号ＳＡＰおよびＣＯＮ＿Ｐをハイレベル、制御信号ＳＡＮおよびＣＯＮ＿Ｎをローレベルに設定する。
更に、制御回路１は、制御信号ＷＡ１〜ＷＡｎを全てローレベルに設定し、ビット線対（ＢＬ１，ＸＢＬ１）〜（ＢＬｎ，ＸＢＬｎ）と書き込みデータ線対（ＷＤ１，ＸＷＤ１）〜（ＷＤｎ，ＸＷＤｎ）とをそれぞれ切り離す。
この状態において、制御回路１は、行のアドレスデータＡＤＤ１に応じた１本のワード線を活性化させるように行デコード回路２を制御する。
図５の例では、時刻ｔにおいて第１列のワード線ＷＬ１（図５（Ａ））を活性化させている。
図５の例では、時刻ｔにおいて第１列のワード線ＷＬ１（図５（Ａ））を活性化させている。
ワード線ＷＬ１が活性化すると（時刻ｔ１）、メモリセルＭＣ１ｊのアクセス用トランジスタＱ１ｊが導通し、ビット線ＢＬｊの電圧はキャパシタＣ１ｊに蓄積される電荷に応じて電圧‘ＶＤＤ／２’から僅に上昇もしくは低下する。
図５（Ｂ）の例において、メモリセルＭＣ１２のキャパシタＣ１２はハイレベルの電圧を有しており、ビット線ＢＬ２の電圧は‘ＶＤＤ／２’より僅に高くなっている。
また、図５（Ｇ）の例において、メモリセルＭＣ１１，ＭＣ１３のキャパシタＣ１１，Ｃ１３はそれぞれローレベルの電圧を有しており、ビット線ＢＬ１，ＢＬ３の電圧は‘ＶＤＤ／２’より僅に低くなっている。
図５（Ｂ）の例において、メモリセルＭＣ１２のキャパシタＣ１２はハイレベルの電圧を有しており、ビット線ＢＬ２の電圧は‘ＶＤＤ／２’より僅に高くなっている。
また、図５（Ｇ）の例において、メモリセルＭＣ１１，ＭＣ１３のキャパシタＣ１１，Ｃ１３はそれぞれローレベルの電圧を有しており、ビット線ＢＬ１，ＢＬ３の電圧は‘ＶＤＤ／２’より僅に低くなっている。
一方、制御回路１は、行デコード回路２による行のアドレスデータＡＤＤ１のデコードと並行して、データ入出力回路３に含まれる図示しない列デコード回路において列のアドレスデータＡＤＤ２のデコードを実行させる。そして、この列デコードの結果に応じて選択される一群のビット線対に接続された書き込み回路において、データの書き込み準備を開始させる。すなわち、選択された列の書き込みバッファＷＢｊに書き込みデータを設定し、書き込みデータ線対（ＷＤｊ，ＸＷＤｊ）の一方を電源電圧ＶＤＤ側、他方をグランドレベルＧＮＤ側に駆動させる。
図５の例では、アドレスデータＡＤＤ２のデコード結果によって第２列が書き込み対象として選択されており、時刻ｔ１の後、書き込み回路ＷＣ２においてデータの書き込み準備が開始されている。すなわち、書き込みバッファＷＢ２によって書き込みデータ線ＸＷＤ２が電源電圧ＶＤＤ側に駆動され、書き込みデータ線ＷＤ２がグランドレベルＧＮＤ側に駆動されている（図５（Ｃ））。
図５の例では、アドレスデータＡＤＤ２のデコード結果によって第２列が書き込み対象として選択されており、時刻ｔ１の後、書き込み回路ＷＣ２においてデータの書き込み準備が開始されている。すなわち、書き込みバッファＷＢ２によって書き込みデータ線ＸＷＤ２が電源電圧ＶＤＤ側に駆動され、書き込みデータ線ＷＤ２がグランドレベルＧＮＤ側に駆動されている（図５（Ｃ））。
書き込み回路においてデータの書き込み準備を開始させると、次に制御回路１は、書き込み対象の列のビット線対に対して書き込み回路から書き込み信号を入力させる。
図５（Ｅ）の例では、時刻ｔ１から所定時間が経過した時刻ｔ２において、第２列の制御信号ＷＡ２を活性化して、ビット線対（ＢＬ２，ＸＢＬ２）と書き込みデータ線対（ＷＤ２，ＸＷＤ２）とを接続させている。これにより、ビット線ＸＢＬ２が電源電圧ＶＤＤ側に駆動され、ビット線ＢＬ２がグランドレベルＧＮＤ側に駆動される。
このとき、制御信号ＷＡ１，ＷＡ３は不活性化されたままであり、ビット線対（ＢＬ１，ＸＢＬ１）および（ＢＬ３，ＸＢＬ３）は微小な電圧差をそのまま保っている。
図５（Ｅ）の例では、時刻ｔ１から所定時間が経過した時刻ｔ２において、第２列の制御信号ＷＡ２を活性化して、ビット線対（ＢＬ２，ＸＢＬ２）と書き込みデータ線対（ＷＤ２，ＸＷＤ２）とを接続させている。これにより、ビット線ＸＢＬ２が電源電圧ＶＤＤ側に駆動され、ビット線ＢＬ２がグランドレベルＧＮＤ側に駆動される。
このとき、制御信号ＷＡ１，ＷＡ３は不活性化されたままであり、ビット線対（ＢＬ１，ＸＢＬ１）および（ＢＬ３，ＸＢＬ３）は微小な電圧差をそのまま保っている。
こうしてビット線対に書き込み信号を入力させた後、制御回路１は、制御信号ＳＡＰおよびＳＡＮ（図５（Ｆ））を活性化させて、センスアンプＳＤ１〜ＳＤｎによるセンシング動作を一斉に開始させる（時刻ｔ３）。これにより、ビット線対（ＢＬ１，ＸＢＬ１）〜（ＢＬｎ，ＸＢＬｎ）の電圧差がセンスアンプＳＡ１〜ＳＡｎによって増幅される。
以上は、センスアンプ駆動回路ＳＤ１〜ＳＤｎによるセンスアンプＳＡ１〜ＳＡｎの駆動が停止された状態で開始される、初回の書き込み動作についての説明である。
次に、センスアンプ駆動回路ＳＤ１〜ＳＤｎによるセンスアンプＳＡ１〜ＳＡｎの駆動が開始された状態で更に連続的に書き込みを行う場合の動作について、引き続き図５の信号タイミングを参照しながら説明する。
時刻ｔ３においてセンスアンプ駆動回路ＳＤ１〜ＳＤｎによるセンスアンプＳＡ１〜ＳＡｎの駆動が開始されると、この駆動開始時点から所定時間が経過した後（例えば図３における遅延回路１１３の遅延時間が経過した後）、制御回路１は、ｐ型ＭＯＳトランジスタＱｐ４−１〜Ｑｐ４−ｎおよびｎ型ＭＯＳトランジスタＱｎ４−１〜Ｑｎ４−ｎをオン状態に設定する。すなわち、制御信号ＣＯＮ＿Ｐをローレベル、制御信号ＣＯＮ＿Ｎをハイレベルに設定する（時刻ｔ４）。
またこれと並行して、制御回路１は、次に書き込み対象となる列の書き込み回路においてデータの書き込みを準備させる。すなわち、次に書き込み対象となる列の書き込みバッファＷＢｊに書き込みデータを設定し、書き込みデータ線対（ＷＤｊ，ＸＷＤｊ）の一方を電源電圧ＶＤＤ側、他方をグランドレベルＧＮＤ側に駆動させる。
図５の例では、次の書き込み対象として再び第２列が選択されており、時刻ｔ４の後、書き込み回路ＷＣ２においてデータの書き込み準備が開始されている。すなわち、書き込みバッファＷＢ２によって書き込みデータ線ＷＤ２が電源電圧ＶＤＤ側に駆動され、書き込みデータ線ＸＷＤ２がグランドレベルＧＮＤ側に駆動されている（図５（Ｃ））。
図５の例では、次の書き込み対象として再び第２列が選択されており、時刻ｔ４の後、書き込み回路ＷＣ２においてデータの書き込み準備が開始されている。すなわち、書き込みバッファＷＢ２によって書き込みデータ線ＷＤ２が電源電圧ＶＤＤ側に駆動され、書き込みデータ線ＸＷＤ２がグランドレベルＧＮＤ側に駆動されている（図５（Ｃ））。
書き込み回路においてデータの書き込み準備を開始させると、次に制御回路１は、書き込み対象の列のビット線対に対して書き込み回路から書き込み信号を入力させる。
図５（Ｅ）の例では、時刻ｔ４から所定時間が経過した時刻ｔ５において、第２列の制御信号ＷＡ２を活性化して、ビット線対（ＢＬ２，ＸＢＬ２）と書き込みデータ線対（ＷＤ２，ＸＷＤ２）とを接続させている。これにより、ビット線ＢＬ２が電源電圧ＶＤＤ側に駆動され、ビット線ＸＢＬ２がグランドレベルＧＮＤ側に駆動される。
図５（Ｅ）の例では、時刻ｔ４から所定時間が経過した時刻ｔ５において、第２列の制御信号ＷＡ２を活性化して、ビット線対（ＢＬ２，ＸＢＬ２）と書き込みデータ線対（ＷＤ２，ＸＷＤ２）とを接続させている。これにより、ビット線ＢＬ２が電源電圧ＶＤＤ側に駆動され、ビット線ＸＢＬ２がグランドレベルＧＮＤ側に駆動される。
このとき、ｐ型ＭＯＳトランジスタＱｐ４−１〜Ｑｐ４−ｎおよびｎ型ＭＯＳトランジスタＱｎ４−１〜Ｑｎ４−ｎがオン状態になっており、第２列のセンスアンプ駆動回路ＳＤ２には他の列のセンスアンプ駆動回路が並列に接続されている。そのため、第２列のセンスアンプＳＡ２によるビット線ＢＬ２およびＸＢＬ２の駆動能力は、初回のデータ書き込み時に比べて増強されている。
図５（Ｂ）には、ビット線対（ＢＬ２，ＸＢＬ２）をセンスアンプ駆動回路ＳＤ２単独で駆動する場合と、他の列のセンスアンプ駆動回路を含めた複数の回路で並列駆動する場合とにおける、キャパシタＣ１２の電圧変化の例が示されている。
図５（Ｂ）に示すように、並列接続された複数のセンスアンプ駆動回路でセンスアンプＳＡ２を駆動することによって、キャパシタＣ１２の充電が高速化される。これによりにおける書き込み信号の入力時点（時刻ｔ５）からキャパシタＣ１２の充電完了時点（時刻ｔ６）までの書き込み時間Ｔ１を短縮することが可能になる。
図５（Ｂ）に示すように、並列接続された複数のセンスアンプ駆動回路でセンスアンプＳＡ２を駆動することによって、キャパシタＣ１２の充電が高速化される。これによりにおける書き込み信号の入力時点（時刻ｔ５）からキャパシタＣ１２の充電完了時点（時刻ｔ６）までの書き込み時間Ｔ１を短縮することが可能になる。
なお、このとき、他のビット線対は既にそれぞれのセンスアンプによって駆動された後であるため、その電圧差は電源電圧ＶＤＤのレベルまで十分に大きくなっている。従って、このときオン状態のｐ型ＭＯＳトランジスタＱｐ４−１〜Ｑｐ４−ｎおよびｎ型ＭＯＳトランジスタＱｎ４−１〜Ｑｎ４−ｎを介してビット線対（ＢＬ２，ＸＢＬ２）から他のビット線対に電位変動が伝播しても、他のビット線対の電圧差はこれにほとんど影響を受けることなくそのまま保持される。
以上説明したように、本実施形態によれば、データの書き込みを行う際、センスアンプ駆動回路（ＳＤ１〜ＳＤｎ）によるセンスアンプ（ＳＡ１〜ＳＡｎ）の駆動が停止され、かつ、スイッチ回路（Ｑｐ４−１〜Ｑｐ４−ｎ、Ｑｎ４−１〜Ｑｎ４−ｎ）がオフに設定された状態において、書き込み回路（ＷＣ１〜ＷＣｎ）より書き込み対象セルのビット線対に対して書き込み信号が入力される。この書き込み信号の入力後、センスアンプ駆動回路（ＳＤ１〜ＳＤｎ）によってセンスアンプ（ＳＡ１〜ＳＡｎ）がそれぞれ駆動され、メモリセル内のキャパシタに保持される電荷に応じたビット線対の微小な電圧差がそれぞれ増幅される。
このように、本実施形態では、センスアンプの駆動前に書き込み対象セルのビット線対に書き込み信号を入力するため、ビット線対の電圧差をセンスアンプで増幅させた後に書き込み信号を入力する方法に比べて、データの書き込み時間を短縮することができる。
また、本実施形態によれば、センスアンプ駆動回路（ＳＤ１〜ＳＤｎ）によるセンスアンプ（ＳＡ１〜ＳＡｎ）の駆動開始時点から所定時間が経過した後、書き込み対象セルのセンスアンプを駆動するセンスアンプ駆動回路を含んだ複数のセンスアンプ駆動回路の電源供給端子がスイッチ回路（Ｑｐ４−１〜Ｑｐ４−ｎ、Ｑｎ４−１〜Ｑｎ４−ｎ）によって並列に接続される。そして、スイッチ回路（Ｑｐ４−１〜Ｑｐ４−ｎ、Ｑｎ４−１〜Ｑｎ４−ｎ）により電源供給端子が接続された状態で、書き込み対象セルのビット線対に対し書き込み回路から書き込み信号が入力される。
このように、本実施形態では、センスアンプが既に駆動された状態で更に連続的に書き込みを行う場合において、書き込み対象セルのセンスアンプが、スイッチ回路（Ｑｐ４−１〜Ｑｐ４−ｎ、Ｑｎ４−１〜Ｑｎ４−ｎ）で並列に接続された複数のセンスアンプ駆動回路により強力に駆動されるため、１つのセンスアンプ駆動回路で駆動を行う場合に比べて駆動能力を向上させることが可能になり、データの書き込み時間を短縮することができる。
このように、本実施形態では、センスアンプの駆動前に書き込み対象セルのビット線対に書き込み信号を入力するため、ビット線対の電圧差をセンスアンプで増幅させた後に書き込み信号を入力する方法に比べて、データの書き込み時間を短縮することができる。
また、本実施形態によれば、センスアンプ駆動回路（ＳＤ１〜ＳＤｎ）によるセンスアンプ（ＳＡ１〜ＳＡｎ）の駆動開始時点から所定時間が経過した後、書き込み対象セルのセンスアンプを駆動するセンスアンプ駆動回路を含んだ複数のセンスアンプ駆動回路の電源供給端子がスイッチ回路（Ｑｐ４−１〜Ｑｐ４−ｎ、Ｑｎ４−１〜Ｑｎ４−ｎ）によって並列に接続される。そして、スイッチ回路（Ｑｐ４−１〜Ｑｐ４−ｎ、Ｑｎ４−１〜Ｑｎ４−ｎ）により電源供給端子が接続された状態で、書き込み対象セルのビット線対に対し書き込み回路から書き込み信号が入力される。
このように、本実施形態では、センスアンプが既に駆動された状態で更に連続的に書き込みを行う場合において、書き込み対象セルのセンスアンプが、スイッチ回路（Ｑｐ４−１〜Ｑｐ４−ｎ、Ｑｎ４−１〜Ｑｎ４−ｎ）で並列に接続された複数のセンスアンプ駆動回路により強力に駆動されるため、１つのセンスアンプ駆動回路で駆動を行う場合に比べて駆動能力を向上させることが可能になり、データの書き込み時間を短縮することができる。
従って、本実施形態によれば、ライト・ビフォア・センシング動作によるランダムアクセス周期の短縮が可能であるとともに、連続書き込み動作の速度を更に高速化することができる。
これにより、例えばシステムＬＳＩに搭載するＤＲＡＭのマクロとして、高速ランダムアクセスが可能なＤＲＡＭと、高速ページアクセスが可能なＤＲＡＭとを、１種類のマクロにより提供することが可能になる。また、システムＬＳＩにおいてＳＲＡＭの置き換えに用いられるＤＲＡＭと、主としてグラフィック処理に用いられるページアクセス中心のＤＲＡＭとを、１種類のマクロにより提供することも可能になる。そのため、２種類のマクロを個別に設計する場合と比較して、設計に要する期間やコストを大幅に削減することが可能になる。
これにより、例えばシステムＬＳＩに搭載するＤＲＡＭのマクロとして、高速ランダムアクセスが可能なＤＲＡＭと、高速ページアクセスが可能なＤＲＡＭとを、１種類のマクロにより提供することが可能になる。また、システムＬＳＩにおいてＳＲＡＭの置き換えに用いられるＤＲＡＭと、主としてグラフィック処理に用いられるページアクセス中心のＤＲＡＭとを、１種類のマクロにより提供することも可能になる。そのため、２種類のマクロを個別に設計する場合と比較して、設計に要する期間やコストを大幅に削減することが可能になる。
なお、本発明は上記の実施形態にのみ限定されるものではなく、様々なバリエーションを含んでいる。
上述した実施形態では、第ｋ列のセンスアンプ駆動回路ＳＤｋと第（ｋ＋１）列のセンスアンプ駆動回路ＳＤｋとの間にトランジスタのスイッチ（Ｑｐ４−ｋ、Ｑｎ４−ｋ）を設けているが、本発明はこれに限定されない。すなわち、連続書き込み時において複数のセンスアンプ駆動回路により書き込み対象セルのセンスアンプを駆動できるものであれば、上記以外の接続形態によってセンスアンプ駆動回路同士を並列に接続しても良い。
ただし、配線の容易さを考慮した場合、スイッチ回路は、隣接して配置されるセンスアンプ駆動回路の電源供給端子同士を並列に接続するものであることが好ましい。
ただし、配線の容易さを考慮した場合、スイッチ回路は、隣接して配置されるセンスアンプ駆動回路の電源供給端子同士を並列に接続するものであることが好ましい。
また、上述した実施形態では、全列のセンスアンプ駆動回路ＳＤ１〜ＳＤｎをスイッチ回路（Ｑｐ４−１〜Ｑｐ４−ｎ、Ｑｎ４−１〜Ｑｎ４−ｎ）によって一斉に並列接続しているが、本発明はこれに限定されない。すなわち、連続書き込み時において少なくとも２つ以上のセンスアンプ駆動回路により書き込み対象セルのセンスアンプを駆動できれば良いため、例えば全列のうち書き込み対象の列を含む複数列のセンスアンプ駆動回路のみを並列に接続するようにスイッチ回路の制御を行っても良い。
また、上述した実施形態では、スイッチ回路として、２種類の電源電圧（電源電圧ＶＤＤおよびグランドレベルＧＮＤ）に対応した２種類のトランジスタスイッチ（ｐ型ＭＯＳトランジスタＱｐ４−１〜Ｑｐ４−ｎおよびｎ型ＭＯＳトランジスタＱｎ４−１〜Ｑｎ４−ｎ）を設けているが、本発明はこれに限定されない。すなわち、２種類の電源電圧のうち一方の電源電圧の供給端子を並列接続するスイッチのみを設ける構成でも良い。
また、トランジスタによるスイッチには、上述の実施形態のようにｐ型ＭＯＳトランジスタまたはｎ型ＭＯＳトランジスタを単独で用いることも可能であるし、あるいは、両者を並列接続したトランスファゲートを用いることも可能である。
また、トランジスタの種類はＭＯＳトランジスタに限定されるものではなく、他の種々のトランジスタ（例えばバイポーラトランジスタなど）を用いても良い。
１…制御回路、２…行デコード回路、３…データ入出力回路、４…ビット線制御回路、ＭＡ…メモリセルアレイ、ＭＣ１１〜ＭＣｍｎ…メモリセル、ＳＡ１〜ＳＡｎ…センスアンプ、ＳＤ１〜ＳＤｎ…センスアンプ駆動回路、ＷＣ１〜ＷＣｎ…書き込み回路、ＷＢ１〜ＷＢｎ…書き込みバッファ、ＷＬ１〜ＷＬｍ…ワード線、ＢＬ１〜ＢＬｎ，ＸＢＬ１〜ＸＢＬｎ…ビット線、ＷＤ１〜ＷＤｎ，ＸＷＤ１〜ＸＷＤｎ…書き込みデータ線、Ｑｐ１−１〜Ｑｐ１−ｎ，Ｑｐ２−１〜Ｑｐ２−ｎ，Ｑｐ３−１〜Ｑｐ３−ｎ，Ｑｐ４−１〜Ｑｐ４−ｎ…ｐ型ＭＯＳトランジスタ、Ｑｎ１−１〜Ｑｎ１−ｎ，Ｑｎ２−１〜Ｑｎ２−ｎ，Ｑｎ３−１〜Ｑｎ３−ｎ，Ｑｎ４−１〜Ｑｎ４−ｎ，Ｑｎ５−１〜Ｑｎ５−ｎ，Ｑｎ６−１〜Ｑｎ６−ｎ…ｎ型ＭＯＳトランジスタ、１０１〜１０６…インバータ回路、１０７…ＮＡＮＤ回路、１０８〜１１０…ＡＮＤ回路、１１１…フリップフロップ、１１２，１１３…遅延回路
Claims (4)
- 複数のビット線と、
上記複数のビット線を介してアクセスされる複数のメモリセルと、
上記メモリセルが上記ビット線を介してアクセスされるとき、当該メモリセルに保持される信号に応じた上記ビット線の信号をそれぞれ増幅する複数のセンスアンプと、
上記センスアンプに駆動用の電源をそれぞれ供給する複数のセンスアンプ駆動回路と、
異なるセンスアンプ駆動回路の電源供給端子を互いに並列に接続するスイッチ回路と、
上記メモリセルに書き込みを行う場合、書き込み対象のメモリセルのビット線に書き込み信号を入力する書き込み回路と、
上記センスアンプ駆動回路による上記センスアンプの駆動が停止されている状態で上記メモリセルに書き込みを行う場合、上記スイッチ回路による上記電源供給端子の接続をオフさせた状態で、上記書き込み回路より上記書き込み信号を入力させ、当該書き込み信号の入力後、上記複数のセンスアンプ駆動回路に上記センスアンプをそれぞれ駆動させ、上記センスアンプが駆動された状態で更に続けて書き込みを行う場合には、当該センスアンプの駆動が開始されてから所定時間が経過した後に、書き込み対象のメモリセルのセンスアンプを駆動するセンスアンプ駆動回路の電源供給端子と他の少なくとも１つのセンスアンプ駆動回路の電源供給端子とを上記スイッチ回路において並列に接続させ、上記書き込み回路より上記書き込み信号を入力させる制御回路と、
を有する半導体記憶装置。 - 上記スイッチ回路は、隣接して配置されているセンスアンプ駆動回路の電源供給端子同士を並列に接続する、
請求項１に記載の半導体記憶装置。 - 上記複数のビット線は、対をなす第１のビット線および第２のビット線をそれぞれ含み、
上記センスアンプ駆動回路は、
第１の電圧の供給線と第１の電圧供給端子との間に接続される第１のスイッチと、
上記第１の電圧より低い第２の電圧の供給線と第２の電圧供給端子との間に接続される第２のスイッチと、
を含み、
上記センスアンプは、
上記第１の電圧供給端子から上記第１のスイッチを介して上記第１の電圧が供給された場合、上記第１のビット線および上記第２のビット線のうち高電位のビット線の電圧を上記第１の電圧側に上昇させる第１のセンスアンプと、
上記第２の電圧供給端子から上記第２のスイッチを介して上記第２の電圧が供給された場合、上記第１のビット線および上記第２のビット線のうち低電位のビット線の電圧を上記第２の電圧側に低下させる第２のセンスアンプと、
を含み、
上記スイッチ回路は、
隣接して配置されるセンスアンプ駆動回路の上記第１の電圧供給端子同士を接続する第３のスイッチ、および／または、隣接して配置されているセンスアンプ駆動回路の上記第２の電圧供給端子同士を接続する第４のスイッチを含む、
請求項２に記載の半導体記憶装置。 - 複数のビット線と、
上記複数のビット線を介してアクセスされる複数のメモリセルと、
上記メモリセルが上記ビット線を介してアクセスされるとき、当該メモリセルに保持される信号に応じた上記ビット線の信号をそれぞれ増幅する複数のセンスアンプと、
上記センスアンプに駆動用の電源をそれぞれ供給する複数のセンスアンプ駆動回路と、
異なるセンスアンプ駆動回路の電源供給端子を互いに並列に接続するスイッチ回路と、
上記メモリセルに書き込みを行う場合、書き込み対象のメモリセルのビット線に書き込み信号を入力する書き込み回路と、
を有する半導体記憶装置にデータを書き込む方法であって、
上記センスアンプ駆動回路による上記センスアンプの駆動を停止させ、かつ、上記スイッチ回路による上記電源供給端子の接続をオフさせた状態において、上記書き込み回路より上記書き込み信号を入力させる第１の工程と、
上記第１の工程における書き込み信号の入力後、上記複数のセンスアンプ駆動回路に上記複数のセンスアンプをそれぞれ駆動させる第２の工程と、
上記第２の工程における上記センスアンプの駆動の開始から所定時間が経過した後、書き込み対象のメモリセルのセンスアンプを駆動するセンスアンプ駆動回路の電源供給端子と他の少なくとも１つのセンスアンプ駆動回路の電源供給端子とを上記スイッチ回路において並列に接続させる第３の工程と、
上記第３の工程によって上記電源供給端子が並列接続された状態で、上記書き込み回路より上記書き込み信号を入力させる第４の工程と、
を有する半導体記憶装置のデータ書き込み方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2004320435A JP2006134397A (ja) | 2004-11-04 | 2004-11-04 | 半導体記憶装置とそのデータ書き込み方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2004320435A JP2006134397A (ja) | 2004-11-04 | 2004-11-04 | 半導体記憶装置とそのデータ書き込み方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2006134397A true JP2006134397A (ja) | 2006-05-25 |
Family
ID=36727803
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2004320435A Pending JP2006134397A (ja) | 2004-11-04 | 2004-11-04 | 半導体記憶装置とそのデータ書き込み方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2006134397A (ja) |
-
2004
- 2004-11-04 JP JP2004320435A patent/JP2006134397A/ja active Pending
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