CN108885888A - 感测放大器和写驱动器使能方案 - Google Patents

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Abstract

提出了一种存储器和一种用于操作该存储器的方法。存储器包括存储器单元、被配置成从存储器单元感测读数据的感测放大器、被配置成向存储器单元提供写数据的写驱动器、被配置成在一个时间段期间使能感测放大器的第一电路以及被配置成在该时间段的至少一部分期间使能写驱动器的第二电路。方法包括在一个时间段期间使能感测放大器以从存储器单元感测读数据，以及在该时间段的至少一部分期间使能写驱动器以向存储器单元提供写数据。提出了另一种存储器和一种用于操作该存储器的方法。存储器和方法还包括地址输入电路，地址输入电路被配置成在感测放大器被使能时接收写地址。

Description

感测放大器和写驱动器使能方案
相关申请的交叉引用
本申请要求2016年03月22日提交的名称为“SENSE AMPLIFIER ENABLING SCHEME”的美国专利申请No.15/077,636的权益，该申请通过引用以其整体明确地并入本文。
技术领域
本公开一般涉及存储器电路，并且更具体地，涉及具有改进的感测放大器(SA)使能方案的存储器。
背景技术
存储器是无线通信设备的重要部件(例如，集成为蜂窝电话中的应用处理器的一部分)。许多无线应用依赖于双端口存储器的功能，例如，能够在单个时钟周期内处理读操作和写操作的存储器。双端口存储器通常包括与存储器单元阵列一起操作的两个端口，可以从两个端口同时访问存储器单元阵列。例如，双端口存储器可以在单个周期中访问两个不同的存储器位置(地址)。为了减小存储器的大小，可以使用伪双端口或PDP存储器来代替双端口存储器。PDP存储器的核心可以是单核存储器。因此，PDP存储器的存储器阵列可以允许在一个实例处进行单个存储器访问，而不像双端口存储器那样允许两个同时的存储器访问。PDP存储器可以模拟具有两个端口的双端口存储器。在一个实施方式中，PDP存储器可以顺序地执行读操作，然后执行写操作以满足双端口功能。
随着对更多处理能力的不断增长的需求，一个设计挑战是改善PDP存储器的性能。例如，减少PDP存储器的周期时间可以使PDP存储器对更多应用开放。
发明内容
公开了存储器的多个方面。存储器包括存储器单元、被配置成从存储器单元感测读数据的感测放大器、被配置成向存储器单元提供写数据的写驱动器、被配置成在一个时间段期间使能感测放大器的第一电路以及被配置成在该时间段的至少一部分期间使能写驱动器的第二电路。
公开了用于操作存储器的方法的多个方面。方法包括在一个时间段期间使能感测放大器以从存储器单元感测读数据，以及在该时间段的至少一部分期间使能写驱动器以向存储器单元提供写数据。
公开了存储器的其他方面。存储器包括存储器单元、被配置成从存储器单元感测读数据的感测放大器、被配置成使能感测放大器的电路以及被配置成在感测放大器被使能时接收写地址的地址输入电路。
公开了用于操作存储器的方法的其他方面。方法包括使能感测放大器以从存储器单元感测读数据并在感测放大器被使能时接收写地址。
应当理解，根据以下详细描述，本领域技术人员将容易明白装置和方法的其他方面，其中通过图示的方式示出和描述装置和方法的各个方面。如将认识到的，可以以其他和不同的形式实施这些方面，并且其若干细节能够在各种其他方面中进行修改。因此，附图和具体实施方式将被认为本质上是说明性的而不是限制性的。
附图说明
现在将参考附图、通过示例而非限制的方式在详细描述中呈现装置和方法的各个方面，其中：
图1是存储器的示例性实施例的框图。
图2是包含图1的存储器的应用处理器的示例性实施例的框图。
图3是用于SRAM的存储器单元的示例性实施例的电路图。
图4是SRAM的示例性实施例的功能性框图。
图5是图4的SRAM的操作的框图。
图6是图4的SRAM的操作的时序图。
图7是控制部件的示例性实施例的电路图。
图8是读/写切换器以及关联的感测放大器和写驱动器的示例性实施例的电路图。
图9是用于操作图4的SRAM的流程图。
具体实施方式
以下结合附图阐述的具体实施方式旨在作为本发明的各种示例性实施例的描述，而并不旨在表示可实践本发明的仅有实施例。为了提供对本发明的透彻理解，具体实施方式包括具体细节。然而，对于本领域技术人员将显而易见的是，可以在没有这些具体细节的情况下实践本发明。在某些情况下，以框图形式示出了公知的结构和部件，以避免模糊本发明的构思。缩写词和其他描述性术语可仅用于方便和清楚而使用，并不旨在限制本发明的范围。
在整个本公开中呈现的各种存储器以及用于从存储器读和/或写入存储器的方法可以被包含在各种装置中。举例来说，本文公开的存储器的各个方面可以被实施成独立存储器或者在独立存储器中实施。这些方面还可以被包括在任何的集成电路(IC)或系统、或者集成电路或系统的任何部分(例如，驻留在集成电路或集成电路的一部分中的模块、部件、电路等)、或者集成电路或系统与其他集成电路或系统(例如，视频卡、主板等)组合的任何中间产品、或者任何最终产品(例如，移动电话、个人数字助理(PDA)、台式计算机、膝上型计算机、手掌大小的计算机、平板计算机、工作站、游戏机、媒体播放器、基于计算机的模拟器、用于膝上型计算机的无线通信附件等)中。本文公开的方法的各个方面应当类似地在独立存储器中实施，或者被包括在以下当中：任何集成电路或系统，或集成电路或系统的任何部分，或任何中间产品或最终产品，或由这种独立存储器、集成电路或系统(或其一部分)、中间产品或最终产品执行的任何步骤、过程、算法等或其任何组合。
本文使用词语“示例性”来表示用作示例、实例或说明。本文描述为“示例性”的任何实施例不一定被解释成比其他实施例优选或有利。同样地，装置或方法的术语“实施例”不要求本发明的所有实施例包括所描述的部件、结构、特征、功能、过程、优点、益处或操作模式。
术语“连接”、“耦合”或其任何变型意指两个或多个元件之间的直接或间接的任何连接或耦合，并且可以涵盖被“连接”或“耦合”在一起的两个元件之间的一个或多个中间元件的存在。元件之间的耦合或连接可以是物理的、逻辑的或其组合。如本文所使用的，通过使用一个或多个电线、电缆和/或印刷电连接，以及通过使用电磁能(诸如作为几个非限制性和非穷举性的例子的具有射频区域、微波区域和光学(可见和不可见)区域中的波长的电磁能)，可以认为两个元件“连接”或“耦合”在一起。。
本文中使用诸如“第一”、“第二”等名称的对元件的任何引用一般不限制这些元件的数量或顺序。相反，这些名称在本文中用作区分两个或更多个元件或元件的实例的便利方法。因此，对第一和第二元件的引用并不意味着仅能够采用两个元件，或者第一元件必须在第二元件之前。
如本文所用，单数形式“一”、“一个”和“该”旨在也包括复数形式，除非上下文另有明确说明。将进一步理解，当在本文中使用术语“具有”、“包含”、“包括”时，指定所述特征、整数、步骤、操作、元件和/或部件的存在。但不排除存在或添加一个或多个其他特征、整数、步骤、操作、元件、部件和/或它们的组。
现在将在静态随机存取存储器(SRAM)的上下文中呈现存储器的各个方面。SRAM是需要电源来保留数据的易失性存储器。然而，如本领域技术人员将容易理解的，这些方面可以扩展到其他存储器和/或电路配置。因此，对SRAM的所有引用仅旨在说明存储器的示例性方面，应当理解这些方面可以扩展到广泛的应用。在一些示例中，所描述的SRAM可以与诸如处理器的其他集成电路(IC)块一起嵌入在衬底上。嵌入式SRAM的一个这种示例是用于无线通信应用的应用处理器。
图1是存储器100的示例性实施例的框图。存储器100提供外围电路写和读数据(例如，程序指令和由指令操作的数据)的介质。如下文所使用的，术语“数据”将被理解为包括程序指令、数据和可以存储在存储器100中的任何其他信息。存储器100包括用于操作控制102的输入，操作控制102用于控制存储器100的操作。例如，存储器100可以以读、写或各种测试模式操作。存储器100还包括用于地址的输入(例如，经由地址输入104)和用于在指定地址处待被写入存储器100的写数据的输入(例如，经由读数据/写数据106)。存储器还包括用于在指定地址处从存储器100读取的读数据的输出(例如，经由读数据/写数据106)。当将数据写入存储器100时，外围电路将操作控制102设置成写模式，并将该地址连同在该地址处待被写入存储器100的写数据一起发送到存储器100。当从存储器100读取数据时，外围电路将读/写使能控制设置成读模式并将地址发送到存储器100。作为响应，存储器100将该地址处的读数据发送到外围电路。
图2是包含图1的存储器的应用处理器的示例性实施例的框图。提供应用处理器202作为IC衬底的示例，IC衬底具有包含在其中的图1的存储器100。如本领域普通技术人员所知的，存储器100的应用不限于此。在一些示例中，存储器100和各种处理器核心被包含在其上的IC衬底中可以包含应用处理器202。处理器核心可以是电路的集合，并且可以包括指令执行单元。处理器核心中的一个可以作为外围电路206操作或包括外围电路206。在一些示例中，外围电路206可以被广义地解释为包括在存储器100的外围并且能够访问存储器100的任何合适的电路。如利用图1所描述的，外围电路206可以经由操作控制102和地址输入104来指示存储器100执行读操作或写操作。外围电路206还可以经由读数据/写数据106从存储器100接收读数据或者向存储器100提供写数据。
存储器100可以是任何合适的存储介质，诸如作为示例，SRAM。然而，如本领域技术人员将容易理解的，存储器100不必限于SRAM。SRAM包括被称为“单元”、“存储器单元”或“位单元”的存储元件的阵列。每个存储器单元被配置成存储一位数据(例如，逻辑1或逻辑0)。图3是用于SRAM的存储器单元的示例性实施例的电路图。利用六晶体管(6T)配置来实施存储器单元300。然而，如本领域技术人员将容易理解的，可以利用四晶体管(4T)或任何其他合适的晶体管配置来实施该单元。
存储器单元300被示出具有两个反相器302、304。第一反相器302包括p沟道晶体管306和n沟道晶体管308。第二反相器304包括p沟道晶体管310和n沟道晶体管312。在所描述的实施例中，反相器302和304由VDD供电并具有返回VSS(例如，地)。第一和第二反相器302、304被互连以形成交叉耦合的锁存器。第一n沟道存取晶体管314将来自第一反相器302的输出节点316耦合到位线BL，并且第二n沟道存取晶体管318将来自第二反相器304的输出节点320耦合到位线BLB(其值是位线BL的相反或反相)。存取晶体管314、318的栅极被耦合到字线WL。
可以通过将位线BL和位线BLB预充电或充电到预定电平来启动读操作，该预定电平被确定为以便不干扰存储器单元300中存储的数据。在一些示例中，预充电电路BLPC 412(参见图4)将位线BL和位线BLB预充电或上拉到不翻转存储的数据的预定电平。预定电平可以是高电平或VDD。在一些示例中，预定电平可以是VDD的一部分(例如，一半)。然后字线WL被断言(asserted)，分别经由存取晶体管314和318将交叉耦合的反相器302、304连接到位线BL和位线BLB。举例来说，存储器单元300可以通过在输出节点316处存储低电平(例如，地)并在输出节点320处存储高电平(例如，VDD)来存储逻辑1。这些状态由交叉耦合的反相器302、304维持。在断言字线WL时，反相器302通过存取晶体管314和输出节点316将位线BL放电。位线BLB由反相器304通过存取晶体管318和输出节点320而维持在高电平。因此，通过下拉位线BL建立了位线对BL和BLB上的电压差。
位线BL和位线BLB被馈送到感测放大器(SA)，感测放大器(SA)感测其上承载的数据(例如，电压差)并将作为读数据的逻辑电平(例如，逻辑1)输出到外围电路206。SA将在下文详细讨论。
可以通过将位线BL和位线BLB设置成待写入存储器单元300的值并且断言字线WL来启动写操作。也就是说，写数据被驱动到位线BL和位线BLB上。可以在将待写入的值(例如，写数据)被提供给位线BL和位线BLB之前或之后断言字线WL。举例来说，可以通过将位线BL设置成逻辑电平0并且将位线BLB设置成逻辑1而将逻辑1写入存储器单元300。位线BL处的逻辑电平0通过存取晶体管314被施加到第二反相器304的输入，这又迫使第二反相器304的输出节点320到VDD。第二反相器304的输出节点320被施加到第一反相器302的输入，这又迫使第一反相器302的输出节点316到VSS。可以通过反转位线BL的值和位线BLB的值而将逻辑电平0写入存储器单元300。写驱动器被设计成比存储器单元300中的上拉晶体管(306和310)更强，以使得写数据可以覆盖交叉耦合的反相器302、304的先前状态。
当读操作或写操作完成时，字线被解除断言，从而使存取晶体管314和318将位线BL和位线BLB与两个反相器302、304断开连接。只要向存储器单元300施加电源，两个反相器302、304之间的交叉耦合就维持反相器输出的状态。
将关于布置为PDP存储器的SRAM来呈现用于使能感测放大器和/或写驱动器的装置和方法的各个方面。然而，如本领域技术人员将容易理解的，贯穿本公开内容呈现的感测放大器和/或写驱动器的方法和装置的各个方面及其众多应用不限于此。例如，所呈现的方面可以被应用于SRAM和PDP存储器之外的存储器。因此，对所呈现的装置或方法的特定应用的所有引用仅旨在说明装置或方法的示例性方面，应当理解这些方面可以具有广泛的应用差异。
图4是SRAM的示例性实施例的功能性框图。SRAM 400被配置成操作感测放大器使能方案以改善例如SRAM 400的周期时间。在一些示例中，SRAM 400可以被布置为PDP存储器，其顺序地执行读操作和随后的写操作。
SRAM 400包括具有支持电路系统的核心402以解码地址并执行读操作和写操作。核心402包括存储器单元300，存储器单元300被布置成共享水平行和竖直列中的连接。具体地，存储器单元300的每个水平行共享字线WL，并且存储器单元300的每个竖直列共享一对位线BL和BLB。核心402的大小(即，单元的数量)可以取决于各种因素(包括特定应用、速度要求、布局和测试要求，以及强加于系统上的总体设计约束)而变化。通常，核心402将包含数千或数百万个存储器单元。
在图4所示的SRAM的示例性实施例中，核心402由以2n个水平行和2m(x)个竖直列布置的(2n×2m(x))个存储器单元300组成，其中2m是每行的字的数量且x是用于读访问的输出的位的数量。外围设备(未示出)可以使用(n+m)位宽的地址来随机访问核心402中的任何字(即，x个单元)。换句话说，SRAM 400输出x位读数据以用于读操作，并将x位写数据写到核心402中以用于写操作。
SRAM 400包括地址输入电路，诸如地址锁存器450。地址锁存器450从地址输入104接收并锁存(n+m)位的地址，并由控制信号ADD_LAT控制。控制信号ADD_LAT可以由控制部件410(例如，用于执行该功能的控制电路或硬件/软件组合)生成和断言。举例来说，可以利用一个或多个处理器实施部件或部件的任何部分或多个部件的任意组合。处理器的示例包括微处理器、微控制器、数字信号处理器(DSP)、现场可编程门阵列(FPGA)、可编程逻辑器件(PLD)、状态机、门控逻辑、分立硬件电路以及被配置成执行贯穿本公开描述的各种功能的其他合适的硬件。处理系统中的一个或多个处理器可以执行软件。软件应当广义地解释为意指指令、指令集、代码、代码段、程序代码、程序、子程序、软件组件、应用、软件应用、软件包、例程、子例程、对象、可执行文件、执行线程、进程、函数等，无论它们被称为软件、固件、中间件、微代码、硬件描述语言还是其他。
在断言ADD_LAT信号时，地址锁存器450锁存所接收的地址以将地址输入104从SRAM 400(例如，从行解码器404和/或列解码器406)解耦。地址的锁存允许将下一周期地址输入到地址输入104。在ADD_LAT信号解除断言时，地址锁存器450被使能以从地址输入104接收地址，并允许接收的地址流到行解码器404和/或列解码器406.
在SRAM 400中，n位的地址被提供给行解码器404的输入，并且m位的地址被提供给列解码器406的输入。列解码器406可以包括解码器406.1和406.2。行解码器404将n位的地址转换为2n个字线输出。由行解码器404针对每个不同的n位行地址断言不同的字线WL。结果，水平行中的2m(x)个存储器单元300中具有断言的字线WL的每一个存储器单元300通过其如上文结合图3所描述的存取晶体管而被连接到2m(x)个位线BL和BLB中的一对。利用如参考图3所描述的断言的字线WL，通过所选择的位线对BL和BLB以及x个多路复用器408将存储在存储器单元中的数据提供给BL_RD和BLB_RD位线对。BL_RD和BLB_RD位线对被提供给SA420以用于放大，并且得到的放大的数据作为读数据被输出。
在一些示例中，行解码器404可由信号WL_ENABLE使能或禁用(例如，定时)。当WL_ENABLE信号被解除断言时，行解码器404不断言任何字线。以这种方式，WL_ENABLE信号可以控制断言字线的周期和定时。
对于列解码，SRAM 400向解码器406.1提供m-2位的地址，并向解码器406.2提供剩余的两位地址。作为参考，这两位地址被称为CX地址。解码的CX地址执行列选择的一部分。
解码器406.1提供2m-2个输出列选择(CS(1)-CS(2m-2))，其中针对地址输入的每个不同组合来断言输出中不同的一个输出。输出被提供给一组多路复用器408。举例来说，多路复用器408可以包括用于执行多路复用功能的选通门(passgate)。多路复用器408基于来自解码器406.1的输出而执行从存储器核心402中选择2m-2个位线对中的一个的2m-2：1的选择。鉴于CX地址包括两位，因此4乘x位被选择并且作为用于每个读访问或写访问的GBL和GBL_B的对而被输出。所选择的4乘x个GBL和GBL_B位线对经由读/写切换器440被耦合到SA420和写驱动器430。信号SAEN(1：4)通过选择并使能4个SA 420中的一个而进一步从4乘x位中选择x位以作为读数据输出。信号WDEN(1：4)通过选择并使能4个字线驱动器430中的一个而进一步从4乘x位的写数据中选择x位以写入存储器单元300中。
通过信号RSEN和WSEN选择读/写切换器440。对于读操作，可以选择和断言信号RSEN(1：4)中的一个。作为响应，读/写切换器440经由位线对BL和BL_B将存储器单元耦合或连接到SA 420。在一些示例中，解码器406.2可以被配置成解码地址的剩余两个位(CX地址)并将解码的地址输出为CX_DECODE(1：4)。解码的地址CX_DECODE(1：4)被提供给控制部件410(例如，执行该功能的电路和/或软件/硬件的组合)。作为响应，控制部件410合并解码的地址CX_DECODE(1：4)并且在一个时间段期间生成SA使能信号SAEN。因此，SA使能信号SAEN选择一组SA 420(例如，4乘x中的x)以进行使能。所选择的SA 420感测并放大被存储在存储器单元300中的数据(例如，将从连接的位线对BL和BL_B上的电压差流出的、连接的位线对GBL和GBL_B上的电压差放大)。所选择的SA 420输出放大的数据作为(x位)读数据。
在SA 420被使能时，SRAM 400可以从读操作转换到写操作。控制部件410可以控制读/写切换器440以将SA 420从存储器单元300解耦并且将写驱动器430耦合到存储器单元300(经由位线对GBL和GBL_B以及位线对BL和BL_B)。为此，控制部件410可以将所选择的RSEN信号解除断言，并选择和断言WSEN(1：4)信号中的一个。
此外，控制部件410可以断言和解除断言控制信号ADD_LAT并将ADD_LAT信号提供给地址锁存器450。断言的控制信号ADD_LAT使地址锁存器450锁存接收的地址并将地址输入104从SRAM 400(例如，行解码器404和/或列解码器406)解耦。断言的ADD_LAT信号使地址锁存器450将地址(例如，写地址的CX地址)流入SRAM 400的地址解码器(例如，解码器406.2)中。因此，解码器406.2可以输出解码的写CX地址，CX_DECODE。随后，控制部件410可以断言ADD_LAT信号，并且地址锁存器450可以作为响应锁存写地址并准备接收用于下一周期的地址。结果，可以因此缩短SRAM 400的周期时间。
此外，响应于SA 420被使能，控制部件410可以针对第二时间段选择并断言写驱动器使能信号WDEN(1：4)中的一个。控制部件410可以合并解码的写地址CX_DECODE(1：4)并生成所选择的写驱动器使能信号WDEN。因此，写驱动器使能信号WDEN可以选择一组(例如，4乘x个中的x个)写驱动器430以进行使能。所选择的写驱动器430将写数据写到或驱动到连接的位线对GBL和GBL_B以及连接的位线对BL和BL_B上，以用于写操作。
图5是图4的SRAM的操作的框图。SRAM 400在一个周期中执行读操作和写操作。读操作可以包括操作502、504、506、508和510。写操作可以包括操作520、522和524。
在502，接收读地址。在一些示例中，地址锁存器450从地址输入104接收读地址，并将读地址提供给行解码器404和列解码器406。在504，读地址被解码。例如，参考图4，行解码器404或列解码器406可以解码读地址。在506，生成定时信号SA_TIME。在一些示例中，控制部件410可以生成定时信号SA_TIME以使能SA 420和/或写驱动器430。在一些示例中，控制部件410可以基于定时信号SA_TIME而生成SA使能信号SAEN。在508，感测放大器使能信号被锁存。在一些示例中，控制部件410生成并锁存SA使能信号SAEN，并将锁存的SAEN信号提供给SA 420以使能所选择的SA 420。控制部件410可以合并解码的地址CX_DECODE(1：4)并且生成SA使能信号SAEN。因此，SA使能信号SAEN可以选择一组SA 420(例如，4乘x个中的x个)以进行使能。在510，如上所述，通过锁存的SAEN信号选择并使能SA 420。
在520，接收写地址。例如，地址解码器(例如，行解码器404和/或列解码器406)可以从地址锁存器450接收写地址。在锁存SA使能信号SAEN时，可以在地址输入104上放置写地址。因此，SA使能信号SAEN的锁存允许在周期中更早地接收写地址并缩短周期时间。地址锁存器450接收写地址并将写地址提供给地址解码器(例如，行解码器404和/或列解码器406)。
响应于定时信号SA_TIME的断言，控制部件410可以断言控制信号ADD_IN并将ADD_IN信号提供给地址锁存器450。因此，写地址可以流到行解码器404和/或列解码器406中，并且可以响应于ADD_IN信号而被锁存。在一些示例中，在该阶段可以仅接收写地址的CX地址。作为写操作的第一操作，可以解码CX地址以选择和使能写驱动器430。
在522，写地址被解码。例如，参考图4，行解码器404和/或列解码器406可以解码写地址。例如，解码器460.2可以解码写地址的CX地址以生成解码的(写)地址CX_DECODE(1：4)。在一些示例中，在该阶段仅解码CX地址。例如，解码器406.2可以解码写地址的CX地址，而解码器406.1保持解码读地址中的(m-2)位。以这种方式，可以在读操作正在进行时(例如，SA 420被使能以读出所存储的数据)执行用于写操作的第一操作(例如，使能写驱动器430以将写数据写到位线中)。
在524，写驱动器被使能以将写数据提供给存储器单元。在一些示例中，控制部件410可以在第二时间段期间断言写驱动器使能信号WDEN。控制部件410可以合并解码的(写)地址CX_DECODE(1：4)并生成写驱动器使能信号WDEN。因此，写驱动器使能信号WDEN可以选择一组(例如，4乘x个中的x个)写驱动器430以进行使能。所选择的写驱动器430将写数据输出到连接的位线对GBL和GBL_B以及连接的位线对BL和BL_B上，以用于写操作。
图5还图示了时间轴。在一些示例中，操作520(接收写地址)、522(解码写地址)和524(使能写驱动器430)可以在SA 420被使能时发生。
图6是图4的SRAM的操作的时序图。时钟信号CLK控制SRAM400在一个周期内执行读操作且随后执行写操作。读/写地址的CX地址用作图中的示例，但是本公开的范围不限于此。
在T0，信号ADD_LAT被解除断言，并且接收读地址的至少CX地址(例如，图中标记为“读”的CX地址)。例如，地址锁存器450接收读地址的CX地址并将CX地址提供给列解码器406。在T1，控制部件410可以生成定时信号SA_TIME(例如，基于时钟CLK)。利用图7呈现了定时信号SA_TIME及其断言的示例。控制部件410可以锁存读地址的解码的CX地址CX_DECODE(例如，图中标记为“读”的CX_DECODE)以生成SA使能信号SAEN。在T2，生成信号SAEN。例如，控制部件410可以基于锁存的解码的CX地址CX_DECODE生成SAEN信号并且在时间段P1(从T2到T6)期间锁存SAEN信号。利用图7呈现了这些特征的示例。
在T3，接收写地址。在锁存SA使能信号SAEN时，SRAM 400(例如，行解码器404和/或列解码器406)可以准备好接收写地址以缩短周期时间。在该示例中，作为写操作的第一操作，接收写地址的CX地址(例如，图中标记为“写”的CX地址)以待解码(用于使能写驱动器430)。在T4，解码器406.2解码写地址的CX地址以生成解码的(写)地址CX_DECODE，并将解码的(写)地址CX_DECODE(例如，图中标记为“写”的CX_DECODE)提供给控制部件410。
在T5，控制部件410基于解码的(写)地址CX_DECODE，在时间段P2(从T5到T7)期间生成写驱动器使能信号WDEN。在一些示例中，解码的(写)地址CX_DECODE和/或写驱动器使能信号WDEN被锁存以释放地址锁存器450以接收到下一周期地址。响应于解码的(写)地址CX_DECODE的锁存和/或写驱动器使能信号WDEN的锁存，控制部件410可以将控制信号ADD_LAT解除断言以允许地址输入电路(例如，地址锁存器450)接收下一周期地址(例如，标记为“下一地址”的CX地址)。以这种方式，减小了当前周期(包括读操作和随后的写操作)的周期时间。
图7是控制部件的示例性实施例的电路图。电路图700描绘了用于生成各种定时信号的部件，并且示出了定时信号SA_TIME的生成作为示例。如本领域普通技术人员所理解的，定时信号被布置成使得定时信号在某些事件之前或之后被断言或解除断言。例如，可以在解码的地址CX_DECODE有效之后断言定时信号SA_TIME，以使得SA使能信号SAEN的断言(基于解码的地址CX_DECODE)不会错误地使能未选择的SA。为清楚起见，省略了各种延迟级。
控制部件410可以包括定时部件710、SAEN控制部件720、重置部件730、地址控制部件740、R/W切换器控制部件750和WDEN控制部件760。定时部件710提供用于生成定时信号以使能SA 420并用于锁存写地址(例如，解码的CX_DECODE)的装置。定时部件710还提供用于在时间段P1的至少一部分期间发信号通知WDEN控制部件760以使能写驱动器430的装置。在一些配置中，定时部件710提供用于控制读/写切换器440以在SA 420与写驱动器430之间切换存储器单元300的装置。例如，参见图8以获得关于读/写切换器440的更多细节。
定时部件710可以由WL_EN信号触发并且包括输出DWL信号714的虚拟字线(DWL)驱动器712。虚拟单元716模拟存储器单元300(例如，通过模拟其位线和/或字线负载)。如本领域中已知的，虚拟单元716不需要是实际的存储器单元，而是可以包括电阻器和电容器以匹配存储器单元300的电参数(例如，RC特性)。如本领域技术人员所理解的，存储器单元300的电特性的匹配可以指满足某些设计标准。例如，这样的设计标准可以是SA 420不能被使能过早而在SA 420处引起错误的读取，或被使能过晚而引起性能问题。虚拟单元716接收DWL信号714并输出虚拟位线(DBL)信号717。脉冲生成器718接收DBL信号717并输出作为脉冲的定时信号SA_TIME。
SAEN控制部件720提供用于在时间段P1期间使能SA 420的装置。SAEN控制部件720还可以提供用于锁存来自地址解码器406.2的输出以使能SA 420的装置。SANEN控制部件720接收定时信号SA_TIME和解码的地址CX_DECODE(1：4)以选择和生成SAEN(1：4)信号中的一个。所选择的SAEN信号使能对应的SA 420。如图所示，SAEN控制部件720可以利用选通门722和锁存器724来产生SAEN信号。定时信号SA_TIME的脉冲允许选通门722将解码的地址CX_DECODE传递到锁存器724以被锁存。在时间段P1的延迟之后，重置部件730可以由定时信号SA_TIME触发以生成RESET信号731。RESET信号731将锁存器724重置或置零。以这种方式，锁存器724在时间段P1期间锁存解码的地址CX_DECODE和SA使能信号SAEN两者，从而允许将写地址提供给解码器406.2。
在使能SA 420时(例如，在时间段P1期间)，写地址可以被放置在地址输入104上。地址输入电路(例如，地址锁存器450)可以接收写地址并将写地址提供给地址解码器，诸如解码器406.2。因此，解码器406.2提供用于解码写地址以在SA 420被使能时将写驱动器430使能的装置。在一些配置中，解码器406.2提供用于在锁存地址解码器输出(例如，由解码器406.2输出的解码的读地址CX_DECODE)之后将写驱动器430使能的装置。
地址控制部件740同样可以由定时信号SA_TIME或基于SA_TIME信号的任何信号触发。地址控制部件740可以通过断言ADD_LAT信号来响应于触发。如图4和图6中所描述的，ADD_LAT信号被断言以锁存写地址并允许地址锁存器450接收下一周期地址。以这种方式，地址锁存器450提供了用于在SA 420被使能时(例如，在时间段P1期间)接收写地址的装置。
R/W切换器控制部件750同样可以由定时信号SA_TIME或基于SA_TIME信号的任何信号触发。响应于触发，R/W切换器控制部件750可以将存储器单元300从耦合到SA 420切换到耦合写驱动器430。R/W切换器控制部件750可以解除断言所选择的RSEN信号，并且基于解码的写地址CX_DECODE来选择并断言WSEN(1：4)信号中的一个。RSEN(1：4)和WSEN(1：4)信号被提供给读/写切换器440以控制存储器单元300的耦合。图8和对应的文本描述了读/写切换器440的实施例。
WDEN控制部件760可以提供用于在时间段P1的至少一部分期间使能写驱动器430的装置。在一些配置中，WDEN控制部件760在时间段P1的至少一部分期间使能写驱动器430。WDEN控制部件760同样可以由定时信号SA_TIME或基于SA_TIME信号的任何信号触发。在断言所选择的WSEN信号之后，WDEN控制部件760可以基于解码的写地址CX_DECODE选择WDEN(1：4)信号中的一个。WDEN控制部件760可以针对时间段P2将所选择的WDEN信号断言，从而使得所选择的写驱动器430能够在时间段P2期间向存储器单元300提供写数据。时间段P2在时间段P1期间开始并且在时间段P1结束之后结束。
图8是读/写切换器和关联的感测放大器和写驱动器的示例性实施例的电路图800。电路图800包括由信号RSEN(1)和WSEN(1)控制的一组读/写切换器440，以及关联的SA420(由信号SAEN(1)控制)和写驱动器(由信号WDEN(1)控制)。鉴于在示例性实施例中CX地址包括两位的地址，则电路图800的四个实例可以用于读数据和写数据的每个位。
读/写切换器440提供用于在SA 420与写驱动器430之间切换存储器单元300的装置。读/写切换器440包括将位线对GBL和GBL_B(其被耦合到存储器单元300)耦合到SA 420的n型晶体管812和814。晶体管812和814由信号RSEN(1)控制。读/写切换器440还包括将位线对GBL和GBL_B(其被耦合到存储器单元300)耦合到写驱动器430的n型晶体管816和818。晶体管816和818由信号WSEN(1)控制。
在信号RSEN(1)被断言且信号WSEN(1)被解除断言的情况下，晶体管812和814导通以将SA 420耦合或连接到位线对GBL和GBL_B(并且因此耦合或连接到存储器单元300)。因此，SA 420可以感测存储在存储器单元300中的读数据。晶体管816和818关断以使写驱动器430从位线对GBL和GBL_B(并且因此从存储器单元300)解耦或断开连接。在信号RSEN(1)被解除断言且信号WSEN(1)被断言的情况下，晶体管816和818导通以将写驱动器430耦合或连接到位线对GBL和GBL_B(并且因此耦合或连接到存储器单元300)。因此，写驱动器430可以将写数据提供或写入存储器单元300中。晶体管812和814关断以将SA 420从位线对GBL和GBL_B(并且因此从存储器单元300)解耦或断开连接。在CX地址没有选择电路图800的该实例的情况下，信号RSEN(1)和WSEN(1)都可以被解除断言以关断晶体管812、814、816和818，并且将SA 420和写驱动器430从位线对GBL和GBL_B(并且因此从存储器单元300)解耦或断开连接。
图9是用于操作图4的SRAM的流程图。流程图900描绘了用于操作SRAM 400的方法，并且可以由利用图4、图7和图8呈现的部件和/或电路来执行。
在902，感测放大器被使能以在一个时间段期间从存储器单元感测读数据。例如，SA 420可以被使能以经由位线对GBL和GBL_B以及位线对BL和BL_B而从关联的存储器单元300感测读数据。参考图7，控制部件410可以断言SAEN信号以在时间段P1期间使能SA 420。
在904，写驱动器被使能以在该时间段的至少一部分期间向存储器单元提供写数据。例如，写驱动器430可以被使能以经由位线对GBL和GBL_B以及位线对BL和BL_B而将写数据提供或写入存储器单元300中。参考图7，控制部件410可以断言WDEN信号以在时间段P2期间使能写驱动器430。参考图6，时间段P2可以在时间段P1期间开始并且在时间段P2结束之后结束。
在906，在感测放大器被使能时，将写地址解码以使能写驱动器。在908，解码的写地址被解码以使能感测放大器。在909，在锁存解码的写地址之后将写驱动器使能。参考图7，SAEN控制部件720锁存解码的地址CX_DECODE以生成SA使能信号SAEN。在锁存解码的地址CX_DECODE时，写地址可以被输入到SRAM 400(例如，参见图6的T3；写地址的CX地址被输入)。解码器406.2将写地址解码以输出解码的(写)地址CX_DECODE。当SA 420被使能时(例如，在时间段P1内)，WDEN控制部件760生成写驱动器使能信号WDEN以使能写驱动器430。
在910，生成定时信号以使能感测放大器并且在该时间段的至少一部分期间使能写驱动器。例如，参考图7，定时部件710生成定时信号SA_TIME。在一些示例中，可以基于存储器单元的参数(诸如位线负载或字线负载)来生成定时信号SA_TIME。SAEN控制部件720基于定时信号SA_TIME生成SA使能信号SAEN以使能SA 420。WDEN控制部件760基于定时信号SA_TIME生成写驱动器使能信号WDEN以使能写驱动器430。在时间段P1的至少一部分期间将写驱动器430使能(例如，在时间段P2期间使能写驱动器430，时间段P2与时间段P1重叠)。
在912，在感测放大器与写驱动器之间切换存储器单元。参考图8，读/写切换器440提供用于在SA 420与写驱动器430之间切换存储器单元300的装置。读/写切换器440包括将位线对GBL和GBL_B(其被耦合到存储器单元300)耦合到SA 420的n型晶体管812和814。晶体管812和814由信号RSEN(1)控制。读/写切换器440还包括将位线对GBL和GBL_B(其被耦合到存储器单元300)耦合到写驱动器430的n型晶体管816和818。晶体管816和818由信号WSEN(1)控制。R/W切换器控制部件750基于定时信号SA_TIME生成控制信号RSEN和WSEN，以实现在SA 420与写驱动器430之间的存储器单元300的切换。
在920，在感测放大器被使能时，接收写地址。参考图7，SAEN控制部件720锁存解码的地址CX_DECODE以生成SA使能信号SAEN。在锁存解码的地址CX_DECODE时，写地址可以被输入到SRAM 400(例如，参见图6的T3；写地址的CX地址被输入)。在一些示例中，地址锁存器450在SA 420被使能时(例如，在时间段P1期间)接收写地址。
在922，生成定时信号以使能感测放大器并锁存写地址。在924，写驱动器被使能以在感测放大器被使能时向存储器单元提供写数据。例如，参考图7，定时部件710生成定时信号SA_TIME。参考图7，控制部件410可以断言SAEN信号以在时间段P1期间使能SA 420。WDEN控制部件760基于定时信号SA_TIME生成写驱动器使能信号WDEN以使能写驱动器430。WDEN控制部件760基于定时信号SA_TIME将写地址(例如，解码的写地址CX_DECODE)锁存。
仅作为示例提供了上述操作方法中的框的特定顺序或层级。基于设计偏好，可以重新安排、修正和/或修改操作方法中的框的特定顺序或层级。所附的方法权利要求包括与操作方法有关的各种限制，但所记载的限制并不意味着以任何方式受特定顺序或层级的限制，除非在权利要求中明确说明。
提供本公开的各个方面是为了使本领域普通技术人员能够实践本发明。贯穿本公开内容呈现的示例性实施例的各种修改对于本领域技术人员而言将是显而易见的，并且本文公开的概念可以扩展到其他磁存储设备。因此，权利要求不旨在受限于本公开的各个方面，而是被赋予与权利要求的语言一致的完整范围。本领域技术人员已知或以后将知道的贯穿本公开内容所描述的示例性实施例的各种部件的所有结构和功能等同物，通过引用明确地并入本文并且旨在被权利要求涵盖。此外，无论在权利要求中是否明确地叙述了这样的公开内容，本文所公开的内容都不旨在致力于公众。所有权利要求要素均不应当在35U.S.C.§112(f)的条款下解释，除非使用短语“用于…的装置”来明确记载该要素，或者在方法权利要求的情况下使用短语“用于…的步骤”来记载该要素。

Claims (27)

1.一种存储器，包括：
存储器单元；
感测放大器，被配置成从所述存储器单元感测读数据；
写驱动器，被配置成向所述存储器单元提供写数据；
第一电路，被配置成在一个时间段期间使能所述感测放大器；和
第二电路，被配置成在所述时间段的至少一部分期间使能所述写驱动器。
2.根据权利要求1所述的存储器，其中所述第二电路被配置成在第二时间段期间使能所述写驱动器，所述第二时间段在所述时间段期间开始。
3.根据权利要求2所述的存储器，其中所述第二电路进一步被配置成在所述时间段结束之后结束所述第二时间段。
4.根据权利要求3所述的存储器，还包括地址解码器，所述地址解码器被配置成：在所述感测放大器被使能时，解码写地址以使能所述写驱动器。
5.根据权利要求4所述的存储器，其中所述第一电路进一步被配置成：锁存来自所述地址解码器的输出，以使能所述感测放大器。
6.根据权利要求5所述的存储器，其中所述地址解码器进一步被配置成：在所述地址解码器的输出的所述锁存之后，使能所述写驱动器。
7.根据权利要求1所述的存储器，还包括定时电路，所述定时电路被配置成：发信号通知所述第一电路以使能所述感测放大器，并且在所述时间段的至少所述部分期间发信号通知所述第二电路以使能所述写驱动器。
8.根据权利要求7所述的存储器，其中所述定时电路进一步被配置成：基于所述存储器单元的参数，来发信号通知所述第一电路以使能所述感测放大器。
9.根据权利要求7所述的存储器，还包括切换器，所述切换器被配置成：在所述感测放大器与所述写驱动器之间切换所述存储器单元。
10.根据权利要求9所述的存储器，其中所述定时电路进一步被配置成：控制所述切换器以在所述感测放大器与所述写驱动器之间切换所述存储器单元。
11.一种用于操作存储器的方法，包括：
在一个时间段期间，使能感测放大器以从所述存储器的存储器单元感测读数据；以及
在所述时间段的至少一部分期间，使能写驱动器以向所述存储器单元提供写数据。
12.根据权利要求11所述的方法，其中所述写驱动器在第二时间段期间被使能，所述第二时间段在所述时间段期间开始。
13.根据权利要求12所述的方法，其中所述第二时间段在所述时间段结束之后结束。
14.根据权利要求13所述的方法，还包括：在所述感测放大器被使能时，解码写地址以使能所述写驱动器。
15.根据权利要求14所述的方法，还包括：锁存解码的所述写地址以使能所述感测放大器。
16.根据权利要求15所述的方法，还包括：在锁存解码的所述写地址之后，使能所述写驱动器。
17.根据权利要求11所述的方法，还包括：
生成定时信号，以使能所述感测放大器并且在所述时间段的至少所述部分期间使能所述写驱动器。
18.根据权利要求17所述的方法，其中生成所述定时信号是基于所述存储器单元的参数的。
19.根据权利要求17所述的方法，还包括：在所述感测放大器与所述写驱动器之间切换所述存储器单元。
20.根据权利要求19所述的方法，其中在所述感测放大器与所述写驱动器之间切换所述存储器单元是基于所述定时信号的。
21.一种存储器，包括：
存储器单元；
感测放大器，被配置成从所述存储器单元感测读数据；
电路，被配置成使能所述感测放大器；和
地址输入电路，被配置成在所述感测放大器被使能时接收写地址。
22.根据权利要求21所述的存储器，还包括：
定时电路，被配置成发信号通知所述电路以使能所述感测放大器，并且发信号通知锁存器以锁存所述写地址。
23.根据权利要求22所述的存储器，还包括：
写驱动器，被配置成向所述存储器单元提供写数据；和
第二电路，被配置成在所述感测放大器被使能时使能所述写驱动器。
24.根据权利要求23所述的存储器，其中所述定时电路进一步被配置成：在所述感测放大器被使能时，发信号通知所述第二电路以使能所述写驱动器。
25.一种用于操作存储器的方法，包括：
使能感测放大器以从所述存储器的存储器单元感测读数据；和
在所述感测放大器被使能时接收写地址。
26.根据权利要求25所述的方法，还包括：
生成定时信号，以使能所述感测放大器并且锁存所述写地址。
27.根据权利要求26所述的方法，还包括：
在所述感测放大器被使能时，使能写驱动器以向所述存储器单元提供写数据。
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