KR19990072238A - 기록드라이버장치,데이터기록방법,프리챠지장치및방법,전하유지장치및방법 - Google Patents

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Abstract

본 발명은 기록 드라이버 장치(write driver apparatus)(10)를 사용하여, 전자 컴퓨터 메모리와 관련된 비트 라인쌍(bit line pair)(16, 18)으로 데이터를 구동(driving)하는데 사용되는 제 1 데이터 출력 신호 및 제 2 데이터 출력 신호를 생성한다. 제 1 및 제 2 데이터 출력 신호는 원하는 데이터를 나타내며, 데이터 신호, 리필 신호(refill signal) 및 데이터 전파 클럭 신호(data propagation clock signal)에 응답하여 생성된다. 데이터 전파 신호는 시스템 클럭 신호로부터 획득된다. 기록 드라이버(10)와 관련된 프리챠지 회로(precharge circuit)(12)는 프리챠지 클럭 신호에 응답하여, 각각의 판독 또는 기록 동작 이전에 비트 라인(16, 18)을 프리챠지한다. 프리챠지 클럭 신호는 데이터 전파 신호와 관련된 것으로서, 판독 동작 이전에 비트 라인(16, 18)이 완전히 프리챠지되는 것을 보장한다. 또한, 비트 라인(16, 18)과 관련된 키퍼 회로(keeper circuit)는 비트 라인에 접속된 메모리 셀(20)로부터의 판독 동작동안 비트 라인상에 원하는 전하 상태가 유지되도록 도와준다.

Description

기록 드라이버 장치, 데이터 기록 방법, 프리챠지 장치 및 방법, 전하 유지 장치 및 방법{WRITE DRIVER AND BIT LINE PRECHARGE APPARATUS AND METHOD}
본 발명은 전자 컴퓨터 메모리에 관한 것으로서, 보다 구체적으로는 캐시 메모리(cache memory)에 관한 것이다. 본 발명은 비트 라인쌍(bit line pair)을 프리챠지하고 전자 컴퓨터 메모리에 기록하는 방법뿐 아니라, 기록 드라이버(write driver) 및 프리챠지 회로(precharge circuit)를 포함한다.
마이크로프로세서에 일반적으로 이용가능한 메모리로는 캐시 메모리(cache memory) 또는 간단히 캐시라고 지칭되는 특수한 고속 메모리가 있다. 캐시 메모리는 개별적인 메모리 셀(memory cell)로 된 어레이를 포함하며, 각각의 메모리 셀은 1 비트의 데이터를 저장한다. 다수의 메모리 셀이 비트 라인쌍으로서 지칭되는 두 개의 도전체(conductor)에 의해 접속된 열(column)로 배열된다. 메모리는 이러한 메모리 셀의 열을 다수 포함한다. 데이터는 메모리 셀의 각각의 열과 관련된 비트 라인쌍을 경유하여 메모리 셀에 기록되거나, 또는 메모리 셀로부터 전송된다. 비트 라인쌍 중 하나의 비트 라인상에서 "하이(high)" 영역에 있는 전압 신호가 하나의 논리 상태를 나타내는 반면, 반대 비트 라인상에서 "하이" 영역에 있는 전압 신호는 그 반대의 논리 상태를 나타낸다. 메모리 셀은 워드 라인에 의해 행(row)으로 접속되고, 워드 라인은 열내의 특정 메모리 셀을 활성화시키며, 데이터, 즉 하나의 논리 상태 혹은 다른 논리 상태가 특정 셀에 기록되거나 혹은 셀로부터 전송되도록 한다.
기록 드라이버는 열내의 메모리 셀에 대한 기록 동작동안 비트 라인쌍의 전하 상태를 제어하는데 사용된다. 기록 드라이버는 비트 라인쌍에 접속된 회로를 포함하며, 이 회로는 비트 라인쌍내의 비트 라인이 메모리 셀에 저장될 데이터를 나타내는 원하는 전압 상태를 갖도록 한다. 또한, 열 디코더(column decoder) 및 센스 증폭기(sense amplifier)가 비트 라인쌍에 접속되어, 메모리 셀에 저장된 데이터를 판독한다. 비트 라인 프리챠지 회로는 일반적으로 기록 드라이버 회로를 수반한다. 비트 라인 프리챠지 회로는 판독 또는 기록 동작 이전에 비트 라인쌍의 두 라인을 충전한다.
기록 드라이버 및 프리챠지 회로의 동작은 캐시의 동작에 중대한 영향을 미치므로, 그에 따라 마이크로프로세서의 동작에도 중대한 영향을 미친다. 기록 드라이버가 적절하게 동작하지 않으면, 캐시에는 오류 데이터 또는 인스트럭션(instruction)이 저장 또는 기록될 것이다. 또한, 프리챠지 회로는 판독 동작동안 캐시로부터 의도한 데이터가 확실히 판독되도록 적절히 동작해야 한다. 적절한 프리챠지가 되지 않는다면, 판독 동작동안 비트 라인쌍에 잘못된 전하 상태가 발생되어, 결국은 메모리로부터 잘못된 데이터 또는 인스트럭션이 판독된다.
비트 라인쌍을 따라 메모리 셀로부터 판독 동작을 하는 동안 다른 문제가 발생된다. 판동 동작시, 비트 라인쌍의 비트 라인들 중 하나에는 논리 하이 전하가 유지되어야 한다. 종래 기술에서는, 선택된 메모리 셀내의 소형 트랜지스터에 의해서만 전하가 유지된다. 그러나, 비트 라인과 관련된 캐패시턴스 및 메모리 셀의 전송 게이트 소자(transfer gate device)와 관련된 접합 캐패시턴스(junction capacitance)는 오랜 판독 동작동안 비트 라인상의 전하를 수용불가능한 레벨로 저하시킨다.
본 발명의 목적은 상기 문제점 및 종래의 기록 드라이버 회로와 관련된 다른 문제점을 극복할 수 있는 기록 드라이버 장치를 제공하는 것으로서, 보다 구체적으로는 캐시 메모리를 포함하는 전자 컴퓨터 메모리에 대한 올바른 판독 및 기록 동작을 용이하게 해주는 장치 및 방법을 제공하는 것이다.
이들 목적을 달성하기 위해, 본 발명에 따른 기록 드라이버 및 프리챠지 회로는 기록 및 프리챠지 동작과 공통 시스템 클럭 신호를 동기화시킨다. 이러한 프리챠지 및 기록 동작간의 동기화에 의해, 데이터가 기록된 후 비트 라인이 적절하게 프리챠지되는 것이 보장되며, 또한 원하는 데이터와의 간섭이 방지된다. 키퍼 회로(keeper circuit)는 비트 라인쌍과 관련되어 원하는 비트 라인이 오랜 판독 동작동안 하이 전하 상태로 유지되는 것을 보장한다.
기록 드라이버는 두 개의 데이터 출력 라인을 갖는 기록 드라이버 논리 회로를 포함하며, 두 개의 데이터 출력 라인 중 하나는 비트 라인쌍 중 제 1 혹은 참(true) 비트 라인에 대응하고, 다른 하나는 제 2 혹은 보수(complement) 비트 라인에 대응한다. 기록 드라이버 논리 회로는 데이터 입력을 통해 주 메모리로부터 데이터 입력 신호를 수신하고, 리필 입력(refill input)을 통해 프로세서로부터 기록 인에이블 신호 또는 리필 신호(refill signal)를 수신한다. 본 발명에 따르면, 기록 드라이버 논리 회로는 데이터 전파 클럭 신호(data propagation clock signal)를 또한 수신한다. 데이터 전파 클럭 신호는 데이터가 비트 라인쌍 및 선택된 메모리 셀에 기록되거나, 또는 비트 라인쌍 및 선택된 메모리 셀로부터 전송될 때의 시스템 클럭 및 시간으로부터 획득된다. 또한, 기록 드라이버는 3상 버퍼(tri-state buffer)를 포함하며, 기록 드라이버 논리 회로와 관련된 데이터 출력의 상태에 응답하여 원하는 전하가 이 3상 버퍼를 통해 비트 라인쌍에 인가된다.
시스템 클럭 신호로부터 획득된 클럭 신호에 의해 기록 드라이버를 제어하면, 기록 모드에서의 디버깅(debugging)시 유연성이 제공된다. 기록 동작은 시스템 클럭에 의해 제어되므로, 시스템 클럭을 늦추면 기록 동작이 지연되어 원하는 워드 라인이 온(on)으로 되고, 올바른 데이터가 메모리 셀에 기록된다. 그러나, 정상적인 클럭 속도 및 저속 모두에서 기록 에러가 발생되면 심각한 장애가 나타난다.
프리챠지 회로는 두 개의 프리챠지 트랜지스터를 포함하며, 이 트랜지스터들은 각각 상이한 비트 라인에 접속되어 각각의 비트 라인에 공급 전압을 인가한다. 또한, 바람직하게 프리챠지 회로는 각각의 비트 라인 사이에 접속되어 비트 라인들간의 전하를 등화하는 등화 트랜지스터(equalizing transistor)를 포함한다. 본 발명에 따르면, 프리챠지 회로내의 각각의 트랜지스터는 프리챠지 신호에 의해 제어되는데, 프리챠지 신호는 시스템 클럭 신호로부터 획득되고, 언제 기록 드라이버로부터 데이터가 강제되고 선택된 메모리 셀로부터 데이터가 판독될 지를 제어하는 데이터 전파 클럭 신호와 관련되어 있다. 각각의 시스템 클럭 사이클에서, 프리챠지 클럭 신호는 데이터 전파 신호를 앞선다. 프리챠지 회로와 기록 드라이버간의 이러한 동기화에 의해, 판독 동작의 개시시에 하나 혹은 두 개의 비트 라인이 원하는 전압으로 완전히 충전되지 않았을 때 발생되는 문제점이 제거된다. 또한, 기록 드라이버와 프리챠지 회로간의 동기화는, 프리챠지가 기록 드라이버로부터 강제된 원하는 전하 상태와 간섭 또는 충돌하지 않도록 보장한다.
키퍼 회로는 두 개의 키퍼 트랜지스터를 포함한다. 그 중 하나의 키퍼 트랜지스터는 공급 전압원으로부터 비트 라인쌍 중 하나의 비트 라인으로의 제어 전류에 접속되고, 다른 하나의 키퍼 트랜지스터는 공급 전압원으로부터 비트 라인쌍의 다른 비트 라인으로의 제어 전류에 접속된다. 각각의 키퍼 트랜지스터를 통한 전류는 반대측 비트 라인의 전하 상태에 의해 제어된다. 하나의 비트 라인상의 로우(low) 전하 상태는 반대측 비트 라인과 관련된 키퍼 트랜지스터가 그것의 반대측 비트 라인의 전하 레벨을 발생 및 유지하도록 한다. 따라서, 이러한 키퍼 배열은 비트 라인 및 메모리 셀과 관련된 캐패시턴스에도 불구하고, 원하는 비트 라인이 오랜 판독 동작동안 원하는 하이 전하 레벨로 유지되도록 보장한다.
본 발명의 상기 및 다른 목적, 이점 및 특징은 첨부한 도면과 함께 기술된 이하의 바람직한 실시예로부터 명백할 것이다.
도 1은 본 발명의 원리를 구현하는 기록 드라이버 및 프리챠지 회로를 도시하는 전기적 개략도.
도 2는 도 1에 도시된 회로에 의해 이용되는 시스템 클럭 신호를 도시하는 타이밍도.
도면의 주요 부분에 대한 부호의 설명
10 : 기록 드라이버 회로12 : 프리챠지 회로
14 : 키퍼 회로16, 18 : 비트 라인
20 : 메모리 셀22 : 열 디코더
24 : 센스 증폭기26 : 기록 드라이버 논리 회로
28 : 3상 버퍼 배열
50, 52, 54, 56, 70, 72, 74, 86, 88 : 트랜지스터
도 1을 참조하면, 본 발명의 원리를 구현하는 회로(8)는 기록 드라이버 회로(10), 프리챠지 회로(12) 및 키퍼 회로(14)를 포함한다. 각각의 회로는 시스템 클럭 신호 C1, C2_Early 및 C2로부터 획득된 클럭 신호를 수신한다. 또한, 본 발명에 포함된 각각의 회로는 제 1 비트 라인(16)과, 보수 혹은 제 2 비트 라인(18)을 포함하는 비트 라인쌍과 관련된다. 비트 라인쌍은 다수의 개별적인 메모리 셀(20)에 접속된다. 비록, 본 발명의 일부를 형성하지는 않지만, 비트 라인쌍은 메모리 셀(20)로부터 데이터를 판독하는 동작을 행하는 열 디코더(22) 및 센스 증폭기(24)와 또한 관련된다.
기록 드라이버 회로(10)는 기록 드라이버 논리 회로(26) 및 3상 버퍼 배열(28)을 포함한다. 기록 드라이버 논리 회로(26)는 두 개의 출력 라인을 포함하며, 그 중 제 1 출력(30)은 제 1 비트 라인(16)에 대응하고, 제 2 출력(32)은 제 2 비트 라인(18)에 대응한다. 기록 드라이버 논리 회로(26)는 데이터 입력 DIN, 기록 인에이블 또는 리필 입력 REFILL로부터 데이터를 수신하고, 노드(100)에서 데이터 전파 클럭 신호를 수신하여, 두 개의 출력(30 및 32)에 원하는 논리 상태를 제공하도록 동작한다. 3상 버퍼 배열(28)은 두 개의 출력 라인(30 및 32)에 의해 제어되어, 비트 라인(16 및 18)에 원하는 전하 상태를 인가한다.
데이터 입력 DIN은 캐시 리로드 버퍼(cache reload buffer)(도시되지 않음)로부터 데이터를 수신한다. 리필 입력 REFILL은 하나의 논리 상태에서 기록 모드를 나타내고, 반대의 논리 상태에서는 판독 모드를 나타낸다.
기록 드라이버 논리 회로(26)는 두 개의 NAND 게이트(40 및 42) 및 두 개의 NOR 게이트(44 및 46)를 포함한다. DIN상의 데이터 입력 신호는 NAND 게이트(40)에 하나의 입력으로서 인가되고, 또한 인버터(inverter)(48)에도 입력되어 반전된 후, 다른 NAND 게이트(42)에 하나의 입력으로서 인가된다. REFILL에서의 리필 신호는 두 NAND 게이트(40 및 42)의 다른 입력에 인가된다. NAND 게이트(40 및 42) 및 인버터(48)는 DIN 및 리필 신호에서의 데이터에 따라, 중간 출력인 노드(102 및 103)에 원하는 논리 상태를 제공하는 중간 논리 배열을 포함한다.
NAND 게이트(40)의 출력은 NOR 게이트(44)에 대한 입력을 형성하며, 다른 NAND 게이트(42)의 출력은 다른 NOR 게이트(46)에 대한 입력을 형성한다. 노드(100)에서의 데이터 전파 클럭 신호는 두 NOR 게이트(44 및 46)의 다른 입력을 제공한다.
바람직한 3상 버퍼 배열(28)은 두 개의 충전 트랜지스터(charging transistor) 및 두 개의 저하 트랜지스터(drawdown transistor)를 포함하며, 본 발명의 예시된 형태에서 이들 트랜지스터는 모두 NMOS 소자이다. 제 1 충전 트랜지스터(50)는 공급 전압 Vdd와 제 1 비트 라인(16)을 접속하는 드레인-소스(drain-source) 전류 경로를 갖는다. 제 1 저하 트랜지스터(52)는 제 1 비트 라인(16)과 접지를 접속하는 드레인-소스 전류 경로를 갖는다. 제 2 충전 트랜지스터(54)는 공급 전압 Vdd와 제 2 비트 라인(18)을 접속하는 드레인-소스 전류 경로를 갖는다. 마지막으로, 제 2 저하 트랜지스터(56)는 제 2 비트 라인(18)과 접지를 접속하는 드레인-소스 전류 경로를 갖는다. 제 1 충전 트랜지스터(50) 및 제 2 저하 트랜지스터(56)의 게이트는 모두 기록 드라이버 논리 회로(26)의 제 1 출력(30)에 접속되고, 제 2 충전 트랜지스터(54) 및 제 1 저하 트랜지스터(52)의 게이트는 모두 기록 드라이버 논리 회로(26)로부터의 제 2 출력(32)에 접속된다.
데이터 전파 클럭 신호는 시스템 클럭 신호 C1(또는, 제 1 클럭 신호) 및 제 2 클럭 신호 C2_Early로부터 획득된다. C2_Early 클럭 신호는 인버터(60)에서 반전되며, 반전된 신호는 NAND 게이트(62)의 하나의 입력으로서 인가된다. 클럭 입력 C1은 NAND 게이트(62)의 다른 입력으로서 인가된다. NAND 게이트(62)의 출력은 제 1 클럭 신호 C1이 하이이고, 제 2 클럭 신호 C2_Early가 로우인 경우를 제외하고는, 노드(100)에서 논리 하이 상태로 유지된다. C1이 하이이고 C2_Early가 로우이면 노드(100)에서 로우 신호가 생성되며, 이 로우 신호는 기록 드라이버(10)에 의해 데이터가 비트 라인쌍(16 및 18)으로 강제되거나, 또는 메모리 셀로부터 데이터가 판독되는 시간인 데이터 전파 클럭 신호를 포함한다.
본 명세서에서 사용된 "하이(high)"라는 용어는 논리 하이의 전압 상태를 기술하는데 사용될 것이다. "로우(low)"라는 용어는 논리 로우의 전압 상태를 기술하는데 사용될 것이다. "하이" 상태 및 "로우" 상태를 포함할 수 있는 특정의 전압 범위는 응용 분야에 따라 변할 수 있으며, 본 발명의 일부를 형성하지 않는다.
동작시 캐시 리로드 버퍼(도시되지 않음)는 DIN에 원하는 논리 상태를 인가하면서, 데이터 입력을 구동한다. 데이터에 따라, 노드(107) 또는 DIN은 한 쪽이 하이로 되고, 다른 쪽이 로우가 될 것이다. REFILL에서의 하이 리필 신호는 동작의 기록 모드를 용이하게 하며, 노드(102) 또는 노드(103) 중 하나의 중간 출력을 로우로 강제하고, 이들 노드 중 다른 하나는 하이로 강제한다. 데이터 전파 클럭 신호, 즉 노드(100)에서의 로우 신호는 REFILL에서 하이 리필 신호가 존재시, 데이터 출력(30 및 32)에서 원하는 논리 상태를 생성한다. 출력(30 및 32)에서의 원하는 논리 상태는 3상 버퍼(28)를 구동하여 비트 라인(16 및 18)상에 원하는 전하 상태를 강제한다. 출력(30)에서의 하이 신호는 제 1 충전 트랜지스터(50) 및 제 2 저하 트랜지스터(56)를 턴 "온(on)"시킨다. 동시에 제 2 출력(32)은 로우 상태로 유지되므로, 제 2 충전 트랜지스터(54) 및 제 1 저하 트랜지스터(52)는 "오프(off)"로 유지된다. 이 상태에서, 공급 전압 Vdd가 제 1 비트 라인(16)에 인가되고, 제 2 비트 라인(18)은 접지로 강하된다. 제 2 출력(32)이 하이이고 제 1 출력(30)이 로우인 반대 논리 상태에서는, 공급 전압 Vdd가 제 2 충전 트랜지스터(54)를 통해 제 2 비트 라인(18)에 인가되고, 제 1 비트 라인(16)은 제 1 저하 트랜지스터(52)를 통해 접지로 강하된다. 각각의 경우, 동일한 논리 출력 신호(출력(30) 또는 출력(32)에서의 하이 신호)가 공급 전압 Vdd를 원하는 비트 라인에 인가하고, 반대 비트 라인을 접지로 강하시키는 동작을 행한다.
본 발명에 따르면, 비트 라인(16 및 18)에 데이터를 기록하는 방법은 제 1 출력(30)에 하이 또는 로우의 제 1 데이터 출력 신호를 생성하고, 제 2 출력(32)에 하이 또는 로우의 보수 제 2 데이터 출력 신호를 생성하는 것을 포함한다. 또한, 본 발명의 방법은 제 1 및 제 2 출력(30 및 32)에서의 데이터 출력 신호에 응답하여, 제 1 비트 라인(16)상에 원하는 상태를 강제하고, 제 2 비트 라인(18)상에 보수 전하 상태를 강제하는 것을 포함한다. 출력(30)에서의 하이 신호 및 출력(32)에서의 로우 신호는 비트 라인(16 및 18)상에 하나의 전하 상태를 생성하며, 출력(30 및 32)에서의 상태가 반대인 경우에는 비트 라인상에 반대 전하 상태를 생성한다. 본 발명에 따르면, 출력(30 및 32)에서의 데이터 출력 신호는 단지 데이터 입력 DIN, 리필 입력 REFILL과, 노드(100)에서 로우 상태를 포함하는 데이터 전파 클럭 신호에만 응답하여 생성된다. 따라서, 데이터는 시스템 클럭 C1 및 C2_Early로부터 획득된 데이터 전파 클럭 신호가 존재하는 경우에만 비트 라인(16 및 18)에 기록될 수 있다.
프리챠지 회로(12)는 제 1 프리챠지 트랜지스터(70), 제 2 프리챠지 트랜지스터(72) 및 전하 등화 트랜지스터(charge equalizing transistor)(74)를 포함하며, 본 발명의 예시된 형태에서 이들 각각의 트랜지스터는 PMOS 소자이다. 제 1 프리챠지 트랜지스터(70)는 공급 전압 Vdd와 제 1 비트 라인(16)을 접속하는 소스-드레인 전류 경로를 가지며, 제 2 프리챠지 트랜지스터(72)는 공급 전압 Vdd를 제 2 비트 라인(18)에 접속하는 소스-드레인 전류 경로를 갖는다. 등화 트랜지스터(74)는 제 1 및 제 2 비트 라인(16 및 18)을 각각 접속하는 소스-드레인 전류 경로를 갖는다. 각각의 트랜지스터(70, 72 및 74)의 게이트는 노드(101)에서 프리챠지 입력에 접속되어, 프리챠지 클럭 신호를 수신한다.
노드(101)에 인가된 프리챠지 클럭 신호는 노드(100)에서의 데이터 전파 클럭 신호와, 인버터(76) 및 NAND 게이트(78)를 포함하는 프리챠지 클럭 신호 배열을 통한 제 3 클럭 신호 C2로부터 획득된다. 클럭 신호 C2는 인버터(76)에서 반전된 후, NAND 게이트(78)에 입력으로서 인가된다. 데이터 전파 클럭 신호는 NAND 게이트(78)에 대한 제 2 입력으로서 인가된다. 동작시, 노드(101)에서의 로우 출력은 세 개의 PMOS 소자(70, 72, 74)를 턴 "온"시키는 프리챠지 클럭 신호를 나타낸다. 세 개의 PMOS 소자(70, 72, 74)가 "온"일 때, 두 개의 비트 라인(16 및 18)은 동일한 프리챠지 레벨로, 즉 공급 전압 Vdd로 등화된다. 노드(101)가 하이이면, 세 개의 프리챠지 소자(70, 72 및 74)에는 프리챠지 신호가 공급되지 않고, 세 개의 소자 모두 "오프"로 되어, 비트 라인(16 및 18)의 전하 상태에는 영향을 미치지 않는다.
이제, 기록 드라이버 회로(10)와 프리챠지 회로(12)간의 동기화 및 비트 라인(16 및 18)의 프리챠지 방법에 대해, 도 1과, 도 2에 도시된 타이밍도를 참조하여 기술할 것이다. 제 1 클럭 입력 C1은 제 3 클럭 입력 C2와 위상이 반대이며, 제 2 클럭 입력 C2_Early는 신호 C1과 위상이 어긋나고 클럭 신호 C2보다 조금 일찍 하이로 된다. 예를 들면, C2_Early는 C2보다 500 피코초(picoseconds) 정도 앞서 하이로 될 수 있다. 클럭 신호 C1이 하이로 될 때, 신호 C2_Early는 로우로 되며, 이러한 상태는 노드(100)에서 데이터 전파 클럭 신호를 생성한다. 회로(8)는 데이터 전파 클럭 신호에 응답하여 데이터 전파 모드로 된다. 데이터 전파 모드에서, 리필 입력 REFILL의 상태에 따라, 선택된 하나의 메모리 셀(20)에 데이터가 기록되거나 또는 메모리 셀(20)로부터 데이터가 판독된다. REFILL 입력 신호가 하이일 때, 회로(8)는 기록 모드이며, REFILL 입력 신호가 로우일 때, 회로(8)는 판독 모드이다. 회로(8)가 기록 모드에 있을 때, 하이 전이 C1 신호는 비트 라인(16 또는 18) 중 하나는 Vdd로 유지하고, 다른 비트 라인은 접지로 강하시키면서, 출력(30) 또는 출력(32) 중 어느 하나가 하이로 되도록 한다. 그러나, C1 클럭 신호의 끝 부분에서 제 2 클럭 신호 C2_Early가 하이로 될 때, 회로(8)는 프리챠지 모드로 된다. 프리챠지 모드에서 3상 버퍼(28)의 트랜지스터(50, 52, 54, 56)는 모두 턴 "온"되며, 프리챠지 입력인 노드(101)는 로우로 강제되어 프리챠지 클럭 신호를 나타낸다. 이 프리챠지 클럭 신호, 즉 노드(101)에서의 로우 상태에 응답하여, 프리챠지 PMOS 소자(70, 72 및 74)는 모두 턴 "온"되고, 두 개의 비트 라인(16 및 18)은 공급 전압 Vdd로 프리챠지된다.
제 3 클럭 신호 C2가 하이로 될 때, 프리챠지 클럭 신호는 제거되고, 노드(101)는 하이로 강제되어 각각의 프리챠지 소자(70, 72 및 74)를 턴 "오프"시킨다. C1은 이제 로우이므로, 기록 드라이버 트랜지스터(50, 52, 54 및 56) 또한 "오프"일 필요가 있다. 이 시점에서, 회로(8)는 열내의 특정 메모리 셀(20)을 선택하도록 워드 라인(80)이 선택될 수 있는 평가 모드(evaluation mode)에 있다. 클럭 신호 C1이 하이로 되는 에지에 의해 데이터 전파 클럭 신호가 생성되며, 이것이 회로(8)를 다시 한 번 리필 신호 REFILL의 상태에 따라 판독 모드 또는 기록 모드인, 데이터 전파 모드로 만든다.
도 1에서 참조 부호(14)로 도시된 키퍼 회로는 메모리 셀(20)로부터 데이터가 판독될 때 동작하게 된다. 키퍼 회로(14)는 제 1 키퍼 트랜지스터(86) 및 제 2 키퍼 트랜지스터(88)를 포함하며, 본 발명의 예시된 형태에서 이들 트랜지스터는 PMOS 소자이다. 제 1 키퍼 트랜지스터(86)는 공급 전압 Vdd를 제 1 비트 라인(16)에 접속하는 소스-드레인 전류 경로를 가지며, 제 2 키퍼 트랜지스터(88)는 공급 전압 Vdd를 제 2 비트 라인(18)에 접속하는 소스-드레인 전류 경로를 갖는다. 키퍼 트랜지스터(86)의 게이트는 제 2 비트 라인(18)에 접속되고, 키퍼 트랜지스터(88)의 게이트는 제 1 비트 라인(16)에 접속된다.
판독 동작시, 비트 라인들 중 하나는 메모리 셀(20)들 중 하나의 내부에 있는 소형 트랜지스터(도시되지 않음)를 통해 하이 상태로 유지되어야 한다. 메모리 셀내의 전송 게이트의 접합 캐패시턴스 및 비트 라인 자체의 캐패시턴스를 고려할 때, 오랜 판동 동작동안 소형 메모리 셀 트랜지스터가 하이 비트 라인 레벨을 유지하는 것은 어렵다. 그러나, 키퍼 회로(14)에 의해, 로우 측 비트 라인은 반대 비트 라인과 관련된 키퍼 트랜지스터를 턴 온하고, 그 반대 비트 라인을 긴 사이클동안 공급 전압 레벨로 유지하여, 비트 라인의 누설 전류(leakage)를 보상한다.
예를 들면, 메모리 셀(20)들 중 하나로부터 판독된 논리 상태는 제 1 비트 라인(16)이 하이로 유지되는 동안 제 2 비트 라인(18)은 로우로 될 것을 필요로 할 수 있다. 이 경우, 비트 라인(18)이 로우로 되므로, 제 1 키퍼 트랜지스터(86)의 게이트에서의 전압 신호는 로우로 되고, 트랜지스터를 "온"시키는데, 즉 드레인-소스 전류 경로를 따라 전도 상태로 된다. 트랜지스터(86)가 "온"으로 될 때, 공급 전압 Vdd가 제 1 비트 라인(16)에 인가되어, 판독 동작동안 비트 라인이 원하는 하이 논리 상태로 유지되는 것을 보장한다.
또한, 키퍼 회로(14)는 데이터가 데이터 입력 DIN에서 늦은 경우 비트 라인(16 및 18)상에 원하는 전하 상태를 생성하는 것을 돕는다. 데이터가 DIN에서 늦고, 클럭 신호 C1이 하이로 될 때, 비트 라인(16 및 18)상에 잘못된 전하 상태가 생성될 수 있다. 이러한 잘못된 전하 상태는 원하는 데이터가 DIN에 도달할 때 정정되어야 한다. 데이터 전파 클럭 신호동안 원하는 데이터가 DIN에 도달할 때, 출력(30 및 32)에서의 원하는 출력은 3상 버퍼가 비트 라인(16 및 18)상의 전하 상태를, 원하는 데이터를 나타내는 전하 상태로 변경하도록 한다. 하나의 비트 라인상의 로우 전이 신호가 원하는 전하 상태에 도달하면, 반대 비트 라인과 관련된 키퍼 트랜지스터를 턴 온하고, 이것이 다시 반대 비트 라인을 Vdd로 만든다.
전술한 바람직한 실시예는 본 발명의 원리를 예시하기 위한 것이며, 본 발명의 영역을 제한하는 것은 아니다. 당업자라면 이하의 특허 청구 범위의 영역을 벗어나지 않고서도, 여러 가지 다른 실시예 및 이들 바람직한 실시예에 대한 변형이 가능할 것이다. 예를 들면, 예시된 3상 버퍼 배열이 바람직하기는 하나, 본 발명의 영역내에서 다른 버퍼 배열을 사용할 수도 있다. 또한, 기록 드라이버 논리 회로내에 다른 논리 배열을 사용하여, 시스템 클럭으로부터 원하는 클럭 신호를 생성할 수 있다.
본 발명에 따른 기록 드라이버 장치, 데이터 기록 방법, 프리챠지 장치 및 방법, 전하 유지 장치 및 방법에 의하면, 캐시 메모리를 포함하는 전자 컴퓨터 메모리에 대한 올바른 판독 및 기록 동작을 용이하게 해주는 장치 및 방법이 제공된다.

Claims (29)

  1. 메모리와 관련된 복수의 메모리 셀로/셀로부터 데이터를 전송하는 비트 라인쌍(bit line pair)을 갖는 전자 컴퓨터 메모리를 위한 기록 드라이버 장치(write driver apparatus)에 있어서,
    (a) 데이터 신호를 수신하는 데이터 입력과,
    (b) 리필 신호(rifill signal)를 수신하는 리필 입력과,
    (c) 데이터 전파 클럭 신호(data propagation clock signal)를 수신하는 데이터 전파 클럭 입력과,
    (d) 상기 데이터 입력, 리필 입력 및 데이터 전파 클럭 입력에 접속되고, 제 1 데이터 출력 및 제 2 데이터 출력을 갖는 기록 드라이버 논리 회로(write driver logic circuit)―상기 기록 드라이버 논리 회로는, 데이터 신호, 리필 신호 및 데이터 전파 클럭 신호에 응답하여, 상기 제 1 데이터 출력에 제 1 데이터 출력 신호를 생성하고, 상기 제 2 데이터 출력에 제 2 데이터 출력 신호를 생성함―와,
    (e) 상기 제 1 데이터 출력, 상기 제 2 데이터 출력 및 상기 비트 라인쌍에 접속된 3상 버퍼(tri-state buffer)―상기 3상 버퍼는 상기 제 1 출력 신호 및 상기 제 2 출력 신호에 응답하여, 상기 비트 라인쌍에 원하는 전하 상태를 생성함―
    를 포함하는 기록 드라이버 장치.
  2. 제 1 항에 있어서,
    상기 데이터 전파 클럭 입력은 제 1 클럭 신호 및 제 2 클럭 신호로부터 획득되며, 상기 제 2 클럭 신호는 데이터 전파 주기만큼 상기 제 1 클럭 신호와 위상이 어긋나는 기록 드라이버 장치.
  3. 제 1 항에 있어서,
    상기 3상 버퍼는,
    (a) 공급 전압원과, 상기 비트 라인쌍 중 제 1 비트 라인을 접속하는 드레인-소스(drain-source) 전류 경로와, 상기 기록 드라이버 논리 회로의 상기 제 1 데이터 출력에 접속된 게이트를 갖는 제 1 충전 트랜지스터(charging transistor)와,
    (b) 상기 제 1 비트 라인과 접지를 접속하는 드레인-소스 전류 경로와, 상기 기록 드라이버 논리 회로의 상기 제 2 데이터 출력에 접속된 게이트를 갖는 제 1 저하 트랜지스터(drawdown transistor)와,
    (c) 공급 전압원과, 상기 비트 라인쌍 중 제 2 비트 라인을 접속하는 드레인-소스 전류 경로와, 상기 기록 드라이버 논리 회로의 상기 제 1 데이터 출력에 접속된 게이트를 갖는 제 2 충전 트랜지스터와,
    (d) 상기 제 2 비트 라인과 접지를 접속하는 드레인-소스 전류 경로와, 상기 기록 드라이버 논리 회로의 상기 제 1 데이터 출력에 접속된 게이트를 갖는 제 2 저하 트랜지스터
    를 포함하는 기록 드라이버 장치.
  4. 제 1 항에 있어서,
    상기 기록 드라이버 논리 회로는,
    (a) 상기 데이터 입력 및 리필 입력에 접속되고, 제 1 중간 출력 노드(intermediate output node) 및 제 2 중간 출력 노드를 갖는 중간 논리 회로(intermediate logic circuit)―상기 중간 논리 회로는, 상기 데이터 신호 및 리필 신호에 응답하여, 상기 제 1 중간 출력 노드에 제 1 중간 데이터 출력 신호를 생성하고, 상기 제 2 중간 출력 노드에 제 2 중간 데이터 출력 신호를 생성함―와,
    (b) 상기 제 1 및 제 2 중간 출력 노드 및 상기 데이터 전파 클럭 입력에 접속된 출력 논리 회로―상기 출력 논리 회로는, 상기 제 1 및 제 2 중간 데이터 신호 및 상기 데이터 전파 클럭 신호에 응답하여, 상기 제 1 데이터 출력 신호 및 상기 제 2 데이터 출력 신호를 생성함―
    를 포함하는 기록 드라이버 장치.
  5. 제 1 항에 있어서,
    (a) 프리챠지 클럭 신호(precharge clock signal)를 생성하는 프리챠지 클럭 신호 수단―상기 프리챠지 클럭 신호는 상기 데이터 전파 클럭 신호와 관련됨―과,
    (b) 각각의 프리챠지 클럭 신호에 응답하여, 상기 제 1 비트 라인에 프리챠지를 인가하는 프리챠지 회로
    를 더 포함하는 기록 드라이버 장치.
  6. 제 5 항에 있어서,
    (a) 상기 데이터 전파 클럭 신호는 제 1 클럭 신호 및 제 2 클럭 신호로부터 획득―상기 제 2 클럭 신호는 데이터 전파 주기만큼 상기 제 1 클럭 신호와 위상이 어긋남―되고,
    (b) 상기 프리챠지 클럭 신호는 상기 데이터 전파 클럭 신호와, 상기 제 1 클럭 신호와 반대 위상을 갖는 제 3 클럭 신호로부터 획득되는
    기록 드라이버 장치.
  7. 제 5 항에 있어서,
    (a) 상기 공급 전압원과 상기 비트 라인쌍 중 제 1 비트 라인을 접속하는 소스-드레인 전류 경로와, 상기 비트 라인쌍 중 상기 제 2 비트 라인에 접속된 게이트를 갖는 제 1 키퍼 트랜지스터(keeper transistor)와,
    (b) 상기 공급 전압원과 상기 제 2 비트 라인을 접속하는 소스-드레인 전류 경로와, 상기 제 1 비트 라인에 접속된 게이트를 갖는 제 2 키퍼 트랜지스터
    를 포함하는 기록 드라이버 장치.
  8. 제 1 항에 있어서,
    (a) 상기 공급 전압원과 상기 비트 라인쌍 중 제 1 비트 라인을 접속하는 소스-드레인 전류 경로와, 상기 비트 라인쌍 중 상기 제 2 비트 라인에 접속된 게이트를 갖는 제 1 키퍼 트랜지스터와,
    (b) 상기 공급 전압원과 상기 제 2 비트 라인을 접속하는 소스-드레인 전류 경로와, 상기 제 1 비트 라인에 접속된 게이트를 갖는 제 2 키퍼 트랜지스터
    를 더 포함하는 기록 드라이버 장치.
  9. 복수의 메모리 셀로/셀로부터 데이터를 전송하는 비트 라인쌍을 갖는 전자 컴퓨터 메모리에 데이터를 기록하는 방법에 있어서,
    (a) 데이터 입력 신호, 리필 신호 및 데이터 전파 클럭 신호에 응답하여, 제 1 데이터 출력에 제 1 데이터 출력 신호를 생성하고, 제 2 데이터 출력에 제 2 데이터 신호를 생성하는 단계―상기 제 1 및 제 2 데이터 출력 신호는 모두 상기 비트 라인쌍에 인가될 논리적인 데이터 상태를 나타냄―와,
    (b) 상기 제 1 및 제 2 데이터 출력 신호에 응답하여, 상기 비트 라인쌍에 원하는 전하 상태를 생성하는 단계
    를 포함하는 데이터 기록 방법.
  10. 제 9 항에 있어서,
    (a) 제 1 클럭 신호 및 제 2 클럭 신호―상기 제 2 클럭 신호는 데이터 전파 주기만큼 상기 제 1 클럭 신호와 위상이 어긋남―로부터 상기 데이터 전파 클럭 신호를 획득하는 단계를 더 포함하는 데이터 기록 방법.
  11. 제 9 항에 있어서,
    상기 제 1 및 제 2 데이터 출력 신호를 생성하는 단계는,
    (a) 상기 데이터 신호 및 상기 리필 신호에 응답하여, 제 1 중간 노드에 제 1 중간 데이터 신호를 생성하고, 제 2 중간 노드에 제 2 중간 데이터 신호를 생성하는 단계와,
    (b) 상기 제 1 및 제 2 중간 데이터 신호 및 상기 데이터 전파 클럭 신호에 응답하여, 상기 제 1 및 제 2 데이터 출력을 생성하는 단계
    를 더 포함하는 데이터 기록 방법.
  12. 제 9 항에 있어서,
    (a) 프리챠지 클럭 신호를 생성하는 단계―상기 프리챠지 클럭 신호는 각각의 시스템 클럭 사이클에서 상기 데이터 전파 클럭 신호보다 소정의 간격만큼 타이밍이 앞섬―와,
    (b) 각각의 시스템 클럭 사이클에서 상기 프리챠지 클럭 신호에 응답하여, 상기 제 1 비트 라인 및 상기 제 2 비트 라인에 프리챠지를 인가하는 단계
    를 더 포함하는 데이터 기록 방법.
  13. 제 12 항에 있어서,
    (a) 제 1 클럭 신호 제 2 클럭 신호로부터 상기 데이터 전파 클럭 신호를 획득하는 단계―상기 제 2 클럭 신호는 데이터 전파 주기만큼 상기 제 1 클럭 신호와 위상이 어긋남―와,
    (b) 상기 데이터 전파 클럭 신호와, 상기 제 1 클럭 신호와 반대 위상을 갖는 제 3 클럭 신호로부터 상기 프리챠지 클럭 신호를 획득하는 단계
    를 더 포함하는 데이터 기록 방법.
  14. 제 12 항에 있어서,
    (a) 상기 제 2 비트 라인상의 감소된 전압 신호에 응답하여, 상기 제 1 비트 라인에 공급 전압을 인가하는 단계와,
    (b) 상기 제 1 비트 라인상의 감소된 전압 신호에 응답하여, 상기 제 2 비트 라인에 공급 전압을 인가하는 단계
    를 더 포함하는 데이터 기록 방법.
  15. 제 9 항에 있어서,
    (a) 상기 제 2 비트 라인상의 감소된 전압 신호에 응답하여, 상기 제 1 비트 라인에 공급 전압을 인가하는 단계와,
    (b) 상기 제 제 1 비트 라인상의 감소된 전압 신호에 응답하여, 상기 제 2 비트 라인에 공급 전압을 인가하는 단계
    를 더 포함하는 데이터 기록 방법.
  16. 전자 컴퓨터 메모리와 관련된 비트 라인을 프리챠지하는 장치에 있어서,
    (a) 데이터 입력 신호, 리필 신호 및 데이터 전파 클럭 신호에 응답하여, 제 1 비트 라인상에 원하는 전하 상태를 생성하는 기록 드라이버 회로―상기 제 1 비트 라인상의 원하는 전하 상태는 원하는 데이터를 나타냄―와,
    (b) 프리챠지 클럭 신호를 생성하는 프리챠지 클럭 신호 수단―상기 프리챠지 클럭 신호는 상기 데이터 전파 클럭 신호와 관련됨―과,
    (c) 각각의 프리챠지 클럭 신호에 응답하여, 상기 제 1 비트 라인에 프리챠지를 인가하는 프리챠지 회로
    를 포함하는 프리챠지 장치.
  17. 제 16 항에 있어서,
    상기 프리챠지 회로는,
    (a) 상기 제 1 비트 라인을 공급 전압원에 접속하는 소스-드레인 전류 경로와, 상기 프리챠지 클럭 신호를 수신하도록 접속된 게이트를 갖는 제 1 프리챠지 트랜지스터를 포함하는 프리챠지 장치.
  18. 제 16 항에 있어서,
    (a) 상기 기록 드라이버 회로는 상기 제 1 비트 라인상에 원하는 전하 상태를 생성하는 동시에 제 2 비트 라인상에 보수(complement) 전하 상태를 또한 생성하고,
    (b) 상기 프리챠지 회로는 각각의 프리챠지 클럭 신호에 응답하여 상기 제 2 비트 라인에 상기 프리챠지를 또한 인가하는
    프리챠지 장치.
  19. 제 18 항에 있어서,
    상기 프리챠지 회로는,
    (a) 상기 제 1 비트 라인을 공급 전압원에 접속하는 소스-드레인 전류 경로와, 상기 프리챠지 클럭 신호를 수신하도록 접속된 게이트를 갖는 제 1 프리챠지 트랜지스터와,
    (b) 상기 제 2 비트 라인을 상기 공급 전압원에 접속하는 소스-드레인 전류 경로와, 상기 프리챠지 클럭 신호를 수신하도록 접속된 게이트를 갖는 제 2 프리챠지 트랜지스터
    를 포함하는 프리챠지 장치.
  20. 제 19 항에 있어서,
    (a) 상기 제 1 비트 라인과 상기 제 2 비트 라인을 접속하는 소스-드레인 전류 경로와, 상기 프리챠지 클럭 신호를 수신하도록 접속된 게이트를 갖는 등화 트랜지스터(equalizing transistor)를 더 포함하는 프리챠지 장치.
  21. 제 16 항에 있어서,
    (a) 상기 데이터 전파 클럭 신호는 제 1 클럭 신호 및 제 2 클럭 신호로부터 획득―상기 제 2 클럭 신호는 데이터 전파 주기만큼 상기 제 1 클럭 신호와 위상이 어긋남―되고,
    (b) 상기 프리챠지 클럭 신호는 상기 데이터 전파 클럭 신호와, 상기 제 1 클럭 신호와 반대 위상을 갖는 제 3 클럭 신호로부터 획득되는
    프리챠지 장치.
  22. 전자 컴퓨터 메모리와 관련된 비트 라인을 프리챠지하는 방법에 있어서,
    (a) 시스템 클럭 사이클의 모든 사이클마다 데이터 전파 클럭 신호 및 프리챠지 클럭 신호를 생성하는 단계―상기 프리챠지 클럭 신호는 각각의 시스템 클럭 사이클에서 상기 데이터 전파 클럭 신호보다 타이밍이 앞섬―와,
    (b) 각각의 시스템 클럭 사이클에서 상기 프리챠지 클럭 신호에 응답하여, 제 1 비트 라인에 프리챠지를 인가하는 단계와,
    (c) 상기 데이터 전파 신호, 데이터 입력 신호 및 리필 신호에 응답하여, 상기 제 1 비트 라인상에 원하는 전하 상태를 생성하는 단계
    를 포함하는 프리챠지 방법.
  23. 제 22 항에 있어서,
    상기 제 1 비트 라인에 상기 프리챠지를 인가하는 단계는,
    (a) 상기 프리챠지 클럭 신호를 인가하여, 상기 제 1 비트 라인을 공급 전압원에 접속하는 소스-드레인 전류 경로를 갖는 트랜지스터를 스위치 온(switch on)하는 단계를 포함하는 프리챠지 방법.
  24. 제 23 항에 있어서,
    (a) 각각의 시스템 클럭 사이클에서 상기 프리챠지 클럭 신호에 응답하여, 제 2 비트 라인에 상기 프리챠지를 인가하는 단계와,
    (b) 상기 데이터 전파 신호, 데이터 입력 신호 및 리필 신호에 응답하여, 상기 제 2 비트 라인상에 보수 전하 상태를 생성하는 단계
    를 더 포함하는 프리챠지 방법.
  25. 제 24 항에 있어서,
    상기 제 2 비트 라인에 상기 프리챠지를 인가하는 단계는,
    (a) 상기 프리챠지 클럭 신호를 인가하여, 상기 제 2 비트 라인을 상기 공급 전압원에 접속하는 소스-드레인 전류 경로를 갖는 트랜지스터를 스위치 온하는 단계를 포함하는 프리챠지 방법.
  26. 제 22 항에 있어서,
    (a) 제 1 클럭 신호 및 제 2 클럭 신호로부터 상기 데이터 전파 클럭 신호를 획득하는 단계―상기 제 2 클럭 신호는 데이터 전파 주기만큼 상기 제 1 클럭 신호와 위상이 어긋남―와,
    (b) 상기 데이터 전파 클럭 신호와, 상기 제 1 클럭 신호와 반대 위상을 갖는 제 3 클럭 신호로부터 상기 프리챠지 클럭 신호를 획득하는 단계
    를 더 포함하는 프리챠지 방법.
  27. 전자 컴퓨터 메모리로부터의 판독 동작동안 상기 전자 컴퓨터 메모리와 관련된 비트 라인쌍에 원하는 전하를 유지하는 장치에 있어서,
    (a) 상기 공급 전압원과, 상기 비트 라인쌍 중 제 1 비트 라인을 접속하는 소스-드레인 전류 경로와, 상기 비트 라인쌍 중 상기 제 2 비트 라인에 접속된 게이트를 갖는 제 1 키퍼 트랜지스터와,
    (b) 상기 공급 전압원과, 상기 제 2 비트 라인을 접속하는 소스-드레인 전류 경로와, 상기 제 1 비트 라인에 접속된 게이트를 갖는 제 2 키퍼 트랜지스터
    를 포함하는 전하 유지 장치.
  28. 전자 컴퓨터 메모리로부터의 판독 동작동안 상기 전자 컴퓨터 메모리와 관련된 비트 라인쌍에 원하는 전하를 유지하는 방법에 있어서,
    (a) 상기 비트 라인쌍의 제 2 비트 라인상의 감소된 전압 신호에 응답하여, 상기 비트 라인쌍 중 제 1 비트 라인에 공급 전압을 인가하는 단계를 포함하는 전하 유지 방법.
  29. 제 28 항에 있어서,
    (a) 상기 제 1 비트 라인에 공급 전압을 인가하는 단계는 상기 제 2 비트 라인으로부터, 공급 전압원과 상기 제 1 비트 라인을 접속하는 소스-드레인 전류 경로를 갖는 트랜지스터의 게이트로 상기 전압을 인가하는 단계를 포함하는 전하 유지 방법.
KR1019990000521A 1998-02-06 1999-01-12 기록드라이버장치,데이터기록방법,프리챠지장치및방법, 전하유지장치 및 방법 KR100331522B1 (ko)

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US09/019,895 US5959916A (en) 1998-02-06 1998-02-06 Write driver and bit line precharge apparatus and method
US9/019,895 1998-02-06
US09/019,895 1998-02-06

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Publication Number Publication Date
KR19990072238A true KR19990072238A (ko) 1999-09-27
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100392037B1 (ko) * 2000-02-29 2003-07-23 가부시끼가이샤 도시바 논리 연산 기능을 포함한 반도체 집적 회로

Families Citing this family (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4024975B2 (ja) * 2000-01-07 2007-12-19 株式会社東芝 データ伝送回路
US6430099B1 (en) 2001-05-11 2002-08-06 Broadcom Corporation Method and apparatus to conditionally precharge a partitioned read-only memory with shared wordlines for low power operation
EP1505605A1 (en) * 2003-08-06 2005-02-09 STMicroelectronics S.r.l. Improved sensing circuit for a semiconductor memory including bit line precharging and discharging functions
KR100698983B1 (ko) * 2004-03-30 2007-03-26 샤프 가부시키가이샤 표시 장치 및 구동 장치
KR100596436B1 (ko) 2004-07-29 2006-07-05 주식회사 하이닉스반도체 반도체 메모리 소자 및 그 테스트 방법
US7085184B1 (en) * 2004-09-27 2006-08-01 Nvidia Corporation Delayed bitline leakage compensation circuit for memory devices
KR100675517B1 (ko) 2005-09-09 2007-01-30 주식회사 엑셀반도체 시리얼 플래쉬 메모리 장치 및 프리차아지 방법
KR100745368B1 (ko) * 2005-11-22 2007-08-02 삼성전자주식회사 개선된 데이터 입출력 경로를 갖는 반도체 메모리 장치
US7600071B2 (en) * 2006-12-07 2009-10-06 International Business Machines Corporation Circuit having relaxed setup time via reciprocal clock and data gating
KR101239226B1 (ko) * 2007-08-02 2013-03-06 삼성전자주식회사 언먹스드 비트라인 스킴을 위한 기입 구동회로
US7782692B2 (en) * 2008-01-09 2010-08-24 Taiwan Semiconductor Manufacturing Co., Ltd. Single end read module for register files
US7586802B2 (en) * 2008-02-07 2009-09-08 Macronix International Co. Ltd. Memory, bit-line pre-charge circuit and bit-line pre-charge method
US8446791B2 (en) * 2010-12-03 2013-05-21 Oracle International Corporation Process tolerant large-swing sense amplfier with latching capability
US8817562B2 (en) * 2012-07-31 2014-08-26 Freescale Semiconductor, Inc. Devices and methods for controlling memory cell pre-charge operations
US9286970B2 (en) * 2014-07-08 2016-03-15 Taiwan Semiconductor Manufacturing Company, Ltd. Memory circuit for pre-charging and write driving
US10269307B2 (en) * 2017-05-19 2019-04-23 Apple Inc. LED driver headroom voltage control systems and methods
US10762934B2 (en) * 2018-06-28 2020-09-01 Taiwan Semiconductor Manufacturing Co., Ltd. Leakage pathway prevention in a memory storage device
US11011238B2 (en) * 2018-06-28 2021-05-18 Taiwan Semiconductor Manufacturing Company, Ltd. Floating data line circuits and methods

Family Cites Families (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3400824B2 (ja) * 1992-11-06 2003-04-28 三菱電機株式会社 半導体記憶装置
JP3672384B2 (ja) * 1996-07-24 2005-07-20 沖電気工業株式会社 センス回路

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100392037B1 (ko) * 2000-02-29 2003-07-23 가부시끼가이샤 도시바 논리 연산 기능을 포함한 반도체 집적 회로

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