KR0127216B1 - 반도체 메모리장치 - Google Patents

반도체 메모리장치

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KR0127216B1
KR0127216B1 KR1019940031025A KR19940031025A KR0127216B1 KR 0127216 B1 KR0127216 B1 KR 0127216B1 KR 1019940031025 A KR1019940031025 A KR 1019940031025A KR 19940031025 A KR19940031025 A KR 19940031025A KR 0127216 B1 KR0127216 B1 KR 0127216B1
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박종훈
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문정환
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Abstract

본 발명은 반도체 메모리장치를 공개한다. 그 장치는 데이타를 저장하기 위한 메모리셀, 상기 메모리셀에 연결되고 데이타를 전송하기 위한 비트라인쌍, 상기 비트라인쌍에 데이타를 전송하기 위한 데이타라인쌍, 상기 비트라인쌍과 데이타라인쌍을 사이의 데이타의 전송을 제어하기 위한 열 선택 트랜지스터, 상기 데이타라인쌍을 풀업하기 위한 풀업 트랜지스터, 어드레스신호의 상태 천이를 검출하여 어드레스상태 천이 검출펄스를 반생하기 위한 어드레스상태 천이 검출수단, 데이타신호의 상태 천이를 검출하여 데이타상태 천이 검출펄스릍 발생하기 위한 데이타상태 천이 검출수단, 상기 어드레스상태 천이 검출펄스, 데이타상태 천이 검출펄스, 및 라이트 인에이블신호예 용답하여 상기 풀업트랜지스터를 인에이블하기 위한 제어회로를 구비한 것을 특징으로 한다. 따라서, 데이타 홈드 타임 마진이 충분히 확보됨으로써 무효한 데이타의 입럭을 방지할 수 있다.

Description

반도체 메모리장치
제 1 도는 종래의 반도체 메모리장치의 회로도
제 2 도는 제 1 도에 나타낸 회로도의 동작 타이밍도
제 3도는 본 발명의 반도체 메모리장치의 회로도
제 4 도는 제 3 도에 나타낸 회로도의 동작 타이밍도
* 도면의 주요부분에 대한 부호의 설명
MC : 메모리셀 SA : 센스증폭기
16 : 지연기 M1∼M13 : 트랜지스터
BL,BLB : 비트라인쌍 DLB : 데이타라인쌍
10,12,24,26,28,34,36 : 인버터
14,18,22,30,32 : 노아게이트 20 : 낸드게이트
100 : 데이타 입력버퍼 200 : 데이타상태 천이 검출회로
본 발명은 반도체 메모리장치에 관한 것으로, 특히 비트라인 동화신호와 비트라인 선충전신호를 분리적으로 발생하고 그 신호들을 분리적으로 메모리셀의 대응하는 비트 라인들에 공급하기 위한 회로와 라이트 복구시간에 대한 적절한 동작 마진을 보장하고, 동작을 리세트시킴에 의해서 소정 기간의 시간동안 라이트 데이타의 진입을 막기 위한 회로를 포함하는 반도체 메모리장치에 관한 것이다.
종래의 반도체 메모리장치는 풀업과 동화신호 발생회로가 대응하는 메모리셀의 비트라인을 선충전하기 위한 선충전신호를 발생하고, 대응하는 메모리셀을 동화하기 위한 동화신호를 발생하기 위하여 메모리셀의 비트라인에 연결되었다. 반도체 메모리장치에서 이상적인 설계는 라이트 복구시간을 0으로 만드는 것이다.
이 상태에서, 풀업/동화신호는 중간 전위레벨로 비트 라인 전위를 유지하기 위해서 발생된다.
그러나, 종래의 반도체 메모리장치는 데이타 라이트 동작동안 다음 사이클의 어드레스의 천이시에도, 중간 전위가 풀업과 동화신호의 발생동안 비트라인쌍에 나타난다. 그래서, 라이트 에러가 발생하지 않는다. 그러나, 풀업/동화신호의 완료에서 라이트 에러가 일어날 수 있다는 문제점이 있었다.
이와같은 문제점을 해결하기 위하여 종래의 반도체 메모리장치는 데이타라인쌍을 풀업시켜 주기 위한 신호 발생회로에 라이트 동작이 완료된 다음 어드레스상태 천이를 검출하여 발생되는 어드레스상태천이 검출 펄스기간동안 데이타라인쌍을 풀업시켜 줌으로써 라이트 복구시간의 마진을 확보하였다. 그래서, 무효한 데이타가 입력되어도 이 기간동안 만큼 데이타를 메모리셀에 라이트하지 못하도륵 할 수 있다.
본 발명의 목적은 라이트 복구시간을 더 확보함에 의해서 데이타가 입력되더라도 데이타를 메모리셀에 라이트 하지 못하도록 할 수 있는 반도체 메모리장치를 제공하는데 있다.
이와같은 목적을 달성하기 위한 본 발명의 반도체 메모리장치는 데이타를 저장하기 위한 메모리셀,상기 메모리셀에 연결되고 데이타를 전송하기 위한 비트라인쌍, 상기 비트라인쌍에 데이타를 전송하기 위한 데이타라인쌍, 상기 비트라인쌍과 데이타라인쌍을 사이의 데이타의 전송을 제어하기 위한 열 선택 트랜지스터, 상기 데이타라인쌍을 풀업하기 위한 풀업 트랜지스터, 어드레스신호의 상태 천이를 검출하여 어드레스상태 천이 검출펄스를 발생하기 위한 어드레스상태 천이 검출수단, 데이타신호의 상태천이를 검출하여 데이타상태 천이 검출펄스를 발생하기 위한 데이타상태 천이 검출수단, 상기 어드레스상태 천이 검출펄스, 데이타상태 천이 검출펄스, 및 라이트 인에이블신호에 응답하여 상기 풀업 트랜지스터를 인에이블하기 위한 제어회로를 구비한 것을 특징으로 한다.
첨부된 도면을 참고로 하여 본 발명의 반도체 메모리장치를 설명하기 전에 종래의 반도체 메모리장치를 먼저 설명하면 다음과 같다.
제 1 도는 종래의 반도체 메모리장치의 회로도로서, 미국 특허 공보 제5,091,889에 개시되어 있다.
제 1 도에 있어서, 비트라인쌍 풀업 트랜지스터(M1,M2)는 비트라인쌍(BL,BLB)을 풀업한다. 동화트랜지스터(M3)는 신호(EQM)에 응답하여 비트라인쌍을 동화한다. 스위칭 트랜지스터(M2,M3)는 워드라인을 인에이블하기 위한 신호(WL)에 응답하여 인에이블 된다.
메모리셀(MC;memory cell)은 스위칭 트랜지스터(M12,M13)를 통하여 비트라인으로 부터의 데이타블 저장하거나 출력한다. 열 선택 트랜지스터(M4,M5)는 열 어드레스신호에 의해서 발생되는 열선택신호(CS)에 응답하여 인에이블된다. 데이타라인쌍 풀업 트랜지스터(M6,M7)는 신호(CIEB)에 응답하여 데이타 라인을 풀업한다. 센스증폭기(SA;senseamplifier)는 센스증폭기 인에이블 신호(VEQSEN)에 응답하여 데이타라인쌍(DL,DLB)으로 부터의 신호를 증폭하여 신호(Sout)를 출력한다. 풀다운트랜지스터(M8,M9)는 신호(CWE)에 응답하여 입력되는 데이타를 데이타라인쌍으로 전송한다. 신호(CWE,CIEB)를 발생하기 위한 회로(WECS)는 인버터(10,12,24,26), 노아게이트(14,18,22), 낸드게이트(20), 및 지연기(16)으로 구성되어 있다. 데이타 입력신호(DIN)를 전송게이트(M10,M11)을 통하여 데이타라인쌍으로 보내기 위한 회로 구성은 인버터(28,34,36), 및 노아게이트(30,32)로 구성되어 있다.
제 2 도는 제 1 도에 나타낸 반도체 메모리장치의 동작을 설명하기 위한 동작 타이명도이다.
어드레스신호(ADD)의 상태 천이를 검출하여 어드레스 상태 천이 검출신호(ATDSUM)가 발생된다. 비트라인 동화 펄스신호(EQN)는 어드레스상태 천이신호(ATDSUM)에 응답하여 발생된다. 신호(EQN)는 트랜지스터(M3)에 인가되어 비트라인쌍(BL,BLB)을 동화한다. 그리고 신호(WL)이 행 어드레스신호(ADD)에 응답하여 발생된다. 이 신호(WL)는 메모리셀에 인가되어 메모리셀을 인에이블한다. 그리고, 라이트 인에이블신호(WE)가 하이레벨이 되면 메모리 셀에 데이타를 라이트하기 위한 라이트 동작이 이루어진다. 라이트 동작 중 라이트 인에이블신호(WE)에 의해 노아게이트(18)과 인버터(24)의 출력신호(CWE)가 먼저, 로우레벨에서 하이레벨로 천이하여 전송게이트(M10,Ml1)이 온되고 그 후 신호(ClEB)가 하이레벨에서 로우레벨로 천이하여 전송게이트(M10,M11)과 열 선택 트랜지스터(M4,M5)를 통하여 메모리셀에 데이타가 쓰여지게 된다.
이때, 신호(WL)은 하이레벨상태이고, 센스증폭기 인에이블신호(VEQSEN)는 로우레벨상태이다. 라이트 동작이 종료되면, 즉, 라이트 인에이블신호(WE)가 ''로우레벨이 되면 신호(CIEB)가 먼저 하이레벨이 되고 데이타 라인 풀업 트랜지스터(M6,M7)가 온되어 데이타 라인쌍이 하이레벨로 된다. 그 후 신호(CWE)가 로우레벨이 되어 전송게이트(M10,M11)이 오프되어 데이타는 더이상 쓰여지지않는다. 그러나, 노드(N12)가 로우레벨인 경우에는 어드레스상태 천이를 검출함에 의해서 발생되는 어드레스 상태 천이 검출 펄스신호(ATDSUM)에 의해서 신호(ClEB)를 하이레벨로 유지하여 데이타라인쌍을 풀업시켜 줌으로써 라이트복구시간을 확보하였다.
즉, 종래의 반도체 메모리장치는 라이트 동작이 완료된 다음 어드레스상태 천이를 검출함에 의해서 발생되는 펄스 기간동안 데이타 라인을 풀업시켜 줌으로써 라이트 복구시간을 확보하였다.
이제, 본 발명의 반도체 메모리장치를 설명하면 다음과 같다.
제 3 도는 본 발명의 반도체 메모리장치의 회로도이다.
제 3 도에 있어서, 데이타 입력 버퍼(100)는 데이타 입력신호(DIN)를 입력하여 버퍼한다. 데이타상태 천이 검출회로(200)는 데이타 입력버퍼(100)를 통하여 입력되는 데이타(DTDO), 및 다른 데이타 입력버퍼(미도시)로 부터 입력되는 데이타(DTDl,..., DTDN)의 상태 천이를 검출하여 데이타상태 천이 검출펄스를 발생하여 노아게이트(22)로 입력한다. 다른 회로의 구성은 제 1 도에 나타낸 종래의 반도체메모리장치의 구성과 동일한다.
제 4 도는 제 3 도에 나타낸 반도체 메모리 장치의 동작 타이밍도이다.
제 4 도를 이용하여 제 3 도에 나타낸 회로도의 동작을 설명하면 다음과 같다.
데이타 상태 천이 검출회로(200)는 데이타의 상태 천이를 검출하여 데이타상태 천이 검출신호(DTDSUM)를 발생한다. 데이타상태 천이 검출신호(DTDSUM)는 노아게이트(22)의 입력이 되어 데이타라인쌍 풀업 트랜지스터(M6,M7)를 풀업시켜 주기 위한 신호(CIEB)를 발생하여 데이타 라인쌍을 풀업하게 된다. 즉, 노드(N12)가 로우레벨인 경우에 데이타상태 천이검출펄스(DTDSUM)를 발생하여 이 펄스가 하이레벨인 동안 신호(CIEB)를 하이레벨로 유지하여 데이타라인쌍을 풀업하게 된다.
제 4 에 나타낸 바와 같이, 본 발명의 반도체 메모리장치는 종래의 반도체 메모리장치가 노드(N12)가로우레벨인 경우에 데이타라인쌍을 풀업하기 위하여 라이트 동작이 완료된 다음 어드레스상태 천이 검출하여 발생되는 어드레스상태 천이 검출펄스(ATDSUM)에 의해서 신호(CIEB)를 ''하이''레벨로 하여 이 데이타라인쌍을 풀업하여 라이트 복구시간을 확보하였으나, 본 발명은 데이타라인쌍을 풀업하여 라이트복구시간을 확보하였으나, 본 발명은 데이타의 상태 천이를 검출함에 의해서 발생되는 데이타 상태 천이를 검출함에 의해서 발생되는 데이타상태 천이 검출펄스(DTDSUM)을 데이타라인쌍을 풀업하기 위한 신호로 더하여 사용함으로써 어드레스상태 천이 검출펄스신호(ATDSUM)가 로우레벨로 천이한 경우에도 데이타상태 천이 검출펄스신호(DTDSUM)에 의해서 데이타라인쌍을 풀업시켜 줄 수 있다는겻이다. 그래서, 라이트 복구시간을 더안정적으로 확보할 수가 있다는 것이다.
따라서, 본 발명의 반도체 메모리장치는 데이타상태 천이 검출 펄스를 발생하고 이 펄스를 데이타 라인을 풀업시키기 위한 신호로 사용함으로써 라이트 복구시간이 충분히 확보되어 무효한 데이타의 입력용 방지할 수가 있다.

Claims (1)

  1. 데이타를 저장하기 위한 메모리셀; 상기 메모리셀에 연결되고 데이타를 전송하기 위한 비트라인쌍; 상기 비트라인쌍에 데이타를 전송하기 위한 데이타라인쌍; 상기 비트라인쌍과 데이타라인쌍을 사이의 데이타의 전송을 제어하기 위한 열 선택 트랜지스터; 상기 데이타라인쌍을 풀업하기 위한 풀업트랜지스터; 어드래스신호의 상기 데이타라인쌍을 풀업하기 위한 풀업 트랜지스터; 어드레스신호의 상태 천이를 검출하여 어드레스상태 천이 검출펄스를 발생하기 위한 어드레스상태 천이 검출수단; 데이타 신호의 상태 천이를 검출하여 데이타상태 천이 검출펄스를 발생하기 위한 데이타상태 천이 검출수단; 상기 어드레스상태 천이 검출펄스, 데이타상태 천이 검출펄스 및 라이트 인에이블신호에 응답하여 상기 풀업 트랜지스터를 인에이블하기 위한 제어회로를 구비한 것을 특징으로 하는 반도체 메모리장치.
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