JPH04209395A - Ｍｏｓ型メモリ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （産業上の利用分野） 本発明は、ＭＯＳＦＥＴ　（絶縁ゲート型電界効果トラ
ンジスタ）で構成されたスタテック型ランダム・アクセ
ス・メモリ（以下、ＳＲＡＭという〉、ダイナミック型
ＲＡＭ　（以下、ＤＲＡＭという）、及びリード・オン
リ・メモリく以下、ＲＯＭという〉等のＭＯＳ型メモリ
に関するものである。

（従来の技術） 従来、このような分野の技術としては、特開昭５９−７
５４８６号公報に記載されるものがあった。以下、その
構成を図を用いて説明する。

第２図は、従来のＳＲＡＭの一構成例を示す回路図であ
る。

こ（７）ＳＲＡＭは、ＭＯＳＦＥＴＴ構成されテオリ、
メモリセルマトリクス１０を有している。メモリセルマ
トリクス１０は、複数のワード線ＷＬ１、ＷＬ２．・・
・及び複数対の相補的なビット線ＢＬＯ・Ｈ丁で、ＢＬ
Ｉ・ＢＬＩ、・・・を有し、それらの各交差箇所にはス
タテック型のメモリセル１１がそれぞれ接続されている
。また、ビット線ＢＬＯ・ＢＬＯ，ＢＬＩ・ＢＬＩ、・
・・と電源電圧■ＤＤとの間には、負荷用ＭＯ５ＦＥＴ
１２−１〜１２−４．・・・からなるビット線プル７１
１回Ｆｒ４１２が接続されている。

このＳＲＡＭには、外部から入力されるアドレス信号Ａ
ｘ、Ａｙのうち、Ａｘを複数の相補的なアドレス信号に
変換するＸアドレスバッファ２０が設けられ、その出力
側が、Ｘアドレスデコーダ２１及び駆動回路２２を介し
てワード線ＷＬＩ。

ＷＬ２．・・・に接続されている。また、外部から入力
されるアドレス信号Ａｙを複数の相補的なアドレス信号
に変換するＹアドレスバッファ３０が設けられている。

このＹアドレスバッファ３０の出力側には、Ｘアドレス
デコーダ３１を介して列スイッチ回Ｂ３２が接続されて
いる。列スイッチ凹Ｒ３２は、Ｘアドレスデコーダ３１
の出力によりオン、オフ制御されるＭＯ５ＦＥＴ３２−
１〜３２−４．・・・により構成され、そのＭＯＳＦＥ
Ｔ３２−１〜３２−４．・・・を介して、ビット線ＢＬ
Ｏ・ＢＬＯ，ＢＬＩ・Ｂし１．・・・と相補的な共通デ
ータ線ＣＤ、ＣＤとが接続されるようになっている。

さらに、このＳＲＡＭには、外部入力制御信号であるチ
ップ選択信号でミ及びライトイネーブル信号ＷＥに基づ
き、内部制御タイミング信号Ｓ４０を出力する制御回路
４０が設けられている。この制御回８４０の出力側には
、書込み回路４１及び読出し回路４２が接続されている
。書込み回路４１は、内部制御タイミング信号Ｓ４０に
基づき、書込みデータＤｉを入力して共通データ線ＣＤ
。

ＣＤへ出力する機能を有している。読出し回Ｆｌ＠４２
は、内部制御タイミング信号Ｓ４０に基づき、共通デー
タ線ＣＤ、”Ｃ■上の信号を読出しデータＤＯの形で外
部へ出力する機能を有している。

チップ選択信号■、ライトイネーブル信号Ｗｒ及び書込
みデータＤｉは、タイミング発生回路４３に入力され、
そのタイミング発生回８４３で生成されたタイミング信
号φＷにり、Ｘアドレスデコーダ２１の動作が制御され
るようになっている。このタイミング発生回路４３は、
書込み動作状態で書込みデータＤｉの変化（遷移）タイ
ミングを検出するエツジトリガ回路と、該エツジトリガ
回路の出力に基づき書込み動作に必要な時間幅のタイミ
ング信号φＷを生成するタイミング発生回路とで、構成
されている。

第３図は第２図のタイミングチャートであり、この図を
参照しつつ第２図のＳＲＡＭの書込み動作を説明する。

アドレス信号Ａｘ、ＡｙがＸアドレスバッファ２０及び
Ｙアドレスバッファ３０に入力され、ライトイネーブル
信号ＷＥ°及びチップ選択信号で３−が共に゛Ｌ′°レ
ベルとなったとき、タイミング発生回路４３が動作状態
となる。タイミング発生回路４３では、書込みデータＤ
ｉが変化すると、書込み動作に必要な時間ｔだけ”　Ｌ
　”レベルとなるタイミング信号φＷをＸアトルステコ
ーダ２１／＼出力する。そのため、この時間ｔだけアド
レス信号Ａｘに従ったワード線ＷＬＩ、ＷＬ２．・・・
中の一本が選択されることになる。即ち、時間ｔの間、
Ｘアドレスデコーダ２１が動作し、該アドレスデコーダ
２１によってＸアドレスバッファ２０の出力がデコード
され、そのデコード結果が駆動回路２２によって駆動さ
れ、ワード線ＷＬ１．ＷＬ２゜・・・中の一本が選択さ
れる。

一方、書込みデータＤｉは書込み回路４１により取り込
まれ、共通データ線ＣＤ、で万へ送られる。Ｙアドレス
バッファ３０の出力は、Ｘアドレスデコーダ３１により
デコードされ、そのデコード結果によって列スイッチ回
路３２内のＭＯ５ＦＥＴ３２−１・３２２．３２−３・
３２−４゜・・・中の一対のＭＯＳＦＥＴがオン状態と
なる。そして、共通データ線ＣＤ、ＣＤ上の書込みテー
タＤｉが、ビット線ＢＬＯ・ＢＬＯ，ＢＬＩ　−７ｆ７
：Ｔ、・・・中の一対のビット線を介して、前記選択さ
れたワード線上のメモリセル１１へ書込まれる。

このＳＲＡＭでは、時間ｔの間だけメモリセル１１の選
択動作が行われるので、ビット線プルアップ回路１２中
のＭＯＳＦＥＴ１２−１〜１２−４、・・・からビット
ｔｌｉＢＬｏ・百Ｔて°、ＢＬＩ・百Ｌｌ、・・・を介
して、選択されたメモリセル１１へ流れる直流電流を減
少でき、それによって書込み動作時の消費電流を減少さ
せることができる。

（発明が解決しようとする課題） しかしながら、上記構成のＳＲＡＭでは、次のような課
題があった。

従来のＳＲＡＭでは、タイミング発生回路４３から出力
されるタイミング信号φＷにより、Ｘアドレスデコーダ
２１の動作期間を制限することにより、書込み動作時で
の消費電力を低減できる。

しかし、メモリセル１１のビット数が増加してメモリ容
量が増大すると、ビット線ＢＬＯ・ＢＬＯ。

Ｂ　Ｌ　ｌ　−ｒ、・・・の負荷が大きくなるため、読
出し速度が低下する。

そのため、例えばビット線プル７７１回Ｂ１２における
各負荷用ＭＯＳＦＥＴＩ２−１〜１２−４、・・・と並
列に、ライトイネーブル信号Ｗ丁によりオン、オフ制御
されるＭＯＳＦＥＴをそれぞれ接続し、それらの各ＭＯ
ＳＦＥＴを読出し動作時にオン状態にすることによって
該負荷用ＭＯＳＦＥＴ１２−１〜１２−４．・・・の抵
抗値を小さくし、読出し速度の低下を防止する手段がと
られることがある。ところが、このような手段を設ける
と、読出し時にビット１ｉＢＬｏ・百丁で、ＢＬＩ　Ｉ
四Ｌｌ、・・・を流れる消費電流が多くなるという問題
があり、それを解決することが困難であった９本発明は
前記従来技術が持っていた課題として、“　読出し動作
時に消費電力が大きくなるという点について解決したＭ
ＯＳ型メモリを提供するものである。

（課題を解決するための手段） 本発明は前記課題を解決するなめに、複数のワード線及
びビット線の交差箇所にそれぞれ接続されたメモリセル
がマトリクス状に配列されたメモリセルアレイと、アド
レス信号により選択された前記メモリセルの前記ビット
線上の読出しデータを増幅して相補的な共通データ線へ
出力するセンスアンプと、前記共通データ線上の読出し
データを外部へ出力するデータ出力回路とを、備えたＭ
ＯＳＦＥＴで構成されるＭＯＳ型メモリにおいて、次の
ような回路を設けたものである。

即ち、本発明では、読出し動作時における前記アドレス
信号の変化を検出してアドレス遷移検知パルスを出力す
るアドレス遷移検知回路と、読出し動作時における前記
共通データ線上の信号の変化を検出し、該検出された信
号と前記アドレス遷′移検知パルスとをセット・リセッ
ト信号としてアクセス制御信号を生成する共通データ線
遷移検知回路と、前記アクセス制御信号及び外部入力制
御信号の論理をとって読出しデータ確定後に前記ワード
線及びセンスアンプを待機状態（スタンバイ状態）に制
御する制御回路とを、設けている。

（作用） 本発明によれば、以上のようにＭＯＳメモリを構成した
ので、読出し動作時において外部から入力されるアドレ
ス信号が変化すると、アドレス遷移検知回路は、そのア
ドレス信号の変化を検知してアドレス遷移検知パルスを
共通データ線遷移検知回路へ与える。共通データ線遷移
検知回路では、共通データ線上の信号の変化を検知し、
その検知された信号と前記アドレス遷移検知パルスとを
セット・リセット信号としてアクセス制御信号を生成し
、それを制御回路へ送る。制御回路は、前記アクセス制
御信号と外部入力制御信号との論理をとり、読出しデー
タ確定後にワード線及びセンスアンプをスタンバイ状態
に制御する。

これにより、読出しデータ確定後に動作が不要となると
共に電流消費量の大きなワード線及びセンスアンプがス
タンバイ状態になり、読出し動作時における消費電力の
低減化が図れる。従って、前記課題を解決できるのであ
る。

（実施例） 第１図は、本発明の一実施例を示すＳＲＡＭの概略の構
成図である。

このＳＲＡＭは、例えば書込みデータＤｉ及び続出しデ
ータＤＯが×１ビットの時の構成例を示すもので、メモ
リセルマトリクス５０を有している。このメモリセルマ
トリクス５０は、複数のワード線ＷＬＩ、ＷＬ２．・・
・及び複数対の相補的なビット線ＢＬＩ・蔦］＝丁、Ｂ
Ｌ２・百Ｔ了′、・・・を有し、それらの各交差箇所に
はスタテック型のメモリセル５１がそれぞれ接続され、
それらのメモリセル５１がマトリクス状に配列されてい
る。各対のビット線ＢＬＩ・■「Ｔ、ＢＬ２・Ｂし２゜
・・・には、負荷用のＭＯＳＦＥＴ等で構成されるビッ
ト線プルアップ回路５２−１．５２−２．・・・がそれ
ぞれ接続されている。

各メモリセル５１は、例えばＭＯＳＦＥＴからなるフリ
ップ７０ツブで構成されている。即ち、メモリセル５１
は、たすき接続された記憶用ＦＥＴ５１ａ、５１ｂと、
該ＦＥＴ５１ａ、、５１ｂと電源電圧ＶＤＤとの間に接
続された負荷用抵抗５１ｃ、５１ｂと、該ＦＥＴ５１ａ
、５１ｂとビット線ＢＬＩ・百Ｌｌ°との間に接続され
た転送用ＭＯＳＦＥＴ５１ｅ、５１ｆとで、構成されて
いる。

このメモリセル５１において、読出し動作は、ワード線
ＷＬＩをＨ”レベルにしてＭＯＳＦＥＴ５１ｅ、５１ｆ
をオン状態にし、記憶されたデータを読出せばよい。ま
た、書込み動作は、ビットｆｆ１ＢＬ１・ＢＬＩを書込
み、転送用ＭＯＳＦＥＴ５１ｅ、５１ｆを介して、該メ
モリセル５１の状態を１″または゛０パにセットすれば
よい。

このＳＲＡＭには、外部から供給されるアドレス信号Ａ
ｘ、Ａｙを取り込むＸアドレスバッファ６０及びＸアド
レスバッファ７０が設けられている。Ｘアドレスバッフ
ァ６０は、アドレス信号ＡＸを入力して複数の相補的な
ＸアドレスＡＤｘを出力する回路であり、その出力側に
は、Ｘアドレスデコーダ６１及び駆動回路６２を介して
ワード線ＷＬＩ、ＷＬ２．・・・がそれぞれ接続されて
いる。

Ｘアドレスデコーダ６１は、ＸアドレスＡＤｘをデコー
ドする回路であり、例えばノアゲート（以下、ＮＯＲゲ
ートという）６１−１．６１−２゜・・・で構成されて
いる。駆動回Ｅｌ＠６２は、Ｘアドレスデコーダ６１の
出力を駆動してワード１ｉＷＬ１゜ＷＬ２．・・・を駆
動する回路であり、バッファ６２−１．６２−２．・・
・で構成されている。

Ｘアドレスバッファ７０は、アドレス信号Ａｙを入力し
、複数の相補的なｙアドレスＡＤｙを出力する回路であ
り、その出力側には、Ｙアドレスデコーダ７１を介して
列スイッチ回路７２が接続されている。Ｙアドレスデコ
ーダ７１は、ｙアドレスＡＤｙをデコードする回路であ
り、ＮＯＲゲート７１−１．７１−２．・・・により構
成されている。列スイッチ回８７２は、Ｙアドレスデ゛
コーダ７１の出力に基づきオン、オフ動作し、ビット線
ＢＬＩ　・’ＪＵＴ、ＢＬ２−　ＢＬ２．　・　、：セ
ンス７ンブ７３及びデータ書込み回路７４とを、接続ま
たは遮断する回路であり、ＭＯＳＦＥＴ７２−１・７２
−２．７２−３・７２−４．・・・で構成されている。

センスアンプ７３は、メモリセル５１から読み出された
ビット線ＢＬＩ・Ｂ１１．ＢＬ２・亘丁丁、・・・上の
読出しデータを増幅して相補的な共通データ線ＣＤ、Ｃ
万へ出力する回路である。これに対してデータ書込み回
路７４は、共通データ線ＣＤ、で万上の書込みデータを
ビット線ＢＬＩ・ＢＬＩ、Ｂ’Ｌ２・亘Ｌ２．・・・へ
供給する回路である。

共通データ線ＣＤ、’ｌには、該共通データ線ＣＤ、Ｃ
Ｄの電位を接地電位ＶＳＳに下げるための放電用ＭＯＳ
ＦＥＴ７５ａ、７５ｂと、書込みデータＤｉを入力する
データ入力回路７６と、共通データ線■の信号を反転し
て共通データ線ＣＤａへ送るインバータ７７と、共通デ
ータ線ＣＤ。

ＣＤａ上の信号を読出しデータＤｏの形で出力するデー
タ出力回路７８とが、接続されている。共通データ線Ｃ
Ｄには、インバータ７９が接続されている。

Ｘアドレスバッファ６０及びＸアドレスバッファ７０の
出力側には、アドレス遷移検知回路８０が接続され、該
アドレス遷移検知回路８０の出力側とインバータ７９．
７７の出力側とが、共通デ−タ線遷移検知回８８１に接
続されている。アドレス遷移検知回８８０は、読出し動
作時におけるＸ７ドｌ／スＡＤＸまたはｙアドレスＡＤ
ｙの変化を検知してアドレス検知パレスφａを共通デー
タ線遷移検知回Ｈ８１へ出力する回路である。共通デー
ダ線遷移検知回Ｂ８１は、読出し動作時におけるインバ
ータ７９．７７から出力される読出しデータＤｉ、［）
ｌの変化を検知してアクセス制御信号、例えば書込み動
作に必要な制御信号φｂを生成する回路であり、その出
力側には制御回路８２が接続されている。

四回路８２は、制御信号φｂと、外部入力制御信号であ
るチップ選択信号で３−、ライトイネーブル信号Ｗτ及
びアウトプットイネーブル信号σ丁との論理をとり、読
出し時の電力低減を図るため　”の制御信号φＣを出力
する回路であり、その制御信号φＣにより、Ｘアドレス
デコーダ６１、センスアンプ７３、データ書込み回路７
４、共通データ線放電用のＭＯＳＦＥＴ７５ａ、７５ｂ
、及びデータ出力回路７８の動作を制御するようになっ
ている。

第４図は、第１図中のセンスアンプ７３及びデータ書込
み回路７４の構成例を示す回路図である。

センスアンプ７３は、制御信号φＣにより動作し、ビッ
ト線ＢＬＩ・ＢＬＩ、・・・上のメモリセルデータを増
幅して共通データ線ＣＤ、？ｌｌｎへ出力する回路であ
る。このセンスアンプ７３は、ＭＯＳＦＥＴ７３ａ、７
３ｂ、７３ｃ、７３ｄ、７３ｅ及びインバータ７３ｆか
らなる差動増幅部と、インバータ７３ｇ及びＮＯＲゲー
ト７３ｈ、７３１からなる出力部とで構成され、ビット
線ＢＬＩ・ＢＬＩ、・・・上のメモリセルデータを列ス
イッチ回路７２（７）ＭＯＳＦＥＴ７２−１−７２−２
．　・・・を介して差動増幅部で増幅し、その増幅され
た信号を出力部を介して共通データ線ＣＤ、ＣＤへ出力
するようになっている。

センスアンプ７３では、制御信号φＣが“°Ｈ°ルベル
の時、ＭＯＳＦＥＴ７３ｅがオフ状態となり、差動増幅
部における電源電圧ＶＤＤと接地電位■ＳＳとの間に貫
通電流が流れなくなってビット線ＢＬＩ・ＢＬＩ、・・
・からのメモリセルデータに対して増幅作用を行わない
状態、つまりスタンバイ状態となる。

データ書込み回路７４は、ライトイネーブル信号ＷＥに
より動作して共通データ線ＣＤ、ＣＤ上の信号をビット
線ＢＬＩ・ＢＬＩ、・・・へ書込む回路である。このデ
ータ書込み回路７４は、ライトイネーブル信号Ｗ−によ
り共通データ線ＣＤ、Ｃ〕上の信号を取り込むＮＯＲゲ
ート７４ａ、７４ｂからなる入力部と、該入力部の出力
を駆動するＭＯＳＦＥＴ７４ｃ、７４ｄ、７４ｅ、７４
ｆからなる駆動部とで、構成されている。

第５図は、第１図中のデータ入力回路７６の構成例を示
す回路図である。

データ入力回路７６は、チップ選択信号で百により動作
し、ライトイネーブル信号Ｗ「により動作を停止し、該
動作時に書込みデータＤｉを取り込んで共通データ線Ｃ
Ｄ、′１ｃｒ５へ出力する回路で　　“ある。このデー
タ入力部Ｆ！！１７６は、チップ選択信号テミによって
書込みデータＤｉを取り込むオアゲート（以下、ＯＲゲ
ートという）７６ａと、ライトイネーブル信号ＷＥの制
御によって該ＯＲゲート７６ａの出力を共通データ線Ｃ
Ｄ、ＣＤへ出力するＮＯＲゲート７６ｂ、７６ｃとで、
構成されている。

第６図は、第１図中のデータ出力部８７Ｂの構成例を示
す回路図である。

データ出力回路７８は、アウトプットイネーブル信号σ
て及び相補的な制御信号φＣ，’ＪＣにより動作し、共
通データ１ＪｉｃＤ、ＣＤａ上の信号を読出しテ′−タ
Ｄｏの形で外部へ出力する回路である。このデータ出力
回路７８は、相補的な制御信号φＣ１岡Ｃにより共通デ
ータ線ＣＤ、ＣＤａ上の信号を取り込むＭＯＳＦＥＴ７
８ａ、７８ｂ。

７８ｃ、７８ｄからなる入力部と、該入力部の出力を保
持するラッチ部７８ｅと、該保持したデータをアウトプ
ットイネーブル信号σ「によって読出しデータＤｏの形
で出力するためのＯＲゲート７８ｆ、アンドゲート（以
下、ＡＮＤゲートという）７８ｈ、インバータ７８ｇ及
びＭＯＳＦＥＴ７８ｉ、７８ｊからなる出力部とで、構
成されている。

第７図は、第１図中のアドレス遷移検知回路８−０の構
成例を示す回路図である。

アドレス遷移検知回路８０は、ＸアドレスＡＤＸまたは
ｙアドレスＡＤｙの変化を検知してアドレス遷移検知パ
ルスφａを出力する回路である。

このアドレス遷移検知回ｎ８０は、アドレス数に対応し
た数のアドレス遷移検知部８０−１〜８０ｎを有し、そ
れらの出力側がＯＲゲート８０Ｃに接続されてい名。各
アドレス遷移検知部８８−１〜８８−ｎは、入力アドレ
スを所定時間遅延するための複数段のインバータからな
る遅延回路８０ａと、該入力アドレスと該遅延回８８０
ａの出力との排他的論理和をとる排他的論理和ゲート（
以下、Ｅｘ・ＯＲゲートどう）８０ｂとで、それぞれ構
成されている。

第８図は、第１図中の共通データ線遷移検知回路８１の
構成例を示す回路図である。

この共通データ線遷移検知回Ｆ＃Ｉ８１は、入出力デー
タが×１ビットの時の構成例を示すもので、読出しデー
タＤｉ、１７の変化を検知して書込み動作に必要な制御
信号φｂを出力する回路である。

この共通データ線遷移検知回路８１は、読出しデータＤ
１．πの否定論理積をとってセット信号φＤ１を出力す
るナントゲート（以下、ＮＡＮＤゲートという）８１ａ
と、アドレス遷移検知パレスφａによりリセットされ、
かつセット信号φＤ１によりセットされるフリップフロ
ップ（以下、ＦＦという）８１ｂとで、構成されている
。

第９図は、第１図中の制御回￥！Ｊ８２の構成例を示す
回路図である。

制御回路８２は、チップ選択信号τ丁、ライトイネーブ
ル信号Ｗ丁及びアウトプットイネーブル信号σ丁からな
る外部入力制御信号と、制御信号φｂとの論理をとり、
読出しテーダ確定後にＸアドレスデコーダ６１及びセン
スアンプ７３等をスタンバイ状態に制御する回路てあり
、ＮＯＲゲーミー８２ａで構成されている。

第１０図は、第１図に示すＳＲＡＭの読出しモード（て
百−“％”、Ｈｔ丁−“’）（”、σＥ−’“Ｌ”）に
おけるタイミングチャートであり、この図を参照しつつ
第１図の読出し動作を説明する。なお、第１０図中のＴ
は、データ確定期間である。

第１０図に示すように、読出しモード（でミー“’Ｌ”
　、ｒ＝　”Ｈ”　、σ丁＝“Ｌパ）において、第１図
に示すＳＲＡＭ中のＸアドレスバッファ６０またはＹア
ドレスバッファ７０に、アドレス信号ＡｘまたはＡｙが
入力されると、該Ｘアドレス信号ア６０またはＹアドレ
スバッフ′ア７０が複数の相補的なＸアドレスＡＤｘま
たはｙアドレスＡＤｙを出力する。アドレス遷移検知回
路８０では、ＸアドレスＡＤｘまたはｙアドレス信号、
ｙの変化を検出し、アドレス遷移検知パレスφａを発生
して共通データ線遷移検知回ｆｆ！８１へ送る。共通デ
ーダ線遷移検知回路８１では、アドレス遷移検知パルス
φａに基づき、″Ｌ′″レベルの制御信号φｂを制御回
路８２へ出力する。

制御回路８２では、共通データ′ａ遷移検知回路８１か
ら出力された制御信号φｂが゛°Ｌ′°レベルになると
、それをうけて゛′Ｌ″レベルの制御信号φＣを出力し
、該制御信号φＣをＸアドレステコ−タロ１、センスア
ンプ７３、共通データ線放電用のＭＯＳＦＥＴ７５ａ、
７５ｂ、及びデータ出力部Ｆ！！１７８へ供給して読出
し動作を可能にさせる。

即ち、Ｘアドレスデコーダ６１では、“Ｌ”レベルの制
御信号φＣに基づきＸアドレスＡＤＸをデコードし、そ
のデコード結果を駆動回＃１６２て駆動させてワード線
ＷＬＩ、ＷＬ２．・・・中の一本を選択する。すると、
選択されたワード線、例えばＷＬＩが“Ｈパレベルに立
ち上かり、該ワード線ＷＬＩに接続されたメモリセル５
１中の転送用ＭＯＳＦＥＴ５１ｅ、５１ｆがオン状態と
なり、該メモリセル５１に記憶されたデータか該転送用
ＭＯＳＦＥＴ５１ｅ、５１ｆを介してビット線ＢＬ１・
ＢＬＩ、ＢＬ２・Ｂし２．・・・へ出力される。

そして、アドレス信号ＡｙがＹアドレスバッファ７０に
よって複数の相補的なｙアドレスＡＤｙに変換され、該
ｙアドレスＡＤ３／がＹアドレスデコーダ７１で解読さ
れる。この解読結果により、列スイッチ回￥！１７２内
のＭＯＳＦＥＴ７２−１・７２−２．７２−３・７２−
４．・・・中の一対のＭＯＳＦＥＴがオン状態となり、
ビット線ＢＬＩ・ｒ　、　Ｂ　Ｌ　２・Ｂ１０．・・・
中の一対のビット線が選択され、その選択されたビット
線上のメモリセルデータがセンスアンプ７３へ送られる
。

センスアンプ７３では、制御信号φＣにより、第４図中
のＭＯＳＦＥＴ７３ｅがオン状態になると共に、ＮＯＲ
ゲート７３ｈ、７３ｉが開く。そして、このセンスアン
プ７３において、ＭＯＳＦＥＴ７３ａ、７３ｂ、７３ｃ
、７３ｄにより、選択されたビット線上のメモリセルデ
ータの電位差（例えば、数１０ミリホルト〜数１００ミ
リボルト）がＭＯＳレベルの“Ｈパレベル及びＬ”レベ
ルに増幅される。この増幅された信号は、ＮＯ−Ｒゲー
ト７３ｈ、７３１を介して共通データ線ＣＤ、■へ出力
される。この時、”　Ｌ　”レベルの制御信号φＣによ
って放電用ＭＯＳＦＥＴ７５ａ。

７５ｂがオフ状態となり、共通データ線ＣＤ、百Ｕがリ
セットを解除されている。そのため、該共通データ線Ｃ
Ｄ、　７ｃｒ５上に、センスアンプ７３からの読出しテ
゛−夕が入力される。

共通デーダ線ＣＤ上の“Ｈ”レベルまたはＬ゛。

レベルの読出しデータは、テ゛−タ出力回路７８に供給
されると共に、インバータ７９で反転されて読出しデー
タＤ１の形で共通データ線遷移検知８１へ送られる。さ
らに、共通データｔＪｉ’ｌ上の“Ｌ”レベルまたは゛
Ｈ′°レベルの読出しテ゛−タは、インバータ７７で反
転され、共通データ線ＣＤａを介してデータ出力口１ｉ
’４７８へ供給されると共に、読出しデータ回ゴーの形
で共通データ線遷移検知回路８１へ送られる。

データ出力回路７８では、“Ｌ”レベルの制御信号φＣ
により、第６図のラッチ部７８ｅのデータラッチの解除
が行われている。そのため、該データ出力回路７８では
、共通データ線ＣＤ、ＣＤａ上の信号を読出しデータＤ
Ｏの形で外部へ出力する。

第１０図のデータ確定期間Ｔにおいて、読出しデータＤ
１．ＤＩの間に“Ｈ”レベルと“°Ｌ゛レベルのレベル
差がついて該続出しデータＤ１．ＤＴが確定する。する
と、共通データ線遷移検知回路８１から出力される制御
信号φｂが゛Ｌ′°レベルになり、それをうけて制御回
路８２から出力される制御信号φＣか゛°Ｈ′°レベル
に立ち上がる。

これにより、Ｘアドレスデコーダ６１がデコード動作を
停止し、ワード線ＷＬＩ、ＷＬ２．・・・かリセットさ
れて立下がる。さらに、センスアンプ７３では、第４図
中のＭＯＳＦＥＴ７３ｅがオフ状態となり、該センスア
ンプ７３内の電源電圧ＶＤＤと接地電位ＶＳＳとの間の
貫通電流が流れなくなり、メモリセルデータに対する増
幅作用が停止して該センスアンプ７３がリセット、つま
りスタンバイ状態となる。また、“Ｈ”レベルの制信号
φＣにより、放電用ＭＯＳＦＥＴ７５ａ、７５ｂがオフ
状態となって共通データ線ＣＤ、’ｌが“Ｌ”レベルに
立下がると共に、データ出力回路７８において第６図の
ラッチ部７８ｅか読出しデータのラッチを行う。

このように、涜出し動作時において、読出しデータＤｉ
、Ｄｉが確定すると、制御信号φＣにより、データ確定
後に動作が不要になると共に電流消費量の大きなワード
線ＷＬＩ、ＷＬ２．・・・及びセンスアンプ７３がリセ
ット、つまりスタンバイ状態になるので、該読出し動作
時における消費電力を低減できる。特に、アドレス信号
Ａｘ、Ａｙが変化してから次の変化点までのサイクル期
間が長い読出し動作において、消費電力を大きく低減で
きる。

一方、書込みデータＤｉをメモリセル５１に書込むには
、アドレス信号Ａｘ、ＡｙをＸアドレスバッファ６０及
びＹアドレスバッファ７０へ入力すると共に、書込みデ
ータＤｉをデータ入力回路７６へ入力する。アドレス信
号ＡｘはＸアドレスバッファ６０により、複数の相補的
なＸアドレス信号ｘに変換される。このＸアドレス信号
ＸがＸアドレスデコーダ６１によってデコードされ、そ
のデコード結果が駆動回路６２で駆動されてワード１ｉ
ＷＬ１．ＷＬ２．・・・中の一本が選択、駆動される。

さらに、アドレス信号ＡｙはＹアドレスバッファ７０に
より、複数の相補的なｙアドレス信号ｙに変換される。

このｙアドレス信号／がＹデコーダ７１でデーコードさ
れ、そのデコード結果によって列スイッチ回１７２内の
ＭＯＳＦＥＴ７２−１・７２−２．７２−３・７２−４
．・・・中の一組がオン状態となる。すると、書込みデ
ータＤｉがデータ入力回路７６によって共通データ線Ｃ
Ｄ。

てＵへ送られ、データ書込み回路７４により、列スイッ
チ回Ｖ＠７２を介して選択されたビット線（ＢＬＩ・百
πｌ、ＢＬ２・百π）、・・・中の一組）へ送られ、所
定のメモリセル５１にデータが記憶される。

このようなデータ書込みモードにおいて、前記文献に記
載されたデータ書込み時の低消費電力化の技術を適用す
ると、書込み動作時における消費電力を低減できる。従
って、書込み及び読出しモードでの低周波（ロングサイ
クル）での使用において、書込み及び読出し時における
電力消費量を著しく低減できる。

なお、本発明は上記実施例に限定されず、種々の変形が
可能である。その変形例としては、例えば次のようなも
のがある。

（１）　第１図に示すメモリセル５１の回路を他の回路
で構成したり、第４図のセンスアンプ７３をＦＦ等を用
いた他の回路で構成してもよい。さらに、データ入力回
８７６、データ出力回Ｂ７８、アドレス遷移検知図１８
０、共通データ線遷移検知回路８１、及び制御回路８２
等を、図示以外のトランジスタ等を用いた他の回路で構
成してもよい。

（２）　上記実施例ではＳＲＡＭについて説明したが、
相補的な共通データ線ＣＤ、ＣＤを用いたＤＲＡＭやＲ
ＯＭ等といった他の半導体メモリにも適用できる。

（発明の効果） 以上詳細に説明したように、本発明によれば、アドレス
遷移検知回路、共通データ線遷移検知回路及び制御回路
を設けたので、読出し動作時において読出しデータが確
定すると、制御回路によってワード線及びセンスアンプ
がスタンバイ状態になり、読出し動作時における消費電
力を低減できる。特に、メモリ容量の大きなＭＯＳ型メ
モリにおいて、ロングサイクルの読出し動作時における
電力消費量を著しく低減できる。従って、本発明を相補
的な共通データ線を有する種々の半導体メモリに適用す
れば、メモリ容量の大規模化にともなって生じる読出し
動作時の消費電力の増大を、簡単な回路構成で抑制する
ことができる。

【図面の簡単な説明】

第１図は本発明の一実施例示すＳＲＡＭの概略の構成図
、第２図は従来のＳＲＡＭの構成図、第３図は第２図の
タイミングチャート、第４図は第１図中のセンスアンプ
及びデータ書込み回路の回路図、第５図は第１図中のデ
ータ入力回路の回路図、第６図は第１図中のデータ出力
回路の回路図、第７図は第１図中のアドレス遷移検知回
路の回路図、第８図は第１図中の共通デーダ線遷移検知
検知回路の回路図、第９図は第１図中の制御回路の回路
図、第１０図は第１図における読出しモード時における
タイミングチャートである。 ５０・・・メモリセルマトリクス、５１・・・メモリセ
ル、６０・・・Ｘアドレスバッファ、６１・・・Ｘアド
レスデコーダ、６２・・・駆動回路、７０・・・Ｘアド
レスバッファ、７１・・・Ｙアドレスデコーダ、７２・
・・列スイッチ回路、７３・・・センスアンプ、７４・
・・データ書込み回路、７６・・・データ入力回路、７
８・・・データ出力回路、８０・・・アドレス遷移検知
回路、８１・・・共通データ線遷移検知回路、８２・・
・制御回路、Ａｘ、Ａｙ・・・アドレス信号、ＡＤｘ・
・・Ｘアドレス、ＡＤｙ・・・Ｘアドレス、ＢＬｌ・Ｂ
ＬＩ、Ｂ１０・Ｂ１０・・・ビット線、■・・・チップ
選択信号、ＣＤ。 てＱ、ＣＤａ・・・共通データ線、Ｄｉ・・・書込みデ
ータ、Ｄｏ・・・続出しデータ、Ｄｌ、Ｄｉ・・・読出
しデータ、σ「・・・アウトプットイネーブル信号、Ｗ
丁・・・ライトイネーブル信号、ＷＬＩ、ＷＬ２・・・
ワード線、φａ・・・アドレス遷移検知パルス、φｂ、
φＣ・・・制御信号。 第２図の夕１′ミングチャート 第３図 第５図 第１図中のデータ出力回路 第６図 イ　珀 危、ＡＩ （？：！；−”Ｌ”、　ＷＥ　−”Ｈ”、び−γ）第１
ｒｇＪのタイミングチャート 第１０図 手続補正書 平成　３年　４月１６日 特許庁長官　植松　敏　殿　　　　　　ぐ−１事件の表
示　　　　　　　　　　　　　　　　　　−ｍ−平成　
２年特許願第３４０６５４号 ２　発明の名称 ＭＯＳ型メモリ ３　補正をする者 事件との関係　　特許出願人 住　所　　　宮崎県宮崎市大和町９番２号名　称　　株
式会社沖マイクロデザイン宮崎代表者　　　町田埋作 （ほか１名） ４　代　理　人　（郵便番号　１０１）：」−二 ５　補正命令の日付　　自　発 ６　補正の対象 明細書の「特許請求の範囲の欄」及び「発明の詳細な説
明の欄」 ７　補正の内容 （１）明細書の「特許請求の範囲」を別紙の通り補正す
る。 （２）明細書、１０頁９行目、及び１１行目の「アクセ
スＭｍ」を、それぞれ「共通データ線遷移検知」と、補
正する。 （３）同、１５頁４行目の「アドレス検知パレス」を「
アドレス遷移検知パルス」と補正する。 （４）同、１５頁８行目〜９行目の「アクセス制御信号
、・・・必要な制御信号」を、「共通データ線遷移検知
信号（以下、単に制御信号という）」と補正する。 （５）同、２０頁７行目〜８行目の「アドレス遷移検知
パレス」を、「アドレス遷移検知パルス」と補正する。 （６）同、２３頁１１行目の「７３ｄにより」を、「７
３ｄ及びインバータ７３ｇにより」と補正する。 特許請求の範囲 複数のワード線及びビット線の交差箇所にそれぞれ接続
されたメモリセルがマトリクス状に配列されたメモリセ
ルアレイと、アドレス信号により選択された前記メモリ
セルの前記ビット線上の読出しデータを増幅して相補的
な共通データ線へ出力するセンスアンプと、前記共通デ
ータ線上の読出しデータを外部へ出力するデータ出力回
路とを、備えたＭＯＳＦＥＴ″Ｃ構成されるＭＯＳ型メ
モリにおいて、 読出し動作時における前記アドレス信号の変化を検出し
てアドレス遷移検知パルスを出力するアドレス遷移検知
回路と、 読出し動作時における前記共通データ線上の信号の変化
を検出し、該検出された信号と前記アドレス遷移検知パ
ルスとをセット・リセット信号として韮璽ヱニク曵厘！
菫知信号を生成する共通データ線遷移検知回路と、 前記へ遁ヱニヱ藤Ｉ豊燻却信号及び外部入力制御信号の
論理をとって読出しデータ確定後に前記ワード線及びセ
ンスアンプを待機状態に制御する制御回路とを、 設けたことを特徴とするＭＯＳ型メモリ。

Claims (1)

1. 【特許請求の範囲】 複数のワード線及びビット線の交差箇所にそれぞれ接続
   されたメモリセルがマトリクス状に配列されたメモリセ
   ルアレイと、アドレス信号により選択された前記メモリ
   セルの前記ビット線上の読出しデータを増幅して相補的
   な共通データ線へ出力するセンスアンプと、前記共通デ
   ータ線上の読出しデータを外部へ出力するデータ出力回
   路とを、備えたＭＯＳＦＥＴで構成されるＭＯＳ型メモ
   リにおいて、 読出し動作時における前記アドレス信号の変化を検出し
   てアドレス遷移検知パルスを出力するアドレス遷移検知
   回路と、 読出し動作時における前記共通データ線上の信号の変化
   を検出し、該検出された信号と前記アドレス遷移検知パ
   ルスとをセット・リセット信号としてアクセス制御信号
   を生成する共通データ線遷移検知回路と、 前記アクセス制御信号及び外部入力制御信号の論理をと
   って読出しデータ確定後に前記ワード線及びセンスアン
   プを待機状態に制御する制御回路とを、 設けたことを特徴とするＭＯＳ型メモリ。