CN115552524A - 具有内置灵活双冗余的存储器设备 - Google Patents

具有内置灵活双冗余的存储器设备 Download PDF

Info

Publication number
CN115552524A
CN115552524A CN202180031188.4A CN202180031188A CN115552524A CN 115552524 A CN115552524 A CN 115552524A CN 202180031188 A CN202180031188 A CN 202180031188A CN 115552524 A CN115552524 A CN 115552524A
Authority
CN
China
Prior art keywords
transistor
coupled
input
output
bit
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN202180031188.4A
Other languages
English (en)
Other versions
CN115552524B (zh
Inventor
A·C·科塔
H·李
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Qualcomm Inc
Original Assignee
Qualcomm Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Qualcomm Inc filed Critical Qualcomm Inc
Publication of CN115552524A publication Critical patent/CN115552524A/zh
Application granted granted Critical
Publication of CN115552524B publication Critical patent/CN115552524B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/06—Sense amplifiers; Associated circuits, e.g. timing or triggering circuits
    • G11C7/065—Differential amplifiers of latching type
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/14—Dummy cell management; Sense reference voltage generators
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C17/00—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards
    • G11C17/14—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards in which contents are determined by selectively establishing, breaking or modifying connecting links by permanently altering the state of coupling elements, e.g. PROM
    • G11C17/16—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards in which contents are determined by selectively establishing, breaking or modifying connecting links by permanently altering the state of coupling elements, e.g. PROM using electrically-fusible links
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/70—Masking faults in memories by using spares or by reconfiguring
    • G11C29/78—Masking faults in memories by using spares or by reconfiguring using programmable devices
    • G11C29/785—Masking faults in memories by using spares or by reconfiguring using programmable devices with redundancy programming schemes
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/70—Masking faults in memories by using spares or by reconfiguring
    • G11C29/78—Masking faults in memories by using spares or by reconfiguring using programmable devices
    • G11C29/84—Masking faults in memories by using spares or by reconfiguring using programmable devices with improved access time or stability
    • G11C29/846—Masking faults in memories by using spares or by reconfiguring using programmable devices with improved access time or stability by choosing redundant lines at an output stage
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/06—Sense amplifiers; Associated circuits, e.g. timing or triggering circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/06—Sense amplifiers; Associated circuits, e.g. timing or triggering circuits
    • G11C7/062—Differential amplifiers of non-latching type, e.g. comparators, long-tailed pairs
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1051—Data output circuits, e.g. read-out amplifiers, data output buffers, data output registers, data output level conversion circuits
    • G11C7/106—Data output latches
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1078—Data input circuits, e.g. write amplifiers, data input buffers, data input registers, data input level conversion circuits
    • G11C7/1087—Data input latches
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/12—Bit line control circuits, e.g. drivers, boosters, pull-up circuits, pull-down circuits, precharging circuits, equalising circuits, for bit lines
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/18—Bit line organisation; Bit line lay-out
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/24—Memory cell safety or protection circuits, e.g. arrangements for preventing inadvertent reading or writing; Status cells; Test cells

Abstract

根据各个方面提供了一种具有内置灵活冗余的存储器设备。在某些方面，存储器设备包括第一感测放大器、第二感测放大器、第一比较器、第二比较器、基准电路和逻辑门。在冗余读取操作期间，第一感测放大器、第一比较器和基准电路用于读取存储器设备中存储的冗余位的一个副本，并且第二感测放大器、第二比较器和基准电路用于读取存储器设备中存储的冗余位的另一个副本。然后，逻辑门可以基于冗余位的读取副本的位值来确定位值(例如，如果冗余位的读取副本中的至少一个读取副本的位值是1，则确定位值1)。

Description

具有内置灵活双冗余的存储器设备
相关申请的交叉引用/优先权要求
本专利申请要求于2020年06月05日在美国专利商标局提交的待决非临时申请No.16/894,606的优先权和权益，其全部内容被并入本文中，如在下面所完整阐述的并且用于所有适用目的。
技术领域
本公开的方面总体上涉及存储器，并且更具体地，涉及具有内置灵活冗余的存储器设备。
背景技术
非易失性存储器可以在没有电力的情况下存储数据。非易失性存储器设备可以包括位单元的阵列，其中每个位单元存储相应的位。阵列中的每个位单元可以包括相应的熔丝(例如，电熔丝(eFuse))，其中被存储在位单元中的位的值取决于相应的熔丝是被熔断还是未被熔断。
发明内容
以下呈现一个或多个实施方式的简化总结，以便提供对这些实施方式的基本理解。本发明内容不是对所有预期实施方式的广泛概述，并且既不旨在标识所有实施方式的关键或重要元素，也不旨在描绘任何或所有实施方式的范围。其唯一目的是以简化形式呈现一个或多个实施方式的一些概念，作为稍后呈现的更详细描述的前奏。
第一方面涉及一种存储器设备。存储器设备包括：具有输入和输出的第一感测放大器、被耦合在第一感测放大器的输入和第一位线之间的第一开关、具有输入和输出的第二感测放大器、被耦合在第二感测放大器的输入和第二位线之间的第二开关、以及具有输出的基准电路。存储器设备还包括具有第一输入、第二输入和输出的第一比较器，其中第一比较器的第一输入被耦合到第一感测放大器的输出，并且第一比较器的第二输入被耦合到基准电路的输出。存储器设备还包括具有第一输入、第二输入和输出的第二比较器，其中第二比较器的第一输入被耦合到第二感测放大器的输出，并且第二比较器的第二输入被耦合到基准电路的输出。存储器设备还包括具有第一输入、第二输入和输出的逻辑门，其中逻辑门的第一输入被耦合到第一比较器的输出，并且逻辑门的第二输入被耦合到第二比较器的输出。
第二方面涉及一种存储器设备。存储器设备包括具有偏置输出的基准电路。存储器设备还包括：第一晶体管，其中第一晶体管的源极被耦合到供电轨，并且第一晶体管的栅极被耦合到基准电路的偏置输出；第二晶体管，其中第二晶体管的漏极被耦合到第一晶体管的漏极，并且第二晶体管的栅极被偏置电压偏置；以及被耦合在第二晶体管的源极和第一位线之间的第一开关。存储器设备还包括：第三晶体管，其中第三晶体管的源极被耦合到供电轨，并且第三晶体管的栅极被耦合到基准电路的偏置输出；第四晶体管，其中第四晶体管的漏极被耦合到第三晶体管的漏极，并且第四晶体管的栅极被偏置电压偏置；以及被耦合在第四晶体管的源极和第二位线之间的第二开关。
第三方面涉及一种系统。该系统包括第一存储器设备和被耦合到第一存储器设备的处理器。第一存储器设备包括具有输入和输出的第一感测放大器、被耦合在第一感测放大器的输入和第一位线之间的第一开关、具有输入和输出的第二感测放大器、被耦合在第二感测放大器的输入和第二位线之间的第二开关、以及具有输出的基准电路。第一存储器设备还包括具有第一输入、第二输入和输出的第一比较器，其中第一比较器的第一输入被耦合到第一感测放大器的输出，并且第一比较器的第二输入被耦合到基准电路的输出。第一存储器设备还包括具有第一输入、第二输入和输出的第二比较器，其中第二比较器的第一输入被耦合到第二感测放大器的输出，并且第二比较器的第二输入被耦合到基准电路的输出。第一存储器设备还包括具有第一输入、第二输入和输出的逻辑门，其中逻辑门的第一输入被耦合到第一比较器的输出，并且逻辑门的第二输入被耦合到第二比较器的输出。
第四方面涉及一种在存储器设备中进行冗余读取操作的方法。存储器设备包括第一感测放大器、被耦合在第一感测放大器的输入和第一位线之间的第一开关、第二感测放大器、以及被耦合在第二感测放大器的输入和第二位线之间的第二开关。该方法包括：将第一开关和第二开关导通；将在第一感测放大器的输出处的第一电压与基准电压进行比较；以及基于第一电压与基准电压的比较来确定第一位值。该方法还包括：将在第二感测放大器的输出处的第二电压与基准电压进行比较；以及基于第二电压与基准电压的比较来确定第二位值。该方法还包括：基于第一位值和第二位值来确定第三位值。
附图说明
图1示出了根据本公开的某些方面的位单元的示例，其中每个位单元包括相应的熔丝。
图2示出了根据本公开的某些方面的位单元的另一个示例，其中每个位单元包括相应的熔丝。
图3A示出了根据本公开的某些方面的用于熔断位单元中的熔丝的写入电流的示例性路径。
图3B示出了根据本公开的某些方面的用于读取位单元的感测电流的示例性路径。
图4A示出了根据本公开的某些方面的针对具有熔断熔丝的位单元的电阻分布的示例。
图4B示出了根据本公开的某些方面的在多次读取操作之后针对具有熔断熔丝的位单元的电阻分布的示例。
图5示出了根据本公开的某些方面的其中数据的两个副本被存储在两个分开的存储器设备中以用于双冗余的示例。
图6A和图6B示出了根据本公开的某些方面的具有内置灵活冗余的示例性存储器设备。
图7示出了根据本公开的某些方面的感测电路的示例性实施方式。
图8A示出了根据本公开的某些方面的控制逻辑的示例性实施方式。
图8B示出了根据本公开的某些方面的、用于图8A中的示例性控制逻辑的示例性真值表。
图9A示出了根据本公开的某些方面的被存储在存储器阵列中的冗余数据和非冗余数据的示例。
图9B示出了根据本公开的某些方面的被存储在存储器阵列中的冗余数据和非冗余数据的另一个示例。
图10示出了根据本公开的某些方面的其中可以使用本公开的方面的系统的示例。
图11是图示了根据本公开的某些方面的在存储器设备中的冗余读取操作的方法的流程图。
具体实施方式
下面结合附图阐述的具体实施方式旨在作为对各种配置的描述，而不旨在表示可以实践本文描述的概念的唯一配置。具体实施方式包括具体细节，目的是提供对各种概念的透彻理解。然而，对于本领域技术人员来说明显的是，可以在没有这些具体细节的情况下实践这些概念。在一些情况下，已知的结构和组件以框图形式示出，以避免混淆这些概念。
存储器设备可以用于存储诸如固件、安全密钥、系统设置等的数据。存储器设备包括以行和列进行布置的位单元的阵列(被称为存储阵列)，其中每个位单元存储单个位。
图1示出了被耦合到位线(被标记为“BL”)的存储器阵列中的位单元110-1至110-n的列105的示例。位单元110-1至110-n中的每个位单元也被耦合到相应的字线(被标记为“WL1”至“WLn”)。字线WL1至WLn可以用于一次选择列中的位单元110-1至110-n中的一个位单元。
在该示例中，位单元110-1至110-n中的每个位单元包括相应的晶体管120-1至120-n(例如，n型场效应晶体管(NFET))和相应的熔丝115-1至115-n(例如，eFuse)。在每个位单元110-1至110-n中，相应的熔丝115-1至115-n被耦合在位线BL与相应晶体管120-1至120-n的漏极之间，相应晶体管120-1至120-n的栅极被耦合到相应字线WL1至WLn，并且相应晶体管120-1至120-n的源极被耦合到接地。
被存储在每个位单元110-1至110-n中的位值取决于相应的熔丝115-1至115-n是被熔断还是未被熔断。例如，如果相应的熔丝115-1至115-n未被熔断，则位单元可以存储位值0，并且如果相应的熔丝115-1至115-n被熔断，则位单元可以存储位值1。未熔断的熔丝的电阻可以是低的(例如50Ω)，并且熔断的熔丝的电阻可以是高的(例如10KΩ)。因此，可以通过感测相应熔丝的电阻来读取被存储在位单元中的位值，如下面进一步讨论的。
为了熔断位单元110-1至110-n中的一个位单元的熔丝(即，用位值1对位单元进行编程)，选择电路选择对应于位单元的字线，并且写入电路经由位线BL发送通过位单元的熔丝的高电流以熔断熔丝。高电流使熔丝中的金属电迁移，使得熔丝的电阻显著增加。
为了读取被存储在位单元110-1至110-n中的一个位单元中的位，选择电路选择对应于位单元的字线，并且读取电路经由位线BL感测相应熔丝的电阻。例如，读取电路可以通过如下方式来感测相应熔丝的电阻：经由位线BL发送通过相应熔丝的感测电流，并且感测在位线BL上的所得电压，所得电压是相应熔丝的电阻的函数。如果电阻高(这对应于熔断的熔丝)，则读取电路可以读取1，并且如果电阻低(这对应于未熔断的熔丝)，则读取电路可以读取0。
图2示出了根据某些方面的在存储器阵列中的位单元210-1至210-n的列205的另一个示例。在该示例中，图1中所示的位线BL被分成写入位线(被标记为“WBL”)和读取位线(被标记为“RBL”)。此外，图1中所示的字线中的每个字线被分成相应的写入字线(被标记为“WWL1”至“WWLn”)和相应的读取字线(被标记为“RWL1”至“RWLn”)。写入字线WWL1至WWLn可以用于一次选择位单元210-1至210-n中的一个位单元以用于写入，并且读取字线RWL1至RWLn可以用于一次选择位单元210-1至210-n中的一个位单元以用于读取。
在该示例中，位单元210-1至210-n中的每个位单元包括相应的写入访问晶体管220-1至220-n、相应的读取访问晶体管230-1至230-n和相应的熔丝215-1至215-n(例如，eFuse)。在每个位单元210-1至210-n中，相应的熔丝215-1至215-n被耦合在写入位线WBL和相应的写入访问晶体管220-1至220-n的漏极之间，相应的写入访问晶体管220-1至220-n的栅极被耦合到相应的写入字线WWL1至WWLn，并且相应的写入访问晶体管220-1至220-n的源极被耦合到接地。此外，在每个位单元210-1至210-n中，相应的读取访问晶体管230-1至230-n的漏极被耦合到读取位线RBL，相应的读取访问晶体管230-1至230-n的栅极被耦合到相应的读取字线RWL1至RWLn，并且相应的读取访问晶体管230-1至230-n的源极被耦合到相应的熔丝215-1至215-n。
被存储在每个位单元210-1至210-n中的位值取决于相应的熔丝215-1至215-n是被熔断还是未被熔断。例如，如果相应的熔丝215-1至215-n未被熔断，则位单元可以存储位值0，并且如果相应的熔丝215-1至215-n被熔断，则位单元可以存储位值1。如上所述，未熔断的熔丝的电阻可以是低的(例如，50Ω)，并且熔断的熔丝的电阻可以是高的(例如，10KΩ)。
为了熔断位单元210-1至210-n中的一个位单元的熔丝(即，利用位值1对位单元进行编程)，选择电路经由相应的写入字线将相应的写入访问晶体管导通，并且将相应的读取访问晶体管关断。然后，写入电路经由写入位线WBL发送通过位单元的熔丝的高电流以熔断熔丝。大电流使熔丝中的金属电迁移，使得熔丝的电阻显著增加。
图3A示出了用于熔断位单元210-1中的熔丝215-1的电流路径310的示例。图3A还示出了被施加到位单元210-1至210-n中的每个位单元中的晶体管的栅极的电压的示例，其中“X”指示被关断的晶体管。在图3A的示例中，选择电路将位单元210-1中的写入访问晶体管220-1导通，以实现电流路径310以用于熔断位单元210-1中的熔丝215-1。如图3A中所示，选择电路经由相应的写入字线将高电压(例如，1.8V)施加在写入访问晶体管220-1的栅极上，以将写入访问晶体管220-1导通，并且在读取访问晶体管230-1的栅极上施加0伏，读取访问晶体管230-1在写入期间被关断。
为了读取被存储在位单元210-1至210-n中的一个位单元中的位，选择电路经由相应的读取字线将相应的读取访问晶体管导通，并且将相应的写入访问晶体管关断。写入位线WBL在读取操作期间可以接地。然后，读取电路经由读取位线RBL感测相应熔丝的电阻。例如，读取电路可以通过如下方式来感测电阻：经由读取位线RBL发送通过相应熔丝的感测电流，并且感测在读取位线RBL上的所得电压，所得电压是相应熔丝的电阻的函数。如果电阻高(这对应于熔断的熔丝)，则读取电路可以读取1，并且如果电阻低(这对应于未熔断的熔丝)，则读取电路可以读取0。
图3B示出了用于读取位单元210-1的电流路径320的示例。图3B还示出了被施加到位单元210-1至210-n中的每个位单元中的晶体管的栅极的电压的示例，其中“X”指示被关断的晶体管。在图3B的示例中，选择电路将位单元210-1中的读取访问晶体管230-1导通，以实现用于读取位单元210-1的电流路径320。如图3B中所示，选择电路经由相应的读取字线将高电压(例如，1.2V)施加在读取访问晶体管230-1的栅极上，以将读取访问晶体管230-1导通，并且在写入访问晶体管220-1的栅极上施加0伏，写入访问晶体管220-1在读取期间被关断。
与图1中的位单元110-1至110-n相比，图2中的位单元210-1至210-n减小了泄漏电流。这是因为图1中的晶体管120-1至120-n需要是大的，以便处理用于熔断熔丝115-1至115-n的大写入电流。由于它们的大尺寸，位单元110-1至110-n中的晶体管120-1至120-n即使在它们被关断时也可能泄漏大量的电流。大的泄漏电流会增加功耗并且可能影响读取操作。在图2中的位单元210-1至210-n中，可以使读取访问晶体管230-1至230-n比写入访问晶体管220-1至220-n小得多，以减小读取位线RBL上的泄漏电流。这是因为读取访问晶体管230-1至230-n在写入操作期间被关断，并且因此不需要处理用于熔断熔丝215-1至215-n的大写入电流。相反，读取访问晶体管230-1至230-n在读取操作期间处理小得多的电流，这允许读取访问晶体管230-1至230-n更小以获得减小的泄漏电流。
使用熔丝来存储位的挑战在于，由于由温度梯度和频繁读取操作引起的反向EM效应，熔断的熔丝的电阻可能随时间减小。电阻随时间的减小使得具有熔断熔丝的位单元中的一些位单元被错误地读取为0而不是1。在敏感数据(诸如固件、安全密钥和系统设置)被存储在存储器阵列中的情况下，错误读取可能是不可接受的。
在图4A和图4B中图示了反向EM效应的示例。图4A示出了针对具有熔断熔丝的位单元在时间t0处的电阻410的示例性分布，该时间t0紧接在熔丝已经被熔断之后。图4A还示出了在读取操作中使用以确定位单元是存储1还是存储0的基准电阻415。在该示例中，大于基准电阻415的感测电阻被读取为位值1，并且小于基准电阻415的感测电阻被读取为位值0。如图4A中所示，具有熔断熔丝的每个位单元的电阻大于基准电阻415。因此，具有熔断熔丝的每个位单元在时间t0处被正确地读取为1。
图4B示出了针对具有熔断熔丝的位单元在时间t1处的电阻分布420的示例，这出现在位单元已被多次读取之后。如图4B中所示，由于反向EM效应，位单元中的一些位单元的电阻已经减小到基准电阻415以下。结果，这些位单元被错误地读取为0而不是1。
用于解决上述问题的一种方法是将数据的两个副本写入到两个分开的存储器设备510A和510B，在图5中示出了该存储器设备的示例。每个存储器设备510A和510B包括被配置为存储数据的相应存储器阵列512A和512B，并且包括被配置为将数据写入到相应存储器阵列512A和512B以及从相应存储器阵列512A和512B读取数据的相应外围电路515A和515B。在该方法中，存储器设备510A和510B中的一个存储器设备用作冗余存储器，冗余存储器存储数据的冗余副本以改进读取准确性。
在读取操作期间，从存储器设备510A和510B读取数据的两个副本。对于数据的每个位，检查电路520检查从存储器设备510A读取的位和从存储器设备510B读取的位。如果从存储器设备510A和510B中的至少一个存储器设备读取的位是1，则检查电路520确定该位值是1，而不管从存储器设备510A和510B中的另一个存储器设备读取的位是1还是0(即，检查电路520执行逻辑或运算)。因此，如果由于反向EM效应，从存储器设备510A和510A中的一个存储器设备读取的位被错误地读取为0而不是1，则只要来自存储器设备510A和510B中的另一个存储器设备的位被正确读取，检查电路520仍然能够确定正确的位值1。从存储器设备510A读取的位和从存储器设备510B读取的位由于反向EM效应而都被错误读取的概率，远低于从存储器设备510A和510B中的一个存储器设备读取的位由于反向EM效应而被错误读取的概率。因此，该方法通过使用存储数据的冗余副本的冗余存储器设备改进了读取操作的准确性。
上述方法的一个缺点是，冗余存储器设备增加了面积开销和功耗。因此，需要一种使用较少面积开销和较低功率的方法来实现数据冗余。
本公开的方面提供了一种具有内置灵活数据冗余的存储器设备，与上述方法相比，该存储器设备降低了面积开销和功耗，如下文进一步讨论的。
图6A示出了根据本公开的某些方面的具有内置灵活数据冗余的示例性存储器设备600。存储器设备600包括被配置为存储冗余数据、非冗余数据或两者的组合的存储器阵列。存储器阵列包括位单元的多个列(例如，32列或更多的列)。为了便于说明，图6A示出了存储器阵列中的一对相邻列，包括第一列605a和第二列605b。在图6A的示例中，第一列605a和第二列605b中的每列利用图2中所示的示例性列205来实现(即，第一列605a和第二列605b中的每列是图2中的列205的分开实例)。然而，应当理解，在其他实施方式中，第一列605a和第二列605b中的每列可以利用图1中所示的示例性列105来实现。
在图6A中，第一列605a中的位单元210-1a至210-na用字母“a”表示，并且第二列605b中的位单元210-1b至210-nb用字母“b”表示，以便区分第一列605a和第二列605b中的位单元。
第一列605a和第二列605b可以存储冗余数据、非冗余数据或两者的组合。如本文所使用的，冗余数据是指其中数据的两个副本被存储在存储器设备600的存储器阵列中以用于双冗余的数据。冗余数据中的每个位被称为冗余位。在某些方面，冗余位的两个副本被存储在位于相邻列和相同行中的两个位单元中。例如，冗余位的两个副本可以被存储在第一列605a中的位单元210-1a和第二列605b中的位单元210-1b中。通过对位单元210-1a和210-1b中的每个位单元执行图3A中图示的示例性写入操作，可以将冗余位写入到位单元210-1a和210-1b中的每个位单元中。
如本文所使用的，非冗余数据是指其中数据的一个副本被存储在存储器设备600的存储器阵列中的数据。非冗余数据中的每个位被称为非冗余位。在某些方面，每个非冗余位被存储在存储器阵列中的相应位单元中。例如，第一非冗余位可以被存储在第一列605a中的位单元210-1a中，并且第二非冗余位可以被存储在第二列605b中的位单元210-1b中。通过对位单元210-1a和210-1b中的每个位单元执行图3A中图示的示例性写入操作，可以将第一非冗余位写入到位单元210-1a并且可以将第二非冗余位写入到位单元210-1b。第一和第二非冗余位可以具有相同的位值或不同的位值。因此，位单元210-1a和210-1b可以用于存储一个冗余位或两个非冗余位。
在一个示例中，第一列605a和第二列605b可以存储冗余位与非冗余位的组合。在该示例中，行的第一集合中的位单元存储冗余位，并且行的第二集合中的位单元存储非冗余位。每个行包括位单元对，其中该对中的位单元中的一个位单元位于第一列605a中，并且该对中的位单元中的另一位单元位于第二列605b中。例如，图6A中的第一行包括第一列605a中的位单元210-1a和第二列605b中的位单元210-1b，图6A中的第二行包括第一列605a中的位单元210-2a和第二列605b中的位单元210-2b，等等。
在该示例中，行的第一集合中的每个位单元对存储一个冗余位，其中冗余位的副本被存储在该对中的位单元中的每个位单元中。行的第二集合中的每个位单元对存储两个非冗余位，其中该对中的位单元中的一个位单元存储两个非冗余位中的一个非冗余位，并且该对中的位单元中的另一个位单元存储两个非冗余位中的另一个非冗余位。行的第一集合中的行数目和行的第二集合中的行数目可变，并且可以取决于被存储在存储器设备600中的冗余数据的大小和非冗余数据的大小。因此，分配给冗余数据的行数目和分配给非冗余数据的行数目可变，这为存储器设备600提供了存储不同大小的冗余数据和不同大小的非冗余数据的灵活性。
存储器设备600还包括选择电路675、读取电路602、第一开关670、第二开关672、控制逻辑680和存储器控制电路690。图6B中示出了控制逻辑680和存储器控制电路690。选择电路675被耦合到写入字线WWL1至WWLn和读取字线RWL1和RWLn。如下文进一步讨论的，选择电路675被配置为：通过在相应的读取字线上施加高电压(例如，1.2V)而使其他读取字线处于大约0伏，来一次选择行中的一个行以用于读取操作。
读取电路602支持冗余模式和非冗余模式中的读取操作。在冗余模式中，读取电路602从第一列605a和第二列605b读取冗余位。在非冗余模式中，读取电路602从第一列605a和第二列605b读取非冗余位。如下文进一步讨论的，冗余模式和非冗余模式由存储器控制电路690控制。
读取电路602包括感测电路608、第一比较器640、第二比较器650和逻辑门660。第一比较器640和第二比较器650中的每个比较器可以利用电压锁存的感测放大器(VLSA，其示例在图7中进行示出)来实现。在图6A的示例中，逻辑门660利用或门来实现。然而，应当理解，逻辑门660可以利用另一种类型的逻辑门来实现。
感测电路608包括第一感测放大器610、第二感测放大器620和基准电路630。第一感测放大器610包括输入612和输出614。第一开关670被耦合在第一感测放大器610的输入612和第一列605a的读取位线RBLa之间，并且用于选择性地将第一感测放大器610的输入612耦合到读取位线RBLa。在图6A的示例中，第一开关670利用n型场效应晶体管(NFET)来实现。
第二感测放大器620包括输入622和输出624。第二开关672被耦合在第二感测放大器620的输入622和第二列605b的读取位线RBLb之间，并且用于选择性地将第二感测放大器620的输入622耦合到读取位线RBLb。在图6A的示例中，第二开关672利用NFET来实现。
基准电路630被配置为：生成基准电压(被标记为“ref_out”)，并且在基准电路630的输出632处输出基准电压。如下文进一步讨论的，基准电压对应于基准电阻，并且由每个比较器640和650使用来判决读取位是1还是0。
第一比较器640包括第一输入642、第二输入644、控制输入648和输出646。第一输入642被耦合到第一感测放大器610的输出614，并且第二输入644被耦合到基准电路630的输出632。
第二比较器650包括第一输入652、第二输入654、控制输入658和输出656。第一输入652被耦合到第二感测放大器620的输出624，并且第二输入654被耦合到基准电路630的输出632。
逻辑门660包括第一输入662、第二输入664和输出666。第一输入662被耦合到第一比较器640的输出646，第二输入664被耦合到第二比较器650的输出656，并且输出666提供用于读取电路602的输出。输出666可以被耦合到输出缓冲器(未示出)。
如上所述，存储器控制电路690控制读取电路602是以冗余模式还是非冗余模式操作。在这方面，存储器控制电路690输出冗余使能信号(被标记为“en_double”)，以启用冗余模式或非冗余模式。在一个示例中，冗余使能信号具有值1以启用冗余模式，并且具有值0以启用非冗余模式(即，禁用冗余模式)。在该示例中，存储器控制电路690可以根据当前被选择用于读取操作的行，来启用冗余模式或非冗余模式。在该示例中，如果当前选择的行在行的第一集合中，则存储器控制电路690将冗余使能信号断言为高(即，1)以启用冗余模式。如上所述，行的第一集合中的行存储冗余位。如果当前选择的行在行的第二集合中，则存储器控制电路690将冗余使能信号断言为低(即，0)以启用非冗余模式(即，禁用冗余模式)。如上所述，行的第二集合中的行存储非冗余位。
控制逻辑680在输入684处接收冗余使能信号，并且基于冗余使能信号以冗余模式或非冗余模式操作读取电路602。更具体地，如果冗余使能信号为1，则控制逻辑680以冗余模式操作读取电路602，并且如果冗余使能信号为0，则控制逻辑680以非冗余模式操作读取电路602。
通过在输出686处输出第一控制信号(被标记为“muxa”)和在输出688处输出第二控制信号(被标记为“muxb”)，控制逻辑680控制读取电路602是以冗余模式还是非冗余模式操作。第一控制信号muxa被输入到第一开关670和第一比较器640的控制输入648，并且第二控制信号muxb被输入到第二开关672和第二比较器650的控制输入658。为了以冗余模式操作读取电路602，控制逻辑680将控制信号muxa和muxb两者断言为高(即，1)。因此，在该示例中，当冗余使能信号为高时，控制逻辑680将控制信号muxa和muxb两者断言为高。为了以非冗余模式操作读取电路602，控制逻辑680将控制信号muxa和muxb中的一个控制信号断言为高(即，1)，并且将控制信号muxa和muxb中的另一个控制信号断言为低(即，0)，如下文进一步讨论的。
根据某些方面，现在将描述读取电路602在冗余模式中的示例性操作。在该情况下，控制信号muxa和muxb两者被断言为高，以在冗余模式中操作读取电路602。将第一控制信号muxa断言为高使得第一开关670(其在图6A中利用NFET来实现)导通。将第二控制信号muxb断言为高使得第二开关672(其在图6A中利用NFET来实现)导通。因此，在冗余模式中，第一感测放大器610的输入612经由第一开关670被耦合到第一列605a的读取位线RBLa，并且第二感测放大器620的输入622经由第二开关672被耦合到第二列605b的读取位线RBLb。此外，将第一控制信号muxa断言为高启用第一比较器640以用于读取操作，并且将第二控制信号muxb断言为高启用第二比较器650以用于读取操作。
在冗余模式中，选择电路675选择行的第一集合中的行中的一个行以用于冗余读取操作。在一个示例中，第一行在行的第一集合中，并且选择电路675选择第一行以用于冗余读取操作(例如，通过在第一读取字线RWL1上施加高电压)。
然后，读取电路602同时从第一行中的位单元210-1a和位单元210-1b读取冗余位，如下。
第一感测放大器610经由输入612将第一感测电流发送到第一列605a的读取位线RBLa中。第一感测电流流过第一行和第一列605a中的位单元210-1a的熔丝215-1a。流过熔丝215-1a的感测电流在读取位线RBLa上产生与熔丝215-1a的电阻大致成比例的第一读取电压。熔丝215-1a的电阻越高，读取位线RBLa上的第一读取电压就越高。第一感测放大器610感测在输入612处的第一读取电压，并且将感测到的第一读取电压放大以在输出614处生成第一输出电压(被标记为“d_a”)。第一输出电压d_a在熔丝215-1a的电阻高于基准电阻时高于基准电压ref_out，并且在熔丝215-1a的电阻低于基准电阻时低于基准电压ref_out。
第一比较器640将第一输出电压d_a与基准电压ref_out进行比较。如果第一输出电压d_a高于基准电压ref_out，则第一比较器640在输出646处输出1。在该情况下，从位单元210-1a读取出位值1。如果第一输出电压d_a低于基准电压ref_out，则第一比较器640在输出646处输出0。在该情况下，从位单元210-1a读取出位值0。
第二感测放大器620经由输入622将第二感测电流发送到第二列605b的读取位线RBLb中。第二感测电流流过第一行和第二列605b中的位单元210-1b的熔丝215-1b。流过熔丝215-1b的感测电流在读取位线RBLb上产生与熔丝215-1b的电阻大致成比例的第二读取电压。熔丝215-1b的电阻越高，读取位线RBLb上的第二读取电压就越高。第二感测放大器620感测在输入622处的第二读取电压，并且将感测到的第二读取电压放大，以在输出624处生成第二输出电压(被标记为“d_b”)。第二输出电压d_b在熔丝215-1b的电阻高于基准电阻时高于基准电压ref_out，并且在熔丝215-1b的电阻低于基准电阻时低于基准电压ref_out。
第二比较器650将第二输出电压d_b与基准电压ref_out进行比较。如果第二输出电压d_b高于基准电压ref_out，则第二比较器650在输出656处输出1。在该情况下，从位单元210-1b读取出位值1。如果第二输出电压d_b低于基准电压ref_out，则第二比较器650在输出656处输出0。在该情况下，从位单元210-1b读取出位值0。
逻辑门660接收第一比较器640的读取位和第二比较器650的读取位。在图6A的示例中，逻辑门660利用或门来实现，并且如果读取位中的至少一个读取位是1，则在输出666处输出1，无论读取位中的其他读取位是1还是0。因此，如果被写入到位单元210-1a和210-1b的冗余位是1，并且由于反向EM效应，从位单元210-1a和210-1b中的一个位单元错误地读取冗余位，则逻辑门660仍然输出正确的位值1。
读取电路602可以对存储冗余位的其他行中的每个行(即，行的第一集合中的其他行中的每个行)重复示例性冗余读取操作。
在非冗余模式中，读取电路602一次从第一列605a和第二列605b中的一个列读取一个非冗余位。为了以非冗余模式操作读取电路602，根据当前选择的位单元位于列605a和605b中的哪一列上，控制逻辑680将控制信号muxa和muxb中的一个控制信号断言为高(即，1)。在这方面，控制逻辑680接收当前被选择以用于读取的位单元的最低有效地址位(被标记为“addr[0]”)。在该示例中，第一列605a中的每个位单元的地址具有0的最低有效地址位，并且第二列605b中的每个位单元的地址具有1的最低有效地址位。因此，在该示例中，控制逻辑680能够基于最低有效地址位来标识当前选择的位单元所在的列。如果最低有效地址位为0，则控制逻辑680将第一控制信号muxa断言为高并且将第二控制信号muxb断言为低，并且如果最低有效地址位为1，则控制逻辑680将第一控制信号muxa断言为低并且将第二控制信号muxb断言为高。
根据某些方面，现在将针对当前选择的位单元位于第一列605a中(即，addr[0]为0)的情况，描述读取电路602在非冗余模式中的示例性操作。在该情况下，第一控制信号muxa为高，并且第二控制信号muxb为低。将第一控制信号muxa断言为高使得第一开关670(其在图6A中利用NFET来实现)导通。将第二控制信号muxb断言为低使得第二开关672(其在图6A中利用NFET来实现)关断。因此，在该示例中，第一感测放大器610的输入612经由第一开关670被耦合到第一列605a的读取位线RBLa，并且第二感测放大器620的输入622从第二列605b的读取位线RBLb解耦合。此外，将第一控制信号muxa断言为高，启用第一比较器640以用于读取操作，并且将第二控制信号muxb断言为低，禁用第二比较器650以用于读取操作。在该情况下，第二比较器650在针对读取操作被禁用时可以输出恒定值0。
选择电路675选择行的第二集合中的行中的一个行以用于非冗余读取操作。在一个示例中，第二行在行的第二集合中，并且当前选择的位单元是位单元210-2a。在该示例中，选择电路675选择第二行以用于非冗余读取操作(例如，通过在第二读取字线RWL2上施加高电压)。
然后，读取电路602从位单元210-2a读取非冗余位，如下。第一感测放大器610经由输入612将第一感测电流发送到第一列605a的读取位线RBLa中。第一感测电流流过第一列605a中的位单元210-2a的熔丝215-2a。流过熔丝215-2a的感测电流在读取位线RBLa上产生与熔丝215-2a的电阻大致成比例的读取电压。第一感测放大器610感测在输入612处的读取电压，并且将感测到的第一读取电压放大，以在输出614处生成输出电压(被标记为“d_a”)。
第一比较器640将输出电压d_a与基准电压ref_out进行比较。如果输出电压d_a高于基准电压ref_out，则第一比较器640在输出646处输出1。在该情况下，从位单元210-2a读取出位值1。如果输出电压d_a低于基准电压ref_out，则第一比较器640在输出646处输出0。在该情况下，从位单元210-2a读取出位值0。
逻辑门660从第一比较器640接收读取位，并且将读取位传递到输出666。这是因为第二比较器650(其针对读取操作被禁用)将恒定值0输出到逻辑门660。结果，逻辑门660(其在图6A的示例中利用或门来实现)将在第一输入662处从第一比较器640接收的逻辑值传递到输出666。
针对存储非冗余位的第一列605a中的其他位单元中的每个位单元，读取电路602可以重复上述示例性非冗余读取操作。
根据某些方面，现在将针对当前选择的位单元位于第二列605b(即，addr[0]为1)的情况，来描述读取电路602在非冗余模式中的示例性操作。在该情况下，第一控制信号muxa为低，并且第二控制信号muxb为高。将第二控制信号muxb断言为高使得第二开关672(其在图6A中利用NFET来实现)导通。将第一控制信号muxa断言为低使得第一开关670(其在图6A中利用NFET来实现)关断。因此，在该示例中，第二感测放大器620的输入622经由第二开关672被耦合到第二列605b的读取位线RBLb，并且第一感测放大器610的输入612从第一列605a的读取位线RBLa解耦合。此外，将第二控制信号muxb断言为高，启用第二比较器650以用于读取操作，并且将第一控制信号muxa断言为低，禁用第一比较器640以用于读取操作。在该情况下，第一比较器640在针对读取操作被禁用时可以输出恒定值0。
选择电路675选择行的第二集合中的行中的一个行以用于非冗余读取操作。在一个示例中，第二行在行的第二集合中，并且当前选择的位单元是位单元210-2b。在该示例中，选择电路675选择第二行以用于非冗余读取操作(例如，通过在第二读取字线RWL2上施加高电压)。
然后，读取电路602从位单元210-1b读取非冗余位，如下。第二感测放大器620经由输入622将第二感测电流发送到第二列605b的读取位线RBLb。第二感测电流流过第二列605b中的位单元210-2b的熔丝215-2b。流过熔丝215-2b的感测电流在读取位线RBLb上产生与熔丝215-2b的电阻大致成比例的读取电压。第二感测放大器620感测在输入622处的读取电压，并且将感测到的读取电压放大，以在输出624处生成输出电压(被标记为“d_b”)。
第二比较器650将输出电压d_b与基准电压Ref_out进行比较。如果输出电压d_b高于基准电压Ref_out，则第二比较器650在输出656处输出1。在该情况下，从位单元210-2b读取出位值1。如果输出电压d_b低于基准电压Ref_out，则第二比较器650在输出656处输出0。在该情况下，从位单元210-2b读取出位值0。
逻辑门660从第二比较器650接收读取位，并且将读取位传递到输出666。这是因为第一比较器640(其针对读取操作被禁用)将恒定值0输出到逻辑门660。结果，逻辑门660(其在图6A的示例中利用或门实现)将在第二输入664处从第二比较器650接收的逻辑值传递到输出666。
针对存储非冗余位的第二列605b中的其他位单元中的每个位单元，读取电路602可以重复上述示例性非冗余读取操作。
因此，存储器设备600提供内置灵活的数据冗余以获得改进的读取准确性，而不像图5中图示的数据冗余方法的情况那样需要两个分开的存储器设备510A和510B。与图5中的方法相比，存储器设备600降低了面积开销和功耗。例如，存储器设备600能够使用共享选择电路675(其选择具有两个位单元的行)、共享基准电路630和/或另一个共享组件(例如，输出缓冲器)，来从两个位单元(例如，在相邻列中)读取冗余位，这改进了面积和功率效率。相比之下，在图2的方法中，从在两个分开的存储器设备510A和510B中的两个位单元读取冗余位，其中每个存储器设备包括它自己的选择电路、它自己的基准电路等。
图7示出了根据本公开的某些方面的感测电路608的示例性实施方式。在该示例中，存储器设备600包括被耦合在电压供电轨和感测电路608之间的使能开关785。使能开关785由感测电路使能信号(被标记为“sa_en”)控制。在图7的示例中，使能开关785利用p型场效应晶体管(PFET)来实现，其中感测电路使能信号被施加到PFET的栅极。在该示例中，使能开关785在感测电路使能信号为低时导通，并且在感测电路使能信号为高时关断。
在该示例中，第一感测放大器610包括第一晶体管710、第二晶体管712和第三晶体管714。第一晶体管710利用PFET来实现，其中第一晶体管710的源极被耦合到使能开关785。第一晶体管710的栅极被耦合到基准电路630的偏置输出736，偏置输出736偏置第一晶体管710的栅极，以设置第一感测放大器610的感测电流，如下面进一步讨论的。第二晶体管712利用被配置作为共栅放大器的NFET来实现，其中第二晶体管712的漏极被耦合到第一晶体管710的漏极，第二晶体管712的栅极被耦合到偏置电压(被标记为“Vbias”)，并且第二晶体管712的源极被耦合到第一感测放大器610的输入612。第一感测放大器610的输出614被耦合到第二晶体管712的漏极。第三晶体管714被耦合在第一感测放大器610的输入612和接地之间。第三晶体管714被用作放电晶体管，该放电晶体管由输入到第三晶体管714的栅极的放电控制信号(被标记为“disch”)控制，如下面进一步讨论的。
第二感测放大器620包括第四晶体管720、第五晶体管722和第六晶体管724。第四晶体管720利用PFET来实现，其中第四晶体管720的源极被耦合到使能开关785。第四晶体管720的栅极被耦合到基准电路630的偏置输出736，偏置输出736偏置第四晶体管720的栅极，以设置第二感测放大器620的感测电流，如下面进一步讨论的。第五晶体管722利用被配置作为共栅放大器的NFET来实现，其中第五晶体管722的漏极被耦合到第四晶体管720的漏极，第五晶体管722的栅极被耦合到偏置电压(被标记为“Vbias”)，并且第五晶体管722的源极被耦合到第二感测放大器620的输入622。第二感测放大器620的输出624被耦合到第五晶体管722的漏极。第六晶体管724被耦合在第二感测放大器620的输入622和接地之间。第六晶体管724被用作放电晶体管，放电晶体管由输入到第六晶体管724的栅极的放电控制信号(被标记为“disch”)控制，如下面进一步讨论的。
基准电路630包括第七晶体管730、第八晶体管732、第九晶体管734和基准电阻器(被标记为“Rref”)。第七晶体管730利用PFET来实现，其中第七晶体管730的源极被耦合到使能开关785，并且第七晶体管730的栅极被耦合到基准电路630的偏置输出736，偏置输出736被耦合到第一感测放大器610中的第一晶体管710的栅极，并且被耦合到第二感测放大器620中的第四晶体管720的栅极。第七晶体管730的漏极被耦合到第七晶体管730的栅极。这使得第七晶体管730、第一晶体管710和第四晶体管720形成电流镜，其中第一晶体管710和第四晶体管720镜像流过第七晶体管730的电流。结果，第七晶体管730经由偏置输出736来偏置第一晶体管710和第四晶体管720的栅极，以镜像流过第七晶体管730的电流。
第八晶体管732利用被配置作为共栅放大器的NFET来实现，其中第八晶体管732的漏极被耦合到第七晶体管730的漏极，并且第八晶体管732的栅极被耦合到偏置电压(被标记为“Vbias”)。基准电路630的输出632被耦合到第八晶体管732的漏极。基准电阻器Rref被耦合在第八晶体管732的源极和接地之间。第九晶体管734被耦合在基准电阻器Rref和接地之间。第九晶体管734被用作放电晶体管，放电晶体管由输入到第九晶体管734的栅极的放电控制信号(被标记为“disch”)控制，如下面进一步讨论的。
上面讨论的偏置电压Vbias可以由偏置电路770提供，偏置电路770被耦合到第二晶体管712的栅极、第五晶体管722的栅极和第八晶体管732的栅极。偏置电路770可以利用分压器或另一种类型的偏置电压生成器来实现。
根据本公开的某些方面，现在将描述感测电路608的示例性操作。
当没有执行读取操作时，通过使用感测电路使能信号(被标记为“sa_en”)来将使能开关785关断，存储器控制电路690可以禁用感测电路608。存储器控制电路690还使用放电控制信号，来将第三晶体管714、第六晶体管724和第九晶体管734导通。这使得第三晶体管714将第一感测放大器610的输入612拉到接地，第六晶体管724将第二感测放大器620的输入622拉到接地，并且第九晶体管734将在基准电阻器Rref处的电压拉到接地。
为了启用感测电路608以用于读取操作，存储器控制电路690使用感测电路使能信号来将使能开关785导通，并且使用放电控制信号来将第三晶体管714、第六晶体管724和第九晶体管734关断。
使能开关785的导通允许基准电流(被标记为“Iref”)通过使能开关785、第七晶体管730和第八晶体管732流过基准电阻器Rref。流过基准电阻器Rref的基准电流产生跨基准电阻器Rref的内部基准电压(被标记为“Vref”)，其中内部基准电压与基准电阻大致成比例。第八晶体管732(其被配置作为共栅放大器)将内部基准电压Vref放大，以在第八晶体管732的漏极处生成基准电压ref_out，第八晶体管732被耦合到基准电路630的输出632。
当第一开关670被导通时，第一感测放大器610中的第一晶体管710镜像基准电流，以生成大致等于基准电流的感测电流(被标记为“Isensea”)。感测电流通过第二晶体管712流到被耦合到输入612的读取位线RBLa。感测电流流过第一列605a中的位单元中的选择位单元的熔丝，这在读取位线RBLa上产生与熔丝的电阻大致成比例的读取电压。第二晶体管712将在第一感测放大器610的输入612处的读取电压放大，以在第一感测放大器610的输出614处生成输出电压(被标记为“d_a”)。
在该示例中，当第一列605a中的选择位单元的熔丝电阻高于基准电阻器Rref的电阻(即，基准电阻)时，输出电压d_a高于基准电压ref_out。当第一列605a中的选择位单元的熔丝电阻低于基准电阻器Rref的电阻(即，基准电阻)时，输出电压d_a低于基准电压ref_out。
此外，在该示例中，第二晶体管712限制在输入612处的读取电压。这是因为在第二晶体管712的源极(其被耦合到输入612)处的最大电压比偏置电压(被标记为“Vbias”)减去第二晶体管712的阈值电压低。通过限制在第一感测放大器610的输入612处的读取电压，第二晶体管712防止读取位线RBLa上的电压在读取操作期间变得过高，这可能使得未被熔断的熔丝意外熔断。
当第二开关672被导通时，第二感测放大器620中的第四晶体管720镜像基准电流，以生成大致等于基准电流的感测电流(被标记为“Isenseb”)。感测电流通过第五晶体管722流到被耦合到输入622的读取位线RBLb。感测电流流过第二列605b中的位单元中的选择位单元的熔丝，这在读取位线RBLb上产生与熔丝的电阻大致成比例的读取电压。第五晶体管722将在第二感测放大器620的输入622处的读取电压放大，以在第二感测放大器620的输出624处生成输出电压(被标记为“d_b”)。
在该示例中，当第二列605b中的选择位单元的熔丝电阻高于基准电阻器Rref的电阻(即，基准电阻)时，输出电压d_b高于基准电压ref_out。当第二列605b中的选择位单元的熔丝电阻低于基准电阻器Rref的电阻(即，基准电阻)时，输出电压d_b低于基准电压ref_out。
此外，在该示例中，第五晶体管722限制在输入622处的读取电压。这是因为在第五晶体管722的源极(其被耦合到输入622)处的最大电压比偏置电压(被标记为“Vbias”)减去第五晶体管722的阈值电压低。通过限制在第二感测放大器620的输入622处的读取电压，第五晶体管722防止读取位线RBLb上的电压在读取操作期间变得过高，这可能使得未被熔断的熔丝意外熔断。
在图7的示例中，第一比较器640利用第一电压锁存感测放大器(VLSA)来实现，其中该VLSA的正输入被耦合到第一输入642，并且该VLSA的负输入被耦合到第二输入644。第二比较器650利用第二VLSA来实现，其中该VLSA的正输入被耦合到第一输入652并且该VLSA的负输入被耦合到第二输入654。
图8A示出了根据某些方面的控制逻辑680的示例性实施方式。在该示例中，控制逻辑680包括第一或门820、第二或门830和反相器810。第一或门820包括经由反相器810被耦合到输入682的第一输入822、被耦合到输入684的第二输入824、以及被耦合到输出686的输出826。第二或门830包括被耦合到输入684的第一输入832、被耦合到输入682的第二输入834、以及被耦合到输出688的输出836。
图8B示出了根据某些方面的控制逻辑680的示例性真值表。如上所述，当冗余使能信号(被标记为“en_double”)为1时，冗余模式被启用，并且当冗余使能信号为0时，非冗余模式被启用。当冗余模式被启用时，无论最低有效地址位(被标记为“addr[0]”)的值如何，控制信号muxa和muxb两者都为1。当非冗余模式被启用时，根据最低有效地址位的值，控制信号muxa和muxb中的一个控制信号为1，并且控制信号muxa和muxb中的另一个控制信号为0。
如上所述，第一列605a和第二列605b不限于图2中的示例性列205。例如，第一列605a和第二列605b均可以利用图1中所示的示例性列105来实现。在该示例中，第一开关670被耦合在第一感测放大器610的输入612和第一列605a的位线BL之间，并且第二开关672被耦合在第二感测放大器620的输入622和第二列605b的位线BL之间。注意，在该示例中，位线BL没有被拆分成写入位线WBL和读取位线RBL。
虽然为了便于讨论，图6A示出了存储器设备600中的一对列605a和605b的示例，但是应当理解，存储器设备600可以包括多对列。存储器设备600还可以包括多个读取电路，其中读取电路中的每个读取电路被配置为读取相应列对中的位单元。读取电路中的每个读取电路可以利用图6A中所示的相应读取电路602来实现(例如，读取电路中的每个读取电路是图6A中所示的读取电路602的分开实例)。在该示例中，读取电路中的每个读取电路可以被配置为：在控制逻辑680和存储器控制电路690的控制下，以冗余模式或非冗余模式读取相应列对中的位单元。读取电路可以并行地输出读取位，这允许存储器设备600在一个读取周期中并行地输出多个读取位。
上文使用其中熔断熔丝表示位值1并且未熔断熔丝表示位值0的示例，描述了本公开的方面。然而，应当理解，本公开还可以被应用于其中熔断熔丝表示位值0并且未熔断熔丝表示位值1的示例。在该示例中，如果相应感测放大器的输出电压高于基准电压，则每个比较器650和640可以输出0，并且如果相应感测放大器的输出电压低于基准电压，则每个比较器650和640可以输出1。此外，如果比较器640和650的输出中的至少一个输出是0，则逻辑门660可以被配置为输出0。在该示例中，逻辑门660可以利用与门来实现。应当理解，逻辑门660可以利用被互连以形成逻辑门660的多个较小的逻辑门(例如，逻辑门单元)来实现。
还应当理解，第一比较器640和第二比较器650不限于电压锁存感测放大器(VLSA)。通常，每个比较器可以利用一种电路(例如，放大器)来实现，该电路被配置为：基于相应感测放大器的输出电压是高于还是低于基准电压，来生成1或0。在某些方面，每个比较器的输出可以是轨到轨的，其中1的电压大致等于供电电压，并且0的电压大致等于接地。
如上所述，本公开的方面在为冗余数据分配的存储器空间量和为非冗余数据分配的存储器空间量方面提供了灵活性。在这方面，图9A和图9B示出了根据某些方面的，在存储器设备600的存储器阵列中的冗余数据和非冗余数据的不同分配的两个示例。在图9A的示例中，行的第一集合910中的行存储冗余数据，并且行的第二集合920中的行存储非冗余数据。如上所述，行的第一集合910中的行数目和行的第二集合920中的行数目可变，这允许存储器设备600适应不同大小的冗余数据和不同大小的非冗余数据。在该示例中，当存储器设备600中的读取电路读取行的第一集合910中的位单元时，存储器控制电路690启用冗余模式(例如，将en_double断言为高)，并且当存储器设备600中的读取电路读取行的第二集合中的位单元时，存储器控制电路690启用非冗余模式(例如，将en_double断言为低)。
应当理解，行的第一集合910中的行和/或行的第二集合920中的行不需要是连续的行。在这方面，图9B示出了一个示例，其中行的第二集合920被划分为行的第二集合的第一子集920-1和行的第二集合的第二子集920-2，其中存储冗余数据的行的第一集合910在行的第二集合的第一子集920-1和行的第二集合的第二子集920-2之间。
图10示出了根据本公开的某些方面可以在其中使用本公开的方面的系统1005的示例。系统1005可以被包含在移动设备(例如，手机)中。在该示例中，系统1005包括存储器设备600、处理器1010、第二存储器设备1015、第三存储器设备1020和寄存器1030。第二存储器设备1015可以包括只读存储器(ROM)、闪存、硬盘驱动器、固态驱动器或它们的任何组合。第三存储器设备1020可以包括随机存取存储器、闪存或另一种类型的可重写存储器设备。
处理器1010被耦合到存储器设备600、第二存储器设备1015、第三存储器设备1020和寄存器1030。关于存储器设备600，处理器1010可以被耦合到存储器设备600中的一个或多个读取电路(例如，读取电路602的一个或多个实例)，以读取被存储在存储器设备600中的位(例如，安全密钥、系统设置等)。例如，处理器1010可以被耦合到逻辑门660的输出666(例如，经由输出缓冲器)。
在一个示例中，第二存储器设备1015可以存储一个或多个引导加载程序和/或其他程序(也被称为映像)。在该示例中，处理器1010可以从第二存储器设备1015读取引导加载程序或其他程序的数字签名，读取被存储在存储器设备600中的安全密钥，以及在认证过程中使用安全密钥来验证引导加载程序或其他程序的数字签名。如果数字签名被验证，则处理器1010可以将引导加载程序或其他程序加载到第三存储器设备1020和/或另一个存储器设备(未示出)。引导加载程序可以被配置为在启动期间执行系统1005的引导操作。在该示例中，安全密钥可以被冗余地存储在存储器设备600中以改进安全密钥的完整性，并且在冗余模式中从存储器设备600进行读取。
在另一个示例中，处理器1010可以从存储器设备600读取系统设置，并且将系统设置加载到寄存器1030中。寄存器1030可以被耦合到系统1005中的一个或多个设备(未示出)，其中一个或多个设备根据被存储在寄存器1030中的系统设置来配置。在该示例中，系统设置可以被冗余地存储在存储器设备600中以改进系统设置的完整性，并且在冗余模式中从存储器设备600进行读取。
图11图示了根据本公开的某些方面的存储器设备中的冗余读取操作的方法1100。存储器设备(例如，存储器设备600)包括第一感测放大器(例如，第一感测放大器610)、被耦合在第一感测放大器的输入和第一位线(例如，RBLa)之间的第一开关(例如，开关670)、第二感测放大器(例如，第二感测放大器620)、以及被耦合在第二感测放大器的输入和第二位线(例如，RBLb)之间的第二开关(例如，开关672)。
在框1110处，将第一开关和第二开关导通。例如，第一开关和第二开关可以由控制逻辑680导通。
在框1120处，将在第一感测放大器的输出处的第一电压与基准电压进行比较。例如，可以通过第一比较器640将第一输出电压与基准电压进行比较。
在框1130处，基于第一电压与基准电压的比较来确定第一位值。例如，如果第一电压高于基准电压，则第一位值可以是1，并且如果第一电压低于基准电压，则第一位值可以是0。
在框1140处，将在第二感测放大器的输出处的第二电压与基准电压进行比较。例如，可以通过第二比较器650将第二输出电压与基准电压进行比较。
在框1150处，基于第二电压与基准电压的比较来确定第二位值。例如，如果第二电压高于基准电压，则第二位值可以是1，并且如果第二电压低于基准电压，则第二位值可以是0。
在框1160处，基于第一位值和第二位值来确定第三位值。例如，逻辑门660可以确定第三位值。在一个示例中，确定第三位值包括对第一位值和第二位值执行或运算。在该示例中，如果第一位值和第二位值中的至少一个位值是1，则第三位值是1。
第一位线(例如，RBLa)可以对应于存储器阵列中的第一列(例如，列605a)，第二位线(例如，RBLb)可以对应于存储器阵列中的第二列(例如，列605b)，并且第一列可以与第二列相邻。
方法1100可以可选地包括执行第一非冗余读取操作，其中执行第一非冗余读取操作包括：将第一开关导通，将第二开关关断，将在第一感测放大器的输出处的第三电压与基准电压进行比较，以及基于第三电压与基准电压的比较来确定第四位值。
方法1100可以可选地包括执行第二非冗余读取操作，其中执行第二非冗余读取操作包括：将第一开关关断，将第二开关导通，将在第二感测放大器的输出处的第四电压与基准电压进行比较，以及基于第四电压与基准电压的比较来确定第五位值。
方法1100可以可选地包括生成基准电压，其中生成基准电压包括：使电流(例如，Iref)通过基准电阻器(例如，基准电阻器Rref)，以及将跨基准电阻器的电压(例如，Vref)放大，以生成基准电压。该电压可以由共栅放大器(例如，处于共栅配置的第八晶体管732)放大。
应当理解，本公开不限于上面用于描述本公开的方面的示例性术语。例如，电熔丝也可以被称为电子熔丝、电可编程熔丝、熔丝链路或另一术语。在另一个示例中，位单元也可以被称为存储器单元或另一术语。在另一个示例中，选择电路也可以被称为行解码器或另一术语。
在本文中使用诸如“第一”、“第二”等名称对元素的任何引用通常不限制这些元素的数量或顺序。相反，这些名称在本文中用作区分两个以上元素或元素的多个实例的方便方式。因此，对第一元素和第二元素的引用并不意味着只能采用两个元素，或者第一元素必须在第二元素之前。
在本公开内，“示例性”一词用于意指“用作示例、实例或说明”。在本文中描述为“示例性”的任何实施方式或方面不必被解释为比本公开的其他方面更优选或有利。同样，术语“方面”不要求本公开的所有方面都包括所讨论的特征、优点或操作模式。如本文关于陈述值或性质而使用的术语“大约”旨在表示在陈述值或性质的10％以内。
提供本公开的前述描述以使本领域技术人员能够制作或使用本公开。对于本领域技术人员来说，对本公开的各种修改将是明显的，并且在不脱离本公开的精神或范围的情况下，本文定义的一般原理可以被应用于其他变型。因此，本公开不旨在限于本文描述的示例，而是要被赋予与本文公开的原理和新颖特征一致的最宽范围。

Claims (27)

1.一种存储器设备，包括：
第一感测放大器，具有输入和输出；
第一开关，被耦合在所述第一感测放大器的所述输入和第一位线之间；
第二感测放大器，具有输入和输出；
第二开关，被耦合在所述第二感测放大器的所述输入和第二位线之间；
基准电路，具有输出；
第一比较器，具有第一输入、第二输入和输出，其中所述第一比较器的所述第一输入被耦合到所述第一感测放大器的所述输出，并且所述第一比较器的所述第二输入被耦合到所述基准电路的所述输出；
第二比较器，具有第一输入、第二输入和输出，其中所述第二比较器的所述第一输入被耦合到所述第二感测放大器的所述输出，并且所述第二比较器的所述第二输入被耦合到所述基准电路的所述输出；以及
逻辑门，具有第一输入、第二输入和输出，其中所述逻辑门的所述第一输入被耦合到所述第一比较器的所述输出，并且所述逻辑门的所述第二输入被耦合到所述第二比较器的所述输出。
2.根据权利要求1所述的存储器设备，其中所述逻辑门包括或门。
3.根据权利要求1所述的存储器设备，其中所述第一比较器包括第一电压锁存感测放大器，并且所述第二比较器包括第二电压锁存感测放大器。
4.根据权利要求1所述的存储器设备，其中所述第一开关包括第一n型场效应晶体管，并且所述第二开关包括第二n型场效应晶体管。
5.根据权利要求1所述的存储器设备，还包括控制逻辑，所述控制逻辑被配置为：
接收冗余使能信号：
如果所述冗余使能信号具有第一值，则将所述第一开关和所述第二开关导通；以及
如果所述冗余使能信号具有第二值，则将所述第一开关和所述第二开关中的第一个开关导通，并且将所述第一开关和所述第二开关中的第二个开关关断。
6.根据权利要求5所述的存储器设备，其中所述第一值是1并且所述第二值是0。
7.根据权利要求1所述的存储器设备，其中所述基准电路包括：
第一晶体管，其中所述第一晶体管的源极被耦合到供电轨，并且所述第一晶体管的漏极被耦合到所述第一晶体管的栅极；
第二晶体管，其中所述第二晶体管的漏极被耦合到所述第一晶体管的所述漏极和所述基准电路的所述输出，并且所述第二晶体管的栅极被偏置电压偏置；以及
基准电阻器，被耦合在所述第二晶体管的源极和接地之间。
8.根据权利要求7所述的存储器设备，其中所述第一感测放大器包括：
第三晶体管，其中所述第三晶体管的源极被耦合到所述供电轨，并且所述第三晶体管的栅极被耦合到所述第一晶体管的所述栅极；以及
第四晶体管，其中所述第四晶体管的漏极被耦合到所述第三晶体管的所述漏极和所述第一感测放大器的所述输出，所述第四晶体管的栅极被所述偏置电压偏置，并且所述第四晶体管的源极被耦合到所述第一感测放大器的所述输入。
9.根据权利要求1所述的存储器设备，还包括：
第一多个位单元，被耦合到所述第一位线，所述第一多个位单元中的每个位单元包括相应的熔丝；以及
第二多个位单元，被耦合到所述第二位线，所述第二多个位单元中的每个位单元包括相应的熔丝。
10.一种存储器设备，包括：
基准电路，具有偏置输出；
第一晶体管，其中所述第一晶体管的源极被耦合到供电轨，并且所述第一晶体管的栅极被耦合到所述基准电路的所述偏置输出；
第二晶体管，其中所述第二晶体管的漏极被耦合到所述第一晶体管的所述漏极，并且所述第二晶体管的栅极被偏置电压偏置；
第一开关，被耦合在所述第二晶体管的源极和第一位线之间；
第三晶体管，其中所述第三晶体管的源极被耦合到所述供电轨，并且所述第三晶体管的栅极被耦合到所述基准电路的所述偏置输出；
第四晶体管，其中所述第四晶体管的漏极被耦合到所述第三晶体管的所述漏极，并且所述第四晶体管的栅极被所述偏置电压偏置；以及
第二开关，被耦合在所述第四晶体管的源极和第二位线之间。
11.根据权利要求10所述的存储器设备，其中所述第一开关包括第一n型场效应晶体管，并且所述第二开关包括第二n型场效应晶体管。
12.根据权利要求10所述的存储器设备，还包括：
第一多个位单元，被耦合到所述第一位线，所述第一多个位单元中的每个位单元包括相应的熔丝；以及
第二多个位单元，被耦合到所述第二位线，所述第二多个位单元中的每个位单元包括相应的熔丝。
13.根据权利要求10所述的存储器设备，其中所述基准电路包括：
第五晶体管，其中所述第五晶体管的源极被耦合到供电轨，所述第五晶体管的漏极被耦合到所述第五晶体管的栅极，并且所述基准电路的所述偏置输出被耦合到所述第五晶体管的所述栅极；
第六晶体管，其中所述第六晶体管的漏极被耦合到所述第五晶体管的所述漏极，并且所述第五晶体管的栅极被所述偏置电压偏置；以及
基准电阻器，被耦合在所述第六晶体管的源极和接地之间。
14.一种系统，包括：
第一存储器设备，其中所述第一存储器设备包括：
第一感测放大器，具有输入和输出；
第一开关，被耦合在所述第一感测放大器的所述输入和第一位线之间；
第二感测放大器，具有输入和输出；
第二开关，被耦合在所述第二感测放大器的所述输入和第二位线之间；
基准电路，具有输出；
第一比较器，具有第一输入、第二输入和输出，其中所述第一比较器的所述第一输入被耦合到所述第一感测放大器的所述输出，并且所述第一比较器的所述第二输入被耦合到所述基准电路的所述输出；
第二比较器，具有第一输入、第二输入和输出，其中所述第二比较器的所述第一输入被耦合到所述第二感测放大器的所述输出，并且所述第二比较器的所述第二输入被耦合到所述基准电路的所述输出；以及
逻辑门，具有第一输入、第二输入和输出，其中所述逻辑门的所述第一输入被耦合到所述第一比较器的所述输出，并且所述逻辑门的所述第二输入被耦合到所述第二比较器的所述输出；以及
处理器，被耦合到所述第一存储器设备。
15.根据权利要求14所述的系统，还包括寄存器，所述寄存器被耦合到所述处理器。
16.根据权利要求14所述的系统，还包括第二存储器设备，所述第二存储器设备被耦合到所述处理器。
17.根据权利要求16所述的系统，其中所述第二存储器设备包括只读存储器(ROM)、闪存、硬盘驱动器或固态驱动器。
18.根据权利要求14所述的系统，其中所述逻辑门包括或门。
19.根据权利要求14所述的系统，其中所述第一存储器设备还包括：
第一多个位单元，被耦合到所述第一位线，所述第一多个位单元中的每个位单元包括相应的熔丝；以及
第二多个位单元，被耦合到所述第二位线，所述第二多个位单元中的每个位单元包括相应的熔丝。
20.一种在存储器设备中进行冗余读取操作的方法，所述存储器设备包括第一感测放大器、被耦合在所述第一感测放大器的输入和第一位线之间的第一开关、第二感测放大器、以及被耦合在所述第二感测放大器的输入和第二位线之间的第二开关，所述方法包括：
将所述第一开关和所述第二开关导通；
将在所述第一感测放大器的输出处的第一电压与基准电压进行比较；
基于所述第一电压与所述基准电压的比较，确定第一位值；
将在所述第二感测放大器的输出处的第二电压与所述基准电压进行比较；
基于所述第二电压与所述基准电压的比较，确定第二位值；以及
基于所述第一位值和所述第二位值，确定第三位值。
21.根据权利要求20所述的方法，其中所述第一位线与存储器阵列中的第一列相对应，所述第二位线与所述存储器阵列中的第二列相对应，并且所述第一列与所述第二列相邻。
22.根据权利要求20所述的方法，其中确定所述第三位值包括：对所述第一位值和所述第二位值执行或运算。
23.根据权利要求22所述的方法，其中：
如果所述第一电压高于所述基准电压，则所述第一位值为1；
如果所述第一电压低于所述基准电压，则所述第一位值为0；
如果所述第二电压高于所述基准电压，则所述第二位值为1；并且
如果所述第二电压低于所述基准电压，则所述第二位值为0。
24.根据权利要求20所述的方法，还包括：执行第一非冗余读取操作，其中执行所述第一非冗余读取操作包括：
将所述第一开关导通；
将所述第二开关关断；
将在所述第一感测放大器的所述输出处的第三电压与所述基准电压进行比较；以及
基于所述第三电压与所述基准电压的比较，确定第四位值。
25.根据权利要求24所述的方法，还包括：执行第二非冗余读取操作，其中执行所述第二非冗余读取操作包括：
将所述第一开关关断；
将所述第二开关导通；
将在所述第二感测放大器的所述输出处的第四电压与所述基准电压进行比较；以及
基于所述第四电压与所述基准电压的比较，确定第五位值。
26.根据权利要求25所述的方法，还包括：接收地址位，其中如果所述地址位为0，则执行所述第一非冗余读取操作，并且如果所述地址位为1，则执行所述第二非冗余读取操作。
27.根据权利要求20所述的方法，还包括：生成所述基准电压，其中生成所述基准电压包括：
使电流通过基准电阻器；以及
将跨所述基准电阻器的电压放大，以生成所述基准电压。
CN202180031188.4A 2020-06-05 2021-04-30 具有内置灵活双冗余的存储器设备 Active CN115552524B (zh)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
US16/894,606 2020-06-05
US16/894,606 US11164610B1 (en) 2020-06-05 2020-06-05 Memory device with built-in flexible double redundancy
PCT/US2021/030235 WO2021247176A1 (en) 2020-06-05 2021-04-30 Memory device with built-in flexible double redundancy

Publications (2)

Publication Number Publication Date
CN115552524A true CN115552524A (zh) 2022-12-30
CN115552524B CN115552524B (zh) 2023-09-19

Family

ID=76076465

Family Applications (1)

Application Number Title Priority Date Filing Date
CN202180031188.4A Active CN115552524B (zh) 2020-06-05 2021-04-30 具有内置灵活双冗余的存储器设备

Country Status (7)

Country Link
US (2) US11164610B1 (zh)
EP (1) EP4162490A1 (zh)
KR (1) KR102519624B1 (zh)
CN (1) CN115552524B (zh)
BR (1) BR112022023773A2 (zh)
TW (1) TWI802877B (zh)
WO (1) WO2021247176A1 (zh)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11164610B1 (en) 2020-06-05 2021-11-02 Qualcomm Incorporated Memory device with built-in flexible double redundancy

Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5497347A (en) * 1994-06-21 1996-03-05 Motorola Inc. BICMOS cache TAG comparator having redundancy and separate read an compare paths
CN1420501A (zh) * 2001-11-16 2003-05-28 富士通株式会社 半导体存储器件与冗余判断方法
US20060104136A1 (en) * 2004-11-15 2006-05-18 Dietmar Gogl Sense amplifier bitline boost circuit
CN101405815A (zh) * 2006-03-24 2009-04-08 桑迪士克股份有限公司 具有在用于缺陷位置的数据锁存器中缓冲的冗余数据的非易失性存储器及方法
US20100302833A1 (en) * 2009-05-29 2010-12-02 Elpida Memory, Inc. Semiconductor device having nonvolatile memory element and manufacturing method thereof
CN202632781U (zh) * 2011-02-01 2012-12-26 意法半导体股份有限公司 铁电存储器
US20150310926A1 (en) * 2014-04-23 2015-10-29 Micron Technology, Inc. Semiconductor device including fuse circuit

Family Cites Families (69)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0817039B2 (ja) 1988-08-19 1996-02-21 株式会社東芝 半導体メモリセル
JP2863559B2 (ja) 1989-08-29 1999-03-03 住友金属鉱山株式会社 硫化物前駆体型水素化処理触媒の活性化方法
JP3086247B2 (ja) 1990-11-27 2000-09-11 株式会社東芝 半導体メモリセル
JPH06172550A (ja) 1992-07-20 1994-06-21 Daicel Chem Ind Ltd 繊維強化プラスチックス
US5811863A (en) 1994-11-02 1998-09-22 Lsi Logic Corporation Transistors having dynamically adjustable characteristics
JPH08316427A (ja) 1995-05-22 1996-11-29 Seiko Epson Corp 半導体集積回路装置
US5789970A (en) 1995-09-29 1998-08-04 Intel Corporation Static, low current, low voltage sensing circuit for sensing the state of a fuse device
US5731733A (en) * 1995-09-29 1998-03-24 Intel Corporation Static, low current sensing circuit for sensing the state of a fuse device
US5949712A (en) 1997-03-27 1999-09-07 Xilinx, Inc. Non-volatile memory array using gate breakdown structure
US6377502B1 (en) * 1999-05-10 2002-04-23 Kabushiki Kaisha Toshiba Semiconductor device that enables simultaneous read and write/erase operation
US6266269B1 (en) 2000-06-07 2001-07-24 Xilinx, Inc. Three terminal non-volatile memory element
US6314030B1 (en) 2000-06-14 2001-11-06 Micron Technology, Inc. Semiconductor memory having segmented row repair
US6331943B1 (en) 2000-08-28 2001-12-18 Motorola, Inc. MTJ MRAM series-parallel architecture
US6272041B1 (en) 2000-08-28 2001-08-07 Motorola, Inc. MTJ MRAM parallel-parallel architecture
EP1509922B1 (en) 2002-05-22 2006-08-09 Koninklijke Philips Electronics N.V. Mram-cell and array-architecture with maximum read-out signal and reduced electromagnetic interference
JP2004013961A (ja) 2002-06-04 2004-01-15 Mitsubishi Electric Corp 薄膜磁性体記憶装置
JP3906189B2 (ja) * 2002-07-15 2007-04-18 株式会社東芝 不揮発性半導体メモリ
JP2004103179A (ja) 2002-09-12 2004-04-02 Renesas Technology Corp 薄膜磁性体記憶装置およびその製造方法
JP2004110992A (ja) 2002-09-20 2004-04-08 Renesas Technology Corp 薄膜磁性体記憶装置
US7102910B2 (en) 2002-12-05 2006-09-05 Koninklijke Philips Electronics, N.V. Programmable non-volatile semiconductor memory device
JP2004193282A (ja) 2002-12-10 2004-07-08 Renesas Technology Corp 不揮発性半導体記憶装置
KR100506060B1 (ko) 2002-12-16 2005-08-05 주식회사 하이닉스반도체 낸드형 자기저항 램
WO2005078732A1 (en) 2004-02-05 2005-08-25 Iota Technology, Inc. Electronic memory with tri-level cell pair
US7145795B2 (en) 2004-04-13 2006-12-05 Micron Technology, Inc. Multi-cell resistive memory array architecture with select transistor
US7236418B2 (en) 2004-06-25 2007-06-26 Qualcomm Incorporated Reduced area, reduced programming voltage CMOS eFUSE-based scannable non-volatile memory bitcell
US7130235B2 (en) 2004-09-03 2006-10-31 Hewlett-Packard Development Company, L.P. Method and apparatus for a sense amplifier
RU2310928C2 (ru) 2004-10-27 2007-11-20 Самсунг Электроникс Ко., Лтд. Усовершенствованное многоразрядное магнитное запоминающее устройство с произвольной выборкой и способы его функционирования и производства
JP4646608B2 (ja) 2004-11-26 2011-03-09 パナソニック株式会社 半導体記憶装置
US7405989B2 (en) 2005-03-07 2008-07-29 Taiwan Semiconductor Manufacturing Co., Ltd. Electrical fuses with redundancy
US7286437B2 (en) 2005-06-17 2007-10-23 International Business Machines Corporation Three dimensional twisted bitline architecture for multi-port memory
US7817455B2 (en) 2005-08-31 2010-10-19 International Business Machines Corporation Random access electrically programmable e-fuse ROM
JP5067650B2 (ja) 2006-01-06 2012-11-07 日本電気株式会社 半導体記憶装置
US9159568B2 (en) 2006-02-04 2015-10-13 Cypress Semiconductor Corporation Method for fabricating memory cells having split charge storage nodes
TWI292218B (en) 2006-02-13 2008-01-01 Wang Chih-Hsin An electrically erasable and programmable nonvolatile memory device and array and method for operating thereof
US7254078B1 (en) 2006-02-22 2007-08-07 International Business Machines Corporation System and method for increasing reliability of electrical fuse programming
ITMI20060536A1 (it) * 2006-03-23 2007-09-24 St Microelectronics Srl Amplificatore di lettura con ridotto consumo di corrente per memorie a semiconduttore
KR101213702B1 (ko) 2006-04-21 2012-12-18 삼성전자주식회사 비휘발성 메모리 소자, 그 동작 방법, 및 그 제조 방법
JP4855851B2 (ja) 2006-07-03 2012-01-18 株式会社東芝 半導体記憶装置
GB0618045D0 (en) 2006-09-13 2006-10-25 Cavendish Kinetics Ltd Non-volatile memory bitcell
JP2008097785A (ja) 2006-10-16 2008-04-24 Toshiba Corp 不揮発性半導体記憶装置
JP4921986B2 (ja) 2007-01-09 2012-04-25 株式会社東芝 不揮発性半導体記憶装置
JP4921985B2 (ja) 2007-01-09 2012-04-25 株式会社東芝 不揮発性半導体記憶装置
US7688613B2 (en) 2007-04-14 2010-03-30 Taiwan Semiconductor Manufacturing Co., Ltd. Method and system for controlling multiple electrical fuses with one program device
JP4510057B2 (ja) 2007-06-21 2010-07-21 株式会社東芝 不揮発性半導体記憶装置
US7609569B2 (en) * 2007-11-19 2009-10-27 International Busines Machines Corporation System and method for implementing row redundancy with reduced access time and reduced device area
US8004881B2 (en) 2007-12-19 2011-08-23 Qualcomm Incorporated Magnetic tunnel junction device with separate read and write paths
US7710813B1 (en) 2008-03-05 2010-05-04 Xilinx, Inc. Electronic fuse array
US7724600B1 (en) 2008-03-05 2010-05-25 Xilinx, Inc. Electronic fuse programming current generator with on-chip reference
US7911820B2 (en) 2008-07-21 2011-03-22 International Business Machines Corporation Regulating electrical fuse programming current
US7881104B2 (en) 2008-08-08 2011-02-01 Seagate Technology Llc Magnetic memory with separate read and write paths
US7881098B2 (en) 2008-08-26 2011-02-01 Seagate Technology Llc Memory with separate read and write paths
KR20100035445A (ko) 2008-09-26 2010-04-05 삼성전자주식회사 비휘발성 메모리 장치 및 그 구동 방법
US8134854B2 (en) 2008-11-25 2012-03-13 Mediatek Inc. Efuse device
JP2010165428A (ja) 2009-01-16 2010-07-29 Toshiba Corp 不揮発性半導体記憶装置及びその制御方法
KR20100098969A (ko) * 2009-03-02 2010-09-10 삼성전자주식회사 에러 정정 코드들의 신뢰성을 향상시킬 수 반도체 장치, 이를 포함하는 반도체 시스템, 및 에러 정정 코드 처리 방법
US8194489B2 (en) 2010-01-21 2012-06-05 International Business Machines Corporation Paired programmable fuses
US8331126B2 (en) 2010-06-28 2012-12-11 Qualcomm Incorporated Non-volatile memory with split write and read bitlines
US10249379B2 (en) * 2010-08-20 2019-04-02 Attopsemi Technology Co., Ltd One-time programmable devices having program selector for electrical fuses with extended area
US8542549B2 (en) 2011-08-08 2013-09-24 Taiwan Semiconductor Manufacturing Company, Ltd. Electrical fuse bit cell
US8760955B2 (en) 2011-10-21 2014-06-24 Taiwan Semiconductor Manufacturing Company, Ltd. Electrical fuse memory arrays
KR101847541B1 (ko) 2012-01-18 2018-04-11 에스케이하이닉스 주식회사 반도체 메모리 장치의 메모리 셀 구조 및 그의 구동 방법
US8803590B2 (en) 2012-07-26 2014-08-12 Globalfoundries Singapore Pte. Ltd. High speed low power fuse circuit
US8953384B2 (en) * 2012-07-31 2015-02-10 Winbond Electronics Corporation Sense amplifier for flash memory
US9460785B2 (en) * 2014-03-06 2016-10-04 Kabushiki Kaisha Toshiba Semiconductor storage device
CN105336376A (zh) 2014-07-30 2016-02-17 中芯国际集成电路制造(上海)有限公司 存储阵列、存储器及编程、无冗余和冗余读取、操作方法
US10496484B2 (en) * 2016-08-05 2019-12-03 Sandisk Technologies Llc Methods and apparatus for error detection for data storage devices
KR102424285B1 (ko) * 2018-02-01 2022-07-25 에스케이하이닉스 주식회사 멀티 레벨 센싱 회로 및 이를 포함하는 반도체 장치
US11164610B1 (en) 2020-06-05 2021-11-02 Qualcomm Incorporated Memory device with built-in flexible double redundancy
US11177010B1 (en) 2020-07-13 2021-11-16 Qualcomm Incorporated Bitcell for data redundancy

Patent Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5497347A (en) * 1994-06-21 1996-03-05 Motorola Inc. BICMOS cache TAG comparator having redundancy and separate read an compare paths
CN1420501A (zh) * 2001-11-16 2003-05-28 富士通株式会社 半导体存储器件与冗余判断方法
US20060104136A1 (en) * 2004-11-15 2006-05-18 Dietmar Gogl Sense amplifier bitline boost circuit
CN101405815A (zh) * 2006-03-24 2009-04-08 桑迪士克股份有限公司 具有在用于缺陷位置的数据锁存器中缓冲的冗余数据的非易失性存储器及方法
US20100302833A1 (en) * 2009-05-29 2010-12-02 Elpida Memory, Inc. Semiconductor device having nonvolatile memory element and manufacturing method thereof
CN202632781U (zh) * 2011-02-01 2012-12-26 意法半导体股份有限公司 铁电存储器
US20150310926A1 (en) * 2014-04-23 2015-10-29 Micron Technology, Inc. Semiconductor device including fuse circuit
US20180075922A1 (en) * 2014-04-23 2018-03-15 Micron Technology, Inc. Semiconductor device including fuse circuit

Also Published As

Publication number Publication date
EP4162490A1 (en) 2023-04-12
KR20220162880A (ko) 2022-12-08
TW202147330A (zh) 2021-12-16
KR102519624B1 (ko) 2023-04-10
WO2021247176A1 (en) 2021-12-09
US11164610B1 (en) 2021-11-02
TWI802877B (zh) 2023-05-21
US20210407559A1 (en) 2021-12-30
US11640835B2 (en) 2023-05-02
BR112022023773A2 (pt) 2022-12-20
CN115552524B (zh) 2023-09-19

Similar Documents

Publication Publication Date Title
US7903483B2 (en) Integrated circuit having memory with configurable read/write operations and method therefor
US6768685B1 (en) Integrated circuit memory array with fast test mode utilizing multiple word line selection and method therefor
US7855583B2 (en) Sense amplifier for low voltage high speed sensing
US6992937B2 (en) Column redundancy for digital multilevel nonvolatile memory
US7369452B2 (en) Programmable cell
JP3749789B2 (ja) 半導体記憶装置
US20050052934A1 (en) Unified multilevel cell memory
US7447057B2 (en) Semiconductor integrated circuit device with a plurality of memory cells storing data
CN115552524B (zh) 具有内置灵活双冗余的存储器设备
US6731550B2 (en) Redundancy circuit and method for semiconductor memory devices
JP2001325794A (ja) 半導体記憶装置
CN115943464B (zh) 用于数据冗余的新型位单元
JPH10334692A (ja) 集積回路メモリのための、冗長ヒューズを備えたマトリクス装置
US7463519B1 (en) MIS-transistor-based nonvolatile memory device for authentication
JP4627644B2 (ja) メモリテスト回路
JPH023188A (ja) 不揮発性半導体記憶装置
KR20000001437A (ko) 플래쉬 메모리 장치의 센싱 회로

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant