CN202632781U - 铁电存储器 - Google Patents

Abstract

本实用新型提供了具有铁电材料元件的存储器支持。一种铁电存储器，包括：第一字线；第一和第二位线；第一铁电晶体管，具有并具有与第一位线耦合的第一导电端子、可以与第二位线关联的第二导电端子和与第一字线耦合的控制端子；读取电学量的生成器，与第一字线耦合，并配置成经由第一字线将第一铁电晶体管的控制端子偏置到第一偏置值；感测电学量的生成器，连接在第一和第二位线之间，并配置成生成第一和第二位线之间的电势差；读取和比较电路，耦合到第一和/或第二位线，并配置读取输出电学量并将输出电学量与多个比较值相比较以生成比较的结果；以及控制逻辑，连接到读取和比较电路并配置成基于比较结果来确定待读取的逻辑数据的逻辑值。

Description

铁电存储器

技术领域

本实用新型涉及一种铁电存储器，具体来说涉及一种配备由铁电材料制成的元件的存储器。 

背景技术

如已知的那样，在存储系统的情形中，感受到对实现具有高数据传输速率(比特速率)的高存储容量、同时减少制造成本和占用面积的需要。当前最广泛使用的存储系统，即硬盘驱动器(具有小型尺寸)和闪速RAM在增加数据存储容量和读取/写入速度以及减少其尺寸方面存在固有技术限制。 

在所提出的创新方案中，使用由铁电材料制成的存储介质的存储系统是非常有前途的，其中单个比特的读取/写入是通过与铁电材料的铁电畴相互作用而进行。 

如已知的那样，铁电材料具有可以通过所施加的电场而反转的自发极化；如图1中所示，所述材料还呈现根据所施加的电压V的极化电荷Q(或等价地极化P)的图中的迟滞循环，利用该迟滞循环有可能以比特的形式存储信息。具体地，在不存在加在介质上的偏置电压(V＝0)的情况下，存在图中的处于稳定状态中的两个点(由“b”和“e”表示)，所述两个点具有不同的极化，具体地为相等的和相反的不同的极化。所述点甚至可以保持在稳定状态达若干年，从而维持所存储的二进制数据(例如，具有正电荷+Q_H的点“b”对应于“0”，而具有负电荷-Q_H的点“e”对应于“1”)。 

写入操作设想向铁电介质施加比铁电材料特有的矫顽电压V_coe高的正或负电压。在该情况下，存储在材料中的是正电荷+Q_H或负电荷-Q_H(这基本上对应于沿图从点“e”经过点“a”到点“b”或 从点“b”经过点“d”到点“e”的位移)。相反，具有低于矫顽电压V_coe的绝对值的电压并不导致所存储的电荷的稳定变化。 

通常使用的数据读取技术基于破坏性操作，其设想擦除所读取的数据。概括而言，具有大于矫顽电压V_coe的幅度的(正或负)电压被施加到铁电材料，从而实际上执行写入操作，并且检测所述铁电材料的极性的反转的出现或不出现。为此目的，检测在铁电材料中流过的可观电流的存在或不存在。明显地，正(或负)电压的施加仅导致其中先前存储负电荷-Q_H(或正电荷+Q_H)的铁电畴的反转。 

所述读取技术的主要问题与以下事实相联系：读取操作是破坏性的，即它们隐含去除先前存储的信息以及从而不可能在没有预先进行所读取的数据的重新写入的情况下执行数据自身的后继存储。实际上，对存储器的一部分的读取对应于在所述存储器部分中写入全部为正(或在使用负读取电压的情况下全部为负)的电荷的序列。因此，在读取期间，所读取的数据的流必须被存储在存储器缓冲器中，继而对于恢复原始信息而言写入操作是必要的。 

所述读取技术要求时间和电力的显著消耗，并且基本上构成当前铁电存储系统的瓶颈，尤其是在比特速率方面。 

为了克服所述问题，已经提出了一些对所存储的数据的非破坏性读取的技术。 

例如，在Cho et al.，“Terabit inch^-2 ferroelectric data storage using scanning nonlinear dielectric microscopy nanodomain engineering system”，Nanotechnology No.14，2003，637-642，Institute of Physics Publishing中，向环状电极施加正弦信号，该正弦信号引发包括存储信息比特的铁电介质的谐振电路中的振荡。解调器检测所引发的振荡的谐波，由于铁电材料在极化图的稳定点中的高阶非线性介电常数的不同行为，所述谐波的相位与所存储的信息关联。 

在Kato et al.，″0.18-μm nondestructive readout FeRAM using charge compensation technique″，IEEE Transactions on electron devices，Vol.52 No.12，December 2005中，描述了一种读取电路，其设想铁 电电容器(由存储介质构成)到读取MOS晶体管的栅极端子的串联连接。如果施加读取脉冲，则存储在电容器中的电荷以根据预先存储的极化状态的不同的方式偏置MOS晶体管的栅极端子，从而变化其导电通道的电导率。接着，通过借助读出放大器以静态方式检测在晶体管自身的电流传导端子之间流过的电流，来读取所存储的数据。 

前述读取技术虽然呈现并非破坏性并且因此不需要所读取的数据的重新写入的优点，但在构造复杂度及其操作方面不是完全令人满意。描述包括铁电元件的存储器和对应的读取/写入方法的其他一些文件是第5,086,412号美国专利、第6,819,583号美国专利以及第4,888,733号美国专利。然而，根据所述文件的存储器单元中的每个存储器单元都包括用于存储器单元的直接寻址的一个或多个晶体管、以及用于存储表示待存储的逻辑信息(比特“1”或比特“0”)的电荷的至少一个附加的铁电电容器。 

并且，这些方案在面积占用和操作方面并非最优。例如，这些存储器中的一些存储器呈现在写入操作期间在相邻单元之间的耦合的问题。 

实用新型内容

本实用新型的目标是提供一种克服前述问题和缺点的具有铁电材料的元件的存储器。 

因此，根据本实用新型的实施例，提供了一种铁电存储器，包括：第一字线；第一位线和第二位线；第一铁电晶体管，其具有处于可以与逻辑数据的高逻辑值或低逻辑值相关联的稳定极化状态的铁电材料层，并且具有与所述第一位线耦合的第一导电端子、可以与所述第二位线相关联的第二导电端子和与所述第一字线耦合的控制端子；读取电学量的生成器，其与所述第一字线耦合，并且被配置用于经由所述第一字线将所述第一铁电晶体管的控制端子偏置到第一偏置值，使得不导致所述铁电材料层的稳定极化状态的变化；感测 电学量的生成器，其连接在所述第一位线和所述第二位线之间，并且被配置用于生成所述第一位线和所述第二位线之间的电势差；读取和比较电路，其耦合到所述第一位线和/或所述第二位线，并且被配置用于读取输出电学量并且将所述输出电学量与多个比较值相比较以生成所述比较的结果，所述输出电学量指示在所述读取电学量和所述感测电学量的施加期间在所述第一位线和所述第二位线之间流过的电流；以及控制逻辑，其连接到所述读取和比较电路并且被配置用于基于所述比较的结果来确定待读取的逻辑数据的逻辑值。 

根据本实用新型的实施例，该铁电存储器进一步包括：第二字线；第二铁电晶体管，其具有与所述第一位线耦合的第一导电端子、与所述第二位线耦合的第二导电端子和与所述第二字线耦合的控制端子，并且包括处于可以与高逻辑值或低逻辑值相关联的相应的稳定极化状态的铁电材料层；参考生成器，其与所述第二字线耦合，并且被配置用于将所述第二铁电晶体管的控制端子偏置在比所述第一偏置值按模更低的第二偏置值，使得不导致所述铁电材料层的稳定极化状态的变化；用于生成所述多个比较值的电路，每个比较值指示具有高逻辑值或低逻辑值的逻辑数据的相应数目，其中所述控制逻辑还被配置用于确定所述输出电学量的值和最接近所述输出电学量的值的比较值之间的差值。 

根据本实用新型的实施例，该铁电存储器进一步包括：第二字线；第二铁电晶体管，其具有与所述第一位线耦合的第一导电端子、与所述第二位线耦合的第二导电端子和与所述第二字线耦合的控制端子，并且包括处于可以与高逻辑值或低逻辑值相关联的相应的稳定极化状态的铁电材料层；参考生成器，其与所述第二字线耦合，并且被配置用于将所述第二铁电晶体管的控制端子偏置在比所述第一偏置值按模更低的第二偏置值，使得不导致所述铁电材料层的稳定极化状态的变化；用于生成所述多个比较值的电路，每个比较值指示具有高逻辑值或低逻辑值的逻辑数据的相应数目，其中所述控制逻辑还被配置用于确定所述输出电学量的值和最接近所述输出电学 量的值的比较值之间的差值，并且基于所述差值确定所述待读取的逻辑数据的逻辑值。 

根据本实用新型的实施例，该差值是相对于最接近所述输出电学量的值的所述比较值的减量值。 

根据本实用新型的实施例，所述读取电学量的生成器和所述感测电学量的生成器是电压生成器，所述读取电学量和所述参考电学量是电压，并且其中所述输出电学量是在所述第一铁电晶体管和所述第二铁电晶体管的第一导电端子和第二导电端子之间流过的总电流。 

附图说明

为了更好地理解本实用新型，现在纯粹通过非限制性示例的方式并且参考附图描述其优选实施例，在附图中： 

图1是表示存储介质的铁电材料的磁滞循环的绘图； 

图2示出了存储器的一部分，其中每个存储器单元由单个FeFET形成； 

图3a-3c示出了可以在图2的存储器部分中使用的FeFET的彼此可替代的实施例。 

图4示出了通用FeFET的传输特性(transcharacteristic)曲线的示例； 

图5示出了根据本实用新型的图2的存储器部分的存储器单元的非破坏性读取的方法的步骤； 

图6示出了根据图5的方法的读取步骤期间的图2的存储器部分； 

图7a-7d示出了根据图5的方法的用于读取步骤的电压信号的绘图； 

图8表示图2的传输特性曲线，其示出了基于用于根据图5的方法的读取步骤的电压信号的FeFET的输出电流的变化； 

图9是表示在属于图2的存储器部分的同一列的存储器单元中 所存储的逻辑数据、和根据存储逻辑数据“1”的存储器单元的数目的所述列的输出电流的多个值之间存在的关联的图； 

图10示出了根据本实用新型的用于生成参考电流值的电路；以及 

图11示出了包括图2的存储器部分的存储器块。 

具体实施方式

在图2中由参考标号10表示包括多个存储器单元12的存储器(未作为整体示出)的一部分，该多个存储器单元12被布置为形成具有多个行13a，13b，...，13n(由多个相应的字线定义)和多个列15a，15b，...，15m(由多个相应的位线对定义)的阵列。明显地，存储器部分20可以包括任意数目的行和列。一般地，存储器部分10定义具有等于n·m的尺寸(行·列)的存储器单元12的阵列，其中“n”和“m”是根据期望选择的整数。 

每个存储器单元12包括电子器件，该电子器件同时具有在相应的存储器单元12的选择(用于相应的存储器单元的读取/写入的步骤)和用于存储数据(具体地为逻辑数据“1”或“0”)的元件的选择中协作的功能。在以下描述中，逻辑值“1”标识高逻辑值，而逻辑值“0”标识低逻辑值。与逻辑值“1”和“0”相关联的电压电平依赖于所使用的组件的物理结构，并且它们的确切的值对于本实用新型的目的来说是无关紧要的。 

根据本实用新型的一个实施例，电子器件是晶体管14，具体地属于FeFET(铁电场效应晶体管)类型。如此形成的包括单个FeFET的存储器单元12也被称作“1T”存储器单元。被设计为形成1T存储器单元的FeFET晶体管例如从US 6,091,621和US 6,335,550知悉。 

由于存储器单元12和形成存储器单元12的晶体管14一致，所以在说明书的以下部分中，以可互换的方式使用术语“晶体管14”和“存储器单元12”。 

每个晶体管14(也见图3a-3c)具有第一导电端子(源极端子) 20a、第二导电端子(漏极端子)20b和控制端子(栅极端子)20c。属于同一列15a-15m的晶体管14具有连接到同一第一位线16a，16b，...，16m的相应的第一导电端子20a，以及连接到同一第二位线17a，17b，...，17c相应的第二导电端子20b。以此方式，对于每个列15a-15m，晶体管14彼此并联连接。 

对于每个行13a-13n，每个晶体管14的控制端子20c连接到同一字线18a，18b，...，18n。 

图3a-3c示出了可以用作图2的存储器部分10的存储器单元12(具体是单晶体管(1T)存储器单元)的FeFET的彼此可替代的实施例。 

具体地，图3a在截面图中示出了具有顶栅极类型的结构的FeFET类型的晶体管14a。晶体管14a包括：半导体层22，其例如由有机材料(诸如并五苯、红烯、蒽或有机聚合物)或可替代地由无机半导体材料制成；第一导电端子23，其由导电材料制成，被设计为形成晶体管14a的源极端子，至少部分地在半导体层22中延伸；第二导电端子24，其由导电材料制成，被设计为形成晶体管14a的漏极端子，相距第一导电端子23一定距离而至少部分地在半导体层22中延伸，并且借助半导体层22的一部分与第一导电端子23横向接触；铁电层26，其优选地由有机聚合铁电材料(例如聚偏二氟乙烯-P(VDF-TrFE))制成，形成为与半导体层22接触并且借助半导体层22与第一和第二导电端子23、24分离；以及控制端子27(栅极端子)，其由导电材料制成，形成在铁电层26上并且与铁电层26接触。以此方式，铁电层26在控制端子27和形成第一和第二导电端子23、24的半导体层22之间延伸。铁电层26在使用中具有被设计为存储待存储的逻辑数据的存储器元件的功能。晶体管14a可以用于图2的存储器部分10中以形成存储器单元12。在该情况下，第一导电端子23对应于图2的晶体管14的端子20a，第二导电端子23对应于端子20b，并且控制端子27对应于端子20c。 

为了将晶体管14a作为存储器元件来操作，具体地为了在存储器 元件中写入逻辑数据，跨控制端子27和导电端子23、24这两者而施加电压，以修改铁电层26的极化状态。通过设置铁电层26的极化的预设和已知状态而执行逻辑数据的写入的操作。具体地，第一极化状态与第一逻辑值相关联，而第二极化状态与第二逻辑值相关联。如已知的那样，在所施加的电压的去除之后所设置的极化状态还保持在铁电层26中。 

为了读取存储在由晶体管14a形成的存储器单元中的逻辑数据，跨第一和第二导电端子23、24施加电压，并且检测在端子23、24之间流过的电流。在第一和第二导电端子23、24之间流过的电流受铁电层26的极化状态影响，从而所检测的电流值可以与所存储的逻辑值相关联。参考图3a，半导体层22的包括在第一和第二导电端子23、24之间的部分在读取操作期间的使用中具有晶体管14a的沟道区的作用，在该沟道区中电荷载流子流过。 

图3b在截面图中示出了具有底栅极/顶接触类型的结构的FeFET类型的晶体管14b。以与图3a的晶体管14a类似的方式包括(由相同的参考标号表示共有的元件)：控制端子27，其由导电材料制成，具有晶体管14b的栅极端子的功能；半导体层22；铁电材料层26，其优选地由有机聚合铁电材料制成，在半导体层22和控制端子27之间延伸；第一导电端子23，其在半导体层22的顶部上延伸并且与半导体层22电接触；以及第二导电端子24，其相距第一导电端子23一定距离而在半导体层22的顶部上延伸并且与半导体层22电接触。图3b的实施例与图3a的实施例在以下方面不同：第一和第二导电端子23、24不在半导体层22内延伸，而是在其顶部上延伸。用于逻辑数据的写入和读出的操作的晶体管14b的操作与参考图3a的晶体管14a描述的类似，因此晶体管14b可以被用作图2的存储器部分10中的存储器单元12。 

图3c在截面图中示出了根据作为图3a、3b中示出的实施例的替代的又一实施例的具有底栅极类型的结构的FeFET类型的晶体管14c。图3c的晶体管14c具有与图3b的晶体管14b类似的结构，但 与后者的不同在于半导体层22的存在方式，半导体层22在第一和第二接触端子23、24之下、之间和顶部上延伸。为了接通第一和第二导电端子23、24，必须形成恰当的接触(未示出)，该接触通过经过形成在第一和第二导电端子23、24的顶部上的半导体层的部分延伸。用于逻辑数据的写入和读出的操作的晶体管14c的操作与参考图3a的晶体管14a描述的类似，因此晶体管14c可以被用作图2的存储器部分10中的存储器单元12。 

图4示出了FeFET的典型的传输特性曲线。横坐标轴表示施加到FeFET的栅极端子的电压V_G，而纵坐标轴(对数尺度)表示随着电压V_G变化在源极端子和漏极端子之间流过的电流I_D。电压值V_G≈V_cc＞V_coe对应于设置FeFET的铁电材料的极化的第一给定状态，其对应于电流I_D的值为最小值(绝对值)并且可以与低逻辑值(“0”)相关联；电压值V_G≈(-V_cc)＜(-V_coe)对应于设置FeFET的铁电材料的极化的第二给定状态(与第一极化状态相反)，其对应于电流I_D的值为最大值(绝对值)并且可以与高逻辑值(“1”)相关联。V_cc的值根据所使用的铁电晶体管的类型而变化。 

如已经参考图1所讨论的那样，两个极化状态之间的转变遵循迟滞曲线。 

图5借助流程图示出了用于图2的存储器部分10的非破坏性读取的方法的步骤。图6表示存储器单元12的读取期间的存储器部分10，其表示为了读取所选择的存储器单元12而向位线和向字线施加的电压信号。 

参考图6，假定待读取的存储器单元12是在行13a和列15a之间的交点处设置的存储器单元12。为此目的，字线18a被偏置(图5的步骤30)在读取电压V_read，从而0＜|V_read|＜|V_coe|。换言之，读取电压V_read必须将待读取的存储器单元12的晶体管14的栅极端子20c偏置为高于0V并且从而不高于矫顽电压V_coe的电压(如已经说明的那样，矫顽电压V_coe根据在存储器单元12中写入的逻辑数据而是正或负)。实际上，如果超过了矫顽电压V_coe(|V_read|＞|V_coe|)，则存储 器单元12将会被重新写入。剩余行13b-13n的字线被偏置(步骤32)为接地电压(例如0V)。 

然后(步骤34)，通过在位线16a、17a之间施加恰当的电压V_sense，有可能执行检测在属于列15a的晶体管14的源极端子20a(连接到位线16a)和漏极端子20b(连接到位线17a)之间流过的电流的操作。电压V_sense具有使得V_sense＜＜V_coe或(|V_sense|-|V_read|)＜|V_coe|的值。更精确地，应当使得 

$\left\{\begin{array}{c}|V_{\mathrm{read}}-V_{\mathrm{drain}}|<\left|V_{\mathrm{coe}}\right|\\ |V_{\mathrm{read}}-V_{\mathrm{source}}|<\left|V_{\mathrm{coe}}\right|\\ V_{\mathrm{drain}}-V_{\mathrm{source}}=V_{\mathrm{sense}}\end{array}\right.$

其中V_drain和V_source分别是通过相应的位线施加到待读取的晶体管14的漏极端子20b和源极端子20a的电压。 

属于所寻址的列15a的每个晶体管14显示出根据铁电层的极化状态的高或低值的沟道电阻，其对应于所存储的逻辑值“0”或“1”(见图4)。因此在每个晶体管14的源极端子20a和漏极端子20b之间流过的电流基于施加到相应的栅极端子的电压和铁电层的极化状态。因此在位线16a和17a之间流过的电流i_TOT是流经属于列15a的全部晶体管14(彼此并联连接)的总电流，并且就其自身而言并不指示存储在待读取的存储器单元12中的逻辑值。在步骤36期间读取所述总电流i_TOT。 

然后(步骤37)，所读取的总电流i_TOT的值被与多个预定义的参考电流值比较，并且基于所述比较进行关于所考虑和寻址的存储器单元12(晶体管14)中所存储的数据的逻辑值的决定。以下借助例子并且具体参考图8和图9更完整地例示所述步骤37。 

如在图6中示意地示出并且由参考数字40表示的那样，将位线偏置在电压V_sense并且读取总电流i_TOT是借助用于偏置和读取电流的恰当的电路来进行的。 

图7a-7d是用于偏置位线和字线的信号的时间绘图的示意图示。 被施加到字线18a(图7a)的电压V_G＝V_read具有矩形(boxcar)波形，其中上升沿在时间t1而下降沿在时间t3。矩形的暂时持续时间(横坐标轴上的t1-t3)和电压幅度(纵坐标轴)是基于所使用的器件的特性而选择的。 

向位线16a、17a(图7b)施加电压V_sense从而生成跨连接到位线16a、17a的晶体管14的源极端子和漏极端子的电势差V_DS，并且该电压V_sense也具有矩形波形(其中在值包括在t1和t3之间的时间t2处具有上升沿)。时间间隔t1-t2被选择为长于用于获得待读取的存储器单元12的晶体管14的栅极端子20c的正确偏置的瞬时。时间间隔t2-t3例如近似等于间隔t1-t3的一半。在间隔t2-t3中，也根据图5的步骤36执行电流i_TOT的读取。 

如已经说明的那样，剩余的字线18b-18n(图7c)和位线16b-16m、17b-17m(图7d)处于接地电压(例如0V)。 

如从图4的曲线中注意到的那样，对于施加到晶体管14的栅极端子20c的电压等于0V，存在相应的源极端子20a和漏极端子20b之间的非零电流通过。对于零栅极电压而流过的电流的值依赖于每个相应的晶体管14的铁电层的极化状态(即依赖于所存储的逻辑数据)。例如，如果在存储器单元12中存储了逻辑值“0”，则在源极端子20a和漏极端子20b之间流过的电流I_D具有低值(按模(in modulus))(指示性地等于数纳安的一部分，例如0.7nA)；否则，在存储逻辑值“1”的情况下，电流I_D具有高值(按模)(指示性地等于数十纳安，例如80nA)。明显地，电流I_D的确切的值依赖于结构并且依赖于所使用的FeFET的类型，并且可以基于操作条件(例如使用温度)和/或由于与制造FeFET的步骤联系的原因(例如层的厚度、掺杂值、工艺扩展等)而变化。 

此外，明显地，随着从栅极上的零电压值远离，所述值变化。对此，当在存储器单元12中存储逻辑值“1”时(具有低电阻的沟道的状况)，并且在栅极上施加等于V_read(例如V_read＝5V)的电压时，有可能察觉在存储器单元12的晶体管14的源极和漏极端子之 间流过的电流的变化(例如，电流从近似80nA下降到40nA)。 

例如可以参考图8。从FeFET的输出电流的传输特性曲线可以注意到，电流值I_D显著地下降(按模)(下降一项Δi)，从而将栅极上的电压增加超过值V_G＝0(如果考虑到图8的横坐标轴处于对数尺度，所述变化更加明显)。从图8中，还应当注意到，相反，给定相同的电压V_read，当在存储器单元12中存储逻辑值“0”时(具有高电阻的沟道的状况)，电流I_D的变化是明显的。 

参考图9，图形地表示了对于存储器部分10的所考虑的列(例如图2或图6的列15a)电流i_TOT可以具有的全部可能值。 

假定当栅极端子20c被偏置在电压V_G＝0V时，由单个晶体管14生成的电流具有标称值i_s，则源极端子20a和漏极端子20b呈现等于V_sense的电势差，并且所存储的逻辑值是“1”。对于该列的总电流i_TOT等于n·i_s。例如，为了简便起见，假定存储器阵列具有尺寸m＝n＝8，则有i_TOT＝8·i_s。 

在相同的前述条件中、但在全部晶体管存储逻辑值“0”的情况下，总电流i_TOT具有低值，为了描述的简便起见，以下总电流i_TOT将被假定为零。具体地，假定为零的是在存储逻辑值“0”并且具有在电压V_G＝0V或V_G＝V_read的栅极端子的晶体管的源极和漏极之间流过的电流。 

因此有可能识别(见图9，纵坐标轴)包括在极限值0·i_s和8·i_s之间的电流i_TOT所具有的多个值(当V_G＝0时)。 

具体地，当在存储器部分10的所考虑的列15a-15m中仅存在一个具有逻辑值“1”的存储器单元12、并且剩余的存储器单元12具有逻辑值“0”时，具有值1·i_s。当在所考虑的列15a-15m中存在两个具有逻辑值“1”的存储器单元12、并且剩余的存储器单元12具有逻辑值“0”时，具有值2·i_s。当在所考虑的列15a-15m中存在三个具有逻辑值“1”的存储器单元12、并且剩余的存储器单元12具有逻辑值“0”时，具有值3·i_s。以此类推，直到已经讨论的极限情况8·i_s(或一般地n·i_s，其中全部存储器单元12存储逻辑值“1”)。 

通过应用基于刚刚讨论的例子来例示的以下准则来执行读取。 

假定全部晶体管14存储逻辑值“1”的状况。如已经说明的那样，V_G＝0V的情况下的总电流i_TOT等于8·i_s。为了读取设置在行13a和列15a之间的交点处的存储器单元12，向字线18a施加等于V_read的电压。因此(如参考图8所描述的那样)，在该特定的晶体管的源极和漏极端子之间流过的电流显著地变化，并且下降了值Δi(其依赖于V_read的值并且依赖于所使用的FeFET的传输特性曲线)。因此总电流i_TOT的值等于(8·i_s)-Δi。 

类似的推理应用于所考虑的列15a的晶体管14中的一个或多个(但不是正在被读取的晶体管14)存储逻辑值“0”的情况。字线18a的偏置导致总电流i_TOT相对于其最接近的整数值p(其中n-p等于所考虑的列中所存储的“0”比特的数目)的Δi变化。例如，在所考虑的列中存在两个零的情况下，i_TOT的值从6·i_s(V_G＝0的情况)变化到(6·i_s)-Δi。 

相反，在正在被读取的晶体管14存储逻辑值“0”的情况下，其栅极端子在电压V_read的偏置不生成总电流i_TOT的预期值相对于电流q·i_s的变化Δi，其中q是列15a的剩余存储器单元中所存储的处于值“1”的逻辑数据的数目。 

因此，对于所读取的每个存储器单元12(即其中对应的晶体管的栅极端子被偏置在V_read)而言，根据所考虑的列的晶体管14中所存储的逻辑值，总电流i_TOT具有来自多个预定义值之中的值(具体地在图9的图的纵坐标轴上指示的值)。 

通过将在读取期间所检测的电流值i_TOT与预定义值0，1·i_s-Δi，1·i_s，2·i_s-Δi，2·i_s，...，8·i_s-Δi比较，有可能获得存储在所寻址的存储器单元12中的数据的逻辑值。 

应当注意，仅在正在被读取的存储器单元12(即被偏置在V_read的单元)中存在逻辑值“1”的情况下总电流i_TOT具有值1·i_s-Δi，2·i_s-Δi，3·i_s-Δi，4·i_s-Δi，5·i_s-Δi，6·i_s-Δi，7·i_s-Δi和8·i_s-Δi。因此，所述值中的一个的检测(在误差余量内)暗示逻辑值“1”的读取。类似地，值1·i_s， 2·i，3·i_s，4·i_s，5·i_s，6·i_s，7·i_s中的一个的检测因此暗示正在被读取的存储器单元12(即被偏置在V_read的单元)中的逻辑值“0”的读取。 

为了优化判决间隔之间的阈值从而使得所述间隔相对彼此统一并且使得解码操作便利，有可能建立V_read以使得Δi等于或尽可能接近值i_s/2(该条件当然满足条件|V_read|＜|V_coe|)。 

根据一个实施例，可以在存储器部分10外部的、以与存储器部分10在同一芯片中集成的方式形成的又一存储器中以静态方式存储参考阈值0·i_s，...，8·i_s。 

根据一个可替代的实施例，可以通过在操作中由对应的计算机程序(软件)控制的恰当的硬件执行所述预定义值的生成。以此方式，同一硬件系统可以用于具有彼此不同的特性的存储器并且经由软件编程而适配于特定的存储器。 

根据进一步的实施例，所述预定义值可以由在其中形成存储器部分10的同一芯片中以集成的方式形成的恰当的生成器电路(硬件)生成。 

图10示出了根据本实用新型的用于生成参考值的电路60。 

电路60包括FeFET类型的、并且具体地与存储器部分10中所使用的晶体管14相同类型的多个晶体管62。 

每个晶体管62被预充电为处于高逻辑值(“1”)。 

电路10的晶体管62彼此连接以形成多个列64a-64q。每个列包括一到八个晶体管62(一般地参考图2，包括一到n个晶体管62)。属于同一列的晶体管62彼此并联连接，并且具体地具有彼此连接的相应的源极端子和彼此连接的相应的漏极端子。另外，偏置每个列64a-64q的晶体管的源极端子和漏极端子，使得跨每个控制晶体管的源极端子和漏极端子具有等于V_sense的电势差。 

每个列64a-64q在属于该列64a-64q的最后晶体管62的漏极端子的层级处生成电流值1·i_s-Δi，1·i_s，2·i_s-Δi，2·i_s，...，8·i_s-Δi中的一个。 

对于列64a，64c，64e，64g，64i，64m，64o和64q中的每个列而言，属于相应列的晶体管62中仅有一个的栅极端子连接到电压V_read，而 其他晶体管62的栅极端子连接到零电压。应当注意，列64a是特殊情况，因为它包括单个晶体管62，其栅极端子被偏置在V_read。 

对于剩余的列，全部晶体管62的栅极端子被偏置在零电压。 

此外，全部列64a-64q的全部晶体管62的源极端子连接到接地端子GND(例如近似0V)。 

在每个列64a-64q的最后晶体管62的漏极端子处检测参考电流值。 

例如，包括存储逻辑值“1”并且被偏置在等于V_read的栅极电压的单个晶体管62的列64a生成参考电流值1·i_s-Δi。也包括存储逻辑值“1”但被偏置在等于0V的栅极电压的单个晶体管62的列64b生成参考电流值1·i_s。包括存储逻辑值“1”的两个晶体管62并且其中一个被偏置在栅极电压V_read而另一个被偏置在栅极电压0V的列64c生成参考电流值2·i_s-Δi，以此类推。 

一般地，由彼此并联连接的多个n个晶体管(每个存储逻辑值“1”)生成通用参考电流值n·i_s-Δi，并且其中所述晶体管62中的一个被偏置在栅极电压V_read，而剩余的n-1个晶体管62被偏置在等于0V的栅极电压。 

相反，通用参考电流值n·i_s由彼此并联连接的多个n个晶体管62(每个存储逻辑值“1”)生成，并且其中所述晶体管62中的每个被偏置在等于0V的栅极电压。 

图11示出了存储器块100，其包括图2的存储器部分10和图10的用于生成参考值的电路60。 

存储器块100进一步包括连接到每个行13a-13n的字线18a-18n的行解码器106，所述行解码器106被设计为将字线恰当地连接到电压生成器块103(或连接到接地电压)，该电压生成器块103被配置为根据图5的方法的步骤将字线18a-18n偏置在操作电压。 

对于待读取的列15a-15m，由偏置和读取电路40(在图11中示出多个偏置和读取电路40，每个列15a-15m一个偏置和读取电路40)检测的电流i_TOT被在输入端处供应给比较器120的第一输入端120a。 比较器120的第二输入端120b接收借助图10的电路60生成的参考电流中的一个。 

作为对已经描述的方案的替代方案，每个偏置和读取电路40包括读出放大器，该读出放大器被配置用于接收电流i_TOT并且将其转换为电压值。类似地，由电路60生成的参考电流值也借助恰当的转换器(例如与在偏置和读取电路40中使用的相同类型的“读出放大器”)被转换为电压值。如此获得的两个电压值取决于电流的相应值，并且被发送到比较器120的相应的输入端，该比较器120在该情况下是电压比较器。 

为此目的，在电路60和比较器120的第二输入端120b之间设置多路复用器122，并且该多路复用器122被配置用于在使用中串联选择由电路60生成的参考信号(如已经说明的那样为电流信号或电压信号)。类似的，在比较器120的第一输入端120a和多个偏置和读取电路40之间设置又一多路复用器125，并且该多路复用器125被配置用于将偏置和读取电路40中的仅一个(即用于包括待读取的存储器单元12的列的偏置和读取电路40)的输出端与比较器120的第一输入端120a耦合。 

比较器120的输出端连接到控制逻辑124，该控制逻辑124被配置用于接收由比较器120生成的比较信号并且基于所述比较信号识别总电流i_TOT与由电路60生成的参考电流值中的一个之间的可能的对应关系。在特定的误差余量内验证该对应关系。如果选择例如Δi＝i_s/2，则测量上的绝对误差将不超过值±Δi/2，并且因此不超过±i_s/4。换言之，彼此相差间隔±i_s/4以内的值的电流被视作具有相同值。因此所需的精度由(i_s/4)/(n·i_s)＝1/4n给出，其中根据已经说明的内容n是形成存储器部分10的阵列的行的数目(即属于同一列15a-15m的晶体管14的数目)。 

此外控制逻辑124操作性地连接到多路复用器122和125并且操作性地连接到行解码器106，以用于例如基于从比较器120接收的信号控制它们的操作，从而贡献于实施图5的方法的步骤。例如， 在电流值i_TOT和参考电流值之间检测到在误差余量内的基本相等的情况下，控制逻辑124可以中断比较步骤。然后可以读取后继的存储器单元12。在存储器中所存储的信息的读取的结束处，或在所述读取期间，由控制逻辑124所获取的信息可以由控制逻辑124供应给外部接口(图11中的信号S_out)。 

明显地，替代图中所示方案的方案是可能的。例如，有可能使用单个偏置和读取电路40，该单个偏置和读取电路40可以被控制从而交替地耦合到存储器部分10的列15a-15m中仅仅一个。在该情况下，在存储器部分10和单个偏置和读取电路40之间(以未示出的方式)设置多路复用器，该多路复用器的输出端直接连接到比较器120的输入端120a。在比较器和偏置和读取电路40之间设置的多路复用器125在该后一种实施例中不是必要的。 

通过考察根据本公开而提供的本实用新型的特性，本实用新型所提供的优点是明显的。 

具体地，所描述的读取操作是非破坏性的，因为它基于具有低于铁电材料的矫顽电压的幅度的读取脉冲的施加，从而一旦数据的读取操作终止，材料的极化即返回起始稳定状态。给定读取操作不导致所存储的数据的擦除，数据存储缓冲器的存在和所读取的数据的重新写入不是必要的。 

对于基于单个单元的存储器架构而言，所述架构具有以下优点：与已知类型的实施例(其中每个存储器单元包括选择晶体管和与该选择晶体管物理地分离的用于存储逻辑数据的铁电电容器)相比，便于在物理布局层级实施存储器电路，将必要的金属层的数目限制为最小并且减少所占据的空间。另外，虽然用于生成参考值的电路60占据面积，但是由于1T类型的存储器架构所导致的面积节省补偿了该缺点。 

进一步地，所提出的属于绝对类型的读取方法使得能够与所存储的数据的类型和/或预先存储的状态无关而以瞬时的方式进行每个所寻址的单元的读取，而无需与其他存储器单元的任何关系。因此 所述方法尤其快速。另外，所描述的方法使得能够以随机的方式(例如遵循由控制逻辑指派的顺序，例如使得能够仅仅进行包含感兴趣的信息单元的读取)或以顺序的方式(对于限制例如多路复用器125的开关的切换而言，顺序模式是有利的)独立地进行存储器阵列的单元的读取。 

最后，明显地，可以对这里已经描述和例示的内容进行修改和变化，而不因此从如所附权利要求所限定的本实用新型的保护范围偏离。 

例如，可以用与已经使用负电压V_read并因此在磁滞曲线的上升部分上操作来描述的内容类似的方式执行读取步骤。 

Claims (5)

1.一种铁电存储器，其特征在于包括：

-第一字线(18a)；

-第一位线(16a)和第二位线(17a)；

-第一铁电晶体管(14)，其具有处于可以与逻辑数据的高逻辑值或低逻辑值相关联的稳定极化状态的铁电材料层(26)，并且具有与所述第一位线耦合的第一导电端子(20a)、可以与所述第二位线(20b)相关联的第二导电端子和与所述第一字线耦合的控制端子(20c)；

-读取电学量(V_read)的生成器，其与所述第一字线(18a)耦合，并且被配置用于经由所述第一字线(18a)将所述第一铁电晶体管(14)的控制端子(20c)偏置到第一偏置值，使得不导致所述铁电材料层(26)的稳定极化状态的变化；

-感测电学量(V_sense)的生成器(40)，其连接在所述第一位线和所述第二位线(16a，17a)之间，并且被配置用于生成所述第一位线和所述第二位线之间的电势差；

-读取和比较电路(40，120)，其耦合到所述第一位线和/或所述第二位线，并且被配置用于读取输出电学量(i_TOT)并且将所述输出电学量(i_TOT)与多个比较值相比较以生成所述比较的结果，所述输出电学量(i_TOT)指示在所述读取电学量和所述感测电学量(V_sense)的施加期间在所述第一位线和所述第二位线(16a，17a)之间流过的电流；以及

-控制逻辑(124)，其连接到所述读取和比较电路(40，120)并且被配置用于基于所述比较的结果来确定待读取的逻辑数据的逻辑值。

2.根据权利要求1所述的存储器，其特征在于进一步包括：

-第二字线(18b)；

-第二铁电晶体管(14)，其具有与所述第一位线耦合的第一导 电端子(20a)、与所述第二位线耦合的第二导电端子(20b)和与所述第二字线耦合的控制端子(20c)，并且包括处于可以与高逻辑值或低逻辑值相关联的相应的稳定极化状态的铁电材料层(26)；

-参考生成器，其与所述第二字线(18b)耦合，并且被配置用于将所述第二铁电晶体管的控制端子(20c)偏置在比所述第一偏置值(V_read)按模更低的第二偏置值，使得不导致所述铁电材料层(26)的稳定极化状态的变化；

-用于生成所述多个比较值的电路，每个比较值指示具有高逻辑值或低逻辑值的逻辑数据的相应数目，

其中所述控制逻辑(124)还被配置用于确定所述输出电学量

(i_TOT)的值和最接近所述输出电学量(i_TOT)的值的比较值之间的差值(Δi)。

3.根据权利要求2所述的存储器，其特征在于，所述控制逻辑

(124)还被配置成用于基于所述差值(Δi)确定所述待读取的逻辑数据的逻辑值。

4.根据权利要求3所述的存储器，其特征在于，所述差值(Δi)是相对于最接近所述输出电学量(i_TOT)的值的所述比较值的减量值。

5.根据权利要求3至4中任一项所述的存储器，其特征在于，所述读取电学量(V_read)的生成器和所述感测电学量(V_sense)的生成器(40)是电压生成器，所述读取电学量和所述参考电学量是电压，并且其中所述输出电学量(i_TOT)是在所述第一铁电晶体管和所述第二铁电晶体管的第一导电端子和第二导电端子(20a，20b)之间流过的总电流。 

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