KR20080109651A - 반도체 메모리 디바이스 및 그 데이터 판독 방법 - Google Patents

Abstract

복수의 자기 메모리 소자, 제어선 군 및 판독 구동회로를 구비한 반도체 메모리 디바이스가 개시되어 있다.

반도체 메모리 디바이스, 판독, 제어선.

Description

반도체 메모리 디바이스 및 그 데이터 판독 방법{Semiconductor memory device and its data reading method}

(관련된 출원에 대한 상호 참조)

본 발명은, 일본특허청에 2007년 6월 13일에 출원된 일본특허출원번호 JP 2007-156340에 관련된 내용을 포함하고, 그 전체 내용은 증명서로 여기에 포함된다.

본 발명은, 자화 상태의 방향으로서 비트 데이터를 유지하는 기억층을 갖는 자기 메모리 소자를 각각 구비한 복수의 메모리 셀을 이용하고, 해당 자기 메모리 소자의 상기 기억층에 전류를 흘려서 상기 자화의 방향을 반전 함에 의해 비트 데이터를 개서 가능한 반도체 메모리 디바이스에 관한 것이다. 또한, 본 발명은, 그 반도체 메모리 디바이스로부터 비트 데이터를 판독하는 방법에 관한 것이다.

최근, 자성체를 이용한 새로운 불휘발성 메모리로서, 터널 자기저항효과를 이용한 ＭＲＡＭ(Magnetic Random Access Memory)이 주목받고 있다.

ＭＲＡＭ은, 정보(비트 데이터)의 기억을 행하는 자기 메모리 소자와 액세스 트랜지스터로 이루어진 다수의 메모리 셀을 이용한다. 자기 메모리 소자는, 비트 데이터를 강자성체의 자화 상태의 방향으로서 기억시키는 기억층과, 터널 절연층과, 자화의 방향이 고정된 자화고정층을 적층한 구조를 가진다.

이러한 적층 구조의 자기 메모리 소자에서는, 기억층의 자화 상태의 방향과, 자화고정층의 자화 상태의 방향이 이루는 각도에 의해, 자기 메모리 소자를 흐르는 터널 전류의 저항치가 변화되는 현상인, 소위 터널 자기저항 효과가 관측된다. 즉, 터널 전류의 저항치는 관측의 결과이다. 이 저항치는, 기억층과 자화고정층의 자화 상태의 방향이 같아서 0도의 각도를 이룰 때 최소가 된다. 한편, 이 저항치는, 기억층과 자화고정층의 자화 상태의 방향이 반대이어서 180도의 각도를 이룰 때 최대가 된다.

이러한 특성을 나타내는 자기 메모리 소자를, 이하, ＴＭＲ(터널 자기 저항) 소자라고 칭한다.

터널 자기저항소자 TMR은, 일반적으로 공통선 평행형의 메모리 셀의 구성을 나타내는 도면인 도 1에 도시된 것과 같은 워드선과 비트선에 접속된다. 공통선 평행형의 메모리 셀의 구성은, 다음과 같이 도면을 참조하여 설명될 수 있다. 상기 워드선 WL은, 액세스 트랜지스터 AT를 온 또는 오프로 전환하여 그 트랜지스터 AT를 이용한 메모리 셀을 각각 선택 또는 선택 해제하는 신호를 전달하는 선이다. 그 워드선 WL은, 행방향으로 배치된 메모리 셀에 공통하는 제어선이다. 한편, 열방향으로 배치된 메모리 셀에 공통한 제어선인 비트선 BL은, 각각 상술한 것처럼 액세스 트랜지스터 AT를 구비한 메모리 셀 각각에서 이용된 터널 자기저항소자 TMR의 단자 중 특정한 단자를 접속한다. 상기 비트선 BL에 의해 서로 접속된 특정한 단자 각각은, 메모리 셀에 구비된 터널 자기저항소자 TMR의 특정측의 단자이다. 터널 자기저항소자 TMR의 특정측은 액세스 트랜지스터 AT가 설치된 측과 반대의 측이다. 즉, 터널 자기저항소자 TMR의 타 단자는, 액세스 트랜지스터 AT의 드레인에 접속된다. 그 액세스 트랜지스터 AT의 소스는 소스선 SL에 직접 접속된다. 이 비트선 BL과 소스선 SL은, 비트 데이터를 상기 비트선 BL과 소스선 SL에 접속된 메모리 셀에 기억하거나 비트 데이터를 그 메모리 셀로부터 판독하기 위한 전압으로서 메모리 셀에 전압을 인가하는 선의 역할을 한다. 터널 자기저항소자ＴＭＲ에의 비트 데이터 기록 동작은, 그 전압을 비트선 BL과 소스선 SL에 인가하여서 터널 자기저항소자ＴＭＲ의 기억층의 자화 상태를 제어하여서 실행된다. 그 비트선 BL과 소스선 SL에 인가된 전압에 더하여, 터널 자기저항소자ＴＭＲ의 기억층의 자화상태도, 워드선 WL과 이에 직교하는 비트선 BL을 통해 전류를 흘려서 발생딘 합성 전류자계로 제어된다.

1 또는 0의 비트 데이터는, 메모리 셀에서 이용된 터널 자기저항소자ＴＭＲ에 구비된 기억층의 2개의 자화방향으로서 각각 메모리 셀에 기억된다. 예를 들면, 0 값의 비트 데이터는, 터널 자기저항소자ＴＭＲ에 구비된 자화고정층의 자화 상태의 방향과 같은 방향으로서 메모리 셀에 기억된다. 한편, 1 값의 비트 데이터는, 자화고정층의 자화 상태의 방향과 반대 방향으로서 메모리 셀에 기억된다.

한편, ＭＲＭＡ의 메모리 셀에서 이용된 터널 자기저항소자ＴＭＲ로부터의 비트 데이터 판독 동작에서, 메모리 셀은, 무엇보다도, 터널 자기저항소자ＴＭＲ와 같은 메모리 셀에서 이용된 액세스 트랜지스터 AT를 활성화하여서 선택된다. 상기와 같이, 그 액세스 트랜지스터 AT는, 워드선 WL을 액티브 상태로 만들어서 활성화된다. 그후, 미리 결정된 판독전압을, 터널 자기저항소자ＴＭＲ에 접속된 비트선 B에 인가되어서 터널 자기저항소자ＴＭＲ을 통해 판독 터널 전류가 흐르고, 터널 자기저항소자ＴＭＲ의 터널 자기저항효과는 전류의 흐름으로 생기는 현상으로서 검출된다. 즉, 터널 자기저항소자ＴＭＲ의 저항의 크기가 검출된다. 상기와 같이, 그 저항의 크기는, 기억층의 자화상태의 방향과 상기 자화고정층의 자화상태의 방향이 이루는 각도를 나타낸다. 즉, 그 저항의 크기는, 메모리 셀에 기억된 비트 데이터의 값을 나타낸다. 상기와 같이 액세스 트랜지스터 AT를 온으로 함으로써, 판독 터널 전류는, 터널 자기저항소자ＴＭＲ에 흐르고, 그 전류의 저항치는 메모리 셀에 기억된 비트 데이터의 값에 의해 판별된다. 즉, 그 저항치에 의해 결정된 판독 터널 전류를 검출함으로써, 상기 기억된 비트 데이터의 값이 1 또는 0인지를 판별하는 것이 가능하다.

그렇지만, ＭＲＡＭ 소자는, 기록 동작에 있어서 기록 자계(또는 이전에 인용된 합성 자계)를 발생시키기 위해서 상술한 것처럼 방향이 서로 직교하는 2개의 배선에 큰 전류를 흘려보내는 것을 요구한다. 2개의 배선은, 워드선 WL에 평행한 외부 자계 발생선 HWL과, 도 1에 도시된 것과 같은 워드선 WL에 직교하는 비트선 BL이다. 이와 같이, MRAM 소자는, 이 MRAM 소자의 미세화에 따라 배선이 얇아지면, 충분한 전류가 배선을 통해 흐르는 것이 어렵다고 하는 결점을 가진다.

이러한 문제점을 해결하기 위해서, 스핀 주입 메모리를 도입하고 주목받고 있다. 스핀 주입 메모리는, 보다 작은 전류로 자화반전이 가능한, 스핀 트랜스퍼에 의한 자화반전을 이용하는 메모리이다. 스핀 주입 메모리에 관한 보다 많은 정보에 대해서, 독자는 일본특허 공개 2006-196613 등의 문헌을 참조하여 제안하였다.

구체적으로는, 스핀 주입 메모리에서, 특정 자성체를 통과해서 스핀 편광을 각각 하는 전자를 정보 기억 강자성층으로서 설치된 다른 자성체에 주입하는 것에 의해, 다른 자성체의 자화가 반전된다.

보다 구체적으로, 자화의 방향이 고정된 자화고정층인 자성체를 통과한 각 스핀 편광 전자가, 기록동작시에 자화의 방향이 가역적인 정보 기억층인 강자성층에 진입할 때에, 각 전자들은 그 정보 기억층에 스핀 토크를 준다. 이 때, 어떤 임계치 이상의 전류를 흘려보내면, 정보 기억층인 강자성층이 자화반전현상이 생겨, 정보 기억층에 이미 기억된 비트 데이터에 대해 새로운 비트 데이터가 기록될 수 있다.

이때, 흐르는 전류의 방향은, 기억되는 비트 데이터가 1 또는 0인지에 따라 판별된다. 즉, 전류는, 동작시에 상기 자화고정층에서 상기 기억층으로 흘러 2개의 값 중 하나인 비트 데이터를 기억하는 반면에, 전류는 동작시에 상기 기억층에서 자화고정층으로 흘러 다른 값의 비트 데이터를 기억한다.

종래의 MRAM과 같이, 스핀 주입 메모리로부터 비트 데이터를 판독하는 동작은, 터널 자기저항효과를 검출하여 실행된다. 즉, 크기가 전류에 대한 저항에 의해 결정된 판독 터널 전류를 검출함으로써, 상기 저항치가 비트 데이터의 값을 나타내므로 상기 기억된 비트 데이터의 값이 1 또는 0인지를 판별하는 것이 가능하다.

스핀 주입 메모리는, 기록동작에 있어서 흐르는 기록 전류의 크기를 증가시킬 필요없이 스핀 트랜스퍼에 의한 자화 반전이 일어난다는 장점을 제공한다. 즉, 스핀 트랜스퍼에 의한 자화반전이 상기 메모리의 미세화에 의해 수반된 작게 흐르는 전류에서 실행될 수 있기 때문에,스핀 트랜스퍼에 의한 자화반전은, 스핀 주입 메모리가 미세화되는 경우에도 일어난다. 아울러, 상기 스핀 주입 메모리는, 스핀 주입 메모리가 종래의 MRAM에서 필요로 한 외부 자계 발생선(도 1에 도시된 선 HWL)을 요구하지 않는다는 장점을 제공한다.

그럼에도 불구하고, 종래의 MRAM에서 요구된 외부 자계 발생선으로 발생된 외부 자계가, 기억층의 자화방향이 하이브리드 자기 메모리 소자를 통해 흐르는 기록 전류로 충분하게 반전될 수 없는 경우에, 인가되는 하이브리드 자기 메모리 소자를 제안하였다. 이러한 하이브리드 자기 메모리 소자는, 일본국 공개특허공보 특개 2006-210711호(이후, 특허문헌 2라고 함) 등의 문헌에 기재되어 있다.

특허문헌 2에 기재된 기술에서는, 자기 메모리 소자에 이미 기억된 비트 데이터에 대해서 자기 메모리 소자에 새로운 비트 데이터를 기억하는 동작에 있어서, 기록전류가 하이브리드 자기 메모리 소자에 흐르고 있는 동안, 외부 자계 발생선을 사용하여 외부 자계를 발생하여 기록전류의 자화 방향을 반전시키는 것을 돕는다. 그래서, 상기 하이브리드 자기 메모리 소자는, 상기 기억층의 자화 방향이 상기 자기 메모리 소자에 이미 기억된 비트 데이터에 대해서 자기 메모리 소자에 새로운 비트 데이터를 기억하는 동작에 있어서 쉽게 반전될 수 있다는 장점을 제공한다.

(발명의 요약)

상술한 바와 같이, 스핀 주입 메모리의 자기 메모리 소자(터널 자기저항소자ＴＭＲ이라고 함)에의 비트 데이터 기억은, 스핀 편광을 하는 각 전자가 터널 자기저항소자ＴＭＲ에서 스핀 토크를 발생토록 하고, 터널 자기저항소자ＴＭＲ에 기록전압을 인가하여, 요구된 임계치 이상의 크기를 갖는 기록전류를 터널 자기저항소자ＴＭＲ에 흐르게 하여 스핀 주입 자화 반전현상에서 터널 자기저항소자ＴＭＲ에 포함된 상기 기억층의 자화상태의 방향을 반전하는 것으로 이루어진다.

한편, 스핀 주입 메모리의 터널 자기저항소자ＴＭＲ로부터 비트 데이터를 판독하는 동작은, 터널 자기저항효과를 검출하여서 실행된다. 즉, 크기가 판독전압을 터널 자기저항소자ＴＭＲ에 인가한 결과로서 흐르는 판독 터널 전류에 대한 저항에 의해 결정되는 판독 터널 전류를 검출함으로써, 상기 저항치가 비트 데이터의 값을 나타내므로 상기 기억된 비트 데이터의 값이 1 또는 0인지를 판별하는 것이 가능하다.

상술한 것처럼, 터널 자기저항효과에 의거하여, 스핀 주입 자화 반전현상에서의 스핀 주입 메모리의 메모리 셀에 비트 데이터를 기록하는 동작과, 그 메모리의 메모리 셀로부터 비트 데이터를 판독하는 동작 모두에 있어서, 전압은 그 메모리 셀에 인가된다.

판독동작에서 메모리 셀의 상기 터널 자기저항소자ＴＭＲ에 인가된 전압이 너무 큰 경우, 그 판독전압은 부주의하게 기록전압으로서 작용하기도 하여, 부주의한 기록동작도 그 판독동작시 무심코 실행될 우려가 있다. 이하의 설명에서는, 신 중하게 수행된 판독동작시에 부주의하게 실행된 기록동작으로서 부주의한 기록동작을 정의한다. 또한, 이하의 설명에서는, 판독동작에서 메모리 셀의 터널 자기저항소자ＴＭＲ에 인가된 전압을 판독전압이라고 하여, 기록동작에서 터널 자기저항소자ＴＭＲ에 인가된 기록전압과 구별하는 반면에, 소위 부주의한 기록 확률은, 판독동작시에 부주의하게 부주의한 기록동작을 실행할 확률으로서 정의된다.

한편, 판독전압이 작은 경우, 판독 터널 전류가 작아서, 판독회로가 상기 기억된 비트 데이터가 1 또는 0을 갖는지를 판별하는 정밀도가 떨어지게 된다. 그래서, 상기 기억된 비트 데이터가 작은 판독 터널 전류에 대해 고정밀도로 1 또는 0인지를 판별할 수 있는 판독회로가 요구된다.

(과도하게 높은 판독전압에 의해 생긴) 부주의한 기록동작을 피하고 동시에 (큰 판독 터널 전류, 그에 따라서 고 판독전압을 요구하는) 높은 판독 정밀도를 보장하는 것이 어렵다. 또한, 종래의 MRAM과 비교하여, MRAM의 기록전압보다 낮은 기록전압에서의 스핀 주입 메모리에 기록동작을 수행할 수 있다는 사실로 인해 스핀 주입 메모리의 부주의한 기록 확률이 MRAM보다 높기 때문에 판독 정밀도를 개량하려고 하는 시도에 있어서 상기 스핀 주입 메모리에서의 판독전압을 상승시키는 것은 더 어렵다.

본 발명의 실시예에 따른 반도체 메모리 디바이스는, 복수의 자기 메모리 소자와, 제어선 군과, 판독 구동회로를 가진다. 반도체 메모리 디바이스에서, 복수의 행과 복수의 열로 이루어진 매트릭스를 형성하도록 배치된 각 자기 메모리 소자는 메모리 셀 중 하나에 대해 설치되고, 기억층을 구비하여 그 기억층의 자화 상태의 방향으로서 비트 데이터를 유지하고; 상기 제어선 군은, 상기 메모리 셀 각각의 일단이 행 또는 열방향으로 서로 접속하는데 각각 사용된 복수의 제1공통선을 구비하고, 상기 메모리 셀 각각의 타단이 행 또는 열방향으로 서로 접속하는데 각각 사용된 복수의 제2공통선을 구비하고; 상기 판독 구동회로는, 비트 데이터가 판독되는 선택된 자기 메모리 소자를 구비한 상기 메모리 셀에 접속된 상술한 한 쌍의 제1 및 제2 공통선 사이의 전위차가 생기게 되는 전압으로서 자기 메모리 소자 중 선택된 자기 메모리 소자에 판독전압을 인가하도록 상기 제어선 군에 나타나는 전위를 제어하고, 상기 선택된 자기 메모리 소자에 구비된 상기 기억층의 자화상태의 방향에 평행한 방향으로 상기 선택된 자기 메모리 소자에 외부 자계를 인가하도록 상기 제어선 군에 흐르는 외부 자계 전류를 제어한다.

상기 선택된 자기 메모리 소자에 구비된 기억층의 자화 상태의 방향이 상기 판독전압을 상기 선택된 자기 메모리 소자에 인가하여 생기는 전류로서 상기 선택된 자기 메모리 소자에 흐르는 판독전류에 의해 부주의하게 변경되는 방향과 반대의 방향으로 외부 자계를 발생하는 구성을 갖는 본 발명의 실시예에 따른 반도체 메모리 디바이스를 제공하는 것이 바람직하다.

또한, 상기 판독 구동회로가, 상기 선택된 자기 메모리 소자를 구비한 메모리 셀에 접속된 상술한 한쌍의 제1 및 제2 공통선 사이의 전위차가 생기게 되는 전압으로서 상기 선택된 자기 메모리 소자에 인가된 판독전압의 극성을 반전하여 상술한 한 쌍의 제1 및 제2 공통선 사이의 대소관계를 반대로 할 수 있고, 상기 대소관계의 반전을 수반하여, 상기 외부자계의 방향을 상기 선택된 자기 메모리 소자에 구비된 상기 기억층의 자화 상태의 방향과 반대의 방향으로 반전할 수 있는 구성을 갖는 본 발명의 실시예에 따른 반도체 메모리 디바이스를 제공하는 것이 바람직하다.

본 발명의 실시예에 따른 기타의 반도체 메모리 디바이스는, 기억층의 자화 상태의 방향으로서 비트 데이터를 기억하는 기억층을 갖는 자기 메모리 소자를 각각 구비한 복수의 메모리 셀을 구비한다. 새로운 비트 데이터는, 특정한 자기 메모리 소자의 기억층에 기록전류를 흘려서 그 특정한 자기 메모리 소자에 이미 기억된 비트 데이터에 대해 메모리 셀에서 이용된 자기 메모리 소자 중 임의의 특별한 자기 메모리 소자에 기억되어, 그 특정한 자기 메모리 소자에 구비된 상기 기억층의 자화 상태의 방향이 반전된다. 상기 메모리 셀에서 이용된 자기 메모리 소자 중 임의의 특정 자기 메모리 소자로부터 비트 데이터를 판독하는 동작에서는, 그 특정 자기 메모리 소자에 구비된 기억층의 자화상태의 방향에 평행한 방향으로 그 특정 자기 메모리 소자에 자계를 인가한다.

또한, 본 발명의 실시예는, 기억층의 자화상태의 방향으로서 비트 데이터를 기억하는데 사용된 기억층을 갖는 자기 메모리 소자를 각각 구비한 복수의 메모리 셀을 이용하는 반도체 메모리 디바이스로부터 비트 데이터를 판독하는 판독방법을 제공한다. 새로운 비트 데이터는, 특정한 자기 메모리 소자의 기억층에 기록전류를 흘려서 그 특정한 자기 메모리 소자에 이미 기억된 비트 데이터에 대해 메모리 셀에서 이용된 자기 메모리 소자 중 임의의 특별한 자기 메모리 소자에 기억되어, 그 특정한 자기 메모리 소자에 구비된 상기 기억층의 자화 상태의 방향이 반전된다. 상기 판독방법은, 특정한 자기 메모리 소자에 구비된 기억층의 자화 상태의 방향에 평행한 방향으로 자계를 특정 자기 메모리 소자에 인가하는 단계를 실행하여서 상기 메모리 셀에서 사용된 자기 메모리 소자들 중 임의의 특정 자기 메모리 소자로부터 비트 데이터를 판독하도록 실행된 동작에서 채용되어, 그 특정 자기 메모리 소자에 구비된 기억층의 자화상태를 부주의하게 반전되지 않도록 한다.

본 발명의 실시예에서는, 자기 메모리 소자로부터 비트 데이터를 판독하는 동작에 있어서, 상기 메모리 소자에 구비된 기억층의 자화 상태의 방향에 평행한 외부 자계를, 상기 메모리 소자에 구비된 기억층의 자화상태의 방향이 판독전압을 그 메모리 소자에 인가하는 것에 의해 생기는 전류로서 상기 메모리 소자에 흐르는 판독전류에 의해 부주의하게 변화되는 방향과 반대의 방향으로 상기 메모리 소자에 인가한다. 그래서, 데이터 판독 대상으로서 선택된 자기 메모리 소자를 구비한 메모리 셀과, 자화상태 방향의 부주의한 반전으로 인한 비선택 메모리 셀에서 무심코 부주의한 기록동작이 실행되지 않는 것이 가능하다. 따라서, 반도체 메모리 디바이스는, 어떤 범위 내에서 전압 상승에 의해 자기 메모리 소자로부터 비트 데이터를 판독하는 동작에서 자기 메모리 소자에 인가된 판독전압을 더욱 상승시켜 부주의한 기록동작의 방지를 보장하는 것이 가능하다. 보다 높은 판독전압은, 판독동작의 신뢰성을 증가시키는데 유용하고 기록동작에서 인가된 외부 자계는, 미세화된 반도체 메모리 디바이스에 대해 바람직한 작은 기록전류를 허용한다.

이하, 본 발명의 실시예들을 도면을 참조해서 설명한다.

<<제1실시예>>

제1실시예는 외부자계 발생선을 구비한 반도체 메모리 디바이스를 구현한다.

<메모리 셀 구성>

도 1에, 비트선BL과 이 비트선BL에 평행한 소스선SL에 접속된 메모리 셀 MC의 등가회로도를 나타낸다. 이하, 상기 메모리 셀 MC를, 공통선 평행형의 메모리 셀MC라고 칭한다. 한편, 도 2에, 비트선BL과 이 비트선BL에 직교하는 소스선SL에 접속된 메모리 셀 MC의 등가회로도를 나타낸다. 이하, 상기 메모리 셀 MC를 공통선 직교형의 메모리 셀MC라고 칭한다.

도 1 및 도 2에 도시된 메모리 셀ＭＣ는, 자기 메모리 소자로서 기능하는 터널 자기저항소자ＴＭＲ와, 액세스 트랜지스터ＡＴ를 사용한다.

터널 자기저항소자ＴＭＲ의 일단이 비트선ＢＬ에 접속되고, 타단이 액세스 트랜지스터ＡＴ의 드레인에 접속되고, 액세스 트랜지스터ＡＴ의 소스가 소스선ＳＬ에, 게이트가 워드선ＷＬ에 접속되어 있다. 또한, 터널 자기저항소자ＴＭＲ에 인가되는 자계를 발생하기 위한 외부 자계 발생을 인가하기 위한 외부자계 발생선ＨＷＬ이, 예를 들면 워드선ＷＬ과 평행한 선으로서 일반적으로 설치되어 있다. 또한, 비트선ＢＬ과 소스선ＳＬ이 도 1의 등가회로에서는 평행하고, 도 2의 등가회로에서는 직교한다.

워드선ＷＬ과, 외부 자계 발생선ＨＷＬ, 비트선ＢＬ 및 소스선ＳＬ 각각이 메모리 셀ＭＣ를 제어하는 제어선이다. 본 명세서에서는, 비트선ＢＬ 및 소스선ＳＬ 각각을, 제1공통선이라고 하고, 외부 자계 발생선ＨＷＬ과 워드선ＷＬ 각각을 제2공통선이라고 한다.

도 3에, 공통선 평행형의 메모리 셀의 단면구조를, 도 4에 공통선 직교형의 메모리 셀의 단면구조를, 각각 나타낸 복수의 도면이다. 각 도면에 있어서 (a)가 평면도, (b)가 외부 자계 발생선HWL에 다른 단면도, (c)가 비트선BL에 따른 단면도다. 또한, 도 3d는 소스선SL에 따른 방향의 단면도다. 또한, 그 단면도를 보기 쉽도록, 각 단면도는 반도체 기판(200)에 형성된 다층 배선구조중의 층간 절연막을 도시하지 않는다.

도 3과 도 4에 나타내는 공통선 평행형과 공통선 직교형의 각 메모리 셀ＭＣ에서는, 반도체 기판(200)에 Ｐ형 불순물이 도입되어서 활성화되어 있는 액티브 영역(201)이 설치된다. 액티브 영역(201)에 대하여 얇은 게이트 산화막을 거쳐서 액세스 트랜지스터ＡＴ의 게이트로서도 사용된 워드선ＷＬ이 형성된다. 이때, 상기 얇은 게이트 산화막 자체는 도면에 미도시되어 있다. 액세스 트랜지스터 AT의 소스영역 S는, 상술한 것과 같은 액세스 트랜지스터 AT의 게이트인 워드선WL의 일측에 액티브 영역(201)의 활성화를 위해 N형 불순물이 도입되어서 생성된다. 상술한 것과 같이, 액세스 트랜지스터 AT의 드레인 영역 D는, 워드선WL의 타측에 액티브 영역(201)의 활성화를 위해 N형 불순물이 도입되어서 생성된다.

도 3d 및 도 4c에 나타나 있는 바와 같이, 소스 영역(S)에 플러그 접속된 제1금속으로 제조된 소스선ＳＬ이 형성되어 있다. 한편, 도 3c 및 도 4c에는, 드레인 영역D가, 제1금속과 제2금속의 2개의 랜딩 패드층에 순차로 각각 플러그 접속되고, 한층 더 상층의 국부 배선영역(202)의 일측 단부에 또다른 플러그를 통해 접속되어 있다. 국부 배선영역(202)은 비트선ＢＬ을 따라서 늘어난다. 상기 국부 배선영역(202)의 타측 단부 위에 터널 자기저항소자ＴＭＲ의 다층 박막이 형성되어 있다. 터널 자기저항소자ＴＭＲ 윗면에 플러그 접속된 제3금속으로 형성된 비트선ＢＬ이, 국부 배선영역(202)과 평행하고 워드선ＷＬ과 직교한다.

제2금속으로 제조된 외부 자계 발생선ＨＷＬ은, 국부 배선영역(202)의 특정측, 즉 터널 자기저항소자ＴＭＲ가 설치되는 측과 반대측의 워드선ＷＬ과 근접한 위치에 설치된다. 도 3b 및 도 4b에서, 상기 특정측은, 국부 배선영역(202)의 하측이다. 외부 자계 발생선ＨＷＬ은, 워드선WL의 방향에 평행한 방향으로 배향된다. 이렇게 외부 자계 발생선ＨＷＬ을 설치함으로써, 외부 자계 발생선ＨＷＬ에서 발생한 외부자계는, 터널 자기저항소자ＴＭＲ에 효율적으로 인가될 수 있다.

도 3a 및 도 4a에서는 터널 자기저항소자ＴＭＲ를 타원으로 나타낸다. 이 타원의 장축방향이 기억층의 자화반전 용이화 방향이며, 단축방향이 기억층의 자화반전 곤란방향이다.

이때, 도 3 및 도 4에 도시된 단면구조는 전형적이고, 따라서, 본 발명의 실시예의 구현은, 결코 이들 도면에 도시된 전형적인 단면구조에 한정되지 않는다.

다음에, 터널 자기저항소자ＴＭＲ에 대해서, 그 구조 및 전기적 특성 에 관하여 설명한다.

도 5는, 터널 자기저항소자ＴＭＲ의 기본구조도다.

터널 자기저항소자ＴＭＲ는, 도 5에 나타나 있는 바와 같이, 터널 배리어층(101)으로 서로 분리된 2매의 자성체층(102,103)을 구비한 적층체의 기본구조 다. 자화고정층(102)은, 자화상태가 고정되도록 설계된 층이다. 한편, 기억층(103)은, 자화의 방향이 변경가능한 층이다. 보다 구체적으로, 기억층(103)은, 자화고정층(102)의 자화의 방향에 대하여, 같은 방향에서 반대방향으로 또 이와는 반대로, 기억층(103)의 자화상태의 방향이 변경될 수 있도록 설계된 층이다. 즉, 상기 기억층(103)의 자화 상태의 방향은, 자화고정층(102)의 방향과 일치하는 방향으로부터 자화고정층(102)에 대해 180도의 각을 이루는 방향으로 또 이와는 반대로 변경될 수 있다.

2매의 자성체층(자화고정층(102) 및 기억층(103))을 갖는 적층막은, 그 층들의 자화상태 방향이 이루는 각도에 따라 특정 도전율의 ＭＲ(자기저항)효과를 나타낸다. 비트 데이터는, 2매의 자성체층으로 이루어진 막의 양쪽단자에 판독전압을 인가한 후, 그 막을 흐르는 판독 터널전류를 검출하여서 판독동작에서의 상기 적층막으로부터 판독된다. 판독 터널 전류의 크기는, MR효과의 현상과 상기 기억층(103)의 자화상태의 방향이 기억층(103)에 기억된 비트 데이터의 값을 나타내므로, 상기 기억층(103)의 자화상태의 방향에 따라 변화하는 터널 저항에 의해 결정된다. 그래서, 판독 터널 전류의 크기는, 상기 적층막으로부터 판독된 비트 데이터의 값을 나타낸다. 상기 판독 터널 전류의 크기를 검출하는 대신에, 그 전류에 의해 발생된 전위 변화도, 마찬가지로 판독동작에서 검출될 수 있다. 이 때 터널 자기저항소자ＴＭＲ을 흐르는 터널 전류에 의한 ＭＲ효과를 터널 자기저항소자 TMR의 TＭＲ효과라고 한다.

판독동작에서 과도하게 큰 판독 터널 전류가 터널 자기저항소자 TMR를 통해 흐르는 경우, 스핀 주입 자화방향은, 판독되는 이미 기억된 비트 데이터의 값을 무심코 반전하는 소위 부주의한 기록동작에서 반전되기도 한다. 스핀 주입 자화 방향 반전은, 상기 흐르는 판독 터널 전류에 의해 부주의하게 생긴 반전이다. 스핀 주입 자화 방향이 반전되는 경우, 터널 자기저항소자 TMR의 전기적 메모리 특성이 변화된다. 터널 자기저항소자 TMR의 전기적 메모리 특성은, 터널 자기저항소자 TMR의 저항치의 히스테리시스 특성을 말한다.

도 6에, 상술한 히스테리시스 특성과 같은 터널 자기저항소자ＴＭＲ의 전류-전압특성(히스테리시스 특성)을 나타낸다. 도 5에 도시된 자화고정층(102)으로부터 기억층(103)에 전류를 흘려보내는 방향은, 도 6의 그래프의 세로축의 상측으로 나타낸 메모리 셀 전류의 정방향이다. 그래서, 기억층(103)으로부터 자화고정층(102)에 전류를 흘려보내는 방향은, 세로축의 하측으로 나타낸 메모리 셀 전류의 부방향이다. 도 6에 도시된 그래프의 가로축은 자화고정층(102)에 인가된 전압을 나타내고, 상기 기억층(103)에 나타나는 전위에 대한 전압은 상술한 것처럼 신중한 기록동작이나 부주의하게 실행한 부주의한 기록동작에서 인가된 전압이다. 즉, 가로축의 오른쪽은, 기억층(103)에 나타나는 기준전위보다 높은 정의 메모리 셀 인가 전압을 나타내고, 가로축의 왼쪽은, 상기 기준전위보다 낮은 부의 메모리 셀 인가 전압을 나타낸다.

도 6에 도시된 전기적 특성은, 자화고정층(102)의 저저항을 제공하는 L(Low)저항상태를 나타내도록 제로점을 통과하는 그래프와, 자화고정층(102)의 고저항을 제공하는 H(High)저항상태를 나타내도록 제로점을 통과하는 다른 그래프로 이루어 진다. L(Low) 저항상태에 있을 때, 메모리 셀 인가전압을 증가하면, 예를 들면 셀 인가전압이 +0.5∼+1[V]의 사이면, 도 6에 나타내는 화살표Ａｈ와 같이 상태천이가 H저항상태로 천이가 생긴다. 또한 H저항상태에 있을 때, 메모리 셀 인가전압을 저하시키면, 예를 들면 셀 전압이 -0.5∼-1.0[V]의 사이면, 도 6에 나타내는 화살표Ａｌ과 같이 상태천이가 L저항상태로 천이가 생긴다.

메모리 셀MC에 관해 실행된 실제의 기록동작에서는, 예를 들면 메모리 셀 기록전압을 +1.0[V]로 함으로써 H저항상태로 천이하고, 반면에 -1.0[V]로 함으로써 H저항상태로 천이한다.

메모리 셀 MC의 전기적 특성의 H 및 L 저항상태는, 비트 데이터의 2개의 값과 각각 연관된다. 도 6에 도시된 것처럼 그 상태 중 어떤 한 상태로부터 다른 상태로의 천이가 일어날 수 있으므로, 비트 데이터는, 메모리 셀 MC에 이미 기억된 비트 데이터의 값과 다른 새로운 비트 데이터로서 메모리 셀 MC에 이미 기억된 비트 데이터에 대해서 새롭게 기록될 수 있다는 것이 분명하다. 구체적으로는, 예를 들면 메모리 셀 기록전압을 기록동작에서 +1.0[V]로 함에 의해, 소위 기록0 동작에서의 1의 값을 갖는 이미 기억된 비트 데이터에 대해서 상기 메모리 셀 MC에 0의 값을 갖는 새로운 비트 데이터를 기록하는 동작을 나타내도록 H저항상태로 천이한다. 반대로, 메모리 셀 기록전압을 기록동작에서 -1.0[V]로 함에 의해, 소위 기록1 동작에서의 0의 값을 갖는 이미 기억된 비트 데이터에 대해서 상기 메모리 셀 MC에 1의 값을 갖는 새로운 비트 데이터를 기록하는 동작을 나타내도록 L저항상태로 천이한다.

메모리 셀 MC로부터의 데이터의 판독 동작에서는, MR(자기저항)비가 어떤 정도 큰 전위상태의 메모리 셀 판독 전압을 메모리 셀MC에 인가한다. MR비는, L저항상태에서의 터널 자기저항소자ＴＭＲ의 저항에 대한 H저항상태에서의 터널 자기저항소자ＴＭＲ의 저항의 비율이다. 이러한 메모리 셀 판독전압의 예는 0.3[V]정도이다. 메모리 셀 MC에 메모리 셀 판독전압을 인가할 때, 메모리 셀 MC에서 이용된 터널 자기저항소자ＴＭＲ는, 터널 자기저항소자ＴＭＲ의 기억층(103)이 H 또는 L 저항상태에 있는지에 의존하는 저항치를 표시한다. 그래서, 판독동작에서 메모리 셀 MC에서 이용된 터널 자기저항소자ＴＭＲ의 저항을 검출함으로써, 상기 자화고정층(102)의 기록상태가, 0의 값을 갖는 비트 데이터가 메모리 셀 MC에서 이용된 기억층(103)에 이미 "전형적으로" 기억된 H저항상태인지, 1의 값을 갖는 비트 데이터가 상기 기억층(103)에 이미 "전형적으로" 기억된 L저항상태인지를 판별하는 것이 가능하다. 이때, 그렇지만, 터널 자기저항소자ＴＭＲ의 저항상태와 터널 자기저항소자ＴＭＲ에 기억된 비트 데이터의 값들간의 상기 관계는 전형적이다. 즉, H저항상태는 1의 값을 갖는 비트 데이터와 연관될 수 있는 반면에, L저항상태는 0의 값을 갖는 비트 데이터와 연관될 수 있다.

상술한 메모리 셀 판독전압 0.3[V]는 상기 전형적인 판독동작에서 기록0 모드에서 메모리 셀 MC에 인가된 판독전압이다. 기록0 모드에서는, 0값의 비트 데이터를 메모리 셀 MC의 터널 자기저항소자ＴＭＲ에 기억시키는 기록동작과 같은 방향으로 터널 자기저항소자ＴＭＲ을 통해 전류를 흘려보냄으로써 판독동작을 실행한다. 0값의 비트 데이터를 터널 자기저항소자ＴＭＲ에 기억시키는 기록동작에서는, 0값의 비트 데이터를, H저항상태로 천이하여서 이미 기억된 1값의 비트 데이터에 대해 메모리 셀 MC에 새롭게 기억할 필요가 있다. 한편, 기록1 모드에서는, 1값의 비트 데이터를 메모리 셀 MC의 터널 자기저항소자ＴＭＲ에 기억시키는 기록동작과 같은 방향으로 터널 자기저항소자ＴＭＲ을 통해 전류를 흘려보냄으로써 판독동작을 실행한다. 1값의 비트 데이터를 터널 자기저항소자ＴＭＲ에 기억시키는 기록동작에서는, 1값의 비트 데이터를, L저항상태로 천이하여서 이미 기억된 0값의 비트 데이터에 대해 메모리 셀 MC에 새롭게 기억할 필요가 있다. 기록1 모드에서는, 판독동작의 메모리 셀 MC에 전형적으로 -0.3[V]의 메모리 셀 판독전압을 인가한다. 즉, 기록1 모드에서 실행된 판독동작의 메모리 셀 MC를 통해 흐르는 전류 방향은, 기록0 모드에서 실행된 판독동작의 메모리 셀 MC를 통해 흐르는 전류 방향과 정반대이다. 이때, 기록0 모드 또는 기록1 모드에서 실행된 판독동작의 메모리 셀 MC를 통해 흐르는 전류 방향은, 자화고정층(102)과 기억층(103)의 자화방향으로서 도 5에 도시된 방향과 직교한다. 달리 말하면, 자화고정층(102)으로부터 기억층(103)으로 메모리 셀 MC 전류의 전자를 주입할 수 있거나, 반대로, 기억층(103)으로부터 자화고정층(102)으로 전자를 주입할 수 있다.

판독동작에서 이미 L저항상태로 있는 터널 자기저항소자ＴＭＲ에 의해 표시된 저항치와 판독동작에서 이미 H저항상태로 있는 터널 자기저항소자ＴＭＲ에 의해 표시된 저항치간의 차이가 크면, 즉 MR비가 크면, 1값의 비트 데이터에 대응한 L저항상태와 0값의 비트 데이터에 대응한 H저항상태를 보다 구별하기 용이해진다. 그래서, 판독동작시, 절대 크기가 큰 메모리 셀 판독전압을 인가하는 것이 바람직하 다. 즉, 메모리 셀 판독전압의 절대 크기가 클수록, 그 판독동작은 보다 신뢰성 있다. 그러나, 메모리 셀 판독전압의 절대 크기가 과도하게 크면, L저항상태로부터 H저항상태로 또는 이와는 반대로 상태를 천이하게 하는 천이 전압과 상기 메모리 셀 판독전압간의 마진을 보장하는 것이 불가능해진다. 이러한 마진이 보장되지 않으면, 판독동작이 수행되고 있는 메모리 셀 MC와 같은 비트선 BL에 접속된 메모리 셀 MC 모두에 관해 무심코 부주의한 기록동작을 행할 가능성의 범위 내에 있다. 이러한 부주의한 기록동작을, 판독 방해라고 한다. 판독 방해가 일어나는 것을 방지하기 위해서, 판독 동작에서 메모리 셀 판독전압을 고정밀도로 제어할 필요가 있다. 또한, ＭＲ비에 메모리 셀 판독전압 의존성이 있을 경우, 보장된 큰 ＭR비의 조건하에서 그 판독동작을 행할 필요가 있다.

나중에 후술하듯이, 도 1 및 도 2에 나타내는 외부 자계 발생선ＨＷＬ에 의한 외부자계는 메모리 셀 MC에 인가되고, 이 셀에 관해 판독동작을 실행하여, 메모리 셀 MC를 메모리 셀 판독 전압의 제약으로부터 완화하고, 즉, 판독 방해가 일어나지 않도록 한다. 또 다른 관점에서, 본 발명의 실시예는, 필요한 판독 방해 마진 확보, 판독 회로의 간소화, 메모리 셀 MC 면적의 축소에 공헌한다.

본 실시예는, 메모리 셀 MC로부터 비트 데이터를 판독하는 판독동작에서 외부자계를 메모리 셀 MC에 인가하는 것을 특징으로 한다. 메모리 어레이(또는 메모리 셀 MC의 매트릭스)의 제어선 군을 구동하는 주변 회로부는, 메모리 어레이를 제어한다. 이전에 설명된 것처럼, 그 제어선 군은, 워드선ＷＬ, 외부 자계 발생선ＨＷＬ, 비트선ＢＬ 및 소스선ＳＬ을 구비한다.

이하, 주변회로부를 포함시킨 반도체 메모리 디바이스 전체의 구성과, 구체적인 전형적 구동회로를 설명한다.

이때, 이하의 설명에서는, 공통선 평행형의 메모리 셀 MC 구성을 전제로 한다. 공통선 직교형 메모리 셀 MC는, 주변회로부의 배치가 공통선 평행형과 다르다는 점에서 상기 공통선 평행형 메모리 셀 MC와 다르다. 이 차이를 제외하면, 상기 공통선 직교형 메모리 셀 MC는, 상기 공통선 평행형 메모리 셀 MC와 기본적으로 동일한 구동방법을 갖는다. 그래서, 하기의 설명은 공통선 직교형 메모리 셀 MC에도 유추 적용할 수 있다.

<전체 구성>

도 7에, (N+1)행×(N+1)열의 메모리 어레이(또는 매트릭스) 구성을 갖는 반도체 메모리 디바이스의 블록도를 나타낸다. 도 7에 도시되어 있는 반도체 메모리 디바이스는, 메모리 어레이(1)와, 그 메모리 어레이(1)용 주변 회로를 구비한 주변회로부를 이용한다. 그 메모리 어레이(1)는, 도 1에 각각 도시된 메모리 셀ＭＣ의 매트릭스이다. 이 메모리 셀 MC는, (N+1)행 및 (N+1)열로 이루어진 매트릭스를 형성하도록 배치된다. 이때, 표시 N은, 비록 행의 수와 열의 수는 서로 다를지라도 임의의 정의 정수이다.

도 1에 나타내는 워드선ＷＬ 및 외부 자계 발생선ＨＷＬ 각각은, 도 7에 나타내는 메모리 어레이(1) 전체에서는 행으로 배치된 (Ｎ+1)개의 메모리 셀ＭＣ에 공통한 선으로서 접속된다.

구체적으로, 행에 배치된 (Ｎ+1)개의 메모리 셀ＭＣ에서 액세스 트랜지스터 ＡＴ의 게이트끼리를 각각 공통 접속한다. (Ｎ+1)개의 행이 있으므로, (Ｎ+1)개의 워드선ＷＬ(즉, 워드선(0)∼ＷＬ(N))은, 열방향으로 소정 간격으로 서로 떨어지게 배치되어 있다. 또한, 행에 배치된 (Ｎ+1)개의 메모리 셀 MC에 공통한 선으로서, 각 메모리 셀 MC에서 이용된 터널 자기저항소자ＴＭＲ에 대하여 근접한 위치에 대해서 외부 자계 발생선ＨＷＬ이 배치되어 있다. (Ｎ+1)개의 행이 있으므로, (Ｎ+1)개의 외부 자계 발생선ＨＷＬ(즉, 외부 자계 발생선 HWL(0)∼HWL(N))이 열방향으로 소정 간격으로 서로 떨어지게 배치되어 있다.

마찬가지로, 도 1에 도시된 비트선ＢＬ과 소스선ＳＬ은, 도 7에 나타내는 메모리 셀 어레이(1) 전체에서는 열방향으로 배치된 (Ｎ+1)개의 메모리 셀ＭＣ에 공통적으로 접속된다.

구체적으로, 열방향에 배치된 (Ｎ+1)개의 메모리 셀ＭＣ에 공통한 선으로서, 각 메모리 셀 MC에서 이용된 터널 자기저항소자TＭＲ의 단자들 중 특정한 단자에 비트선 BL을 접속한다. (Ｎ+1)개의 열이 있으므로, (Ｎ+1)개의 비트선ＢＬ(즉, 비트선BL(0)∼ＢＬ(N))이, 행으로 소정간격으로 떨어지게 배치되어 있다. 마찬가지로, 열방향에 배치된 (Ｎ+1)개의 메모리 셀ＭＣ에 공통한 선으로서, 소스선SL은, 각 메모리 셀 MC에서 이용된 액세스 트랜지스터ＡＴ의 소스에 접속된다. (Ｎ+1)개의 열이 있으므로, (Ｎ+1)개의 소스선ＳＬ(즉, 소스선SL(0)∼ＳＬ(N))이, 행방향에 소정간격으로 떨어지게 배치되어 있다. 터널 자기저항소자 TMR의 타단은, 액세스 트랜지스터 AT의 드레인에 접속된다. 이때, 터널 자기저항소자 TMR의 특정단자는, 액세스 트랜지스터 AT가 터널 자기저항소자 TMR과 같은 동일한 메모리 셀 MC에 설 치된 측면과 반대의 측면의 단자이다.

주변회로부는, X어드레스 디코더(2), Y어드레스 디코더(3), 로우 디코더(4), 칼럼 디코더(6), BLSA(비트선 센스 증폭기)(7B), SLRD(소스선 판독 드라이버)(7S), 칼럼 선택 스위치회로(8), I/O버퍼(9), 비트선 기록 드라이버(BL Write Driver)(10B), 소스선 기록 드라이버(SL Write Driver)(10S), 제어회로(11), 및 구동력 발생회로(Power Generator)(12)를 포함한다.

판독시에 제어선 군의 전위 혹은, 미리 결정된 제어선을 흐르는 전류 방향을 제어하는 제어회로는, 적어도 로우 디코더(4), 칼럼 디코더(6), 비트선 센스 증폭기7B, 소스선 판독 드라이버 7S, 칼럼 선택 스위치회로(8)를 포함한다. 이 제어회로는, 본 발명의 실시예에 따른 판독 구동회로의 전형적인 실시예이다. 또한, 판독 구동회로는, 상기 로우 디코더(4), 칼럼 디코더(6), 비트선 센스 증폭기7B, 소스선 판독 드라이버 7S, 칼럼 선택 스위치회로(8)를 제어하는 신호 및/또는 전압을 발생시키는데 각각 사용된 블록을 구비하여도 된다. 일 블록에서 발생된 전압은, 데이터 전압이어도 된다. 그 블록들의 예로는, X어드레스 디코더(2), Y어드레스 디코더(3), I/O버퍼(9), 제어회로(11), 구동력 발생 회로(12)가 있다.

X어드레스 디코더(2)는, X선택기(20)를 기본 단위로서 구성되어 있다. X어드레스 디코더(2)는, 입력하는 Ｘ어드레스 신호(X-Address)를 디코드 하고, 그 디코드의 결과에 의거하여 선택된 Ｘ선택 신호X_ＳＥＬ을 로우 디코더(4)에 보내는 회로이다.

Y어드레스 디코더(3)는, Y선택기(30)를 기본 단위로서 구성되어 있다. Y어드 레스 디코더(3)는, 입력하는 Ｙ어드레스 신호(Y-Address)를 디코드하고, 그 디코드의 결과에 의거하여 선택된 Ｙ선택 신호 Y_ＳＥＬ을 칼럼 디코더(6)에 보내는 회로이다.

로우 디코더(4)는, 워드선ＷＬ마다 로우 디코더 유닛(40)을 (N+1)개 포함한다. 각 로우 디코더 유닛(40)의 출력에, 그들 각각의 (N+1)개의 워드선ＷＬ(즉, 워드선ＷＬ(0)∼ＷＬ(N))에 접속되어 있다. X어드레스 디코더(2)로부터 입력되는 Ｘ선택 신호X_ＳＥＬ에 따라, 로우 디코더 유닛(40) 중 1개가 선택된다. 로우 디코더 유닛(40)은, 선택되었을 때에, 그 출력에 접속되어 있는 워드선ＷＬ에 소정 전압을 인가하는 회로다.

또한, 외부 자계 발생선ＨＷＬ에 대해 설치된 또 다른 주요 기본부로서의 자계 전류 드라이버 유닛(41)을 (N+1)개, 로우 디코더(4) 안에 포함한다. 자계 전류 드라이브 유닛(41) 각각은, 외부 자계 전류를 그 자계 전류 드라이브 유닛(41)에 접속된 외부 자계 발생선 HWL에 흘리는 구동회로이다. 보다 구체적으로는, 자계 전류 드라이버 유닛(41)의 출력에, 그들 각각의 (N+1)개의 외부 자계발생선HＷＬ(즉, 외부 자계발생선HＷＬ(0)∼ＨＷＬ(N))에 접속된다. 자계전류 드라이버 유닛(41)은, X어드레스 디코더(2)로부터 입력되는 Ｘ선택 신호X_ＳＥＬ에 따라 하나가 선택된다. 그 선택된 자계전류 드라이버 유닛(41)은, 외부 자계전류를, 그 선택된 자계전류 드라이버 유닛(41)의 출력에 접속된 외부 자계 발생선ＨＷＬ에 흘려보낸다. 자계전류 드라이버 유닛(41)에서 발생된 전류는, 상기 선택된 자계전류 드라이버 유닛(41)의 출력에 접속된 외부 자계 발생선ＨＷＬ에 접속된 메모리 셀 MC 각각에서 외부 자계를 발생하기 위한 외부 자계 전류이다. 그러나, 상기 선택된 자계전류 드라이버 유닛(41)은, 제어회로(11)로부터 로우 디코더(4)에서 입력된 판독 인에이블 신호 RDE가 활성상태에 있을 동안만, 상기 선택된 자계전류 드라이버 유닛(41)의 출력에 접속된 외부 자계 발생선ＨＷＬ에 외부 자계전류를 흘려보낸다.

자계전류 드라이버 유닛(41) 각각은 자계전류 드라이버 유닛(41)의 출력에 접속된 외부 자계 발생선ＨＷＬ에 흘려보낸 외부 자계 전류의 방향을 반전할 수 있는 구성으로 된 것이 바람직하다.

도 7에 도시된 반도체 메모리 디바이스에서는, 외부 자계 발생선ＨＷＬ 각각의 타단이 비접속 상태에 있다. 외부 자계 발생선ＨＷＬ의 타단은, 로우 디코더(4)가 위치된 측면과 반대의 측면의 단이다. 그렇지만, 실제로,외부 자계 발생선ＨＷＬ 각각이 전류를 흘려보내는데 사용되기 때문에 외부 자계 발생선ＨＷＬ의 각 타단은 공통선에 접속된다. 외부 자계 발생선ＨＷＬ에 흐르는 외부 자계전류의 방향을 자계 전류 드라이브 유닛(41)이 반전하기 위해서, 예를 들면, 자계 전류 드라이브 유닛(41)은, 외부 자계 발생선ＨＷＬ에 자계 전류 드라이브 유닛(41)에 의해 인가된 전압을, 공통선에 나타나는 기준전압보다 높은 전압레벨로부터 기준전압보다 낮은 전압레벨로, 또는 이와 반대로 바꾸는 전형적인 기술을 채용하여도 된다.

이 외부자계발생을 위한 전류의 방향은, 상세한 것은 후술한다. 어쨋튼, 외부 자계가 발생되는 메모리 셀을 흐르는 메모리 셀 판독 전류의 방향에 따라 외부 자계를 발생하기 위한 전류의 방향을 결정하는 것이 바람직하다.

그래서, 칼럼 디코더(6)는, ＹＳＷ게이트회로(60)를 기본 단위로서 구성되어 있다. 칼럼 디코더(6)는, Y어드레스 디코더(3)에서 입력된 Y선택신호 Y_SEL를 디코딩하고, 그 디코딩 결과에 의거하여 YSW 게이트 회로(60)를 선택하는 회로이다. 그 선택된 YSW 게이트 회로(60)는, 칼럼 선택 스위치회로(8)에 Y스위치 신호ＹＳＷ 및 반전된 Y스위치 신호 /ＹＳＷ을 제공한다. 그 반전된 Y스위치 신호 /ＹＳＷ는, 입력되는 Y스위치 신호 YSW를 반전하여서 얻어진 신호이다.

칼럼 선택 스위치회로(8)는, NMOS트랜지스터와 PMOS트랜지스터를, 소스선SL 또는 비트선BL에 설치된 기본 구성단위로서의 트랜스미션 게이트 ＴＧ를 적어도 2(N+1)개 포함한다. NMOS 트랜지스터의 소스는 PMOS 트랜지스터의 소스에 접속되고, NMOS 트랜지스터의 드레인은 PMOS 트랜지스터의 드레인에 접속된다. 도 7에 도시된 반도체 메모리 디바이스에서, 2(N+1)개의 트랜스미션 게이트 TG는, 트랜스미션 게이트 TG8S(0) 및 8B(0)∼8S(N) 및 8B(N)이다. 트랜스미션 게이트 TG의 절반으로 이루어진 각 트랜스미션 게이트 TG 8S(0)∼S(N)는 소스선SL에 접속되어 있다. 각 트랜스미션 게이트 TG 8S(0)∼8S(N)을, 소스선 TG 8S라고 한다. 한편, 트랜스미션 게이트 ＴＧ의 나머지 반으로 이루어진 각 트랜스미션 게이트 TG 8B(0)∼8B(N)은, 비트선ＢＬ에 접속되어 있다. 각 트랜스미션 게이트 TG 8B(0)∼8B(N)은, 비트선ＴＧ 8S라고 한다.

소스선ＴＧ 8S(0)∼8S(N) 각각의 특정 일단은, 소스선ＴＧ 8S(0)∼8S(N)에 공통한 글로벌 소스선ＧＳＬ에 접속되어 있다. 소스선ＴＧ 8S(0)∼8S(N) 각각의 특정단은, 메모리 어레이(1)가 위치된 측면과 반대의 측면의 단이다. 소스선ＴＧ 8S(0)∼8S(N)은, 글로벌 소스선ＧＳＬ과 (N+1)개의 소스선SL, 즉 소스선ＳＬ(0)∼ ＳＬ(N)과의 사이의 접속을 제어한다.

글로벌 소스선ＧＳＬ에, 소스선 판독 드라이버 7S와 소스선 기록 드라이 10S가 접속되어 있다.

마찬가지로, 비트선ＴＧ8B(0)∼8B(N) 각각의 특정한 일단은, 비트선ＴＧ8B(0)∼8B(N)에 공통한 글로벌 비트선ＧＢＬ에 접속되어 있다. 비트선ＴＧ8B(0)∼8B(N) 각각의 특정단은, 메모리 어레이(1)가 위치된 측면과 반대의 측면의 단이다. 비트선ＴＧ 8B(0)∼8B(N)은, 글로벌 비트선ＧBＬ과 (N+1)개의 비트선BL과의 사이의 접속을 제어한다.

글로벌 비트선ＧＢＬ에, 비트선 센스 증폭기 7B와 비트선 기록 드라이버 10B가 접속되어 있다.

제어회로(11)는, 3개의 인에이블 신호, 즉 칩 인에이블 신호ＣＥ, 기록 인에이블 신호ＷＥ, 판독 인에이블 신호ＲＥ를 입력하고, 이것들의 3개의 인에이블 신호에 의거하여 동작하는 4개의 제어회로를 가진다. 이 4개의 제어회로는, 판독시에 소스선 판독 드라이버 7S 및 비트선 센스 증폭기7B를 제어하는 판독 제어회로 11A와, 기록시에 소스선 기록 드라이버 10S 및 비트선 기록 드라이버 10B을 제어하는 기록 제어회로 11B와, 기록 및 판독 시에 로우 디코더(4)를 제어하는 워드선 제어회로 11C와, 기록 및 판독시에 칼럼 디코더(6)를 통해 칼럼 선택 스위치회로(8)를 제어하는 칼럼 스위치 제어회로 11D다.

이때, 도 7에 도시된 반도체 메모리 디바이스에서, 상기 판독 제어회로 11A와, 기록 제어회로 11B와, 워드선 제어회로 11C와, 칼럼 스위치 제어회로 11D에 의 해 발생된 각종 제어신호는, 그 제어신호에 각각 할당된 부호만으로 나타낸다. 상기 판독 제어회로 11A와, 기록 제어회로 11B와, 워드선 제어회로 11C와, 칼럼 스위치 제어회로 11D에 의해 발생된 제어신호들의 상세 내용을 나중에 설명한다.

구동력 발생회로(12)는, 전원공급을 받아서 전원전압으로부터 각종 전압을 발생하는 회로이다. 그래도, 도 7은, 상기 발생된 전압 중 하나인 참조전압 VREF만을 나타낸다. 구동력 발생회로(12)는, 그 참조전압 VREF를 비트선 센스 증폭기7B에 공급한다. 실제로, 그렇지만, 구동력 발생회로(12)는, 이 참조전압VREF이외에 각종 전압을 발생하고, 그 비트선 센스 증폭기7B이외의 회로에 다른 전압을 공급하는 구성을 제공하는 것이 가능하다.

<판독 및 기록 회로>

도 8에, 비트선 센스 증폭기7B, 소스선 판독 드라이버 7S, 비트선 기록 드라이버 10B, 및 소스선 기록 드라이버 10S의 메모리 셀 MC(M,M)에의 전형적인 구체적인 접속을 나타낸다.

도 8에 나타내는 메모리 셀ＭＣ(M,M)은, 도 7에 도시된 메모리 어레이(1)에서 X어드레스가 M번째 행, Y어드레스가 M번째 열인 메모리 셀 MC이다. 메모리 셀ＭＣ(M,M)은, 도 1에 나타낸 반도체 메모리 디바이스에서 이용된 메모리 어레이(1)에서의 메모리 셀 MC이다. Ｍ의 값은 0 내지 Ｎ의 정수이고, 즉 0이상 N이하인 정수이다. 또한, 행의 수에 대한 M의 값은, 임의로 선택될 수 있고 열의 수에 대한 M의 값과 독립적이다. 메모리 셀ＭＣ(M,M)은 워드선ＷＬ(M), 외부 자계 발생선ＨＷＬ(M), 비트선ＢＬ(M) 및 소스선ＳＬ(M)에 접속되어 있다. 상술한 것처럼, 메모리 셀ＭＣ(M,M)에 접속된 외부 자계 발생선ＨＷＬ(M)은, 나중에 설명될 판독(및/또는 기록)시에 메모리 셀 MC에서 사용된 터널 자기저항소자ＴＭＲ에 대하여 외부자계를 인가하기 위한 배선이다.

비트선ＢＬ(M)과 글로벌 비트선ＧＢＬ과의 사이에 비트선 ＴＧ 8B(M)이 설치되고, 소스선ＳＬ(M)과 글로벌 소스선ＧＳＬ과의 사이에 소스선ＴＧ8S(M)이 설치되어 있다.

비트선 기록 드라이버 10B는, 기록 드라이버(80)를 이용한다.

기록 드라이버(80)는, 도 7에 나타내는 반도체 메모리 디바이스에서 이용된 기록 제어회로 11B으로부터 수신된 신호 ＷＤE에 따라, I/O버퍼(9)에서 사용된 기록 래치회로에 유지되어 있는 반전된 입력 데이터 /DIN을 글로벌 비트선ＧＢＬ에 출력하는 회로다.

기록 드라이버(80)는, 도 8에 나타나 있는 바와 같이, 2개의 ＰＭＯＳ트랜지스터81P, 82P, 2개의 ＮＭＯＳ트랜지스터83N, 84N 및 인버터 85을 가진다. ＰＭＯS트랜지스터81P, 82P과 NMOS트랜지스터83N, 84N이, 전원전압선과, 접지선 등의 기준전압선과의 사이에 직렬 회로를 형성하도록 서로 접속되어 있다. ＰＭＯＳ트랜지스터82P과 NMOS트랜지스터83N은, 게이트끼리가 접속되고, 이들 게이트는 반전 입력 데이터(/DIN)를 수신한다. PMOS트랜지스터82P과 NMOS트랜지스터83N의 드레인간의 접속점은, 글로벌 비트선ＧＢＬ에 접속되어 있다. ＰＭＯＳ트랜지스터81P, NMOS트랜지스터84N 및 인버터 85에 의해, 그 인버터 85의 입력에 인가되는 신호 ＷＤＥ에 따라 전원공급이 제어된다.

소스선 기록 드라이버 10S도 같은 구성의 기록 드라이버 80을 가진다. 그렇지만, 소스선 기록 드라이버 10Ｓ내의 기록 드라이버 80은, 도 7에 나타내는 반도체 메모리 디바이스에서 이용된 기록 제어회로 11B으로부터 출력되는 신호 ＷＤＥ의 입력에 따라, I/O버퍼 9의 기록 래치회로에 유지되어 있는 입력 데이터 DIN을 글로벌 소스선ＧＳＬ에 출력하는 회로이다. 따라서, 도 8에 나타나 있는 바와 같이 소스선 기록 드라이버 10Ｓ내의 기록 드라이버 80와, PMOS트랜지스터82P의 게이트와, NMOS트랜지스터83N의 게이트는, 입력 데이터DIN을 수신한다. PMOS트랜지스터82P과 ＮＭＯＳ트랜지스터83N의 드레인끼리의 접속점이 글로벌 소스선ＧＳＬ에 접속되어 있다.

이상으로부터 알 수 있듯이, 소스선 기록 드라이버 10Ｓ내의 기록 드라이버 80과, 비트선 기록 드라이버 10Ｂ내의 기록 드라이버 80은, 차동회로로서 동작한다. 비트선 기록 드라이버 10Ｂ내의 기록 드라이버 80이 글로벌 비트선GＢＬ을 하이레벨로 구동할 때는, 소스선 기록 드라이버 10Ｓ내의 기록 드라이버 80은 글로벌 소스선ＧＳＬ을 로 레벨로 구동한다. 반대로, 비트선 기록 드라이버 10Ｂ내의 기록 드라이버 80이 글로벌 비트선GＢＬ을 로 레벨로 구동할 때는, 소스선 기록 드라이버 10Ｓ내의 기록 드라이버 80은 글로벌 소스선ＧＳＬ을 하이레벨로 구동한다.

도 8에 나타내는 소스선 판독 드라이버 7S는, 도 7에 나타내는 판독 제어회로 11A로부터 신호 ＲＥ_ＢＵF 등의 공급을 받아서 동작한다. 한편, 비트선 센스 증폭기7B는, 도 7에 도시된 구동력 발생회로(12)로부터 참조 전압VREF의 공급을 받아서 동작한다.

소스선 판독 드라이버 7Ｓ는, 도 8에 나타나 있는 바와 같이 글로벌 소스선ＧＳＬ과 접지전위(ＧＮＤ)와의 사이에, NMOS트랜지스터70N을 이용한다. ＮＭＯＳ트랜지스터 70N은, 게이트에 신호 ＲＥ_ＢＵＦ가 입력되어서, 그 신호ＲＥ_ＢＵＦ가 액티브한 판독 기간 동안 온 하고, 글로벌 소스선ＧＳＬ에 접지전위를 접속하는 상태에 있다.

비트선 센스 증폭기7B은, 도 8에서는, 그 기본구성만 나타낸다.

구체적으로, 비트선 센스 증폭기7B은, PMOS트랜지스터75P과, ＮＭＯＳ트랜지스터75N과, 부귀환 앰프 90, 및 차동 센스 증폭기ＤＡＭＰ을 갖는다.

차동 센스 증폭기ＤＡＭＰ은, 센스 증폭기이며, 그 반전 입력 '-'에 참조 전압VREF가 입력되고, 비반전 입력 '+'에 PMOS트랜지스터75P로부터 입력전압VIN이 입력된다.

입력 전압VIN의 유지 노드와 전원공급선과의 사이에 PMOS트랜지스터75P이 접속된다. PMOS트랜지스터75P은, 그 게이트와 드레인이 접속되어서 풀업 다이오드를 형성한다. PMOS트랜지스터75P도 마찬가지로 NMOS트랜지스터75N에 의해 생긴 부하로서 기능한다. 한편, 입력 전압VIN의 유지 노드와 글로벌 비트선ＧＢＬ과의 사이에 NMOS트랜지스터75N이 접속되어 있다.

부귀환 앰프(90)는, 글로벌 비트선ＧＢＬ의 전압을 일정한 비트선 전압VBL에 제어하는 회로다.

부귀환 앰프(90)의 반전 입력 '-'이 NMOS트랜지스터75N의 소스와 글로벌 비트선ＧＢＬ에도 접속되는 한편, 비반전 입력 '+'이 일정한 비트선 전압VBL로 유지 되어 있다. 부귀환 앰프(90)의 출력이 NMOS트랜지스터75N의 게이트에 접속되어 있다.

메모리 셀MC(M,M)로부터 데이터를 판독시에, 비트선 센스 증폭기7B은, 글로벌 비트선ＧＢL을 일정한 비트선 전압VBL로 유지하는 동시에, 해당 비트선 전압VBL을, 글로벌 비트선GBL로부터 상기 소위 기록0 모드에서의 글로벌 소스선GSL로 메모리 셀ＭＣ(M,M)에 메모리 셀 전류Icell가 흐르기 위한 구동전압으로서 인가한다. 기록0 모드에서의 실행된 판독시에, 메모리 셀 전류 Icell은, 기록0 동작과 같은 방향으로 흘러 0값의 비트 데이터를 도 12를 참조하여 후술할 메모리 셀MC(M,M)에 기억한다. 동시에, ＰＭＯＳ트랜지스터75P를 부하로 하는 ＮＭＯＳ트랜지스터75N은, 메모리 셀 전류 Icell이 PMOS트랜지스터75P를 통해 전위 강하로서 나타나도록 메모리 셀 전류 Icell을 흘리고, 그 입력전압VIN을 메모리 셀 전류 Icell의 크기에 따라 변화한다. 다시 말하면, ＮＭＯＳ트랜지스터75N은, 입력전압VIN을 전위 강하만큼 변화한다. 즉, 입력 전압VIN의 변화량과 같은 전위강하는, 메모리 셀 MC(M,M)에 흐르는 메모리 셀 전류 Icell에 따라 결정된다.

차동 센스 증폭기ＤＡＭＰ은, 일정한 참조 전압VREF에 대한 입력 전압VIN의 대소관계를 검출하고, 상기 참조 전압VREF과 입력 전압VIN과의 차이를 증폭하여 그 검출 결과에 따라 전원전압진폭의 신호인 출력 Vout를 발생한다. 즉, 차동 센스 증폭기ＤＡＭＰ은, 메모리 셀MC(M,M)에 흐르는 메모리 셀 전류 Icell에 따라 출력 Vout를 발생한다. 이렇게 하여, 메모리 셀MC(M,M)에 인가된 비트선 전압 VBL이 고정 전압이므로, 메모리 셀 전류 Icell는, 메모리 셀MC(M,M)에서 이용된 터널 자기 저항소자 TMR의 저항치에 의해 결정된다. 이전에 기재된 것처럼, 터널 자기저항소자 TMR의 저항치는, 메모리 셀MC(M,M)에 기억되어 있는 데이터 비트의 논리(또는 값)에 의해 결정된다. 즉, 터널 자기저항소자 TMR의 저항치는, 상기 기억된 비트 데이터의 값이 0 또는 1인지에 의해 결정된다. 상기 기억된 비트 데이터는, 0값의 비트 데이터와 1값의 비트 데이터간의 메모리 셀 전류 Icell의 차이로서 비트선 센스 증폭기 7B에 공급되고, 상술한 것처럼, 메모리 셀 전류 Icell의 차이는 NMOS 트랜지스터75N에 의해 전위차의 변화 또는 입력전압VIN의 변화로 변환된다. 그 후, 그 입력전압VIN의 변화는, 상기 입력전압 VIN과 상기 고정된 기준전압 VREF간의 차이로서 차동 센스 증폭기 ＤＡＭＰ에 나타난다. 끝으로, 차동 센스 증폭기 ＤＡＭＰ는, 상기 입력전압 VIN과 상기 기준전압 VREF간의 차이를 증폭하여 출력Vout 한다.

이때, 입력 전압 VIN의 유지 노드 전위는, 메모리 셀MC로부터 비트 데이터 판독전에 프리챠지처리에 의해 미리 초기화해서 놓아야 한다. 그렇지만, 그 노드 초기화 구성은 도면에서 생략하고 있다.

<데이터와 자화의 방향의 정의>

도 5를 참조해서, 1 및 0값의 비트 데이터의 정의와, 자화의 방향의 정의를 설명한다.

도 9a는 기억층의 자화 상태의 방향 및 상기 자화고정층과, 상기 기억층에 기억된 0값의 비트 데이터간의 관계를 나타낸 도면이고, 도 9b는 기억층의 자화 상태의 방향 및 상기 자화고정층과, 상기 기억층에 기억된 1값의 비트 데이터간의 관 계를 나타낸 도면이다. 한편, 도 10a와 도 10b 각각은, 기록시에 터널 자기저항소자TMR를 흐르는 메모리 셀 전류 Icell의 방향과 기록 동작 결과로서 터널 자기저항소자TMR에 기억된 비트 데이터의 값간의 관계를 나타낸다.

도 9a에 도시된 것처럼, 기억층(103)과 자화고정층(102)의 자화의 방향이 동일하다. 그래서, 터널 자기저항소자TMR는, 터널 자기저항소자TMR의 저항치가 낮은 Ｌ저항상태에 있다고 한다. 이러한 L저항상태는, 0값의 비트 데이터와 일반적으로 연관된다. 한편, 도 9b에 도시된 것처럼, 기억층(103)과 자화고정층(102)의 자화의 방향이 반대인 180도를 이루어서, 터널 자기저항소자TMR는 터널 자기저항소자TMR의 저항치가 높은 Ｈ저항상태에 있다고 한다. 이러한 H저항상태는, 1값의 비트 데이터와 일반적으로 연관된다.

이때, 상기 정의는 반대일 수 있다. 사실, 도 6에 도시된 히스테리시스 특성은, 그 반대의 정의를 따른다. 그렇지만, 동작 설명의 편의를 위해, 도 9에 도시된 정의를 전제로 한다.

또한, 도 3의 단면구조를 전제로 해서, 터널 자기저항소자ＴＭＲ는 일단이 비트선ＢＬ에 접속된 기억층(103)과, 타단(또는 외부 자계 발생선ＨＷＬ에 접속된 위치에 근접한 타단)이 소스선ＳＬ에 근접한 자화고정층(102)을 구비한 것을 전제로 한다. 터널 자기저항소자ＴＭＲ의 상기 단들은, 도 1 및 도 2에 명백하게 도시되어 있다. 이하에, '위쪽'은 도 3의 단면에 있어서 반도체 기판(200)으로부터 '상대적으로 먼' 것을 의미한다. 한편, '아래 쪽'은, 반도체 기판(200)에 '상대적으로 가까운' 것을 의미한다.

비트선ＢＬ로부터 소스선ＳＬ을 향하는 방향, 즉 도 10a에 나타나 있는 바와 같이, 위쪽의 기억층(103)으로부터 아래 쪽의 자화고정층(102)으로 메모리 셀 전류Icell을 흘려보낸 경우에는, H저항상태로부터 L저항상태측으로 천이한다. 이러한 천이를, 0값의 비트 데이터를 상기 기억층(102)에 기억하는 동작시의 기록0 천이라고 한다. 반대로, 소스선ＳＬ로부터 비트선ＢＬ을 향하는 방향, 또는 도 10b에 나타나 있는 바와 같이 아래 쪽의 자화고정층(102)으로부터 위쪽의 기억층(103)으로의 위쪽 방향으로 메모리 셀 전류Icell을 흘린 경우에는, L저항상태로부터 H저항상태로 천이한다. 이러한 천이를, 1값의 비트 데이터를 상기 기억층(102)에 기억하는 동작시의 기록1 천이라고 한다.

이하, 상기의 정의를 전제로 하여서, 도 1 및 도 3에 나타내는 공통선 평행형의 메모리 셀MC에 대한 비트 데이터의 기록동작 및 판독동작을 설명한다.

여기에서 도 11에 나타나 있는 바와 같이 워드선ＷＬ0과 비트선ＢＬ0의 교점에 위치된 메모리 셀M00은, 기록 및 판독동작의 대상인 선택 메모리 셀MC이다. 메모리 셀MC(0,0) 근방에 배치된 3개의 메모리 셀M01,M10,M11을 비선택 메모리 셀MC라고 한다.

<데이터 기록동작>

도 12a∼도 12h는, 0값의 비트 데이터를, 메모리 셀MC(0,0)를 구동하여 H저항상태로부터 L저항상태에의 기록0 천이를 하여서 메모리 셀MC(0,0)에 기억하기 위한 기록동작에서의 여러 가지 제어선 전위제어의 타이밍 차트를 나타낸다. 한편, 도 13a∼도 13h는, 1값의 비트 데이터를, 메모리 셀MC(0,0)를 구동하여 L저항상태 로부터 H저항상태에의 기록1 천이를 하여서 메모리 셀MC(0,0)에 기억하기 위한 기록동작에서의 상기 제어선 전위제어의 타이밍 차트를 나타낸다.

시간T1보다 앞의 스탠바이 상태에서는, 도 1 2a 및 도 13a의 워드선ＷＬ0, 도 12b 및 도 13b의 ＷＬ1, 도 12c 및 도 13c의 비트선ＢＬ0, 도 12d 및 도 13d의 BL1, 도 12e 및 도 133의 소스선ＳＬ0, 도 12f 및 도 13f의 ＳＬ1은 모두 0[V]를 나타낸 L(로우)로 설정된다. 또한, 도 12g 및 도 13g의 외부 자계 발생선ＨＷＬ0과 도 12h 및 도 13h의 외부 자계 발생선ＨＷL1에는 전류를 흘려보내지 않고 있다.

메모리 셀MC(0,0)에의 0값의 비트 데이터를 기억하기 위해서 기록0 동작에서는, 도 12a에 도시된 것과 같은 시간T1에서, 선택된 워드선ＷＬ0의 전위를 L레벨로부터 H(하이)레벨로 상승해서 그 워드선ＷＬ0을 액티브 상태로 설정한다. 그후, 도 12c에 도시된 시간T2에서, 선택된 비트선ＢＬ0의 전위를 L레벨로부터 H(하이)레벨로 상승해서 그 비트선ＢＬ0을 액티브 상태로 설정한다. 시간T1,T2에서, 비선택의 워드선ＷＬ1 및 비트선ＢＬ1은, 각각 도 12b 및 도 12d로 도시되어 있는 L레벨인채로 유지된다.

상기 제어에 의해, 메모리 셀MC(0,0)의 액세스 트랜지스터ＡＴ가 온 하고, 도 10a에 나타나 있는 바와 같이 터널 자기저항소자TMR의 위쪽의 기억층(103)에 직접 접속된 선택된 비트선ＢＬ0로부터, 아래 쪽의 상기 자화고정층(102)에 액세스 트랜지스터AT를 통해 간접 접속된 선택된 소스선ＳＬ0에 메모리 셀 전류Icell가 흐른다. 이 결과로서, 기억층(103)과 자화고정층(102)의 자화상태의 방향은, 0값의 상기 기억된 비트 데이터를 나타내는 L저항상태를 나타내는 자화고정층(102)의 것 과 같아진다.

한편, 메모리 셀MC(0,0)에 1값의 비트 데이터를 기억하는 기록동작에서는, 도 1 3 a에 도시된 시간T1에서, 선택된 워드선ＷＬ0의 전위를, L레벨로부터 H(하이)레벨로 상승해서 그 워드선ＷＬ0을 액티브 상태로 설정한다. 그후, 다음의 시간T2에서, 도 12를 참조하여 설명된 기록0 동작의 경우처럼, 선택된 비트선ＢＬ0과 선택된 소스선 SL0사이에 기록전압을 인가한다. 기록1 동작의 경우에, 그렇지만, 다음의 시간 T2에서, 도 13e에 도시된 것처럼 선택된 소스선SLO의 전위는 L레벨로부터 H(하이)레벨로 상승하는 반면에, 선택된 비트선BL0의 전위는 그대로 유지된다. 이것은, 예를 들면 도 8의 회로 구성에서는, 기록1 동작의 입력 데이터DIN의 논리가 기록0 동작의 입력 데이터DIN의 반전 논리인 반면에, 기록1 동작의 그 반전된 입력 데이터/DIN의 논리는 기록0 동작의 반전된 입력 데이터 /DIN의 반전 논리이다.

상기 기록1 동작에서의 상술한 제어를 실행함으로써, 기록0 방향의 아랫방향과 반대의 위쪽 방향으로 메모리 셀MC(0,0)의 터널 자기저항소자 TMR에 기록전압을 인가한다. 또한, 상기 기록1 동작의 경우에, 메모리 셀MC(0,0)의 액세스 트랜지스터AT는 온된다. 그렇지만, 턴 온된 액세스 트랜지스터AT에 의해, 터널 자기저항소자 TMR의 아래쪽의 기억층(103)에 액세스 트랜지스터 AT를 통해 간접 접속된 상기 선택된 소스선 SL0로부터, 도 10b에 나타나 있는 바와 같이 위쪽의 기억층(103)에 직접 접속된 상기 선택된 비트선 BL0에 메모리 셀 전류Icell가 흐른다. 이에 따라 기억층(103)과 자화고정층(102)의 자화의 방향이 반대여서, 1값의 상기 기억된 비 트 데이터를 나타낸 H 저항상태를 나타낸다.

비선택의 메모리 셀M01,M10,M11은 비트선과 소스선간에 인가된 기록전압을 수신하지 않거나, 그들의 워드선을 액티브 상태로 하지 않아도 된다. 대안으로서, 비선택의 메모리 셀M01,M10,M11은 비트선과 소스선간에 인가된 기록전압을 수신하지도 않고 그들의 워드선을 액티브 상태로 하지 않아도 된다. 실제로, 도 12 및 도 13의 타이밍 차트에 도시된 것처럼, 비선택의 메모리 셀M10은 비트선BL1과 소스선SL1 사이에 인가된 기록전압을 수신하지 않고, 비선택의 메모리 셀M01은 그 워드선WL1을 액티브 상태로 하지 않고, 비선택의 메모리 셀M11은 t개의 비트선BL1과 소스선SL1 사이에 인가된 기록전압을 수신하지도 않고, 그의 워드선WL1을 액티브 상태로 하지 않는다. 그래서, 비선택 메모리 셀M01,M10,M11 각각을 통해 메모리 셀 전류Icell가 흐르지 않으므로, 기록은 비선택 메모리 셀에 관해 행해지지 않는다.

기록0과 기록1 동작에서는, 시간T2이래로, 기억층(103)의 자화상태의 방향 반전에 충분한 시간이 경과한다. 그 시간의 끝에서의 T3에서, 비트선BL0은, 기록0 동작의 비액티브 상태로 복귀되거나, 소스선SL0은 기록0 동작의 비액티브 상태로 복귀된다. 그후, 그 다음의 시간T4에서, 기록선WL0는, 기록0과 기록1 동작 양쪽에서 비액티브 상태로 복구된다.

상술한 기록0 및 기록1 동작에서, 상기 시간 시간T1∼T4 동안, 외부 자계 발생선ＨＷＬ0,ＨＷＬ1 모두에 전류는 전혀 흘리지 않고 있다. 그렇지만, 메모리 셀 전류Icell의 효과를 강하게 하는 방향, 즉 기록동작을 어시스트 하는 방향의 외부자계를 발생하는 방향의 전류를 외부 자계 발생선HＷＬ0에 흘려도 좋다. 이 경우, 외부 자계를 발생하는 전류의 방향은, 메모리 셀 MC에 기억되는 입력 데이터DIN의 논리에 따라 결정될 수 있다.

또한, 워드선ＷＬ0과 비트선ＢＬ0의 전위를 상승시키는 순서는 반전될 수 있거나, 그 전위는 기록0 동작에서 동시에 상승될 수 있다. 마찬가지로, 워드선ＷＬ0과 소스선ＳＬ0의 전위를 상승시키는 순서는 반전될 수 있거나 그 전위는 기록1 동작에서 동시에 상승될 수 있다. 동일한 방식으로, 워드선ＷＬ0과 비트선ＢＬ0의 전위를 하강시키는 순서는 반전될 수 있거나, 그 전위는 기록0 동작에서 동시에 하강될 수 있다. 마찬가지로, 워드선ＷＬ0과 소스선ＳＬ0의 전위를 하강시키는 순서는 반전될 수 있거나 그 전위는 기록1 동작에서 동시에 상승될 수 있다.

기록0 동작에서의 비트선ＢＬ0이나 기록1 동작에서의 소스선ＳＬ0에 인가하는 전압은 전원전압으로 마찬가지다. 이 경우에, 예를 들면, 상기 인가된 전압은 1.8[V]이다. 그렇지만, 이 인가된 전압은, 1.8[V]의 전원전압보다 낮거나 높을 수 있다.

<데이터 판독>

도 12a 내지 12h와 도 13a 내지 도 13h와 마찬가지로, 도 14a∼도 14h에는, 기록0 모드에서 메모리 셀MC(0,0)로부터의 데이터 판독 시의 다양한 제어선 전위의 타이밍 차트를 나타낸다. 또한, 도 14i는, 도 8에 나타낸 비트선 센스 증폭기 7B의 차동 센스 증폭기ＤＡＭＰ의 입력 전압VIN과 출력 전압VOUT의 파형도를 나타낸다.

상술한 기록0 동작과 마찬가지로, 도 14a에 도시된 것과 같은 시간T1에서, 기록0 모드에서 실행된 판독동작에서는, 상기 선택된 워드선ＷＬ0의 전위를 L레벨 로부터 H(하이)레벨로 상승하여서 워드선ＷＬ0을 액티브 상태로 한다. 다음에, 상기 선택된 비트선 BL0의 전위를, 도 12c에 도시한 것처럼 0[V]로부터 시간 T6에서의 0[V]보다 높은 고정 전압까지 상승한다. 그렇지만, 소스선ＳＬ0의 전위는, 그대로 유지된다. 상기 선택된 비트선BL0은, 시간 T6에서, 상기 TG 8B(M)을 온으로 전환하여서 0[V]로부터 고정전압으로 상승하여 도 8에 도시된 것처럼 상기 선택된 비트선BL0을 비트선 전압 VBL에서 유지된 글로벌 비트선GBL에 접속한다. 도 11에 도시된 상기 선택된 메모리 셀 M00는, M=0에 해당한다. 도 8에 도시된 것처럼 소스선SL0를 글로벌 소스선GSL에 접속하기 전에 ＴＧ8S(M)은 온 하였으므로, 메모리 셀 전류Icell는 비트선BL0로부터, 이전에 기술된 소위 기록0 모드에서의 도 8에 도시된 것과 같은 메모리 셀 M00를 통해 소스선SL0로 흐른다. M=0의 경우, 소스선SL(M), 비트선 BL(M) 및 메모리 셀 MC(M,M)은 도 8에 도시되어 있고, 각각 소스선SL0, 비트선BL0 및 메모리 셀 MOO이다.

실제로, 글로벌 비트선ＧＢＬ의 전위는, 그 전위를 비트선전압VBL의 전위를 유지하려고 하는 부귀환 피드백 증폭기(90)의 전력과, PMOS트랜지스터75P에 의한 풀업(pull-up) 전력과, 도 8에 도시된 PMOS트랜지스터75P와 NMOS 트랜지스터 75N을 통한 전위 강하로서 흐르는 메모리 셀 전류Icell에 의한 전위강하와의 밸런스로 결정된다. 실제로, 글로벌 비트선GBL의 전위는, 비트선 전압VBL보다 낮다. 이때, 그렇지만, 메모리 셀 전류Icell의 크기는, 터널 자기저항소자TMR에 기억된 비트 데이터의 논리(또는 값)에 따라 다른 저항을 갖는 터널 자기저항소자ＴＭＲ의 저항치에 의존한다. 메모리 셀 전류Icell에 의해 생긴 전위 강하는, 터널 자기저항소자TMR에 기억된 비트 데이터의 논리에 의존한다.

시간T7 이전의 도 14i에 도시된 파형은, 입력전압VIN의 파형이다. 0값의 기억된 비트 데이터는, 터널 자기저항소자TMR에 작은 저항을 제공하고, 이에 따라서 1값의 비트 데이터와 비교하여 전위강하가 커진다. 그래서, 시간T6 후에, 0값의 기억된 비트 데이터에 대한 입력전압VIN은, 도 14i에 도시된 것과 같은 1값의 비트 데이터와 비교하여 큰 전위강하만큼 감소한다. 시간T7 후의 도 14i에 도시된 파형은, 기준전압VREF를 기준전압으로서 사용하여 입력전압 VIN을 감지한 결과로서 상기 차동 센스 증폭기DAMP에 의해 출력된 출력전압VOUT의 파형이다. 도면에 도시된 것처럼, 시간 T7후, 1값의 기억된 비트 데이터에 대한 출력전압VOUT은 기준전압보다 훨씬 높아진 반면, 0값의 기억된 비트 데이터에 대한 출력전압VOUT은 기준전압보다 훨씬 낮다. 1값의 기억된 비트 데이터에 대한 출력전압VOUT와 0값의 기억된 비트 데이터에 대한 출력전압VOUT간의 차이는, 일반적으로 전원전압과 대략 같다.

예를 들면, 비트선전압VBL이 0.1[V], 액세스 트랜지스터ＡＴ의 온 저항이 1[kΩ], L저항상태의 메모리 셀MC의 저항치가 2[kΩ], H저항상태의 메모리 소자의 저항치가 4[kΩ]이라고 한다. 이 경우, L저항상태 및 H저항상태에서는 각각 33[μA]과 20[μA]의 메모리 셀 전류Icell가 메모리 셀 MC를 통해 흐른다. 이 메모리 셀 전류Icell의 차이에 의해, 메모리 셀MC가 0 또는 1값을 각각 갖는 기억된 비트 데이터를 나타내는 L 또는 H저항상태에 있는지를 결정할 수 있다.

본 실시예에서는 시간T6보다 앞의 시간T5에서, 도 14g에 나타나 있는 바와 같이 L레벨에서 H레벨로 흐르는 고정된 외부 자계전류로 외부 자계 발생선HWL0의 전위를 상승시켜서 그 고정된 전류를 외부 자계 발생선HWL0를 통해 흐른다. 이 고정된 외부 자계전류에 의해 외부자계가 발생하여, 판독시에 후술하는 부주의한 기록동작이 무심코 실행되는 것을 막는다. 외부 자계는, 시간T6보다 앞에서 안정해진다. 시간T6에서, 도 14c에 도시된 것과 같은 L레벨로부터 상기 비트선전압VBL의 레벨로 비트선BLO의 전위를 상승시켜서 상술한 판독동작을 시작한다.

상세한 것은 후술하듯이, 상기 판독동작에서, 메모리 셀MC(0,0) 및 비선택 메모리 셀M01,M10,M11에 대한 부주의한 기록동작을 방지할 수 있다. 외부 자계 발생선ＨＷＬ0을 통해 흐르는 외부 자계전류의 방향은, 나중에 설명한다.

한편, 판독 시에 비선택 메모리 셀M10 및 M11에 접속된 비선택의 비트선ＢＬ1과, 비선택 메모리 셀M10 및 M11에 접속된 비선택의 소스선ＳＬ1은, 도 14d과 도 14f에 각각 도시된 것처럼 0[V]로 유지된다. 또한, 도 14h에 도시된 것과 같은 비선택 메모리 셀M01 및 M11과 연관된 비선택의 외부 자계 발생선ＨＷＬ1을 통해 외부 자계전류가 흐르지 않는다.

이때, 판독동작은, 메모리 셀 전류Icell가 기록1 동작과 같은 방향으로 메모리 셀MC를 통해 흐르는 기록1 모드에서 메모리 셀MC에 관해 실행될 수 있다. 기록1 모드의 판독동작에서, 비트선ＢＬ을 0[V]로 유지한 반면에, 소스선ＳＬ0을 0[V]보다 높은 고정 비트선 전압까지 상승된다. 비트선ＢＬ을 0[V]로 유지하고, 소스선ＳＬ0을 0[V]보다 높은 고정 비트선 전압VBL까지 상승하는 기술은, 나중에 설명한다. 도 8은 기록0 모드에서 실행된 판독동작용 제어회로를 나타내고, 도 14는 기록0 모드에서 실생된 판독동작에서 발생된 제어신호들의 타이밍도를 나타낸다. 그래서, 기록1 모드의 메모리 셀 전류Icell의 방향이 도 14c의 메모리 셀 전류Icell의 방향과 반대이므로, 외부 자계 발생선ＨＷＬ0에 흘려보내는 외부 자계전류의 방향도, 도 14g의 기록0 모드에서의 전류의 방향과 반대의 방향이다. 기록1 모드에서의 외부 자계 발생선ＨＷＬ0에 흘려보내는 외부 자계전류의 방향을 도 14g의 기록0 모드에서의 전류의 방향과 반대의 방향으로 반전하는 기술은, 쉽게 실행될 수 있다.

본 실시예의 반도체 메모리 디바이스 및 그 데이터 판독 방법의 특징의 하나는, 그 반도체 메모리 디바이스에서 이용된 기억층의 자화상태의 방향과 평행한 외부자계를 상술한 것과 같은 판독동작에서 발생시킨다는 것이다. 더욱 바람직하게는, 판독시 상기 발생된 외부자계의 방향이, 판독 시의 메모리 셀MC를 통해 흐르는 메모리 셀 전류Icell의 방향에 따라 반전될 수 있는 구성을 더 제공하는 것이다.

비트선BL을 0[V]로 유지하고 소스선SL0를 0[V]보다 높은 고정 비트선 전압VBL로 상승시키는 기술은 다음과 같이 설명된다. 상술한 것처럼, 도 8은, 기록0 모드에서 실행된 판독동작의 제어회로를 나타낸다. 기록0 모드에서 실행된 판독동작에서의 메모리 셀 MC를 통해 흐르는 메모리 셀 전류Icell의 방향을 반전하기 위해서, 즉 기록1 모드의 판독동작을 실행하기 위해서, 도 8에 도시된, 소스선ＳＬ(M)과 소스선 판독 드라이버 7S의 접속과, 비트선ＢＬ(M)과 비트선 센스 증폭기7B의 접속은, 상호교환되어야 한다. 즉, 소스선ＳＬ(M)은 비트선 센스 증폭기7B에 접속되어야 하고, 비트선ＢＬ(M)은 소스선 판독 드라이버 7S와 접속되어야 한다.

소스선ＳＬ(M)을 비트선 센스 증폭기7B에 접속하고, 비트선ＢＬ(M)을 소스선 판독 드라이버 7S와 접속하기 위해서, 칼럼 선택 스위치회로(8)는,

TG 8S(M)이 소스선ＳＬ(M)과 비트선 센스 증폭기7B를 글로벌 비트선GBL를 통해 접속하고, TG 8B(M)이 비트선ＢＬ(M)과 소스선 판독 드라이버 7S를 글로벌 소스선GSL을 통해 접속하도록 변경되어야 한다. 이러한 기술은, 새로운 ＴＧ를 칼럼 선택 스위치 회로(8)에 한층 더 2(N+1)개 이상 추가함으로써, 새로운 구성을 제공할 수 있다. 이러한 새로운 구성에서, 도 8에 도시된 것처럼 2(N+1)개의 기존의 TG는, 소스선ＳＬ(M)과 소스선 판독 드라이버 7S를 글로벌 소스선GSL을 통해 접속하고 비트선ＢＬ(M)과 비트선 센스 증폭기7B를글로벌 비트선GBL을 통해 접속하는데 사용되는 반면에, 2(N+1)개의 기존의 TG는, 소스선ＳＬ(M)과 비트선 센스 증폭기7B를 글로벌 비트선GBL를 통해 접속하고, 비트선ＢＬ(M)과 소스선 판독 드라이버 7S를 글로벌 소스선GSL을 통해 접속하는데 사용된다. 이러한 새로운 구성에서, 2(N+1)개의 기존의 TG는 기록0 모드에서 실행된 판독시에 선택 및 사용되는 반면에, 2(N+1)개의 새로운 TG는 기록1 모드에서 실행된 판독시에 선택 및 사용된다.

다음에, 판독 동작중에 메모리 셀MC에 발생된 외부 자계를 인가하는 효과에 대해서 설명한다. 그 설명은, 기억층의 자화상태의 방향이 무심코 판독시 실행된 부주의한 기록동작시에 부주의하게 반전되는 비율인 판독오류율에서 시작한다. 우선, 신중한 판독동작에서 무심코 실행된 부주의한 기록동작에서의 자화방향의 반전시에 메모리 셀 전류Icell 및 외부 자계의 영향을 생각한다. 도 15 내지 도 17은, 신중한 판독동작에서 무심코 실행된 부주의한 기록동작의 다음의 설명에서 언급되는 도면이다.

도 15a는 메모리 셀 전류Icell이 1값의 비트 데이터를 이미 기억하는 H저항 상태에서 흐르는 상기 선택된 메모리 셀MC(0,0)의 터널 자기저항소자ＴＭＲ의 상태를 나타낸 도면이다. 도 15b는 메모리 셀 전류Icell이 0값의 비트 데이터를 이미 기억하는 L저항상태에서 흐르는 상기 선택된 메모리 셀MC(0,0)의 터널 자기저항소자ＴＭＲ의 상태를 나타낸 도면이다. 도 15c는, 비선택된 메모리 셀MC(1,1)의 터널 자기저항소자ＴＭＲ의 상태를 나타낸 도면으로 이를 통해 메모리 셀 전류Icell이 1값의 비트 데이터를 이미 기억하는 H저항상태에서 흐르지 않는 것을 나타낸다. 도 15d는 비선택된 메모리 셀MC(1,0)의 터널 자기저항소자ＴＭＲ의 상태를 나타낸 도면으로 이를 통해 메모리 셀 전류Icell이 0값의 비트 데이터를 이미 기억하는 L저항상태에서 흐르지 않는 것을 나타낸다.

도 16a는, 도 15의 설명에서 언급된 선택된 메모리 셀MC(0,0)과 비선택 메모리 셀MC(1,0)를 구비한 메모리 어레이(1)의 배치를 나타낸 도면이다. 도 1６b는, 비선택 메모리 셀MC(1,0)에 의해 1값의 비트 데이터의 H저항상태로부터 0값의 비트 데이터의 L저항상태로의 상태천이의 모델을 나타낸다.

메모리 셀MC(1,0)의 기억층 및 자화고정층의 자화의 방향이 반대인 1값의 비트 데이터를 갖는 H저항상태로부터, 메모리 셀MC(1,0)에 의해,

기억층 및 자화고정층의 자화의 방향이 동일한 0값의 비트 데이터를 갖는 L저항상태로 천이한 상태로서 도 16b에 도시된 천이는, 외부 자계H에 의해 생긴다. 이러한 상태 천이는, 외부 자계 H를 상기 선택 메모리 셀MC(0,0)에 관해 수행된 판독동작 중의 비선택 메모리 셀MC(1,0)에 인가하는 것으로 인해 무심코 실행된 부주의한 기록동작에 의해 생긴다. 이것은, 비선택 메모리 셀MC(1,0)과 선택 메모리 셀MC(0,0) 이 동일한 외부 자계 발생선 WL0에 접속되기 때문이다.

또한, 도면에 도시된 것과 같은 천이는, 비트선ＢＬ0에 접속된 상측의 기억층으로부터, 메모리 셀 전류Icell가 충분히 크다면 외부 자계H의 인가없이 기록0 모드에서 수행된 판독동작에서 무심코 실행된 부주의한 기록동작에서의 도 16a에 도시된 소스선SL0에 접속된 하측 자화고정층에의 아랫방향으로 흐르는 메모리 셀 전류Icell에 의해 메모리 셀MC(0,0)에서 실행될 수 있다. 어느 한쪽의 경우에서는, 기억층의 자화상태 방향은, 자화고정층과 같은 방향으로 반전된다. 한편, 메모리 셀MC(0,0)에서 자화고정층과 기억층의 자화 상태의 방향이 같을 경우에, 소스선SL0에 접속된 하측 자화고정층으로부터 비트선BL0에 접속된 상측 기억층으로의 위쪽 방향으로 흐르는 메모리 셀 전류Icell은, 외부 자계H의 인가없이 기록1 모드에서 수행된 판독동작에서 무심코 실행된 부주의한 기록동작에서의 자화고정층의 방향과 반대의 방향으로 상기 기억층의 자화상태의 방향을 반전한다.

외부 자계H의 인가로, 도 15a는 터널 자기저항소자TMR을 통해 메모리 셀 전류Icell을 흘려 외부 자계H를 터널 자기저항소자TMR에 인가하여서 1값의 비트 데이터를 이미 기억하는 상태에서 선택 메모리 셀MC(0,0)에서 이용된 터널 자기저항소자TMR로부터 데이터를 판독하는 동작을 나타낸 도면이다. 한편, 도 15b는 터널 자기저항소자TMR을 통해 메모리 셀 전류Icell을 흘려 외부 자계H를 터널 자기저항소자TMR에 인가하여서 0값의 비트 데이터를 이미 기억하는 상태에서 선택 메모리 셀MC(0,0)에서 이용된 터널 자기저항소자TMR로부터 데이터를 판독하는 동작을 나타낸 도면이다.

1값의 비트 데이터가 기억층에 이미 기억된 것을 나타내는 판독전에 자화고정층과 기억층의 자화상태의 방향이 반대일 경우, 기록1 모드에서 실행된 판독시에소스선SL1에 접속된 하측 자화고정층으로부터 상기 비트선BL1에 접속된 상측 기억층으로의 아래 방향으로 흐르는 메모리 셀 전류Icell은, 기억층의 자화상태의 방향을 자화고정층과 같은 방향으로 반전하지 않는다. 한편, 0값의 비트 데이터가 기억층에 이미 기억된 것을 나타내는 판독전에 상기 기억층의 자화상태의 방향이 자화고정층의 것과 같은 경우, 기록0 모드에서 실행된 판독시에상기 비트선BL1에 접속된 상측 기억층으로부터 소스선SL1에 접속된 하측 자화고정층으로 아래 방향으로 흐르는 메모리 셀 전류Icell은, 기억층의 자화상태의 방향을 자화고정층과 반대의 방향으로 반전하지 않는다.

도 16a에 도시된 것처럼, 비선택 메모리 셀MC(1,0)의 기억층의 자화상태의 방향을 반전하는 힘으로서 외부자계H만으로 발생된 힘은, 메모리 셀MC(1,0)에 인가된다. 이 경우에, 도 16b의 오른쪽에 도시된 것과 같은 외부 자계H와 같은 방향으로 반전될 수 있다.

도 15d에 도시된 것처럼, 비선택 메모리 셀MC(1,0)의 기억층의 자화상태의 방향을 반전하는 힘으로서 외부자계H만으로 발생된 힘은, 메모리 셀MC(1,0)에 인가된다. 이 경우에, 그렇지만, 기억층의 자화상태의 방향은 외부자계H와 같은 방향으로 반전되지만 자화고정층의 방향과 반대의 방향으로 반전될 수 있다. 한편, 도 15c에 나타나 있는 바와 같이 기억층의 자화상태의 방향과 같은 방향의 외부자계H을 인가하는 경우에, 기억층의 자화상태의 방향은 반전하지 않는다.

이와 같이, 외부자계H는, 도 15에 도시된 4가지 가능한 경우 중 하나인 경우에 메모리 셀MC에 인가될 수 있다. 2개의 상측도에 도시된 2가지 경우는, 각각 1값의 비트 데이터를 갖는 선택 메모리 셀M00의 경우와 0값의 비트 데이터를 갖는 선택 메모리 셀M00의 경우이다. 한편, 2개의 하측도에 도시된 2가지 경우는, 각각 1값의 비트 데이터를 갖는 비선택 메모리 셀M10의 경우와 0값의 비트 데이터를 갖는 비선택 메모리 셀M10의 경우이다.

이하, 메모리 셀 전류Icell이 메모리 셀MC을 통해 흐르고 외부 자계H가 메모리 셀MC에 인가되는 경우를 더욱 상세히 설명한다.

도 17은 도 15a와 외부자계H의 방향이 반대일 경우를 제외하고는 도 15a와 같은 경우를 나타낸다.

도 15a에 도시된 상태처럼 도 17에 도시된 상태에서는, 메모리 셀MC의 기억층의 자화상태의 방향은, 메모리 셀MC의 자화고정층의 자화상태의 방향과 반대이다. 또한, 도 15a에 도시된 상태처럼, 메모리 셀 전류Icell는, 도 16a에 도시된 비트선ＢＬ0에 접속된 상측 기억층으로부터 도 16a에 도시된 소스선ＳＬ0에 접속된 하측의 자화고정층으로 아래 방향으로 흐르고 있다. 그래서, 외부 자계H의 방향은, 기억층의 자화상태의 방향과 반대이다. 이러한 경우를 제5의 경우라고 하자.

이하, 이유는 후술하지만, 메모리 셀 전류Icell이 상측 기억층으로부터 하측 자화고정층으로 아래 방향으로 흐를 경우, 외부자계H를 도 15a에 나타내는 방향으로 인가하는 것이 바람직하다는 것을 명심한다. 따라서, 이 도１７과 같은 외부자계H의 방향은, 본 실시예에서는 바람직하지 않다. 도 17은, 기억층의 자화상태의 방향의 반전을 무심코 일으키는 부주의한 기록동작의 모델 경우로서 상기 기억층의 자화상태의 방향과 반대인 방향으로 외부 자계H를 인가하는 제 5의 경우를 나타낸 도면이다. 상기 부주의한 기록동작은, 기억층의 자화상태의 방향의 반전을 무심코 일으키도록 신중한 판독동작시에 무심코 실행되는 기록동작으로서 정의된다. 기억층의 자화상태의 방향의 반전을 무심코 일으키는 상기 부주의한 기록동작은, 도면에 도시되어 있지 않다.

상술한 것처럼, 도 15a는 기록0 모드에서 실행된 판독동작을 나타낸 도면이다. 이러한 판독동작은, 메모리 셀 전류Icell의 하향방향으로 인해 부주의한 기록0 동작이 결코 무심코 일어나지 않는데, 그 이유는 외부 자계H의 방향이 자화방향이 거의 반전되지 않도록 상기 기억층의 자화의 방향과 같기 때문이다. 한편, 도 17은 기록0 모드에서 실행된 판독동작을 나타낸 도면이다. 그렇지만, 이러한 판독동작은, 메모리 셀 전류Icell의 하향방향으로 인해 부주의한 기록0 동작이 무심코 일어나는데, 그 이유는 외부 자계H의 방향이 자화방향이 반전될 수도 있도록 상기 기억층의 자화의 방향과 반대이기 때문이다.

구체적으로, 도 17의 제 5의 경우에서, 메모리 셀 전류Icell의 방향은, 도 10a의 기록0 동작의 방향이다. 메모리 셀 전류Icell의 방향은, 기억층의 자화상태의 방향을 상기 자화고정층의 방향과 같은 방향으로 반전하려고 하는 자력을 발생한다.

그런데, 도１６b를 참조하여 이전에 설명된 것처럼, 외부자계H만은, 기억층이 그 자화의 방향을 반전하는데 도움이 되기도 한다. 그래서, 도 17의 판독동작 은, 소위 부주의한 기록동작에서 도 16b의 상태천이를 일으키기도 한다.

그래서, 부주의한 기록동작으로, 메모리 셀 전류Icell를 흘리고 외부자석계H를 인가하여서 실행된 판독동작에서 무심코 일어나지 않도록, 기록 동작에 비교해서 메모리 셀 전류Icell와 외부 자계H를 충분히 작은 값으로 설정하는 것이 필요하다.

그럼에도 불구하고, 메모리 셀 전류Icell가 클수록 판독동작의 정밀도는 높아진다. 그래서, 최적의 크기를 갖는 메모리 셀 전류Icell가 바람직하다. 마찬가지로, 도 15a의 경우에서, 강도가 큰 외부 자계H를 사용하여 자화방향이 무심코 반전되는 것을 양호하게 방지한다. 한편, 이하에 설명되는 경우로서 도 17에 도시된 경우에서, 강도가 작은 외부 자계H를 사용하여 그 자계H가 메모리 셀 전류Icell을 부주의한 기록동작에서의 자화 방향을 반전하는데 도움이 되지 않는다. 그래서, 강도가 최적인 외부 자계H도 바람직하다.

그렇지만, 메모리 셀 전류Icell과 외부 자계H의 크기의 각각이 충분히 작은 값으로 설정되는 경우에도, 메모리 셀 전류Icell이 흐르지 않고 외부 자계가 인가되지 않는 상태와 비교하여, 메모리 셀 전류Icell과 외부 자계 H는, 메모리 셀 전류Icell의 방향이 기억층의 자화상태의 방향을 반전하려고 하는 방향이고 상기 외부 자계H의 방향이 도 17에 도시된 자화방향과 반대이면, 상기 기억층의 자화 상태의 방향을 반전하도록 작용한다.

도 17에 도시된 판독동작에서, 메모리 셀 전류Icell은, 기억층의 자화상태의 방향을, 0값의 비트 데이터를 기억하는 부주의한 기록0 동작에서의 상기 자화고정 층의 방향과 같은 방향으로 반전하려고 하는 기록0 모드의 방향으로 흐르고, 또한 상기 외부 자계H는 기억층의 자화상태의 방향을 반전하려고 하는 방향으로 배향되어 있다. 상기 부주의한 기록동작은, 다음과 같은 식(1)으로 표현된 자화반전확률 Perr이라고 하는 유한한 확률로 기억층의 자화상태의 방향을 무심코 반전한다.

[식 1]

Perr=Aexp{-(KuV/kT)(1-I/Ico)(1-H/Hco)²}---(1)

식(1)에서, 기호 Ｋｕ는 자기이방성 에너지, V는 체적, k는 볼츠만 상수, T는 온도, A는 비례 상수다. 또한, 기호 Ic0는 흐르는 전류만으로 기록시 기억층을 완전히 반전시키는데 필요한 전류, 즉 기록 전류의 크기를 의미하고, 기호 Hco는 자계를 인가하는 것만으로 기록시 기억층을 완전하게 반전시키는데도 필요한 자계, 즉 기록 자계의 강도를 의미하고 있다.

식(1)은, 판독시에 메모리 셀MC에 흐르는 메모리 셀 전류Icell이 크면 클수록, 판독시 메모리 셀MC에 흐르는 메모리 셀 전류Icell가 기록시의 메모리 셀MC에 흐르는 메모리 셀 기록전류Ico와 비교하여 통상 작을지라도 판독시 실수로 실행된 부주의한 기록동작에서 상기 기억층의 자화방향을 무심코 반전하는 자화반전확률Perr은 커진다는 것을 나타낸다. 또한, 판독시 메모리 셀MC에 인가된 외부자계H가 클수록, 판독시 메모리 셀MC에 인가된 외부자계H가 기록시 메모리 셀MC에 인가된 외부 자계Hco와 비교하여 대략 작을지라도 자화반전확률Perr은 커진다.

게다가, 식(1)은, 도１７에 나타내는 메모리 셀MC에 외부자계H의 인가는, 외 부자계H가 0일 경우보다 큰 값으로 자화반전확률Perr이 커진다는 것을 나타낸다. 그렇지만, 도 15a에 도시된 우측방향으로 외부자계H를 메모리 셀MC에 인가하는 경우, 그 자화반전확률Perr은 외부자계H의 효과가 메모리 셀 전류 Icell의 효과를 감소시킨다는 사실로 인해 저하한다.

구체적으로, 도 15a의 기억층의 자화상태의 방향과 같은 방향으로 외부자계H를 메모리 셀MC에 인가한 경우에, 그렇지만 외부자계H의 항은, 상기 식(1)의 외부자계H와 부호가 반대이고, 다음식(2)처럼 외부자계H의 효과가 메모리 셀 전류 Icell의 효과를 감소시킨다는 사실로 인해 자화반전확률Perr를 저하한다.

[식 2]

Perr=Aexp{-(KuV/kT)(1-I/Ico)(1+H/Hco)²}---(2)

도 15a에 나타낸 경우에 적용 가능한 식(2)에 나타낸 것처럼, H의 항(H/Hco)의 부호가 식(1)의 마이너스로부터 플러스로 반전되어 있다. 그리고, 도 15a에 나타내는 기억층의 자화방향과 같은 방향으로 외부자계H를 메모리 셀MC에 인가함으로써, 외부자계H가 0인 경우와 비교하여 식(2)에 따른 자화반전확률Perr은 작은 값을 갖는다. 즉, 메모리 셀 전류Icell이 메모리 셀MC를 통해 흘러서 판독동작에서 메모리 셀MC에서 이용된 기억층의 자화를 메모리 셀 전류Icell가 부주의하게 배향하려고 하는 방향과 반대의 방향으로 메모리 셀MC에 외부 자계H를 인가하는 경우, 자화 상태 방향을 반전하는 것이 더욱 어려워진다. 그래서, 메모리 셀 전류Icell가 흐르고 있는 기억층의 자화반전확률Perr은, 외부자계H를 인가하지 않는 판독동작과 비 교하여 작다. 즉, 부주의한 기록동작이 판독동작에서의 기억층의 자화상태의 방향을 무심코 반전할 확률은, 외부자계H를 인가하지 않는 판독동작의 것보다 작다.

이상과 같이, 메모리 셀 전류Icell의 크기가 클수록, 판독동작의 정밀도가 커진다. 그래서, 메모리 셀 전류Icell의 최적 크기는, 상기 식(1)과 식(2)에 따라 과도하게 자화반전확률Perr이 커지는 않는 가장 큰 가능한 값이다.

외부자계H에 관해, 식(1)에 따라, 강도가 클수록 자화반전확률Perr이 커진다. 한편, 식(2)에 따라서, 강도가 작을수록 자화반전확률Perr이 커진다. 그래서, 최적의 강도는, 식(1)에 따라 자화반전확률Perr이 낮도록 충분히 작지만 식(2)에 따라 자화반전확률Perr이 낮도록 충분히 큰 강도이다.

도 18은, 도 3과 같은 선택 메모리 셀MC(0,0)에 관한 단면도를 90도 회전하여 얻어진 복수의 단면도이다. 도１８에서는, 외부자계H와, 이것을 발생시키기 위해서 외부 자계 발생선ＨＷＬ에 흘려보내는 외부자계 발생전류I와, 메모리 셀 전류Icell을 보이고 있다. 도 16a의 등가회로에 도시된 것과 마찬가지로, 외부자계H, 외부자계 발생전류I 및 메모리 셀 전류Icell이 흐른다.

도 18에 일부 확대해서 나타나 있는 바와 같이, 1값의 비트 데이터를 나타낸 자화고정층(102)의 자화방향에 반대인 방향으로 자화된 기억층(1030을 갖는 메모리 셀MC(0,0)로부터 비트 데이터를 판독하는 도 15a의 판독동작에서, 비트선ＢＬ0로부터 소스선ＳＬ0을 향하는 방향으로 메모리 셀 전류Icell이 흐른다. 메모리 셀 전류Icell의 방향은, 기억층(103의 자화상태의 방향을 메모리 셀 전류Icell의 방향으로 반전하여서 메모리 셀MC(0,0)에서의 0값의 비트 데이터를 부주의한 기록동작으로 무심코 기억되게 하는 방향이다. 그렇지만, 동시에, 기억층(103)의 자화상태와 같은 방향, 즉 자화고정층(102)의 자화상태의 방향과 반대인 방향으로 외부자계H가 발생하도록, 도１８에 나타내는 방향으로 외부자계 발생전류I를 외부 자계 발생선ＨＷＬ0에 흘린다.

그래서, 상술한 판독동작에서, 외부자계H의 방향이 기억층(103)의 자화상태의 방향과 동일하므로, 외부자계H는 기억층(103)의 자화상태의 방향이 메모리 셀 전류Icell에 의해 반전되는 것을 방지하는, 즉 부주의한 기록동작이 무심코 실행되는 것을 방지하는 힘이 작용한다. 따라서, 식(2)에 따른 자화상태 방향 반전확률을 나타낸 자화반전확률Perr은, 외부자계H를 인가하지 않는 판독동작과 비교하여 작게 할 수 있다.

한편, 시작부터 0값의 비트 데이터를 나타내도록 상기 자화고정층(102)의 자화상태의 방향과 같은 방향으로 이미 자화된 기억층(103)을 갖는 메모리 셀MC(0,0)로부터 비트 데이터를 판독하는 도 15b의 판독동작에서, 메모리 셀 전류Icell의 방향은 부주의한 기록동작에서의 기억층(103)의 자화상태의 방향을 반전하지 않는 방향이다. 동시에, 그렇지만, 외부 자계발생전류I는, 외부 자계 발생선HWL0을 통해 흘러 외부 자계H를 기억층(103)의 자화상태의 방향과 반대의 방향, 즉 자화상태방향을 반전하는 방향으로 발생한다. 그래서, 도 15b에 도시된 판독동작에서, 외부자계H의 방향이 메모리 셀 전류 Icell의 효과과 반대이므로, 외부자계H는 도 15a의 판독동작에서의 기억층(1030의 자화상태의 방향을 상기 메모리 셀 전류Icell이 거의 반전하지 않으므로 기억층(103)의 자화상태의 방향을 거의 반전하지 않는다. 도 15c의 도시된 상태에서, 외부 자계발생전류I는, 외부 자계 발생선HWL0을 통해 흘러 외부 자계H를 기억층(103)의 자화와 같은 방향으로 발생하고, 아울러, 메모리 셀 전류Icell는 흐르지 않는다. 이와 같이, 메모리 셀MC(1,0)에 이미 기억된 비트 데이터의 값은 거의 변경되지 않고, 그 때문에, 부주의한 기록동작의 문제점이 없다. 도 15d에 도시된 상태에서, 외부 자계발생전류I는, 외부 자계 발생선HWL0을 통해 흘러 외부 자계H를 기억층(103)의 자화상태의 방향과 반대의 방향으로 발생하고, 즉 자화상태 방향을 반전한다. 메모리 셀 전류Icell가 흐르지 않아 기억층(103)의 자화상태의 방향의 반대방향을 저지하므로, 강도가 큰 외부자계H는, 기억층(103)의 자화상태의 방향을 반전하여도 된다.

상술한 것은 다음과 같이 요약된다.

메모리 셀MC(0,0)에 관해 실행된 판독동작에서 외부자계H가 선택 메모리 셀MC(0,0)과 비선택 메모리 셀MC(1,0)에 인가되는 경우, 메모리 셀 전류Icell의 유/무와, 기억층의 자화상태의 방향과 외부자계H의 방향간의 관계를 아래와 같이 4가지 경우로 나눌 수 있다:

(1): 메모리 셀 전류Icell이 메모리 셀MC에 흐르고, 메모리 셀MC가 H상태에 있다.

(2): 메모리 셀 전류Icell이 메모리 셀MC에 흐르고, 메모리 셀MC가 L상태에 있다.

(3): 메모리 셀 전류Icell이 메모리 셀MC에 흐르지 않고, 메모리 셀MC가 H상태에 있다.

(4): 메모리 셀 전류Icell이 흐르지 않고, 메모리 셀MC가 L상태에 있다. 상술한 4가지 경우에서, 도 15 및 도 16에 도시된 것처럼, 메모리 셀 전류Icell가 흐르는 메모리 셀MC는 메모리 셀MC(0,0)이고, 메모리 셀 전류Icell가 흐르지 않는 메모리 셀MC는 메모리 셀MC(1,0)이다. 또한, H상태는 기억층(103)의 자화상태의 방향이 외부자계H의 방향과 반대인 상태이고, L상태는 기억층(103)의 자화상태의 방향이 외부자계H의 방향과 같은 상태이다. 이때, H 및 L상태로부터 각각 H와 L상태를 구별하기 위해서, H상태는 기억층(103)의 자화상태의 방향이 자화고정층(102)의 방향과 반대의 방향인 상태로서 정의되는 한편, L상태는 이전에 설명된 것처럼 기억층(103)의 자화상태의 방향이 자화고정층(102)의 방향과 같은 방향인 상태로서 정의된다.

상기의 경우 (1)∼(4)는, 도 15a∼도 15d에 도시된 상태에 각각 대응한다.

상기 경우 (1) 내지 (4)에 대한 기억층(103)의 자화반전확률Perr을 나타내는 식을 식(3-1)∼(3-4)로 나타낸다. 이 식들에서, 메모리 셀 전류Icell의 효과는 메모리 셀 전류Icell을 나타내는 기호 I의 항의 부호로서 고려되는 한편, 외부자계H의 효과는 외부 자계발생 워드선HWL0을 통해 흐르는 외부 자계 발생전류I(또는 이전에 언급된 필드 전류)를 나타낸 기호 H에 대한 항의 부호로서 고려된다.

[식 3]

Perr=Aexp{-(KuV/kT)(1-I/Ico)(1+H/Hco)²}---(3-1)

Perr=Aexp{-(KuV/kT)(1+I/Ico)(1-H/Hco)²}---(3-2)

Perr=Aexp{-(KuV/kT)(1+H/Hco)²}---(3-3)

Perr=Aexp{-(KuV/kT)(1-H/Hco)²}---(3-4)

외부자계H가 인가되지 않는 경우, 자화반전확률Perr을 계산하기 위해서 H를 대체로서 상기 식에 0값을 삽입한다. H=0의 경우, 자화반전확률Perr의 값들간의 다음의 관계를 얻는다:

(3-1)의 Perr>(3-3)의 Perr=(3-4)의 Perr>(3-2)의 Perr

즉, 도 15a의 상태에 대한 식(3-1)로 표현된 자화반전확률Perr은, 모든 식으로 나타낸 확률 중에서 가장 크다. 그리고, 외부자계H의 강도를 강하게 하면, 자화반전확률Perr의 값이 그 식에 따라 증감한다.

구체적으로, 외부자계H의 강도를 강하게 하면, 자화반전확률Perr의 값이 도 15a 내지 도 15d에 각각 나타낸 상태에 대응한 그래프로서 도 19에 도시된 그래프 (1) 내지 (4)로 나타낸 것과 같은 식에 따라 변하는 비율로 증감한다.

식(3-1)에 대응한 상태로서 도 15a에 도시된 상태의 경우에, 도 10a에 도시된 기록0 동작과 같은 방향으로 메모리 셀 전류Icell가 흘러 자화상태 방향을 반전하는 부주의한 가능한 기록동작을 무심코 실행한다. 한편, 외부자계H는, 먼저 설명한 바와 같이 자화반전을 억제하도록 인가된다. 외부자계H의 강도를 점차로 강하게 하면, 그만큼 자화반전확률Perr은 서서히 저하한다.

식(3-2)에 대응한 상태로서 도 15b에 도시된 상태의 경우에, 메모리 셀 전류Icell는, 도 10a의 기록0 동작과 같은 방향으로 흘러 부주의 가능성이 없는 기록동 작을 무심코 실행하여, 상기 자화상태 방향을 유지한다(또는 반전하지 않는다). H=0에서, 자화반전확률Perr이 가장 낮다. 한편, 외부자계H는, 도 15b에 도시된 자화상태방향을 반전하도록 인가되어, 자화반전확률Perr이 상승한다. 외부자계H를 점차로 강하게 하면, 자화반전확률Perr가 서서히 상승한다.

식(3-3)에 대응한 상태로서 도 15c에 도시된 상태와 식(3-4)에 대응한 상태로서 도 15d에 도시된 상태의 경우에, H=0에 대해, 도 19에 도시된 것처럼, 이들 상태의 자화반전확률Perr의 값은, 이전에 나타낸 다음의 관계: (3-1)의 Perr>(3-3)의 Perr=(3-4)의 Perr>(3-2)의 Perr에 맞추어 도 15a 및 도 15b에 도시된 상태들에 대한 자화반전확률Perr의 값 사이의 대략 중간에 있다.

도 15c에 도시된 상태의 경우에, 외부자계H의 방향은, 자화상태 방향을 유지하는 반면에, 도 15d에 도시된 상태의 경우에는, 외부자계H의 방향은 그 자화상태방향을 반전한다. 도 15c에 도시된 상태의 경우에, 외부자계H의 강도가 증가함에 따라, 자화반전확률Perr은 도 19에 도시된 것처럼 저하된다. 도 15c에 도시된 경우에 대해 외부 자계H의 충분히 큰 강도는, 도 15b에 도시된 상태의 것보다 훨씬 작은 자화반전확률Perr을 제공한다. 즉, A보다 큰 강도에 대해, 도 15c에 도시된 경우에 대한 자화반전확률Perr은, 도 15b에 도시된 경우에 대한 자화반전확률Perr보다 작다. 한편, 도 15d에 도시된 상태의 경우에, 외부자계H의 강도가 증가함에 따라, 자화반전확률Perr은 증가한다. 도 19에 도시된 것처럼, 도 15d에 도시된 경우에 대한 외부 자계 H의 과도한 큰 강도는, 도 15a에 도시된 상태의 것보다 훨씬 큰 자화반전확률Perr을 제공한다. 즉, A보다 큰 강도에 대해, 도 15d에 도시된 경우에 대한 자화반전확률Perr은, 도 15a에 도시된 경우에 대한 자화반전확률Perr보다 크다.

도 19에 도시된 그래프는, 메모리 셀Mc에 강도가 특정 정도로 증가된 외부자계H를 인가함으로써, 전체적으로, 자화반전확률Perr의 값은, 도 15a에 도시된 상태의 경우에 H=0에 대해 자화반전확률Perr의의 최대값과 같은 그것의 피크값으로부터 감소될 수 있다. 예를 들면 그래프 (1)과 (4)의 교점 또는 그래프 (2)과 (3)의 교점에 대응한 강도A의 외부자계H를 메모리 셀MC에 인가함으로써, 그래프 (4)와 (2)에 대해 자화반전확률Perr의 값이 상승하지만, 그래프 (3)과 (1)에 대해 자화반전확률Perr의 값은 하강하고, 또한, 자화반전확률Perr의 모든 값은 상기 피크값보다 작을 수 있다. 즉, 반도체 메모리 디바이스에서는, 극도로 자화반전확률Perr가 큰 상태일 가능성이 높으면, 반도체 메모리 디바이스 전체적으로 판독시에 방해에 대한 마진이 저하해서 무심코 기록동작을 부주의하게 된다. 그렇지만, 판독시에 외부자계H를 반도체 메모리 디바이스에 인가하고, 그 크기를 최적화하면, 극도로 자화반전확률Perr가 큰 상태의 발생을 방지할 수 있어, 전체적으로 판독시의 방해에 대한 마진을 증가하여, 판독시에 부주의한 기록동작이 무심코 실행되는 것을 방지할 수 있다.

이때, 도 15a에 도시된 상태가 도 15d에 도시된 상태가 행하는 빈도와 같은 빈도로 메모리 어레이(1)에서 일어나는 경우, 도 15a와 도 15d 각각에 도시된 상태를 나타낸 그래프 (1)과 (4)의 교점에 점 A의 상기 발생된 외부자계H의 강도를 설정하는 제어를 실행하는 것이 바람직하다. 그렇지만, 도 15a에 도시된 상태가 도 15d에 도시된 상태가 행하는 빈도와 다른 빈도로 메모리 어레이(1)에서 일어나는 경우, 도 15d에 도시된 상태의 발생 빈도에 대한 도 15a에 도시된 상태의 발생 빈도의 비율에 따라 외부 자계H의 강도를 최적화하는 것이 좋다. 그 발생 빈도는 메모리 어레이(1)의 구성과 판독방법에 의존한다. 즉, 그 발생 빈도는, 판독방법이 비트 판독방법, 워드 판독방법 또는 또 다른 판독방법인지에 의존한다. 마찬가지로,

도 15d에 도시된 상태가 도 15c에 도시된 상태가 행하는 빈도와 같은 빈도로 메모리 어레이(1)에서 일어나는 경우, 도 15b와 도 15c 각각에 도시된 상태를 나타낸 그래프 (2)와 (3)의 교점에 점 A의 상기 발생된 외부자계H의 강도를 설정하는 제어를 실행하는 것이 바람직하다. 그렇지만, 도 15b에 도시된 상태가 도 15c에 도시된 상태가 발생하는 빈도와 다른 빈도로 메모리 어레이(1)에서 일어나는 경우, 도 15c에 도시된 상태의 발생 빈도에 대한 도 15b에 도시된 상태의 발생 빈도의 비율에 따라 외부 자계H의 강도를 최적화하는 것이 좋다.

상술한 것은 실제로 외부자계H를 터널 자기저항소자TMR에 인가함으로써, 터널 자기저항소자TMR에 구비된 기억층(103)의 자화반전확률Perr은 감소될 수 있다는 것이 확인되었다.

도 20은 메모리 셀MC의 자화반전확률Perr로서 메모리 셀MC에 관해 1E6회 실행된 판독 동작에 대해 측정된 판독 오류율을 각각 나타낸 그래프이다. 그 판독 오류율은, 다음의 과정에 따라 측정된다:

(A): 메모리 셀MC에 기록동작을 행하고, 메모리 셀MC를 H저항상태로 설정하 거나 리셋트한다.

(B): H저항전압을 확인하기 위해서 부주의한 기록동작을 행하지 않는 0.05V의 미소 전압을 메모리 셀MC에 무심코 인가하여서 그 메모리 셀 MC에 관해 판독동작을 실행한다.

(C): 일정한 전압은 전형적으로 100ns의 고정된 기간동안 메모리 셀Mc에 인가된다. 이러한 일정한 전압은, 스텝 (A) 내지 (D)를 반복하는 경우 변화되어도 된다.

(D): 상기 메모리 셀MC에 기억된 비트 데이터의 값이 반전되었는지의 여부에 관한 판별 결과를 생성하도록, 부주의한 기록동작을 행하지 않는 0.05V의 미소 전압을 무심코 상기 메모리 셀MC에 인가하여서 상기 메모리 셀MC에 관해 판독동작을 실행한다.

(E): 스텝 A 내지 D를 1E6회 반복한다.

이러한 과정을 실행함으로써, 상기 메모리 셀MC에 인가된 전압의 판독동작의 자화반전확률Perr의 의존성을 측정하는 프로세스를 시뮬레이션하는 것이 가능하다.

도 20에 도시된 것처럼, 그 측정 결과는, 비트선BL의 인가전압이 증가함에 따라, 메모리 셀MC에 기억된 비트 데이터의 값이 반전한 비율도 증대하는 것을 확인하였다.

다음에, 외부자계H를 메모리 셀 MC에 인가하여서 자화반전확률Perr을 측정하기 위해서 상기 과정을 실행하였다. 도 20에 도시된 것처럼, 외부자계H를 메모리 셀 MC에 인가하여서 수행된 측정 결과는, 외부 자계H를 메모리 셀MC에 인가하지 않 고서 실행된 측정결과와 비교하여 상기 오류율이 낮다는 것이 확인되었다. 즉, 외부자계H를 메모리 셀 MC에 인가하여서 판독동작을 실행하는 경우, 상기 관찰 결과는, 메모리 셀MC에 기억된 비트 데이터의 값이 반전되는 비율이 감소되는 것을 나타낸다.

이때, 이상의 내용은, 메모리 셀 전류Icell을 비트선BL측으로부터 소스선SL측으로 아래쪽으로 흘려보내는 기록0 모드에서의 판독동작에 딱 들어맞는 것이다.

한편, 메모리 셀 전류Icell을 반대로 소스선SL측으로부터 비트선BL측으로 위쪽으로 흘려보내는 기록1 모드에서의 판독동작일 경우에는, 메모리 셀 전류Icell의 유/무와, 기억층(103)의 자화상태의 방향과 외부자계H의 방향간의 관계는, 외부자계h의 방향으로서 도 15의 방향이 반전되면, 상술한 4개의 경우와 유사한 4개의 경우로 분류될 수 있다. 보다 구체적으로, 메모리 셀 전류Icell가 자화고정층(102)측으로부터 기억층(103)측으로 위쪽으로 흐르는 경우, 도 15a에 도시된 외부 자계H의 방향 반전은 상술한 경우(2)와 동일한 경우를 나타낼 것이다. 마찬가지로, 메모리 셀 전류Icell가 위쪽으로 흐르는 경우, 도 15b에 도시된 외부 자계H의 방향 반전은 상술한 경우(1)과 동일한 경우를 나타낼 것이다.

동일한 방식으로, 메모리 셀 전류Icell가 위쪽으로 흐르는 경우, 도 15c에 도시된 외부 자계H의 방향 반전은 상술한 경우(4)와 동일한 경우를 나타낼 것이다. 마찬가지로, 메모리 셀 전류Icell가 위쪽으로 흐르는 경우, 도 15d에 도시된 외부 자계H의 방향 반전은 상술한 경우(3)과 동일한 경우를 나타낼 것이다.

이 메모리 셀 전류Icell가 자화고정층(102)측으로부터 기억층(103)측으로 위 쪽으로 흐르도록, 도 8에 도시된 소스선 판독 드라이버 7S와 비트선 센스 증폭기 7B의 기능을 서로 교체할 필요가 있다. 이전에 설명된 것처럼, 소스선 판독 드라이버 7S와 비트선 센스 증폭기 7B 각각은, 판독 구동회로의 일부로서 도 7에 도시된 주변회로이다. 도 8에 도시된 주변회로의 구성에 있어서, 소스선 판독 드라이버 7S는 선택 메모리 셀MC(M,M)에 배선된 소스선SL(M)에 링크된 글로벌 소스선GSL에 접속되는 한편, 비트선 센스 증폭기 7B는 상기 선택 메모리 셀MC(M,M)에 배선된 비트선BL(M)에 링크된 글로벌 비트선GBL에 접속된다. 그래서, 전형적으로 칼럼 선택 스위치 회로(8)는, 비트선 센스 증폭기 7B에 접속된 글로벌 비트선GBL을 상기 선택 메모리 셀MC(M,M)에 배선된 소스선SL(M)에 재링크하고 소스선 판독 드라이버 7S에 접속된 글로벌 소스선GSL을 상기 선택 메모리 셀MC(M,M)에 배선된 비트선BL(M)에 재링크함으로써 도 8에 도시된 소스선 판독 드라이버 7S와 비트선 센스 증폭기 7B의 기능을 서로 교체하는 것이 가능한 구성을 제공하는 것이 필요하다. 이렇게, 판독시의 소스선SL(M)과 비트선BL(M)이 하는 역할을 서로 교환한다. 이러한 구성에서, 소스선 판독 드라이버 7S와 비트선 센스 증폭기 7B의 기능을 서로 교체하는 경우 외부 자계 발생선HWL(M)에 흐르는 전류의 방향도 반전된다.

<<제2실시예>>

본 실시예는, 외부 자계 발생선ＨＷＬ을 사용하지 않고 외부자계H를 발생시키는 방법을 채용한다.

본 실시예의 제1 방법에서는, 판독 워드선에 전류를 흘려보낸다. 이러한 제1 방법은, 외부자계 발생선HWL을 제거하는 효과를 갖는다.

본 실시예의 제2 방법에서는, 판독 동작중에 비트선BL으로부터 소스선SL에 전류를 흘려보내면서, 비트선BL의 상부로부터 소스선SL의 하부에 전류를 흘려보내어, 외부자계H를 발생한다. 이러한 제2 방법도 외부 자계 발생선HWL을 제거하는 효과를 갖는다.

그렇지만, 제2 방법에 따라 발생된 외부자계의 방향이 제1 방법에 따라 판독 워드선을 통해 흐르는 전류에 의해 발생된 외부 자계H의 방향으로부터 90도 회전하므로, 터널 자기저항소자ＴＭＲ의 방향도 90도 회전되어야 한다. 구체적으로, 도 3 및 도 4에서 터널 자기저항소자ＴＭＲ를 나타내는 타원의 장축방향은 단축방향으로서 취급되야 하는 반면에, 도 3 및 도 4에서 터널 자기저항소자ＴＭＲ를 나타내는 타원의 단축방향은 장축방향으로서 취급되어야 한다. 또한, 소스선SL에 전류를 흘려서 외부 자계H를 발생하는 또 다른 방법을 채용하는 것도 가능하다. 또한, 이러한 방법은 동일한 효과를 갖는다.

제3 방법에서는, 판독시 비트선BL로부터 소스선SL에 흐르는 전류에 의해 발생된 외부 자계H를 사용한다. 이 제3 방법도, 상기 제1 및 제2 방법과 마찬가지로, 외부 자계 발생선HWL의 제거와 동일한 효과를 갖는다.

이상과 같이, 본 발명의 실시예에 의하면, 비트 데이터의 메모리 셀MC로부터의 판독시에, 외부자계를 발생하여 메모리 셀MC에 인가한다. 이에 따라 외부자계의 방향과 크기를 설정 및 최적화하여서, 메모리 어레이(1)에서 전체적으로 무심코 부주의한 기록을 하는 것을 방지할 수 있거나, 그 부주의한 기록동작의 발생에 대한 마진을 확대할 수 있다. 상기 부주의한 기록동작의 제거나 상기 마진의 확대의 장 점은, 메모리 셀MC 면적을 작게 하고, 주변회로를 간소화할 수 있다.

당업자는, 여러 가지 변경, 조합, 부조합 및 변형이 첨부된 청구항의 범위나 그 동등한 것 내에 있는 한 설계 요구사항과 다른 요소에 따라 일어날 수도 있다는 것을 알아야 한다.

도 1은 메모리 셀을 비트선과 그 비트선에 평행한 소스선에 접속하는 공통선 평행형 메모리 셀로서 본 발명의 실시예에 의해 구현된 메모리 셀의 등가회로도,

도 2는 메모리 셀을 비트선과 그 비트선에 수직한 소스선에 접속하는 공통선 직교형 메모리 셀로서 본 발명의 실시예에 의해 구현된 메모리 셀의 등가회로도,

도 3a 내지 3d는 상기 공통선 평행형 메모리 셀 구조의 각 단면도,

도 4a 내지 4c는 상기 공통선 직교형 메모리 셀 구조의 각 단면도,

도 5는 터널 자기저항소자의 기본 구조도,

도 6은 터널 자기저항소자의 전류-전압 특성을 나타내는 그래프,

도 7은 본 실시예에 따른 반도체 메모리 디바이스의 블록도,

도 8은 주변회로의 일부 구성과 메모리 셀간의 접속 관계를 나타내는 도면,

도 9a 및 9b는 기억층의 자화상태의 방향과 비트 데이터의 값간의 관계를 각각 도시한 도면,

도 10a 및 10b는 기록동작에서 터널 자기 저항소자를 통해 흐르는 메모리 셀 전류의 방향과, 기록동작의 결과로서 터널 자기 저항소자에 기억된 비트 데이터의 값간의 관계를 각각 나타낸 도면,

도 11은 선택 메모리 셀과 비선택 메모리 셀의 설명시에 참조되는 설명도,

도 12a 내지 12h는 0의 값을 갖는 비트 데이터를 도 11에 도시된 메모리 셀에 기억하는 기록동작에서 다양한 제어선에 나타나는 전위의 타이밍 차트를 나타내고,

도 13a 내지 13h는 1의 값을 갖는 비트 데이터를 도 11에 도시된 메모리 셀에 기억하는 기록동작에서 다양한 제어선에 나타나는 전위의 타이밍 차트를 나타내고,

도 14a 내지 14i는 기록 0 모드에서 도 11에 도시된 메모리 셀로부터 비트 데이터를 판독하는 동작에서 다양한 제어선에 나타나는 전위의 타이밍 차트를 나타내고,

도 15a 내지 15d는 판독동작에서 동일한 방향으로 외부 자계를 인가하는 선택 메모리 셀과 비선택 메모리 셀의 4가지 서로 다른 상태를 나타낸 도면,

도 16a 및 16b는 선택 메모리 셀에 고의로 수행된 판독동작에서 외부 자계를 비선택 메모리 셀에 인가하는 것으로 인해 부주의하게 실행된 부주의한 기록동작에 의해 생긴 부주의한 상태 천이의 설명에 참조되는 설명도,

도 17은 외부 자계의 방향, 자화상태 및 메모리 셀 전류에 의해 기억층의 자화상태의 방향이 판독동작에서 쉽게 반전될 수 있게 하는 판독동작을 나타낸 도면,

도 18은 외부 자계가 인가되고 메모리 셀 전류가 흐르는 메모리 셀의 구조의 단면도를 각각 나타낸 복수의 도면,

도 19는 메모리 셀에 인가된 외부 자계와, 판독동작에서 외부 자계에 의해 생긴 자화반전확률간의 관계를 각각 나타낸 복수의 그래프를 도시한 도면,

도 20은, 판독동작에서 메모리 셀에 인가된 전압과, 측정결과로서 얻어진 자화반전확률간의 관계를 각각 나타낸 복수의 그래프를 도시한 도면이다.

Claims (9)

1. 복수의 자기 메모리 소자와,

   제어선 군과,

   판독 구동회로를 구비하고,

   복수의 행과 복수의 열로 이루어진 매트릭스를 형성하도록 배치된 각 자기 메모리 소자는 메모리 셀 중 하나에 대해 설치되고, 기억층을 구비하여 그 기억층의 자화 상태의 방향으로서 비트 데이터를 유지하고,

   상기 제어선 군은, 상기 메모리 셀 각각의 일단이 행 또는 열방향으로 서로 접속하는데 각각 사용된 복수의 제1공통선을 구비하고, 상기 메모리 셀 각각의 타단이 행 또는 열방향으로 서로 접속하는데 각각 사용된 복수의 제2공통선을 구비하고,

   상기 판독 구동회로는, 비트 데이터가 판독되는 선택된 자기 메모리 소자를 구비한 상기 메모리 셀에 접속된 상기 한쌍의 제1 및 제2 공통선 사이의 전위차가 생기게 되는 전압으로서 자기 메모리 소자 중 선택된 자기 메모리 소자에 판독전압을 인가하도록 상기 제어선 군에 나타나는 전위를 제어하고, 상기 선택된 자기 메모리 소자에 구비된 상기 기억층의 자화상태의 방향에 평행한 방향으로 상기 선택된 자기 메모리 소자에 외부 자계를 인가하도록 상기 제어선 군에 흐르는 자계 전류를 제어하는 것을 특징으로 하는 반도체 메모리 디바이스.
2. 제 1 항에 있어서,

   상기 판독 구동회로는, 상기 선택된 자기 메모리 소자에 구비된 상기 기억층의 자화 상태의 방향이 상기 판독전압을 상기 선택된 자기 메모리 소자에 인가하여 생기는 전류로서 상기 선택된 자기 메모리 소자에 흐르는 판독전류에 의해 부주의하게 변경되는 방향과 반대의 방향으로 상기 외부 자계를 발생하는 것을 특징으로 하는 반도체 메모리 디바이스.
3. 제 2 항에 있어서,

   상기 판독 구동회로는, 상기 선택된 자기 메모리 소자를 구비한 상기 메모리 셀에 접속된 한 쌍의 상기 제1 및 제2 공통선 사이의 전위차가 생기게 되는 전압으로서 상기 선택된 자기 메모리 소자에 인가된 상기 판독전압의 극성을 반전하여 상기 한 쌍의 제1 및 제2 공통선 사이의 대소관계를 반대로 할 수 있고, 상기 대소관계의 반전을 수반하여, 상기 외부자계의 방향을 상기 선택된 자기 메모리 소자에 구비된 상기 기억층의 자화 상태의 방향과 반대의 방향으로 반전할 수 있는 것을 특징으로 하는 반도체 메모리 디바이스.
4. 제 1 항에 있어서,

   상기 반도체 메모리 디바이스는, 행방향 또는 열방향으로 배치된 복수의 상기 자기 메모리 소자에, 인가되는 상기 외부 자계를 발생하는 상기 자계 전류를 동시에 흐르게 하는 제3공통선을 더 구비한 것을 특징으로 하는 반도체 메모리 디바이스.
5. 제 4 항에 있어서,

   상기 자기 메모리 소자 각각은 자화고정층을 갖고,

   상기 기억층과 상기 자화고정층 중 한쪽의 상기 제1공통선은, 상기 기억층과 상기 자화고정층의 한쪽에 접속되고,

   상기 제3공통선은, 상기 기억층과 상기 자화고정층의 다른 쪽에 설치되어, 상기 제3공통선은 상기 외부자계를 상기 기억층과 상기 자화고정층에 인가할 수 있고,

   상기 제2공통선은 내부배선층을 거쳐서 상기 기억층과 상기 자화고정층의 다른 쪽에 접속되는 것을 특징으로 하는 반도체 메모리 디바이스.
6. 제 1 항에 있어서,

   상기 제1 및 제2공통선 중 한쪽은, 상기 자계 전류를 흘려보내서 상기 외부자계를 발생시키는 이중 기능선으로서 사용되고,

   상기 기억층은 상기 이중기능선의 종방향에 수직한 장축방향을 갖는 외형을 갖도록 설계되어, 상기 기억층의 자화상태의 상기 방향이 상기 장축방향에 평행한 방향으로부터 상기 장축방향에 평행한 반대방향으로 반전될 수 있는 것을 특징으로 하는 반도체 메모리 디바이스.
7. 제 1 항에 있어서,

   상기 외부 자계는,

   상기 선택된 자기 메모리 소자에 구비된 상기 기억층의 상기 자화상태의 상기 방향이, 상기 선택된 자기 메모리소자를 구비한 상기 메모리 셀에 접속된 상기 한 쌍의 상기 제1 공통선과 제 2 공통선간에 전위차가 생기게 되는 전압으로서 상기 선택된 자기 메모리 소자에 인가된 상기 판독전압으로 발생된 판독 전류에 의해 부주의하게 반전될 확률과,

   특정한 자기 메모리 소자에서의 상기 기억층의 특정한 자화상태의 방향이, 판독전류가 흐르지 않지만 상기 외부 자계가 상기 선택된 자기 메모리 소자에 구비된 상기 기억층의 자화상태의 상기 방향과 반대의 방향을 갖는 상기 특정한 자화상태가 되도록 인가되는 일 자기 메모리 소자로서 상기 자기 메모리 소자에 구비된 자기 메모리 소자로서 정의되는 경우에, 상기 외부자계에 의해 부주의하게 반전될 확률과의 트레이드오프에 의해 결정된 크기를 갖는 상기 자계 전류를 흘림으로써, 발생되는 것을 특징으로 하는 반도체 메모리 디바이스.
8. 기억층의 자화 상태의 방향으로서 비트 데이터를 기억하는데 사용된 기억층을 갖는 자기 메모리 소자를 각각 구비한 복수의 메모리 셀로 이루어진 반도체 메모리 디바이스로서,

   새로운 비트 데이터는, 특정한 자기 메모리 소자의 기억층에 기록전류를 흘려서 그 특정한 자기 메모리 소자에 이미 기억된 비트 데이터에 대해 메모리 셀에서 이용된 자기 메모리 소자 중 임의의 특별한 자기 메모리 소자에 기억되어, 상기 특정한 자기 메모리 소자에 구비된 상기 기억층의 자화 상태의 방향을 반전하고,

   상기 메모리 셀에서 이용된 상기 자기 메모리 소자 중 임의의 특정 자기 메모리 소자로부터 비트 데이터를 판독하는 동작에서, 상기 특정 자기 메모리 소자에 구비된 기억층의 자화상태의 방향에 평행한 방향으로 상기 특정 자기 메모리 소자에 자계가 인가되는 것을 특징으로 하는 반도체 메모리 디바이스.
9. 기억층의 자화 상태의 방향으로서 비트 데이터를 기억하는데 사용된 기억층을 갖는 자기 메모리 소자를 각각 구비한 복수의 메모리 셀을 이용하는 반도체 메모리 디바이스로부터 비트 데이터를 판독하는 판독방법으로서, 여기서, 새로운 비트 데이터는, 특정한 자기 메모리 소자의 기억층에 기록전류를 흘려서 그 특정한 자기 메모리 소자에 이미 기억된 비트 데이터에 대해 메모리 셀에서 이용된 자기 메모리 소자 중 임의의 특별한 자기 메모리 소자에 기억되어, 상기 특정한 자기 메모리 소자에 구비된 상기 기억층의 자화 상태의 방향을 반전하고, 상기 판독방법은,

   상기 특정 자기 메모리 소자에 구비된 상기 기억층의 자화상태가 부주의하게 반전되지 않도록, 상기 특정한 자기 메모리 소자에 구비된 기억층의 자화 상태의 방향에 평행한 방향으로 자계를 상기 특정 자기 메모리 소자에 인가하는 단계를 실행하여서 상기 메모리 셀에서 사용된 자기 메모리 소자들 중 임의의 특정 자기 메모리 소자로부터 비트 데이터를 판독하도록 실행된 동작에서 채용하는 것을 특징으로 하는 반도체 메모리 디바이스의 비트 데이터 판독 방법.

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