JPH05266679A - Ｅｐｒｏｍ メモリー・セルを読出すためのビット・ラインのプリチャージ回路 - Google Patents

Ｅｐｒｏｍ メモリー・セルを読出すためのビット・ラインのプリチャージ回路

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Publication number
JPH05266679A
JPH05266679A JP13821692A JP13821692A JPH05266679A JP H05266679 A JPH05266679 A JP H05266679A JP 13821692 A JP13821692 A JP 13821692A JP 13821692 A JP13821692 A JP 13821692A JP H05266679 A JPH05266679 A JP H05266679A
Authority
JP
Japan
Prior art keywords
transistor
precharge
voltage
drain
bit line
Prior art date
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Pending
Application number
JP13821692A
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English (en)
Inventor
Corrado Villa
ヴィッラ コラード
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
STMicroelectronics SRL
Original Assignee
SGS Thomson Microelectronics SRL
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Filing date
Publication date
Application filed by SGS Thomson Microelectronics SRL filed Critical SGS Thomson Microelectronics SRL
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    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/24—Bit-line control circuits

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  • Read Only Memory (AREA)

Abstract

(57)【要約】 （修正有） 【目的】調整及び高速プリチャージ・トランジスタによ
る雑音を除去するための時間を必要とせずに読出しを可
能にする。 【構成】読出されるセルＣ１のドレイン電圧を調整する
ためのトランジスタＭ３と、その同じドレイン電圧を入
力として持っていて、調整用トランジスタＭ３を駆動す
るためのインバータＭ１，Ｍ２とからなっていて、調整
用トランジスタＭ３のゲートに接続されたゲートと、ド
レインに接続されたソースとを持っているビット・ライ
ンＢＬの高速プリチャージ・トランジスタＭ６を持って
おり、ビット・ラインＢＬのプリチャージの終りでのそ
の上昇に続いた調整用トランジスタＭ３のドレイン電圧
により消弧される。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明はＥＰＲＯＭメモリー・セ
ルを読出すためのビット・ラインのプリチャージ回路に
かかわる。
【０００２】
【従来の技術】ＥＰＲＯＭメモリー・セルを読出すため
の回路の達成において完全に解決されていない問題の１
つは“ソフト・ライティング”である。これは、もしも
そのゲート電圧及びドレイン電圧が十分に高いとする
と、長時間にわたって読出し状態に置かれたＥＰＲＯＭ
メモリー・セルが望ましくない閾値ジャンプを受けがち
であるという現象である。
【０００３】“ソフト・ライティング”現象が出始める
２つの電圧の限界値は、新しい技術を用いてセルにかつ
てないほど低いチャンネル長さと、酸化物厚さとを与え
ることにより下げられる傾向にある。これは、もしも全
電源電圧 (Ｖcc) が読出し中におけるセルのゲートのた
めに使用されるならば、セル自体のドレインをその同じ
電源電圧の十分に小さな値に保つことが必要であるため
である。
【０００４】この問題を解決する従来の方法では、ＥＰ
ＲＯＭのドレイン電圧が、その同じドレイン電圧を入力
として使用する半ブリッジとして配列された２つのトラ
ンジスタを持つインバータにより駆動される調整用トラ
ンジスタによって調整されるようにしている。厚さとチ
ャンネル長さとの間のＷ／Ｌ比、つまり、インバータの
２つのトランジスタの利得は非常に異なっているので、
より大きな比を持つトランジスタの閾値よりも僅かばか
り高いドレイン電圧は持つことのできる最高値である。
より高い電圧に対して、そのインバータ出力は調整用ト
ランジスタを消弧させて、そのドレイン電圧を完全に低
い値へ戻すことになる。
【０００５】この型式の配列には、全アクセス時間を不
利にしないように十分に短い時間において漸近的ドレイ
ン電圧 (以下、Ｖd として示される) に達する問題が残
っている。実際に、数ＰＦの容量を持つビットラインは
１０ナノ秒以下の時間で電圧Ｖd にプリチャージされる
ことになる。この配列によると、調整用トランジスタの
上流にはダイオード接続されたトランジスタがあるが、
それは、ＥＰＲＯＭメモリー・セルに対するチャージと
して使用され、かくして幾分抵抗性のサイズを持ってい
るので、高速プリチャージに必要な電流を供給できな
い。
【０００６】ビット・ラインの高速プリチャージのため
に採用された従来の解決法では、調整用トランジスタの
ゲート及びソースを高速プリチャージ・トランジスタと
共通に接続し、そのドレインを、高利得の制御トランジ
スタを通して電源Ｖccに接続している。この場合、前述
の高速プリチャージ・トランジスタはそのインバータの
トランジスタにより課せられる同じ調整を受けるが、し
かし、始動に際してより大きい電流を与えて、漸近的ド
レイン電圧Ｖd に達する時間を短かくすることができ
る。
【０００７】しかし、この解決策は或る不都合を持って
いる。実際問題として、高速プリチャージ・トランジス
タはＥＰＲＯＭセルの読出しを妨げることになるが、そ
れは、一旦電圧Ｖd が達した場合において、それにより
吸収される電流がチャージ・トランジスタにより全体的
に供給されず、その同じ高速プリチャージ・トランジス
タによっても供給されるためである。このために、制御
信号ＣＫを制御トランジスタのゲートを横切って印加し
て、プリチャージ・ステップ中のみ能動にさせることが
不可欠である。
【０００８】高利得の制御トランジスタの存在にもかか
わらず、セルの読出しは、いかなる場合でも、その消弧
に続く移動中に妨げられる。実際に調整用トランジスタ
及び高速プリチャージ・トランジスタの寸法が同じであ
ると仮定すると、プリチャージの終りに、そうしたトラ
ンジスタは同じ電流を与える。もしも制御トランジスタ
が急に消弧されるとすると、その調整用トランジスタ
は、電圧Ｖd を僅かばかり調整することにより、補足状
電流を与えなければならない。この変動は、作用してい
るインバータが必要とされる大きな電流でもって一貫し
て調整用トランジスタのゲート電圧を増大するようにそ
のビット・ライン容量を放電しなければならないアドレ
ス指定されたセルによってのみ駆動されるために潜在的
に緩慢である。かくして、プリチャージの終りに到達さ
れるドレイン電圧は、調整用トランジスタ及びインバー
タによって形成されるユニットによってセットされる電
圧Ｖd から僅かばかり異なっている。
【０００９】システムの各種トランジスタのサイズは幾
分重要になる。つまり、高速プリチャージ・トランジス
タのかなり小さいＷ／Ｌ比はその作用を無効にする傾向
があり、その逆も信なりで、大きな比率は、インバータ
が作用できる前に、そのドレイン電圧のレベルを高くし
過ぎることになる。
【００１０】
【発明が解決しようとする課題】本発明の目的は、前に
述べたのと同様な機能を有するが、制御トランジスタを
含まず、ドレイン電圧の漸近的値Ｖd が延長なくしかも
プリチャージの終りでの微調整の必要性なしに到達さ
れ、調整用及び高速プリチャージ・トランジスタによっ
て導入されたいずれかの雑音を除去するための時間を持
つことなしに読出しを可能にした回路を達成することに
よって上述した欠点を克服することにある。
【００１１】
【課題を解決するための手段】本発明によると、かかる
目的は、ＥＰＲＯＭメモリーセルのドレイン電圧を調整
するためのトランジスタと、そのセルの同じドレイン電
圧を入力として持ち、その調整用トランジスタを駆動す
るためのインバータとを含んでいるそのＥＰＲＯＭメモ
リーセルを読出すためのビット・ラインのプリチャージ
回路であって、調整用トランジスタのゲートに接続され
たゲートと、調整用トランジスタのドレインに接続され
たソースとを持つ高速プリチャージ・トランジスタを備
え、以って、ビットラインのプリチャージの終りに上昇
する前記調整用トランジスタのドレイン電圧が高速プリ
チャージ・トランジスタを消弧させることを特徴とする
プリチャージ回路でもって達成される。
【００１２】このように、高速プリチャージ・トランジ
スタは漸近的ドレイン電圧が到達されたときに消弧され
るので、高い利得の制御トランジスタやその対応する制
御信号を除くことができる。更に、このシステムは、極
端な延長なく、しかもプリチャージの終りでの調整を必
要とすることなく電圧Ｖd へと漸近状に達するので、そ
こでの読出しは、調整用及び高速プリチャージ・トラン
ジスタにより導入される雑音があるプリチャージ時間を
考慮することなく実行することができる。
【００１３】本発明の特長は、添付図面に非限定的例と
して例示されている実施例について以下の詳細な記載か
ら一層明瞭になろう。
【００１４】
【実施例】図１を参照するに、本発明による回路は読出
される予定のＥＰＲＯＭセルＣ１のドレイン電圧につい
て調整を与えるｎチャンネルＭＯＳトランジスタＭ３を
含んでいる。セルＣ１の制御ゲートは、その読出しステ
ップ中、電源電圧Ｖccに接続され、セルのソースは接地
され、そのドレインは調整用トランジスタＭ３のソース
に接続されていると共に、ビット・ラインＢＬに沿って
配列されている。
【００１５】また、この回路は調整用トランジスタＭ３
を駆動するためのインバータＭ１,Ｍ２を含んでいる。
インバータはＰチャンネルＭＯＳトランジスタＭ２とｎ
チャンネルＭＯＳトランジスタＭ１とから成っている。
トランジスタＭ２のソースは電源Ｖccに接続され、ドレ
インは回路結節ＮにおいてトランジスタＭ１のドレイン
に接続されている。トランジスタＭ１のソースは接地さ
れている。トランジスタＭ１及びＭ２のゲートは一緒に
なって、ビット・ラインに沿ったトランジスタＭ３のソ
ースに接続されている。調整用トランジスタＭ３のゲー
トは回路結節Ｎに接続されている。
【００１６】トランジスタＭ３のドレインには、ＥＰＲ
ＯＭセルＣ１のチャージを与えるＰチャンネルＭＯＳト
ランジスタＭ４のドレイン及びゲートが接続されてい
る。トランジスタＭ４のソースは電源Ｖccに接続されて
いる。また、トランジスタＭ３のドレインに対しては、
ビット・ラインＢＬの高速チャージを与えるｎチャンネ
ルＭＯＳトランジスタＭ６のソースが接続されている。
トランジスタＭ６のゲートは調整用トランジスタＭ３の
ゲートに接続されているが、トランジスタＭ６のドレイ
ンは電源Ｖccに接続されている。
【００１７】図２に例示されている時間 (秒において表
わされている) に対する、ビット・ラインＢＬを横切っ
た電圧ＶB1の曲線 (ボルトで表わされている) 、トラン
ジスタＭ３のゲートを横切った電圧ＶGM3 の曲線、トラ
ンジスタＭ４のゲート及びドレインを横切った電圧Ｖ
GM4 の曲線により示されているように、本発明による回
路は次のように動作する。
【００１８】読出しステップの始めにおいて、電源電圧
Ｖccの印加は、曲線ＶB1により例示されているようなビ
ット・ラインの高速プリチャージを達成するように調整
用トランジスタＭ３及びプリチャージ・トランジスタＭ
６を制御するゲート電圧ＶGM 3 の発生を、インバータＭ
１, Ｍ２を通して決定する。これと同時に、チャージ・
トランジスタＭ４のゲートを横切った電圧ＶGM4 は漸近
値Ｖd に達する。
【００１９】漸近値Ｖd が到達されると、電圧ＶGM3 も
トランジスタＭ６を消弧させるような電圧に達する。か
くして、プリチャージ・ステップの終りにおいて、トラ
ンジスタＭ６は消弧されて、もはやいかなる電流をも吸
収しなくなる。更に、漸近値Ｖd は過度な延長もなく且
つプリチャージの終りでの調整を必要とすることなく到
達される。かくして、セルの読出しは、トランジスタＭ
３, Ｍ６により導入されたいずれかの雑音の消耗に対し
て必要な時間を持つことなく、いつでも実施できること
になる。
【図面の簡単な説明】
【図１】本発明による回路の実施例を示す回路図であ
る。
【図２】この回路にある幾つかの変数の曲線を例示する
図である。
【符号の説明】
ＢＬ ビット・ライン Ｃ１ ＥＰＲＯＭセル Ｍ１, Ｍ２ インバータ Ｍ３ 調整用トランジスタ Ｍ４ チャージ・トランジスタ Ｍ６ 高速プリチャージ・トランジスタ
─────────────────────────────────────────────────────
【手続補正書】
【提出日】平成５年２月２６日
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】請求項２
【補正方法】変更
【補正内容】
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】発明の詳細な説明
【補正方法】変更
【補正内容】
【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明はＥＰＲＯＭメモリー・セ
ルを読出すためのビット・ラインのプリチャージ回路に
かかわる。
【０００２】
【従来の技術】ＥＰＲＯＭメモリー・セルを読出すため
の回路の達成において完全に解決されていない問題の１
つは“ソフト・ライティング”である。これは、もしも
そのゲート電圧及びドレイン電圧が十分に高いとする
と、長時間にわたって読出し状態に置かれたＥＰＲＯＭ
メモリー・セルが望ましくない閾値ジャンプを受けがち
であるという現象である。
【０００３】“ソフト・ライティング”現象が出始める
２つの電圧の限界値は、新しい技術を用いてセルにかつ
てないほど低いチャンネル長さと、酸化物厚さとを与え
ることにより下げられる傾向にある。これは、もしも全
電源電圧（Ｖｃｃ）が読出し中におけるセルのゲートの
ために使用されるならば、セル自体のドレインをその同
じ電源電圧の十分に小さな値に保つことが必要であるた
めである。
【０００４】この問題を解決する従来の方法では、ＥＰ
ＲＯＭのドレイン電圧が、その同じドレイン電圧を入力
として使用する半ブリッジとして配列された２つのトラ
ンジスタを持つインバータにより駆動される調整用トラ
ンジスタによって調整されるようにしている。厚さとチ
ャンネル長さとの間のＷ／Ｌ比、つまり、インバータの
２つのトランジスタの利得は非常に異なっているので、
より大きな比を持つトランジスタの閾値よりも僅かばか
り高いドレイン電圧は持つことのできる最高値である。
より高い電圧に対して、そのインバータ出力は調整用ト
ランジスタを消弧させて、そのドレイン電圧を完全に低
い値へ戻すことになる。
【０００５】この型式の配列には、全アクセス時間を不
利にしないように十分に短い時間において漸近的ドレイ
ン電圧（以下、Ｖｄとして示される）に達する問題が残
っている。実際に、数ＰＦの容量を持つビットラインは
１０ナノ秒以下の時間で電圧Ｖｄにプリチャージされる
ことになる。この配列によると、調整用トランジスタの
上流にはダイオード接続されたトランジスタがあるが、
それは、ＥＰＲＯＭメモリー・セルに対するチャージと
して使用され、かくして幾分抵抗性のサイズを持ってい
るので、高速プリチャージに必要な電流を供給できな
い。
【０００６】ビット・ラインの高速プリチャージのため
に採用された従来の解決法では、調整用トランジスタの
ゲート及びソースを高速プリチャージ・トランジスタと
共通に接続し、そのドレインを、高利得の制御トランジ
スタを通して電源Ｖｃｃに接続している。この場合、前
述の高速プリチャージ・トランジスタはそのインバータ
のトランジスタにより課せられる同じ調整を受けるが、
しかし、始動に際してより大きい電流を与えて、漸近的
ドレイン電圧Ｖｄに達する時間を短かくすることができ
る。
【０００７】しかし、この解決策は或る不都合を持って
いる。実際問題として、高速プリチャージ・トランジス
タはＥＰＲＯＭセルの読出しを妨げることになるが、そ
れは、一端電圧Ｖｄが達した場合において、それにより
吸収される電流がチャージ・トランジスタにより全体的
に供給されず、その同じ高速プリチャージ・トランジス
タによっても供給されるためである。このために、制御
信号ＣＫを制御トランジスタのゲートを横切って印加し
て、プリチャージ・ステップ中のみ能動にさせることが
不可欠である。
【０００８】高利得の制御トランジスタの存在にもかか
わらず、セルの読出しは、いかなる場合でも、その消弧
に続く移動中に妨げられる。実際に調整用トランジスタ
及び高速プリチャージ・トランジスタの寸法が同じであ
ると仮定すると、プリチャージの終りに、そうしたトラ
ンジスタを同じ電流を与える。もしも制御トランジスタ
が急に消弧されるとすると、その調整用トランジスタ
は、電圧Ｖｄを僅かばかり調整することにより、補足状
電流を与えなければならない。この変動は、作用してい
るインバータが必要とされる大きな電流でもって一貫し
て調整用トランジスタのゲート電圧を増大するようにそ
のビット・ライン容量を放電しなければならないアドレ
ス指定されたセルによってのみ駆動されるために潜在的
に緩慢である。かくして、プリチャージの終りに到達さ
れるドレイン電圧は、調整用トランジスタ及びインバー
タによって形成されるユニットによってセットされる電
圧Ｖｄから僅かばかり異なっている。
【０００９】システムの各種トランジスタのサイズは幾
分重要になる。つまり、高速プリチャージ・トランジス
タのかなり小さいＷ／Ｌ比はその作用を無効にする傾向
があり、その逆も信なりで、大きな比率は、インバータ
が作用できる前に、そのドレイン電圧のレベルを高くし
過ぎることになる。
【００１０】
【発明が解決しようとする課題】本発明の目的は、前に
述べたのと同様な機能を有するが、制御トランジスタを
含まず、ドレイン電圧の漸近的値Ｖｄが延長なくしかも
プリチャージの終りでの微調整の必要性なしに到達さ
れ、調整用及び高速プリチャージ・トランジスタによっ
て導入されたいずれかの雑音を除去するための時間を持
つことなしに読出しを可能にした回路を達成することに
よって上述した欠点を克服することにある。
【００１１】
【課題を解決するための手段】本発明によると、かかる
目的は、ＥＰＲＯＭメモリーセルのドレイン電圧を調整
するためのトランジスタと、そのセルの同じドレイン電
圧を入力として持ち、その調整用トランジスタを駆動す
るためのインバータとを含んでいるそのＥＰＲＯＭメモ
リーセルを読出すためのビット・ラインのプリチャージ
回路であって、調整用トランジスタのゲートに接続され
たゲートと、調整用トランジスタのドレインに接続され
たソースとを持つ高速プリチャージ・トランジスタを備
え、以って、ビットラインのプリチャージの終りに上昇
する前記調整用トランジスタのドレイン電圧が高速プリ
チャージ・トランジスタを消弧させることを特徴とする
プリチャージ回路でもって達成される。
【００１２】このように、高速プリチャージ・トランジ
スタは漸近的ドレイン電圧が到達されたときに消弧され
るので、高い利得の制御トランジスタやその対応する制
御信号を除くことができる。更に、このシステムは、極
端な延長なく、しかもプリチャージの終りでの調整を必
要とすることなく電圧Ｖｄへと漸近状に達するので、そ
こでの読出しは、調整用及び高速プリチャージ・トラン
ジスタにより導入される雑音があるプリチャージ時間を
考慮することなく実行することができる。
【００１３】本発明の特長は、添付図面に非限定的例と
して例示されている実施例について以下の詳細な記載か
ら一層明瞭になろう。
【００１４】
【実施例】図１を参照するに、本発明による回路は読出
される予定のＥＰＲＯＭセルＣ１のドレイン電圧につい
て調整を与えるｎチャンネルＭＯＳトランジスタＭ３を
含んでいる。セルＣ１の制御ゲートは、その読出しステ
ップ中、電源電圧Ｖｃｃに接続され、セルのソースは接
地され、そのドレインは調整用トランジスタＭ３のソー
スに接続されていると共に、ビット・ラインＢＬに沿っ
て配列されている。
【００１５】また、この回路は調整用トランジスタＭ３
を駆動するためのインバータＭ１，Ｍ２を含んでいる。
インバータはＰチャンネルＭＯＳトランジスタＭ２とｎ
チャンネルＭＯＳトランジスタＭ１とから成っている。
トランジスタＭ２のソースは電源Ｖｃｃに接続され、ド
レインは回路結節ＮにおいてトランジスタＭ１のドレイ
ンに接続されている。トランジスタＭ１のソースは接地
されている。トランジスタＭ１及びＭ２のゲートは一緒
になって、ビット・ラインに沿ったトランジスタＭ３の
ソースに接続されている。調整用トランジスタＭ３のゲ
ートは回路結節Ｎに接続されている。
【００１６】トランジスタＭ３のドレインには、ＥＰＲ
ＯＭセルＣ１のチャージを与えるＰチャンネルＭＯＳト
ランジスタＭ４のドレイン及びゲートが接続されてい
る。トランジスタＭ４のソースは電源Ｖｃｃに接続され
ている。また、トランジスタＭ３のドレインに対して
は、ビット・ラインＢＬの高速チャージを与えるｎチャ
ンネルＭＯＳトランジスタＭ６のソースが接続されてい
る。トランジスタＭ６のゲートは調整用トランジスタＭ
３のゲートに接続されているが、トランジスタＭ６のド
レインは電源Ｖｃｃに接続されている。
【００１７】図２に例示されている時間（秒において表
わされている）に対する、ビット・ラインＢＬを横切っ
た電圧ＶＢ１の曲線（ボルトで表わされている）、トラ
ンジスタＭ３のゲートを横切った電圧ＶＧＭ３の曲線、
トランジスタＭ４のゲート及びドレインを横切った電圧
ＶＧＭ４の曲線により示されているように、本発明によ
る回路は次のように動作する。
【００１８】読出しステップの始めにおいて、電源電圧
Ｖｃｃの印加は、曲線ＶＢ１により例示されているよう
なビット・ラインの高速プリチャージを達成するように
調整用トランジスタＭ３及びプリチャージ・トランジス
タＭ６を制御するゲート電圧ＶＧＭ３の発生を、インバ
ータＭ１，Ｍ２を通して決定する。これと同時に、チャ
ージ・トランジスタＭ４のゲートを横切った電圧Ｖ
ＧＭ４は漸近値Ｖｄに達する。
【００１９】漸近値Ｖｄが到達されると、電圧ＶＧＭ３
もトランジスタＭ６を消弧させるような電圧に達する。
かくして、プリチャージ・ステップの終りにおいて、ト
ランジスタＭ６は消弧されて、もはやいかなる電流をも
吸収しなくなる。更に、漸近値Ｖｄは過度な延長もなく
且つプリチャージの終りでの調整を必要とすることなく
到達される。かくして、セルの読出しは、トランジスタ
Ｍ３，Ｍ６により導入されたいずれかの雑音の消耗に対
して必要な時間を持つことなく、いつでも実施できるこ
とになる。

Claims (2)

    【特許請求の範囲】
  1. 【請求項１】 ＥＰＲＯＭメモリー・セル (Ｃ１) のド
    レイン電圧を調整するためのトランジスタ (Ｍ３) と、
    前記セル (Ｃ１) の同じドレイン電圧を入力として持
    ち、前記調整用トランジスタ (Ｍ３) を駆動するための
    インバータ (Ｍ１, Ｍ２) とを含んでいるＥＰＲＯＭメ
    モリー・セルを読み出すためのビット・ラインのプリチ
    ャージ回路であって、前記調整用トランジスタ (Ｍ３)
    のゲートに接続されるゲートと、該調整用トランジスタ
    (Ｍ３) のドレインに接続されるソースとを持っている
    高速プリチャージ・トランジスタ (Ｍ６) を備えてい
    て、ビット・ライン (ＢＬ) のプリチャージの終りで上
    昇する前記調整用トランジスタ (Ｍ３) のドレイン電圧
    が前記高速プリチャージ・トランジスタ (Ｍ６) の消弧
    を行うことを特徴とするプリチャージ回路。
  2. 【請求項２】 電源電圧 (Ｖcc) と前記調整用トランジ
    スタ (Ｍ３) との間におけるビット・ライン (ＢＬ)
    に、前記メモリー・セル (Ｃ１) のチャージ・トランジ
    スタ (Ｍ４) を備えていることを特徴とする請求項１の
    プリチャージ回路。
JP13821692A 1991-05-30 1992-05-29 Ｅｐｒｏｍ メモリー・セルを読出すためのビット・ラインのプリチャージ回路 Pending JPH05266679A (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
ITMI911485A IT1249616B (it) 1991-05-30 1991-05-30 Circuito di precarica di bit line per la lettura di una cella di memoria eprom.
IT91A001485 1991-05-30

Publications (1)

Publication Number Publication Date
JPH05266679A true JPH05266679A (ja) 1993-10-15

Family

ID=11360018

Family Applications (1)

Application Number Title Priority Date Filing Date
JP13821692A Pending JPH05266679A (ja) 1991-05-30 1992-05-29 Ｅｐｒｏｍ メモリー・セルを読出すためのビット・ラインのプリチャージ回路

Country Status (4)

Country Link
EP (1) EP0516225B1 (ja)
JP (1) JPH05266679A (ja)
DE (1) DE69221940T2 (ja)
IT (1) IT1249616B (ja)

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