-
Die vorliegende Erfindung betrifft eine Vorladeschaltung einer Bitleitung
zum Lesen einer EPROM-Speicherzelle.
-
Eines der beim Hervorbringen einer Schaltung zum Lesen einer
EPROM-Speicherzelle auftretenden Probleme, das noch nicht vollständig
gelöst war, ist die fehlerhafte Schreibauslösung oder das sog. "Soft-
Writing".
-
Dies ist ein Phänomen, aufgrund dessen eine für eine hinreichend lange
Zeitdauer in den Lesezustand versetzte EPROM-Speicherzelle dazu
neigt, einem unerwünschten Schwellenwertsprung unterworfen zu sein,
wenn die Gatespannung und die Drainspannung hinreichend hoch sind.
-
Der Schrankenwert dieser beiden Spannungen, bei dem das
"Soft-Writing"-Phänomen sich zu zeigen beginnt, neigt dazu, abzunehmen, da
neue Technologien Zellen mit noch kleineren Kanallängen und
Oxiddicken liefern.
-
Dies ist der Grund dafür, warum es erforderlich ist, den Drain-Bereich
der Zelle selbst auf einem Wert zu halten, der ein hinreichend kleiner
Bruchteil der gesamten Versorgungsspannung ist, wenn dieselbe
Versorgungsspannung (Vcc) während des Lesens für das Gate der Zelle
verwendet wird.
-
Ein klassisches Verfahren zum Lösen dieses Problems sieht vor, daß die
Drainspannung einer EPROM-Zelle durch einen Regelungstransistor
geregelt wird, der wiederum durch einen Inverter mit zwei als
Halbbrücke angeordneten Transistoren angesteuert wird, der dieselbe
Drainspannung der EPROM-Zelle als Eingangssignal nutzt; siehe
beispielsweise EP-A-0,329, 141. Die W/L-Verhältnisse zwischen Dicke und
Kanallänge und somit zwischen den Verstärkungsfaktoren der beiden
Transistoren des Inverters sind sehr unterschiedlich, so daß die höchste
erzielbare Drainspannung nur wenig größer als der Schwellenwert des
Transistors mit dem größeren Verhältnis ist. Bei größeren Spannungen
neigt der Inverterausgang dazu, den Regelungstransistor vollständig zu
sperren, wodurch die Drainspannung auf einen niedrigeren Wert
zurückgenommen wird.
-
Eine Anordnung dieses Typs hinterläßt noch das Problem des Erreichens
der asymptotischen Drainspannung (im folgenden mit Vd angegeben) in
einer hinreichend kurzen Zeit, um nicht die Gesamtzugriffszeit nachteilig
zu beeinflussen; in der Praxis muß die Bitleitung, die eine Kapazität von
wenigen pF aufweist, in einer Zeit von weniger als 10 ns auf die Span
nung Vd vorgeladen werden.
-
Gemäß dieser Anordnung gibt es oberhalb des Regelungstransistors
einen weiteren als Diode geschalteten Transistor, der jedoch nicht in der
Lage ist, den für eine schnelle Vorladung erforderlichen Strom zu
liefern, da er als die Ladung für die EPROM-Speicherzelle verwendet wird
und daher eine einigermaßen mit Widerstand behaftete Größe aufweist.
-
Die Präambel des Anspruches 1 basiert auf einer klassischen Lösung,
die zum schnellen Vorladen der Bitleitung herangezogen worden ist und
bei der das Gate und die Source für den Regelungstransistor und einen
schnellen Vorladetransistor gemeinsam vorgesehen sind, wobei Drain
über einen Steuertransistor mit hohem Verstärkungsfaktor mit der
Versorgungsspannung Vcc verbunden ist. Auf diese Art und Weise wird der
vorstehend erwähnte schnelle Vorladetransistor ebenfalls der gleichen,
durch die Transistoren des Inverters ausgeübten Regelung unterworfen,
aber er ist in der Lage, beim Einschalten einen wesentlich höheren
Strom zu liefern, wodurch die Zeit zum Erreichen der asymptotischen
Drainspannung Vd verkürzt wird.
-
Diese Lösung weist ebenfalls einige Nachteile auf.
-
Der schnelle Vorladetransistor stört in der Tat das Lesen der EPROM-
Zelle, da der durch ihn absorbierte Strom nicht vollständig durch den
Ledetransistor geliefert wird, sobald die Spannung Vd erreicht ist,
sondern
auch durch denselben schnellen Vorladetransistor; aus diesem
Grund ist es unerläßlich, ein über das Gate des Steuertransistors
zugeführtes Steuersignal CK vorzusehen, das nur während des Vorlade-
Schrittes aktiv ist.
-
Trotz des Vorhandenseins des Transistors mit hohem Verstärkungsfaktor
ist das Lesen der Zelle auf jeden Fall während des auf dessen Sperren
folgenden Übergangs gestört; in der Tat geben der Regelungstransistor
und der schnelle Vorladetransistor am Ende der Vorladung den gleichen
Strom ab, wobei angenommen wird, daß die Abmessungen des
Regelungstransistors und diejenigen des schnellen Vorladetransistors gleich
sind; wenn der Steuertransistor plötzlich sperrt, muß der
Regelungstransistor einen Ergänzungsstrom mit einer weiteren kleinen Angleichung
der Spannung Vd liefern. Diese Schwahkung ist potentiell langsam, da
sie lediglich durch die adressierte Zelle angesteuert wird, die die
Kapazität der Bitleitung entladen muß, so daß der reagierende Inverter die
Gatespannung des Regelungstransistors kohärent mit dem benötigten
größeren Strom erhöht. Daher ist die am Ende der Vorladung erreichte
Spannung geringfügig unterschiedlich gegenüber der durch die durch den
Regelungstransistor und den Inverter gebildete Einheit eingestellten
Spannung Vd.
-
Die Größen der verschiedenen Transistoren des Systems werden
einigermaßen kritisch: Ein günstiges niedriges W/L-Verhältnis des schnellen
Vorladetransistors neigt dazu, dessen Wirkung ineffektiv zu machen,
wohingegen umgekehrt ein großes Verhältnis einen zu hohen Pegel der
Drainspannung erzeugen kann, bevor der Inverter in der Lage ist, zu
reagieren.
-
Aufgabe der vorliegenden Erfindung ist es, die vorstehend beschriebenen
Nachteile durch Vorsehen einer Schaltung mit einer Funktion ähnlich zu
der vorstehend beschreibenden zu überwinden, die keinen
Steuertransistor aufweist und wobei der asymptotische Wert Vd der Drainspannung
ohne Überschwingen und ohne die Notwendigkeit kleiner Angleichungen
am Ende der Vorladung erreicht wird, wodurch es ermöglicht wird, daß
das Lesen stattfindet, ohne eine Zeit zum Eliminieren jeglichen
möglichen durch den Regelungstransistor und den schnellen Vorladetransistor
erzeugten Rauschens warten zu müssen.
-
Gemäß der Erfindung werden derartige Aufgaben durch eine
Vorladeschaltung für eine Bitleitung zum Lesen einer EPROM-Speicherzelle
gelöst, die die in Anspruch 1 angegebenen Merkmale umfaßt.
-
Da der schnelle Vorladetransistor sperrt, wenn die asymptotische
Drainspannung erreicht ist, ist es möglich, den Steuertransistor mit hohem
Verstärkungsfaktor und das entsprechende Steuersignal wegzulassen.
-
Darüber hinaus erreicht das System asymptotisch die Spannung Vd ohne
jegliches Überschwingen und ohne Notwendigkeit für Angleichungen am
Ende des Vorladens, so daß es möglich ist, das Lesen ohne Vorsehen
einer Vorladezeit, in der durch den Regelungstransistor und durch den
Vorladetransistor erzeugtes Rauschen auftritt, auszuführen.
-
Die Merkmale der vorliegenden Erfindung werden durch die folgenden
detaillierten Erläuterungen einer als nicht begrenzendes Beispiel in der
beigefügten Zeichnung illustrierten Ausführungsform verdeutlicht,
wobei:
-
Fig. 1 eine Ausführungsform der erfindungsgemäßen Schaltung
veranschaulicht;
-
Fig. 2 die Kurven einiger in der Schaltung vorhandenen Variablen
veranschaulicht.
-
Unter Bezugnahme auf Fig. 1 umfaßt die erfmdungsgemäße Schaltung
einen n-Kanal-MOS-Transistor M3, der die Regelung der
Drainspannung einer auszulesenden EPROM-Zelle C1 besorgt. Das Steuergate der
Zelle C1 ist während des Leseschrittes mit einer Versorgungsspannung
Vcc verbunden, die Source der Zelle ist an Masse gelegt, der Drain ist
mit der Source des Regelungstransistors M3 verbunden, und dergleichen
ist entlang einer Bitleitung Bl angeordnet.
-
Die Schaltung umfaßt ebenso einen Inverter M1, M2 zum Ansteuern des
Regelungstransistors M3. Der Inverter umfaßt einen
p-Kanal-MOS-Transistor M2 sowie einen n-Kanal-MOS-Transistor M1. Die Source des
Transistors M2 ist mit der Versorgungsspannung Vcc verbunden, und
der Drain ist mit dem Drain des Transistors M1 an einem
Schaltungsknoten N verbunden. Die Source des Transistors M1 ist auf Masse
gelegt. Die Gates der Transistoren M1 und M2 sind miteinander und mit
der Source des Transistors M3 entlang der Bitleitung verbunden. Das
Gate des Regelungstransistors M3 ist mit dem Schaltungslmoten N
verbunden.
-
Mit dem Drain des Transistors M3 sind der Drain und das Gate eines p-
Kanal-MOS-Transistors M4 verbunden, der die Ladung der EPROM-
Zelle C1 liefert. Die Source des Transistors M4 ist mit der
Spannungsversorgung Vcc verbunden.
-
Mit dem Drain des Transistors M3 ist ebenfalls die Source eines
n-Kanal-MOS-Transistors M6 verbunden, der das schnelle Laden der
Bitleitung Bl besorgt. Das Gate des Transistors M6 ist mit dem Gate des
Regelungstransistors M3 verbunden, während der Drain des Transistors
M6 mit der Stromversorgung Vcc verbunden ist.
-
Wie durch die in Fig. 2 dargestellten Kurven der Spannung VBl an der
Bitleitung Bl, der Spannung VGM3 an dem Gate des Transistors M3 und
der Spannung VGM4 an dem Gate und an dem Drain des Transistors M4
(ausgedrückt in Volt) über die Zeit (ausgedrückt in Sekunden)
veranschaulichen, arbeitet die erfindungsgemäße Schaltung wie folgt.
-
Zu Beginn des Leseschrittes legt das Anlegen der Versorgungsspannung
Vcc über den Inverter M1, M2 die Erzeugung einer Gatespannung VGM3
-
fest, die den Regelungstransistor M3 und den Vorladetransistor M6 zum
Erzielen der schnellen Vorladung der Bitleitung, wie in der Kurve VBl
veranschaulicht, steuert. Gleichzeitig erreicht die Spannung VGM4 am
Gate des Ladetransistors M4 den asymptotischen Wert Vd.
-
Wenn der asymptotische Wert Vd erreicht ist, erreicht ebenfalls die
Spannung VGM3 einen Wert zum Sperren des Transistors M6.
-
Daher ist der Transistor M6 am Ende des Vorladeschrittes gesperrt und
absorbiert nicht weiter irgendeinen Strom. Darüberhinaus wird der
asymptotische Wert Vd ohne Überschwingung und ohne Notwendigkeit
für Abgleichungen am Ende der Vorladung erreicht. Das Lesen der
Zelle kann daher zu jeder Zeit ohne Warten auf die für die Erschöpfung
jeglichen möglichen durch die Transistoren M3, M6 eingeführten
Rauschens stattfinden.