JP2675277B2 - メモリ・アレイ・セル読み出し回路 - Google Patents
メモリ・アレイ・セル読み出し回路Info
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- G11C16/26—Sensing or reading circuits; Data output circuits
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Description
【０００１】
【産業上の利用分野】この発明は、メモリ・アレイ・セ
ル読み出し回路に関するものである。
ル読み出し回路に関するものである。
【０００２】
【従来の技術】周知のように、現在市販されている不揮
発性メモリでは、アレイ・セルはその内容を選択された
基準セルの既知内容と比較することで読み出される。も
う少し詳しく云うと、読み出されるべきセル（アレイの
同一列中の他のセルと一緒に）はアレイのビット・ライ
ンに接続されているが、基準セル（通常、バージン・セ
ル又は消去されたセル）は基準ラインに接続されている
（積極的には同一列中の他の基準セルと一緒に）。それ
ぞれのデコード回路を介してビット・ラインは電流／電
圧変換器（以後、アレイ変換器とも称する）に接続さ
れ、次にこの変換器が電源に接続される。
発性メモリでは、アレイ・セルはその内容を選択された
基準セルの既知内容と比較することで読み出される。も
う少し詳しく云うと、読み出されるべきセル（アレイの
同一列中の他のセルと一緒に）はアレイのビット・ライ
ンに接続されているが、基準セル（通常、バージン・セ
ル又は消去されたセル）は基準ラインに接続されている
（積極的には同一列中の他の基準セルと一緒に）。それ
ぞれのデコード回路を介してビット・ラインは電流／電
圧変換器（以後、アレイ変換器とも称する）に接続さ
れ、次にこの変換器が電源に接続される。
【０００３】デコード回路（デコード信号によって制御
される）は、特定のビット・ラインをそれぞれの変換器
へ接続するか或はそれぞれの変換器から切り離すことに
よりこのビット・ラインを読み取り動作可能或は動作不
能にする。変換器は直列に接続された予備充電回路及び
負荷を備え、これらの間のノードが変換器の出力端子に
なり且つセンス増幅器の一方の入力端子に接続される。
センス増幅器の他方の入力端子は、基準ラインと電源の
間に置かれ且つアレイ変換器と同じ構造の基準電流／電
圧変換器の出力端子に接続される。
される）は、特定のビット・ラインをそれぞれの変換器
へ接続するか或はそれぞれの変換器から切り離すことに
よりこのビット・ラインを読み取り動作可能或は動作不
能にする。変換器は直列に接続された予備充電回路及び
負荷を備え、これらの間のノードが変換器の出力端子に
なり且つセンス増幅器の一方の入力端子に接続される。
センス増幅器の他方の入力端子は、基準ラインと電源の
間に置かれ且つアレイ変換器と同じ構造の基準電流／電
圧変換器の出力端子に接続される。
【０００４】既知の１つの解決策によれば、負荷が２重
化されている以外、基準変換器はアレイ変換器と同じ構
造をしており、そして基準変換器及びアレイ変換器の負
荷は、読み出されるべきセルに供給される電流が基準セ
ルの電流の半分であるように接続されたカレント・ミラ
ーである。
化されている以外、基準変換器はアレイ変換器と同じ構
造をしており、そして基準変換器及びアレイ変換器の負
荷は、読み出されるべきセルに供給される電流が基準セ
ルの電流の半分であるように接続されたカレント・ミラ
ーである。
【０００５】従って、読み出しは最初の予備充電兼等化
ステップ［選択されたビット・ライン（読み出されるべ
きセルに接続された）及び基準ラインが所定電圧までバ
イアスされ、そして読み出されるべきセル及び基準セル
が制御端子にて適切にバイアスされる。］及び検出ステ
ップ（コンパレータの出力が読み出される）から成る。
ステップ［選択されたビット・ライン（読み出されるべ
きセルに接続された）及び基準ラインが所定電圧までバ
イアスされ、そして読み出されるべきセル及び基準セル
が制御端子にて適切にバイアスされる。］及び検出ステ
ップ（コンパレータの出力が読み出される）から成る。
【０００６】等化ステップでは、基準変換器の出力電圧
は最初電源値から中間の基準値まで低下するが、アレイ
変換器の出力電圧は最初電源値から低い値まで低下す
る。もし読み出されるべきセルが消去されるならば、出
力電圧は、このセルが所要の電流（上述したように、読
み出されるべきセルに供給される電流は基準セルの電流
の半分である。）よりも小さい電流を受けるので、基準
値よりも低い値に固定される。逆に、もし読み出される
べきセルが書き込まれるならば、このセルは殆ど無電流
を吸収しそして出力電圧は電源電圧に近い高電圧に切り
換わる。従って、出力電圧は、書き込まれたセルの場合
には基準電圧よりも高く且つ消去されたセルの場合には
基準電圧よりも低く、よって変換器の出力電圧が一度固
定されるとコンパレータに書き込まれたセルと消去され
たセルとを区別させる。
は最初電源値から中間の基準値まで低下するが、アレイ
変換器の出力電圧は最初電源値から低い値まで低下す
る。もし読み出されるべきセルが消去されるならば、出
力電圧は、このセルが所要の電流（上述したように、読
み出されるべきセルに供給される電流は基準セルの電流
の半分である。）よりも小さい電流を受けるので、基準
値よりも低い値に固定される。逆に、もし読み出される
べきセルが書き込まれるならば、このセルは殆ど無電流
を吸収しそして出力電圧は電源電圧に近い高電圧に切り
換わる。従って、出力電圧は、書き込まれたセルの場合
には基準電圧よりも高く且つ消去されたセルの場合には
基準電圧よりも低く、よって変換器の出力電圧が一度固
定されるとコンパレータに書き込まれたセルと消去され
たセルとを区別させる。
【０００７】
【発明が解決しようとする課題】上述した回路では、書
き込まれたセルと消去されたセルとを区別するのが重要
であるが、基準電流とアレイ電流の関係は読み出し速度
に関しては欠点となる。事実、書き込まれたセルの場合
には、アレイ変換器の出力ノードでの電圧の、最初の低
下に続く上昇は、供給された電流の量に依存する。これ
は基準電流の半分に等しく、上述した既知の回路は従っ
て遅く且つ変換器の出力電圧が正しい値に達してセルを
読み出させるのに若干の時間経過を伴う。その上、回路
が遅いので、出力電圧が上昇する速度は割り当てられた
時間内に部分的にプログラムされた（書き込まれた）セ
ルの読み出しを防ぐ程遅くて良く、その結果、セルは実
際には欠点が無く且つさもなければ速められた速度状態
下で使用可能であるのに、拒否されるか返されなければ
ならない。
き込まれたセルと消去されたセルとを区別するのが重要
であるが、基準電流とアレイ電流の関係は読み出し速度
に関しては欠点となる。事実、書き込まれたセルの場合
には、アレイ変換器の出力ノードでの電圧の、最初の低
下に続く上昇は、供給された電流の量に依存する。これ
は基準電流の半分に等しく、上述した既知の回路は従っ
て遅く且つ変換器の出力電圧が正しい値に達してセルを
読み出させるのに若干の時間経過を伴う。その上、回路
が遅いので、出力電圧が上昇する速度は割り当てられた
時間内に部分的にプログラムされた（書き込まれた）セ
ルの読み出しを防ぐ程遅くて良く、その結果、セルは実
際には欠点が無く且つさもなければ速められた速度状態
下で使用可能であるのに、拒否されるか返されなければ
ならない。
【０００８】この発明の目的は、上述した欠点を打破す
るように設計された高速の読み出し回路を得ることであ
る。
るように設計された高速の読み出し回路を得ることであ
る。
【０００９】
【課題を解決するための手段】この発明はによれば、特
許請求の範囲の請求項１に記載されたようなメモリ・ア
レイ・セル読み出し回路が提供される。
許請求の範囲の請求項１に記載されたようなメモリ・ア
レイ・セル読み出し回路が提供される。
【００１０】
【実施例】この発明の望ましい非制限実施例を、添付図
面について説明する。図１において、符号１は、多数個
のアレイ読み出し枝路２（１個だけ図示した）及び基準
枝路３を既知の態様で備えた読み出し回路を示す。アレ
イ読み出し枝路２は多数本のビット・ライン５（１本だ
け図示した）に（図示しないデコード回路を介して）接
続された予備充電回路４を含み、そしてビット・ライン
５は多数個のセル（そのうちの、或る一定時間に読み出
されるべきセル６だけを示す。）に接続されている。予
備充電回路４はＰチャネルＭＯＳトランジスタ８から成
る負荷を介して電圧ＶDDの電源ラインに接続され、そし
て予備充電回路４及びトランジスタ８は電流／電圧変換
器を形成し、その出力端子がトランジスタ８のドレイン
端子（ノード９）である。
面について説明する。図１において、符号１は、多数個
のアレイ読み出し枝路２（１個だけ図示した）及び基準
枝路３を既知の態様で備えた読み出し回路を示す。アレ
イ読み出し枝路２は多数本のビット・ライン５（１本だ
け図示した）に（図示しないデコード回路を介して）接
続された予備充電回路４を含み、そしてビット・ライン
５は多数個のセル（そのうちの、或る一定時間に読み出
されるべきセル６だけを示す。）に接続されている。予
備充電回路４はＰチャネルＭＯＳトランジスタ８から成
る負荷を介して電圧ＶDDの電源ラインに接続され、そし
て予備充電回路４及びトランジスタ８は電流／電圧変換
器を形成し、その出力端子がトランジスタ８のドレイン
端子（ノード９）である。
【００１１】同様に、基準枝路３は基準ライン１１に接
続された予備充電回路１０を含み、そして基準ライン１
１は基準セル１２に接続されるか或はビット・ライン５
のように１列中の多数個の基準セルに接続されている。
負荷は、予備充電回路１０と電源ライン７の間に置か
れ、そしてこの場合はトランジスタ８と同じサイズ及び
製造仕様であるがダイオード接続された２個のＰチャネ
ルＭＯＳトランジスタ１３，１５から成る。この場合
も、予備充電回路１０及びトランジスタ１３，１５は電
流／電圧変換器を形成し、その出力端子がトランジスタ
１３，１５と予備充電回路１０の間のノード１６で形成
される。
続された予備充電回路１０を含み、そして基準ライン１
１は基準セル１２に接続されるか或はビット・ライン５
のように１列中の多数個の基準セルに接続されている。
負荷は、予備充電回路１０と電源ライン７の間に置か
れ、そしてこの場合はトランジスタ８と同じサイズ及び
製造仕様であるがダイオード接続された２個のＰチャネ
ルＭＯＳトランジスタ１３，１５から成る。この場合
も、予備充電回路１０及びトランジスタ１３，１５は電
流／電圧変換器を形成し、その出力端子がトランジスタ
１３，１５と予備充電回路１０の間のノード１６で形成
される。
【００１２】もう少し詳しく云うと、トランジスタ１
３，１５は、そのゲート端子が互いに接続され、それぞ
れのドレイン端子に接続され、アレイ読み出し枝路２の
トランジスタに接続され、且つノード１６に接続されて
いる。基準枝路３のノード１６、アレイ読み出し枝路２
のノード９はセンス増幅器１７の各入力端子に接続さ
れ、センス増幅器１７の出力端子１８が読み出し回路１
の出力端子になる。
３，１５は、そのゲート端子が互いに接続され、それぞ
れのドレイン端子に接続され、アレイ読み出し枝路２の
トランジスタに接続され、且つノード１６に接続されて
いる。基準枝路３のノード１６、アレイ読み出し枝路２
のノード９はセンス増幅器１７の各入力端子に接続さ
れ、センス増幅器１７の出力端子１８が読み出し回路１
の出力端子になる。
【００１３】上述した例は１個の基準枝路３を提供し、
そしてトランジスタ１３，１５は消費電力が極めて少な
い簡単な解決策により各アレイ読み出し枝路２（各セン
ス増幅器１７毎に１個）のトランジスタ８のゲート端子
を制御するマルチミラーを提供する。或は、基準枝路３
は各センス増幅器１７毎に即ち各アレイ読み出し枝路２
毎に設けても良い。
そしてトランジスタ１３，１５は消費電力が極めて少な
い簡単な解決策により各アレイ読み出し枝路２（各セン
ス増幅器１７毎に１個）のトランジスタ８のゲート端子
を制御するマルチミラーを提供する。或は、基準枝路３
は各センス増幅器１７毎に即ち各アレイ読み出し枝路２
毎に設けても良い。
【００１４】予備充電回路４は、ノード９とビット・ラ
イン５の間に置かれたカスコード（cascode）段２０、
ビット・ライン５での電圧オーバシュートを防止するた
めの一対の安定化トランジスタ２１，２２、及び速予備
充電トランジスタ２８を含む。もう少し詳しく云うと、
カスコード段２０は普通の即ち低閾値のＮチャネル・ト
ランジスタ２５及びＮＯＲゲート２６から成り、トラン
ジスタ２５はそのドレイン端子がノード９に接続され且
つソース端子（ノード２３）がビット・ライン５に接続
され、そしてＮＯＲゲート２６はその第１の入力端子が
ビット・ライン５に接続され、その第２の入力端子が論
理信号ＥＮＭの供給されるノード２６ａに接続され、且
つその出力端子（ノード２７）がトランジスタ２５のゲ
ート端子に接続されている。
イン５の間に置かれたカスコード（cascode）段２０、
ビット・ライン５での電圧オーバシュートを防止するた
めの一対の安定化トランジスタ２１，２２、及び速予備
充電トランジスタ２８を含む。もう少し詳しく云うと、
カスコード段２０は普通の即ち低閾値のＮチャネル・ト
ランジスタ２５及びＮＯＲゲート２６から成り、トラン
ジスタ２５はそのドレイン端子がノード９に接続され且
つソース端子（ノード２３）がビット・ライン５に接続
され、そしてＮＯＲゲート２６はその第１の入力端子が
ビット・ライン５に接続され、その第２の入力端子が論
理信号ＥＮＭの供給されるノード２６ａに接続され、且
つその出力端子（ノード２７）がトランジスタ２５のゲ
ート端子に接続されている。
【００１５】第１の安定化トランジスタ２１はＰ型であ
って、そのソース端子がノード９に接続され、そのドレ
イン端子がＮＯＲゲート２６の出力端子に接続され、且
つそのゲート端子が論理信号ＢＬＤＮの供給されるノー
ド２９に接続されている。第２の安定化トランジスタ２
２はＮ型であって、そのソース端子がグランドに接続さ
れ、そのドレイン端子がビット・ライン５に接続され、
且つそのゲート端子が論理信号ＢＬＤＮとは逆の論理信
号ＢＬＤの供給されるノード３０に接続されている。速
予備充電トランジスタ２８は、普通のＮチャネル型であ
り、そのドレイン端子がＶDD電源ライン７に接続され、
そのソース端子がノード９に接続され、且つそのゲート
端子がＮＯＲゲート２６の出力端子に接続されている。
って、そのソース端子がノード９に接続され、そのドレ
イン端子がＮＯＲゲート２６の出力端子に接続され、且
つそのゲート端子が論理信号ＢＬＤＮの供給されるノー
ド２９に接続されている。第２の安定化トランジスタ２
２はＮ型であって、そのソース端子がグランドに接続さ
れ、そのドレイン端子がビット・ライン５に接続され、
且つそのゲート端子が論理信号ＢＬＤＮとは逆の論理信
号ＢＬＤの供給されるノード３０に接続されている。速
予備充電トランジスタ２８は、普通のＮチャネル型であ
り、そのドレイン端子がＶDD電源ライン７に接続され、
そのソース端子がノード９に接続され、且つそのゲート
端子がＮＯＲゲート２６の出力端子に接続されている。
【００１６】予備充電回路１０は、付加的な電流枝路３
１を除けば、予備充電回路４と同じ構造をしている。予
備充電回路１０は、従ってカスコード段３２、第１及び
第２の安定化トランジスタ３３，３４、並びに速予備充
電トランジスタ３９を含む。カスコード段３２は普通の
Ｎチャネル・トランジスタ３５及びＮＯＲゲート３６か
ら成り、トランジスタ３５は、そのドレイン端子がノー
ド１６に接続され、且つそのソース端子（ノード４１）
が基準ライン１１に接続され、そしてＮＯＲゲート３６
はその第１の入力端子が基準ライン１１に接続され、そ
の第２の入力端子が論理信号ＥＮＲの供給されるノード
３７に接続され、且つその出力端子（ノード３８）がト
ランジスタ３５のゲート端子に接続されている。
１を除けば、予備充電回路４と同じ構造をしている。予
備充電回路１０は、従ってカスコード段３２、第１及び
第２の安定化トランジスタ３３，３４、並びに速予備充
電トランジスタ３９を含む。カスコード段３２は普通の
Ｎチャネル・トランジスタ３５及びＮＯＲゲート３６か
ら成り、トランジスタ３５は、そのドレイン端子がノー
ド１６に接続され、且つそのソース端子（ノード４１）
が基準ライン１１に接続され、そしてＮＯＲゲート３６
はその第１の入力端子が基準ライン１１に接続され、そ
の第２の入力端子が論理信号ＥＮＲの供給されるノード
３７に接続され、且つその出力端子（ノード３８）がト
ランジスタ３５のゲート端子に接続されている。
【００１７】第１の安定化トランジスタ３３はＰ型であ
って、そのソース端子がノード１６に接続され、そのド
レイン端子がノード３８に接続され、且つそのゲート端
子がノード４０に接続されている。このノード４０はノ
ード２９に接続されるので、論理信号ＢＬＤＮが供給さ
れる。第２の安定化トランジスタ３４はＮ型であって、
そのソース端子がグランドに接続され、そのドレイン端
子が基準ライン１１に接続され、且つそのゲート端子が
ノード３０に接続されている。速予備充電トランジスタ
３９は、普通のＮチャネル型であり、そのドレイン端子
がＶDD電源ライン７に接続され、そのソース端子がノー
ド１６に接続され、且つそのゲート端子がノード３８に
接続されている。
って、そのソース端子がノード１６に接続され、そのド
レイン端子がノード３８に接続され、且つそのゲート端
子がノード４０に接続されている。このノード４０はノ
ード２９に接続されるので、論理信号ＢＬＤＮが供給さ
れる。第２の安定化トランジスタ３４はＮ型であって、
そのソース端子がグランドに接続され、そのドレイン端
子が基準ライン１１に接続され、且つそのゲート端子が
ノード３０に接続されている。速予備充電トランジスタ
３９は、普通のＮチャネル型であり、そのドレイン端子
がＶDD電源ライン７に接続され、そのソース端子がノー
ド１６に接続され、且つそのゲート端子がノード３８に
接続されている。
【００１８】付加的な電流枝路３１はＮ型の付加的な電
流トランジスタ４３を含み、そのソース端子が基準ライ
ン１１に接続され、そのゲート端子がノード３８に接続
され、且つそのドレイン端子がスイッチ４４を介してグ
ランドに接続されている。付加的な電流トランジスタ４
３は、カスコード段３２により基準ライン１１をバイア
スする時に基準セル１２の電流に近似する電流を吸収す
るようなサイズである。もう少し詳しく云うと、スイッ
チ４４はＮチャネル・トランジスタによって形成され、
そのソース端子が付加的な電流トランジスタ４３のドレ
イン端子に接続され、そのドレイン端子がグランドに接
続され、且つそのゲート端子がノード３０に接続されて
いる。
流トランジスタ４３を含み、そのソース端子が基準ライ
ン１１に接続され、そのゲート端子がノード３８に接続
され、且つそのドレイン端子がスイッチ４４を介してグ
ランドに接続されている。付加的な電流トランジスタ４
３は、カスコード段３２により基準ライン１１をバイア
スする時に基準セル１２の電流に近似する電流を吸収す
るようなサイズである。もう少し詳しく云うと、スイッ
チ４４はＮチャネル・トランジスタによって形成され、
そのソース端子が付加的な電流トランジスタ４３のドレ
イン端子に接続され、そのドレイン端子がグランドに接
続され、且つそのゲート端子がノード３０に接続されて
いる。
【００１９】図１の読み出し回路１は下記のように作動
する。論理信号ＥＮＭ及びＥＮＲを低レベルに切り換え
ることにより等化ステップを動作可能にする時、論理信
号ＢＬＤが高レベルであるので、トランジスタ２１，２
２，２８，３３，３４，３９及び４３の時間を無視すれ
ば、カスコード段２０，３２は動作可能にされてビット
・ライン５及び基準ライン１１を所定の電圧例えば１Ｖ
にもたらす。もう少し詳しく云うと、ＮＯＲゲート２６
及び３６の従前の低出力は高出力に切り換わり（ビット
・ライン５及び基準ライン１１は放電してグランド電位
になる）、従ってトランジスタ２５及び３５をターンオ
ンさせることによりトランジスタ８をビット・ライン５
へそしてトランジスタ１３，１５を基準ライン１１へ接
続する。ビット・ライン５、基準ライン１１（これらは
容量性である）は充電され始め従ってノード２３，４１
での電圧を上昇させ且つノード９，１６での電圧を降下
させる。ノード２３，４１での電圧従ってＮＯＲゲート
２６，３６へ供給される電圧の上昇は、ＮＯＲゲート２
６，３６の出力端子での電圧従ってトランジスタ２５，
３５の制御端子での電圧の降下で達成され、従ってトラ
ンジスタ２５，３５は導通状態が減り且つノード２３，
４１からノード９，１６を減結合しようとするので電圧
が降下する。換言すれば、この段階では、ビット・ライ
ン５、基準ライン１１の電圧は上昇するとＮＯＲゲート
２６，３６によりトランジスタ２５，３６を少なくとも
部分的にターンオフすることによって降下され、またビ
ット・ライン５、基準ライン１１の電圧は降下するとＮ
ＯＲゲート２６，３６によりトランジスタ２５，３５を
より大きな範囲までターンオンすることによって上昇さ
れる。この逆方向の組み合わせ作用は平衡した状態（バ
イアス）を達成し、トランジスタ２５，３５は、ビット
・ライン５、基準ライン１１の所定電圧を確保するのに
要する量だけターンオンされる。
する。論理信号ＥＮＭ及びＥＮＲを低レベルに切り換え
ることにより等化ステップを動作可能にする時、論理信
号ＢＬＤが高レベルであるので、トランジスタ２１，２
２，２８，３３，３４，３９及び４３の時間を無視すれ
ば、カスコード段２０，３２は動作可能にされてビット
・ライン５及び基準ライン１１を所定の電圧例えば１Ｖ
にもたらす。もう少し詳しく云うと、ＮＯＲゲート２６
及び３６の従前の低出力は高出力に切り換わり（ビット
・ライン５及び基準ライン１１は放電してグランド電位
になる）、従ってトランジスタ２５及び３５をターンオ
ンさせることによりトランジスタ８をビット・ライン５
へそしてトランジスタ１３，１５を基準ライン１１へ接
続する。ビット・ライン５、基準ライン１１（これらは
容量性である）は充電され始め従ってノード２３，４１
での電圧を上昇させ且つノード９，１６での電圧を降下
させる。ノード２３，４１での電圧従ってＮＯＲゲート
２６，３６へ供給される電圧の上昇は、ＮＯＲゲート２
６，３６の出力端子での電圧従ってトランジスタ２５，
３５の制御端子での電圧の降下で達成され、従ってトラ
ンジスタ２５，３５は導通状態が減り且つノード２３，
４１からノード９，１６を減結合しようとするので電圧
が降下する。換言すれば、この段階では、ビット・ライ
ン５、基準ライン１１の電圧は上昇するとＮＯＲゲート
２６，３６によりトランジスタ２５，３６を少なくとも
部分的にターンオフすることによって降下され、またビ
ット・ライン５、基準ライン１１の電圧は降下するとＮ
ＯＲゲート２６，３６によりトランジスタ２５，３５を
より大きな範囲までターンオンすることによって上昇さ
れる。この逆方向の組み合わせ作用は平衡した状態（バ
イアス）を達成し、トランジスタ２５，３５は、ビット
・ライン５、基準ライン１１の所定電圧を確保するのに
要する量だけターンオンされる。
【００２０】速予備充電トランジスタ２８，３９は、ト
ランジスタ８，１３，１５がかなり抵抗性であり従って
ビット・ライン５の速い充電を防止する電流制限効果
（及び所望のバイアス状態の素早い達成）を有すること
を考慮して、上述したステップを加速する。ビット・ラ
イン５、基準ライン１１（これらは上述したように容量
性である）の充電を速めるために、低抵抗の速予備充電
トランジスタ２８，３９は、最初ターンオンされて大電
流を供給し、そしてノード２３，４１での電圧が上昇す
る即ち所望のバイアス状態に近づいた時にＮＯＲゲート
２６，３６の出力電圧によって自動的にターンオフされ
る。この際、ＮＯＲゲート２６，３６の出力電圧は上昇
し従って速予備充電トランジスタ２８，３９が最終的に
ターンオフされるまでそのゲート・ソース間電圧降下を
低減するのである。速予備充電トランジスタ２８，３９
は、従って上述したステップを加速するための等化フェ
ーズの始めだけターンオンされるにすぎない。
ランジスタ８，１３，１５がかなり抵抗性であり従って
ビット・ライン５の速い充電を防止する電流制限効果
（及び所望のバイアス状態の素早い達成）を有すること
を考慮して、上述したステップを加速する。ビット・ラ
イン５、基準ライン１１（これらは上述したように容量
性である）の充電を速めるために、低抵抗の速予備充電
トランジスタ２８，３９は、最初ターンオンされて大電
流を供給し、そしてノード２３，４１での電圧が上昇す
る即ち所望のバイアス状態に近づいた時にＮＯＲゲート
２６，３６の出力電圧によって自動的にターンオフされ
る。この際、ＮＯＲゲート２６，３６の出力電圧は上昇
し従って速予備充電トランジスタ２８，３９が最終的に
ターンオフされるまでそのゲート・ソース間電圧降下を
低減するのである。速予備充電トランジスタ２８，３９
は、従って上述したステップを加速するための等化フェ
ーズの始めだけターンオンされるにすぎない。
【００２１】所望のバイアス状態を確保するために、第
１の安定化トランジスタ２１，３３もそれぞれトランジ
スタ２５，３５が決して完全にはターンオフされないこ
とを確保する補助機能を行う。事実、第１の安定化トラ
ンジスタ２１及び３３が無ければ、ノード２３又は４１
は所定レベル［例えばカスコード段２０（又は３２）の
固有の遅延を考慮するかアレイ中の他のラインとの不所
望な接続の存在で］を或る範囲［ＮＯＲゲート２６（又
は３６）の出力がトランジスタ２５（又は３５）をター
ンオフしてノード９（又は１６）を電源ライン７の電圧
に戻すような低いレベルに下降する］まで積極的にオー
バシュートさせ得る。その場合に、センス増幅器１７は
消去されたセルを書き込まれたセルと間違えることもあ
る。しかしながら、これは、ＮＯＲゲート２６（又は３
６）の出力端子をノード９（又は１６）に接続してこの
ノードが一定のレベル［トランジスタ２５（又は３５）
がオンに留るのを保証されるレベル］から降下しないよ
うにする第１の安定化トランジスタ２１，３３によって
防止される。
１の安定化トランジスタ２１，３３もそれぞれトランジ
スタ２５，３５が決して完全にはターンオフされないこ
とを確保する補助機能を行う。事実、第１の安定化トラ
ンジスタ２１及び３３が無ければ、ノード２３又は４１
は所定レベル［例えばカスコード段２０（又は３２）の
固有の遅延を考慮するかアレイ中の他のラインとの不所
望な接続の存在で］を或る範囲［ＮＯＲゲート２６（又
は３６）の出力がトランジスタ２５（又は３５）をター
ンオフしてノード９（又は１６）を電源ライン７の電圧
に戻すような低いレベルに下降する］まで積極的にオー
バシュートさせ得る。その場合に、センス増幅器１７は
消去されたセルを書き込まれたセルと間違えることもあ
る。しかしながら、これは、ＮＯＲゲート２６（又は３
６）の出力端子をノード９（又は１６）に接続してこの
ノードが一定のレベル［トランジスタ２５（又は３５）
がオンに留るのを保証されるレベル］から降下しないよ
うにする第１の安定化トランジスタ２１，３３によって
防止される。
【００２２】第２の安定化トランジスタ２２（３４）
も、もし高過ぎるレベルまで充電されるならば、ビット
・ライン５（基準ライン１１）がトランジスタ２５（３
５）をターンオフするのを防止する。このため、トラン
ジスタ８（１３，１５）からの過電流によりビット・ラ
イン５（基準ライン１１）を過度に上昇させる傾向は、
過剰電流の一部を吸収する小サイズの第２の安定化トラ
ンジスタ２２（３４）によって反作用される。第２の安
定化トランジスタ２２，３４も、これらが浮遊している
時（読み出し回路１が読み出しモードにない時）、それ
ぞれビット・ライン５、基準ライン１１をグランドに接
続する。
も、もし高過ぎるレベルまで充電されるならば、ビット
・ライン５（基準ライン１１）がトランジスタ２５（３
５）をターンオフするのを防止する。このため、トラン
ジスタ８（１３，１５）からの過電流によりビット・ラ
イン５（基準ライン１１）を過度に上昇させる傾向は、
過剰電流の一部を吸収する小サイズの第２の安定化トラ
ンジスタ２２（３４）によって反作用される。第２の安
定化トランジスタ２２，３４も、これらが浮遊している
時（読み出し回路１が読み出しモードにない時）、それ
ぞれビット・ライン５、基準ライン１１をグランドに接
続する。
【００２３】付加的な電流トランジスタ４３は、読み出
されるべきセルが書き込まれる場合に、アレイ読み出し
枝路のノード９での電圧を素早くバックアップする。上
述したように、ビット・ライン５、基準ライン１１の予
備充電（バイアス）が一度達成されると、書き込まれた
セル６が不導通従ってトランジスタ８によって供給され
た電流を吸収しないので、ノード９（アレイ読み出し枝
路２の出力端子）での電圧は今一度電源電圧まで上昇す
る。トランジスタ８によってビット・ライン５へ供給さ
れる電流がトランジスタ１３，１５によってビット・ラ
インへ供給された或はいずれにせよセル６によって要請
された電流より小さい（半分）ので、ノード９での電圧
上昇は、付加的な電流トランジスタ４３が無ければ、ト
ランジスタ８によって供給される電流に依存して遅いの
で、予備充電の開始と出力電圧の定常値への到達との間
の時間は無視できず従って全体として読み出しを遅くす
る。
されるべきセルが書き込まれる場合に、アレイ読み出し
枝路のノード９での電圧を素早くバックアップする。上
述したように、ビット・ライン５、基準ライン１１の予
備充電（バイアス）が一度達成されると、書き込まれた
セル６が不導通従ってトランジスタ８によって供給され
た電流を吸収しないので、ノード９（アレイ読み出し枝
路２の出力端子）での電圧は今一度電源電圧まで上昇す
る。トランジスタ８によってビット・ライン５へ供給さ
れる電流がトランジスタ１３，１５によってビット・ラ
インへ供給された或はいずれにせよセル６によって要請
された電流より小さい（半分）ので、ノード９での電圧
上昇は、付加的な電流トランジスタ４３が無ければ、ト
ランジスタ８によって供給される電流に依存して遅いの
で、予備充電の開始と出力電圧の定常値への到達との間
の時間は無視できず従って全体として読み出しを遅くす
る。
【００２４】他方、図１の読み出し回路１では、書き込
まれたセルが有る場合のノード９での出力電圧の上昇
は、ビット・ライン５、基準ライン１１の初期予備充電
中及びノード９での電圧が固定されているような短い期
間スイッチ４４によってオンに維持される付加的な電流
トランジスタ４３によって加速され、そしてこれは基準
セル１２によって吸収された電流に加えてトランジスタ
１３，１５によって供給された電流を吸収する。トラン
ジスタ１３，１５によって供給される全電流は従って基
準セル１２に要する電流よりも大きく、そしてもう少し
詳しく云うと各トランジスタ１３，１５は基準セル１２
に要する電流に大体近い電流を供給する。各トランジス
タ１３，１５によって供給される電流がトランジスタ８
に反映されるので、ビット・ライン５へ供給される電流
は基準セル１２へ供給される電流に大体等しく、従って
もしセル６が書き込まれて不導通であるならば、所定電
圧まで降下した後のノード９での電圧は電源電圧に大体
等しい値まで急速に回復される。
まれたセルが有る場合のノード９での出力電圧の上昇
は、ビット・ライン５、基準ライン１１の初期予備充電
中及びノード９での電圧が固定されているような短い期
間スイッチ４４によってオンに維持される付加的な電流
トランジスタ４３によって加速され、そしてこれは基準
セル１２によって吸収された電流に加えてトランジスタ
１３，１５によって供給された電流を吸収する。トラン
ジスタ１３，１５によって供給される全電流は従って基
準セル１２に要する電流よりも大きく、そしてもう少し
詳しく云うと各トランジスタ１３，１５は基準セル１２
に要する電流に大体近い電流を供給する。各トランジス
タ１３，１５によって供給される電流がトランジスタ８
に反映されるので、ビット・ライン５へ供給される電流
は基準セル１２へ供給される電流に大体等しく、従って
もしセル６が書き込まれて不導通であるならば、所定電
圧まで降下した後のノード９での電圧は電源電圧に大体
等しい値まで急速に回復される。
【００２５】付加的な電流は、ノード９での出力電圧の
固定フェーズの一部の間だけ維持される。事実、書き込
まれたセル６に代わる消去されたセル６の場合には、ト
ランジスタ８によって供給される電流の増大はノード９
での出力電圧を上昇させ、この電圧上昇は、消去された
セルと書き込まれたセルとを安全に区別するためにアレ
イの出力電圧と基準電圧との間に充分な差を確保のに出
来るだけ離れて制限されなければならない。従って、付
加的な電流トランジスタ４３は、書き込まれたセルの場
合にノード９での出力電圧を急速に上昇させるのに足り
る期間だけオンに維持され、そして論理信号ＢＬＤを低
レベルに切り換えるために出来るだけ速くターンオフさ
れる。従って、消去されたセル６の場合には、ノード９
での出力電圧は、常に基準電圧（ノード１６での電圧）
より低く維持され、そしてその後基準電圧と正しく比較
させるための通常の低いレベルまで回復される。
固定フェーズの一部の間だけ維持される。事実、書き込
まれたセル６に代わる消去されたセル６の場合には、ト
ランジスタ８によって供給される電流の増大はノード９
での出力電圧を上昇させ、この電圧上昇は、消去された
セルと書き込まれたセルとを安全に区別するためにアレ
イの出力電圧と基準電圧との間に充分な差を確保のに出
来るだけ離れて制限されなければならない。従って、付
加的な電流トランジスタ４３は、書き込まれたセルの場
合にノード９での出力電圧を急速に上昇させるのに足り
る期間だけオンに維持され、そして論理信号ＢＬＤを低
レベルに切り換えるために出来るだけ速くターンオフさ
れる。従って、消去されたセル６の場合には、ノード９
での出力電圧は、常に基準電圧（ノード１６での電圧）
より低く維持され、そしてその後基準電圧と正しく比較
させるための通常の低いレベルまで回復される。
【００２６】換言すれば、付加的な電流トランジスタ４
３は、等化中のトランジスタ８によって供給される電流
ＩMとトランジスタ１３，１５によって供給される電流
ＩRとの比Ｒ1が評価中の同一電流の比Ｒ2より大きいこ
とを確保する。
３は、等化中のトランジスタ８によって供給される電流
ＩMとトランジスタ１３，１５によって供給される電流
ＩRとの比Ｒ1が評価中の同一電流の比Ｒ2より大きいこ
とを確保する。
【００２７】書き込まれたか或は消去されたセル６の場
合の図１の読み出し回路１で得られる電圧の例はそれぞ
れ図２、図３に示され、ノード９，１６，１８，２３，
２７，３８，４１での電圧はそれぞれＶ９，Ｖ１６，Ｖ
１８，Ｖ２３，Ｖ２７，Ｖ３８，Ｖ４１で示されてい
る。図２に示したように（書き込まれたセル６に関す
る）、ノード９での出力電圧は、その初期降下に続き、
既知回路に比べて出力電圧Ｖ１８が前もって定常値に達
するように急速に上昇する。
合の図１の読み出し回路１で得られる電圧の例はそれぞ
れ図２、図３に示され、ノード９，１６，１８，２３，
２７，３８，４１での電圧はそれぞれＶ９，Ｖ１６，Ｖ
１８，Ｖ２３，Ｖ２７，Ｖ３８，Ｖ４１で示されてい
る。図２に示したように（書き込まれたセル６に関す
る）、ノード９での出力電圧は、その初期降下に続き、
既知回路に比べて出力電圧Ｖ１８が前もって定常値に達
するように急速に上昇する。
【００２８】逆に、消去されたセル６の場合（図３）に
は、ノード９での出力電圧は、降下して所定値を中心に
振動した後、普通の回路の値より高い中間値まで上昇し
（それでも基準電圧Ｖ１６の値より低い）、そして論理
信号ＢＬＤの切り換え後（付加的な電流トランジスタ４
３の固有のターンオフ時間による遅れを伴う）、その普
通の低いレベルに切り換わる。消去されたセルの場合に
出力電圧がその普通の値に達する遅れはどんな場合でも
付加的な電流による進みよりも小さく、そして出力電圧
Ｖ９が基準電圧Ｖ１６を決して越えないことに注目すれ
ば、本読み出し回路１は、既知回路よりも進んでセンス
増幅器１７の出力電圧Ｖ１８を明白に読み出す。
は、ノード９での出力電圧は、降下して所定値を中心に
振動した後、普通の回路の値より高い中間値まで上昇し
（それでも基準電圧Ｖ１６の値より低い）、そして論理
信号ＢＬＤの切り換え後（付加的な電流トランジスタ４
３の固有のターンオフ時間による遅れを伴う）、その普
通の低いレベルに切り換わる。消去されたセルの場合に
出力電圧がその普通の値に達する遅れはどんな場合でも
付加的な電流による進みよりも小さく、そして出力電圧
Ｖ９が基準電圧Ｖ１６を決して越えないことに注目すれ
ば、本読み出し回路１は、既知回路よりも進んでセンス
増幅器１７の出力電圧Ｖ１８を明白に読み出す。
【００２９】
【発明の効果】上述した読み出し回路１はまた正しくプ
ログラムされたセルよりも遅い部分的にプログラムされ
たセルを読み出すので、アレイ読み出し枝路２のノード
９は通常割り当てられた読み出し時間内に定常値に達せ
ず、そしてこれは既知の回路では評価中拒否ないし返さ
れた。他方、上述した読み出し回路１では、電圧上昇を
加速することにより、そのようなセルの出力電圧は割り
当てられた読み出し時間内に定常値に達するように管理
し、従ってさもなければ役に立たないセルを利用させ
る。
ログラムされたセルよりも遅い部分的にプログラムされ
たセルを読み出すので、アレイ読み出し枝路２のノード
９は通常割り当てられた読み出し時間内に定常値に達せ
ず、そしてこれは既知の回路では評価中拒否ないし返さ
れた。他方、上述した読み出し回路１では、電圧上昇を
加速することにより、そのようなセルの出力電圧は割り
当てられた読み出し時間内に定常値に達するように管理
し、従ってさもなければ役に立たないセルを利用させ
る。
【００３０】従って、上述した読み出し回路１は、不規
則に消去ないし書き込まれたセルを含む最適状態以下の
状態でさえセルを読み出すことにより高度の信頼性を呈
する。トランジスタ２１，２２，２８，３９及び３３，
３４は、事実、そのような難しい状態下でさえビット・
ライン５及び基準ラ１１を正しく値に予備充電する。例
えば過消去即ち高導通のセル６がビット・ライン５の電
圧を過度に降下させ且つＮＯＲゲート２６の出力端子２
７での電圧を上昇させる場合に、速予備充電トランジス
タ２８は、再びターンされて良く（ゲート・ソース間電
圧降下が閾値よりも大きい値に回復されるせいで）且つ
ビット・ライン５での電圧の降下を止めてもっと安定な
電圧レベルを達成するためにセル６へ供給される電流の
方へ寄与する。
則に消去ないし書き込まれたセルを含む最適状態以下の
状態でさえセルを読み出すことにより高度の信頼性を呈
する。トランジスタ２１，２２，２８，３９及び３３，
３４は、事実、そのような難しい状態下でさえビット・
ライン５及び基準ラ１１を正しく値に予備充電する。例
えば過消去即ち高導通のセル６がビット・ライン５の電
圧を過度に降下させ且つＮＯＲゲート２６の出力端子２
７での電圧を上昇させる場合に、速予備充電トランジス
タ２８は、再びターンされて良く（ゲート・ソース間電
圧降下が閾値よりも大きい値に回復されるせいで）且つ
ビット・ライン５での電圧の降下を止めてもっと安定な
電圧レベルを達成するためにセル６へ供給される電流の
方へ寄与する。
【００３１】その上、付加的な電流トランジスタ４３
は、異なる電源電圧でさえ、その制御端子がノード３８
に接続され、その電圧（予備充電の開始時に振動させら
れる）が電源電圧の変動と共にかなり安定しているの
で、高度の動作安定性を呈する。
は、異なる電源電圧でさえ、その制御端子がノード３８
に接続され、その電圧（予備充電の開始時に振動させら
れる）が電源電圧の変動と共にかなり安定しているの
で、高度の動作安定性を呈する。
【００３２】しかしながら、この発明の範囲から逸脱す
ることなく、こゝに例示して説明したような読み出し回
路に種々変更を行えることは明らかである。特に、予備
充電中選択されたビット・ラインに大電流を供給し、そ
の後に電流を小さくして選択されたセルの出力電圧と基
準電圧を正しく比較させる解決策を用いても良い。
ることなく、こゝに例示して説明したような読み出し回
路に種々変更を行えることは明らかである。特に、予備
充電中選択されたビット・ラインに大電流を供給し、そ
の後に電流を小さくして選択されたセルの出力電圧と基
準電圧を正しく比較させる解決策を用いても良い。
【図１】この発明に係る読み出し回路を示す回路図であ
る。
る。
【図２】書き込まれたセルの場合の図１の読み出し回路
の種々の点での電圧を示す図である。
の種々の点での電圧を示す図である。
【図３】消去されたセルの場合の図１の読み出し回路の
種々の点での電圧を示す図である。
種々の点での電圧を示す図である。
１ 読み出し回路 ２ アレイ読み出し枝路 ３ 基準枝路 ４，１０ 予備充電回路 ５ ビット・ライン ６ セル ７ 電源ライン ８；１３，１５ 負荷トランジスタ ９，１６ ノード １１ 基準ライン １２ 基準セル ２０，３２ カスコード段 ２１，３３ 第１の安定化トランジスタ ２２，３４ 第２の安定化トランジスタ ２５，３５ 予備充電トランジスタ ２６，３６ ＮＯＲゲート ２８，３９ 速予備充電トランジスタ ３１ 付加的な電流枝路 ４３ 付加的な電流トランジスタ ４４ スイッチ
───────────────────────────────────────────────────── フロントページの続き (72)発明者 カルラ・マリア・ゴッラ イタリア国、20099 セスト・サン・ジ ョヴァンニ、ヴィア・ベッカリーア ５ (72)発明者 マルコ・マッカロッネ イタリア国、27030 パレストロ、ヴィ ア・フォルナーチェ ８ (56)参考文献 特開 平６−259975（ＪＰ，Ａ) 特開 平６−176585（ＪＰ，Ａ)
Claims (11)
- 【請求項１】 少なくとも１本のビット・ライン（５）
に接続された少なくとも１個のアレイ読み出し枝路
（２）と、基準ライン（１１）に接続された基準枝路
（３）とを備え、これらアレイ読み出し枝路及び基準枝
路の各々が第１の基準電位ライン（７）とそれぞれ前記
ビット・ライン（５）、前記基準ライン（１１）との間
に置かれた予備充電回路（４，１０）及び負荷手段
（８；１３，１５）を含み、少なくともメモリ・アレイ
の評価中、前記基準負荷手段（１３，１５）が基準電流
（ＩＲ）を生じ、そして前記アレイ負荷手段（８）が前
記基準電流よりも小さいアレイ電流（ＩＭ）を生じるメ
モリ・アレイ・セル読み出し回路（１）において、切り
換え可能な電流源（４３）を含み、等化ステップでは前
記アレイ電流の第１値を、そして前記評価ステップでは
前記アレイ電流の第２値を生じるように前記アレイ負荷
手段（８）を制御するための電流制御手段（４４）を設
け、前記アレイ電流の第１値と前記基準電流の比（Ｒ
１）が前記アレイ電流の第２値と前記基準電流の比（Ｒ
２）よりも大きいことを特徴とする読み出し回路。 - 【請求項２】 前記電流源（４３）が既知内容の基準セ
ル（１２）と並列に置かれ、前記基準ライン（１１）に
接続されていることを特徴とする請求項１の読み出し回
路。 - 【請求項３】 前記電流源が第１及び第２の端子並びに
制御端子を有する付加的な電流トランジスタ（４３）で
あって、その前記第１の端子が前記基準ライン（１１）
に接続され、前記第２の端子が第２の基準ライン（グラ
ンド）に接続され、且つ前記制御端子が前記基準予備充
電回路（１０）に接続されていることを特徴とする請求
項２の読み出し回路。 - 【請求項４】 前記基準予備充電回路（１０）が、前記
基準負荷手段（１３，１５）と前記基準ライン（１１）
の間に置かれた予備充電トランジスタ（３５）、および
この予備充電トランジスタ（３５）の第１の端子と制御
端子の間に接続された反転素子（３６）から成るカスコ
ード段（３２）を含む請求項３の読み出し回路におい
て、前記付加的な電流トランジスタ（４３）の制御端子
が前記予備充電トランジスタ（３５）の制御端子に接続
されていることを特徴とする請求 項３の読み出し回路。 - 【請求項５】 前記付加的な電流トランジスタ（４３）
の第２の端子と前記第２の基準ライン（グランド）との
間に置かれた被制御スイッチ手段（４４）を含み、この
被制御スイッチ手段の制御端子に論理開／閉信号（ＢＬ
Ｄ）が供給されることを特徴とする請求項３又は４の読
み出し回路。 - 【請求項６】 前記アレイ予備充電回路（４）及び前記
基準予備充電回路（１０）の各々が予備充電トランジス
タ（２５，３５）及び反転素子（２６，３６）から成る
カスコード段（２０，３２）を含み、前記予備充電トラ
ンジスタが前記負荷手段（８；１３，１５）とそれぞれ
前記ビット・ライン（５）、前記基準ライン（１１）と
の間に置かれ、そして前記反転素子が前記予備充電トラ
ンジスタの第１の端子と制御端子の間に接続されている
ことを特徴とする請求項１ないし５のいずれかの読み出
し回路。 - 【請求項７】 第２のアレイ及び基準安定化手段（２
２，３４）を含み、この第２のアレイ安定化手段（２
２）が前記ビット・ライン（５）と第２の基準電位ライ
ン（グランド）との間に接続され、そして前記第２の基
準安定化手段（３４）が前記基準ライン（１１）と第２
の基準電位ラインとの間に接続されていることを特徴と
する請求項６の読み出し回路。 - 【請求項８】 前記第２のアレイ及び基準安定化手段
（２２，３４）がそれぞれ切り換え可能なトランジスタ
であることを特徴とする請求項７の読み出し回路。 - 【請求項９】 第１のアレイ及び基準安定化手段（２
１，３３）を含み、この第１の安定化手段が前記それぞ
れの負荷手段（８；１３，１５）と前記それぞれの予備
充電トランジスタ（２５，３５）の制御端子との間に接
続されていることを特徴とする請求項６ないし８のいず
れかの読み出し回路。 - 【請求項１０】 前記アレイ及び基準予備充電回路
（４、１０）が、前記第１の基準電位ラインと、前記負
荷手段（８；１３，１５）、前記予備充電回路（４，１
０）間のノード（９，１６）との間にそれぞれ置かれた
速予備充電トランジスタ（２８，３９）を含むことを特
徴とする請求項６ないし９のいずれかの読み出し回路。 - 【請求項１１】 前記速予備充電トランジスタ（２８，
３９）は、その制御端子が前記予備充電回路（４、１
０）の前記予備充電トランジスタ（２５，３５）の制御
端子に接続されていることを特徴とする請求項１０の読
み出し回路。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| EP94830182A EP0678874B1 (en) | 1994-04-19 | 1994-04-19 | Memory array cell reading circuit |
| IT94830182.5 | 1994-04-19 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0845282A JPH0845282A (ja) | 1996-02-16 |
| JP2675277B2 true JP2675277B2 (ja) | 1997-11-12 |
Family
ID=8218427
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8842895A Expired - Fee Related JP2675277B2 (ja) | 1994-04-19 | 1995-04-13 | メモリ・アレイ・セル読み出し回路 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5563826A (ja) |
| EP (1) | EP0678874B1 (ja) |
| JP (1) | JP2675277B2 (ja) |
| DE (1) | DE69425367T2 (ja) |
Families Citing this family (22)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FR2734390B1 (fr) * | 1995-05-19 | 1997-06-13 | Sgs Thomson Microelectronics | Circuit de detection de courant pour la lecture d'une memoire en circuit integre |
| DE69629669T2 (de) * | 1996-06-18 | 2004-07-08 | Stmicroelectronics S.R.L., Agrate Brianza | Leseverfahren und -schaltung für nichtflüchtige Speicherzellen mit Entzerrerschaltung |
| FR2753829B1 (fr) * | 1996-09-24 | 1998-11-13 | Circuit de lecture pour memoire non volatile fonctionnant avec une basse tension d'alimentation | |
| US5883826A (en) * | 1996-09-30 | 1999-03-16 | Wendell; Dennis Lee | Memory block select using multiple word lines to address a single memory cell row |
| US5920517A (en) * | 1996-09-30 | 1999-07-06 | Advanced Micro Devices, Inc. | Memory array test and characterization using isolated memory cell power supply |
| US5940334A (en) * | 1996-09-30 | 1999-08-17 | Advanced Micro Devices, Inc. | Memory interface circuit including bypass data forwarding with essentially no delay |
| FR2755286B1 (fr) * | 1996-10-25 | 1999-01-22 | Sgs Thomson Microelectronics | Memoire a temps de lecture ameliore |
| FR2756409B1 (fr) * | 1996-11-28 | 1999-01-15 | Sgs Thomson Microelectronics | Circuit de lecture pour memoire |
| FR2762435B1 (fr) * | 1997-04-16 | 2000-12-08 | Sgs Thomson Microelectronics | Circuit de lecture de memoire avec dispositif de precharge a commande dynamique |
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