JPS6252397B2 - - Google Patents

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JPS6252397B2
JPS6252397B2 JP57016179A JP1617982A JPS6252397B2 JP S6252397 B2 JPS6252397 B2 JP S6252397B2 JP 57016179 A JP57016179 A JP 57016179A JP 1617982 A JP1617982 A JP 1617982A JP S6252397 B2 JPS6252397 B2 JP S6252397B2
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circuit
point
conductive
transistors
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Guriin Suchuwaato Roja
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RCA Corp
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Publication of JPS6252397B2 publication Critical patent/JPS6252397B2/ja
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Description

【発明の詳細な説明】 この発明は復号回路特に相異なる電位間に出力
を極めて迅速に切換え得る復号ゲートに関する。
〔発明の関連する技術分野〕 復号ゲートは複数の入力信号の一致または不一
致を感知する目的で種々の応用に使用される。例
えば半導体メモリでは入力信号（すなわちアドレ
ス入力）がそれぞれ各アドレス入力の種々の組合
せに対する独特の出力を有する復号ゲートに印加
され、ある復号ゲートに対する全アドレス入力が
同じ２進値（例えば全部低レベルで全部０を表わ
す）の場合、その出力が一方の２進状態（例えば
１を表わす高レベル）をとり、その対応するワー
ド線またはビツト線が「付勢」または「選択」さ
れる。するとその選択されたモード線またはビツ
ト線に関連する記憶セルにそのメモリが書込みモ
ードか読取りモードかによつて情報が書込まれ、
またはそれから情報が読取られる。また復号ゲー
トの入力アドレスの１つまたはそれ以上が他方の
２進値（例えば１を表わす高レベル）を表わす場
合は、その出力は他方の２進状態（例えば低レベ
ル）にあつてその対応するワード線またはビツト
線は「非選択」される（すなわち選択されな
い）。このときこのワード線またはビツト線に関
連する記憶セルに対する書込み読取りは、間違つ
た記憶セルに対する情報の書込み読取りを防ぐた
め行つてはならない。従つて復号ゲートの出力が
選択された状態から非選択の状態またはこの反対
に非選択状態から選択状態に迅速に切換えられる
ことが肝要である。
〔従来技術〕
公知の復号ゲートは出力線路と第１の（低）電
位点との間に導電路を接続された複数個のアドレ
ス入力応動トランジスタを有し、そのトランジス
タの１つが導通すると、これが出力線路を接地す
ることになる。アドレスが状態を変えると必らず
出力線路と第２の（高）電位点との間に接続され
た通常非導通の負荷トランジスタが前充電パルス
により導通して高電位点への充電路を与える。ア
ドレス入力トランジスタが全部非導通のときは、
出力線路の電位が高電位に上昇することができ
る。
この復号ゲートは多くの利点を持つが、少なく
とも次の２つの問題を有する。
(1) 負荷トランジスタが導通し、並列アドレス入
力トランジスタが全部非導通の状態から１個以
上が導通の新状態に変るとき、負荷トランジス
タの導通とそれが供給する電流によつて出力線
路の高レベルから低レベルへの遷移が遅くな
る。この問題の苛酷度は負荷トランジスタの導
通インピーダンスを比較的高くすることにより
減じ得るが、これによつて第２の問題が生じ
る。
(2) 出力線路を高レベルから低レベルに切換える
ことができるように負荷トランジスタの導通イ
ンピーダンスは比較的高い。このためアドレス
入力トランジスタが全部非導通のときはゲート
の応答が遅くなり、負荷トランジスタは出力線
路のレベルを低レベルから高レベルに引上げね
ばならない。負荷トランジスタのインピーダン
スはこの２つの相反条件に合うように設計する
必要があるが、その何れも完全に満足させるこ
とができない。
〔発明の開示〕
このような問題はこの発明を実施した回路で解
消または減殺される。この回路は出力線路と第１
の電位点との間に導電路を並列接続された複数個
の入力信号応動トランジスタを含む。この入力信
号応動トランジスタは導通時に出力線路を第１の
電位点に固定する働らきをする。また出力線路と
第２の電位点との間に可制御負荷手段が接続さ
れ、この負荷が禁止されないときその出力線路と
第２の電位点の間に充電路を形成する。この負荷
は出力線路の電圧が第２の電位点の電圧にほぼ等
しいとき禁止され、このため出力線路は急速に第
１の電位点の電圧に近付くことができる。
〔発明の実施例〕
次に添付図面についてこの発明をさらに詳細に
説明するが、全図を通じて同様の成分には同じ引
用符号を付してある。
絶縁ゲート電界効果トランジスタ（以後
IGFETと呼ぶ）はこの発明の実施に適する能動
装置である。このため図示のトランジスタはここ
ではIGFETとして説明するが、これは他の適当
な装置の使用を制限しようとするものではなく、
前記特許請求の範囲で無制限に用いた「トランジ
スタ」という用語は一般的な意味のものである。
図においてＰ型増強型IGFETはＰに特定の添
字を付して表され、Ｎ型増強型IGFETはＮ型に
特定の添字を付して表されている。IGFETの特
性は公知のためこれ以上詳述する必要はない。読
取器は例えば米国特許第4037114号および第
4001606号の第２欄を参照されたい。
以下の説明において大地電位またはそれに近い
電位を論理０または低レベルの状態と呼び、＋ＶD
Ｄボルトまたはそれに近い電位を論理１または高
レベルの状態と呼ぶ。
第１図の回路はアドレス入力Aiに応動する並
列復号網１１、電流供給回路１３、緩衝器Ｉ５、
遅延回路網１７およびクランプ回路１９を含んで
いる。
並列復号器１１を和算点として働らく回路点１
と大地電位の間に導電路を並列接続されたトラン
ジスタNDi（１≦ｉ≦ｍ）を含み、各トランジス
タNDiのゲート電極はそれぞれのアドレス信号Ai
を受けるアドレス線路Liに接続されている。入力
Aiがすべて低レベルのときはトランジスタNDiは
どれも導通せず、このとき回路点１はＶDDボルト
に向つて荷電され得る。以下の説明においてこれ
を復号ゲートの「選択状態」と定義し、この状態
に対して回路点１の電圧V1がＶDDボルトすなわ
ち高レベルに近付くことが判る。入力Aiの少な
くとも１つが高レベルになると、トランジスタ
NDiの少なくとも１つが導通して回路点１の電位
は大地電位すなわち低レベルに引下げられる。以
下の説明でこれを復号ゲートの「非選択状態」と
定義する。
電流供給回路１３は相補インバータＩ２とトラ
ンジスタＰ３，Ｐ４を含み、インバータＩ２は制
御信号として働らく前充電パルス（以後PCパル
スと呼ぶ）が印加される入力制御線路２３に（イ
ンバータの入力を形成する）ゲート電極を共通に
接続されたトランジスタＰ２，Ｎ２を含んでい
る。このインバータＩ２の出力を形成するＰ２，
Ｎ２のドレンは回路点２５に共通接続され、Ｐ２
のソースは線路１６に、Ｎ２のソースは大地電位
に接続されている。Ｉ２の出力はＰ３のゲートお
よびドレンとＰ４のゲートに接続されている。ま
たＰ３，Ｐ４のソース電極はＶDDボルトが印加さ
れる線路１６に接続され、Ｐ４のドレンは回路点
１に接続されている。Ｐ４は禁止信号がないとき
高レベルのPCパルスに応じて回路点１に比較的
一定の電流を供給する。回路点２３に高レベルの
PCパルスがあるときはＰ２が非導通になつてＮ
２が導通する。禁止用トランジスタＰ８が遮断さ
れると、Ｎ２を通る電流Ｉ２はＰ３のソース・ド
レン電路を通る電流Ｉ３に等しい。このＰ３の電
流Ｉ３はＰ３のゲート、ソース間にある電位ＶGS
を生成し、これをＰ４のゲート、ソース間に印加
する。このときＩ２に比例する比較的一定の電流
Ｉ４がＰ４のソース・ドレン電路を通つて回路点
１に流れる。このようにPCパルスが高レベルで
禁止トランジスタＰ８が非導通のときは常に回路
点１に比較的一定の電流が供給される。
回路点１はインバータＩ２と同じ形式の相補イ
ンバータでよいインバータＩ５の入力に接続さ
れ、インバータＩ５の出力はメモリ配列のワード
線またはビツト線に直接または間接的に接続され
た回路点２に接続されている。トランジスタＰ６
はゲートがインバータＩ５の出力に、ソース・ド
レン電路がＶDDとインバータＩ５の入力との間に
それぞれ接続された導通インピーダンスの極めて
高い小型装置である。
インバータＩ５の出力は遅延回路網１７を介し
てクランプ回路１９に印加される。遅延回路網１
７は回路点２とＰ８のゲート電極との間に導電路
を並列接続されたトランジスタＮ７，Ｐ７を含ん
でいる。Ｎ７，Ｐ７は図示の通りソース、ドレン
双方の矢印を有する双方向導電性のものである。
Ｎ７のゲートにはＶDDボルトが、Ｐ７のゲートに
は大地電位が印加される。Ｎ７，Ｐ７はそれぞれ
キヤパシタンスC7および他の分布キヤパシタン
スと組合されて回路点２に信号が発生するのとＰ
８のゲート電極にその信号が印加されるのとの間
に遅延が生ずるように比較的インピーダンスの高
い小型装置として選ばれている。クランプ回路１
９はＶDDと回路点２５の間にソース・ドレン電路
を接続されたトランジスタＰ８を含み、このＰ８
が導通すると回路点２５をＶDDまたはその近傍に
固定し、Ｐ３，Ｐ４を非導通にする。このように
Ｐ８が導通するときは常にPCパルスが高レベル
か低レベルかに関係なく電流供給が禁止される。
PCパルスとアドレス入力のタイミング順序と
第１図の回路の動作の若干の状況をさらによく理
解するため、次に代表的な記憶方式の一部を示す
第２図を参照する。この記憶方式のアドレス入力
AIiは遷移検知器３１と緩衝器３７に印加されて
いる。遷移検知器の出力は信号CSにより制御さ
れるパルス形成前充電回路網３５に接続された並
列オア回路網３３に印加される。回路網３５が制
御信号CSによつて動作モードに設定されると、
アドレス入力のどれかが遷移する（または遷移し
た）とき必ず所定幅のPCパルスが生成する。ア
ドレス入力の１つ以上に遷移があると、新しいワ
ード線路またはビツト線路を付勢（選択）すると
同時に、これまで付勢されていたワード線路また
はビツト線路を除勢または非選択する必要があ
る。アドレス入力AIiはまたその信号とその補数
信号を生成する緩衝回路３７にも印加され、
この緩衝器の出力はさらにブロツク３９内の（第
１図に示す形式の）相異る復号ゲートに印加され
る。このブロツク３９内にはｍ個の入力に対応し
て２m個の復号ゲートがあり、その各復号ゲート
の出力は直接または間接にメモリ配列４１のワー
ド線路またはビツト線路に接続されている。以下
の第１図の回路の動作の説明においては、アドレ
ス入力AIiのどれに遷移が生じてもPCパルスは回
路網３５によつて発生される所定幅の正向きパル
スであると仮定する。またPCパルスは緩衝器に
より処理された新アドレスが復号ゲートに印加さ
れるときまたはその直前に生ずる。遷移検知器は
極めて迅速に応動するため、遷移の発生を示す信
号PCは、緩衝器３７におけるその信号とその補
数信号の発生ほど速くはないが、それと同じ位の
速さで回路３１，３３，３５を介して発生させる
ことができる。またPCパルスの幅は各アドレス
をその新レベルに安定化させ得るだけ充分広いと
仮定する。この回路の設計の基礎は復号器の出力
（例えば回路点２）がメモリ配列４１のワード線
路またはビツト線路に直接または間接に結合され
ていることである。Ai入力が全部低レベルの
「選択状態」では、あるワード線路（またはビツ
ト線路）が選択されようとしており、情報はある
ビツト位置から読取られ、またはそこに書込まれ
る。復号ゲートのAi入力の何れかが高レベルの
ときは、そのゲートに対応するワード線路（また
はビツト線路）が非選択になり、対応するビツト
位置に対する情報の読み書きはない。メモリ配列
の動作を適正にするには、非選択並びに選択が極
めて迅速であることを要する。次に第１図の回路
においてV1，V2を極めて迅速に高レベルから低
レベルに、または低レベルから高レベルに切替え
得ることを示す。
PCパルスが低レベルの初期条件を仮定する。
PCが低いためＮ２が非導通で、Ｐ２が導通して
いる。Ｐ２が導通でＮ２が非導通のため、比較的
一定の電流源が遮断され、回路点１には電流が供
給されない。またAi入力の少なくとも１つが高
レベルとすると、トランジスタNDiの少なくとも
１つが導通し、回路点１の電圧V1が低レベル
に、回路点２の電圧V2が高レベルになる。V2が
高レベルのためＰ８のゲートに印加された電圧も
また高レベルになり、Ｐ８が遮断される。この回
路の特徴はPCが低レベルのとき静電流が流れ
ず、電力消費がないことである。PCが低レベル
のため、Ｎ２，Ｐ３，Ｐ４が遮断され、Ｐ６，Ｐ
８もまた遮断される。
次に入力Aiの少なくとも１つが高レベルで、
PCが高レベルになると仮定する。PCが高レベル
になるとＰ２が遮断され、Ｎ２が導通する。また
Ｐ３，Ｐ４が導通して電流Ｉ４が回路点１に流入
する。Ｐ４の導通する前は回路点１は０ボルトま
たはこれに極めて近かつたが、Ｐ４が導通すると
（トランジスタNDiの少なくとも１つが導通して
おれば）回路点１の電圧がある僅かな上昇を示
す。しかしこの回路点１の大地電位レベルより僅
かに高い電圧はＩ５が状態を変える閾値点（例え
ば１ボルト）より確実に低いため、トランジスタ
NDiの少なくとも１つが導通している限り、PC
は高レベルになり、Ｐ４は導通し得るが、V1の
電圧は論理「低」状態のままで、「高」状態のV2
に変化はない。このためＰ８は非導通のままで、
電流源Ｐ３，Ｐ４に禁止指令は印加されない。
次にPCが高レベルにあるか高レベルになり、
入力Aiが全部低レベルでトランジスタNDiが全部
非導通と仮定する。この状態では回路点１がＶDD
まで荷電するまでＰ４が導通する。トランジスタ
NDiが全部非導通のとき、回路点１と大地との間
に低インピーダンス電路がないため、回路点１は
極めて速やかにＶDDボルトまたはの近傍に荷電さ
れる。この回路点１の大地電位からＶDDボルトへ
の遷移はＰ４を介する定電流導通のため極めて迅
速である。回路点１が高レベルになるとＩ５の出
力（回路点２）が高レベルから低レベルになる。
この回路点２の高低遷移は遅延回路網１７を介し
てＰ８のゲート電極に供給され、その遅延によつ
て回路点１は確実にＰ８が導通する前に高レベル
（ＶDDボルト）になる。Ｐ８が導通するとＰ３，
Ｐ４のゲートを充分ＶDDボルトに近く固定してＰ
３，Ｐ４を遮断するか、その導通量を極めて小さ
くする。Ｐ８は比較的大型装置に設計され、導通
したとき共通ソースモードで導通して、トランジ
スタＮ２が引出す電流の全部または大部分を供給
する。従つてＰ８が導通すると高レベルのPCパ
ルスが存在していてもＰ３，Ｐ４に充分な電流が
流れるのを防止または禁止する。Ｉ５の出力が低
下するとトランジスタＰ６が導通する。Ｐ６は導
通インピーダンスが極めて高いため、Ｐ４が導通
している間のＰ６の効果は無視し得るが、Ｐ４が
遮断されるかPCパルスが除かれると、Ｐ６は回
路５点１に充分な電流を供給して漏洩電流を遮断
し、回路点１をＶDDボルトに保つ働らきをする。
以上この回路が非選択状態（入力Aiの少なく
とも１つが高い状態）から選択状態（入力Aiが
全部低い状態）に極めて急速に移り、出力V1，
V2が速やかにその安定状態に達し得ることを示
した。
回路が上述の選択状態にあるときは、V1が高
く、V2が低く、Ｐ８が導通して電流を禁止して
いる（トランジスタＰ３，Ｐ４を非導通に保つて
いる）。この場合もPCが低レベルである限り回路
に零入力電流は流れず、零入力電力消費はない。
PCが低ければ、Ｎ２，Ｐ３，Ｐ４が非導通でＰ
６が導通するが、回路点１がＶDDボルトのため
（漏洩以外）電流が流れず、Ｐ８もまた導通する
が電流は流れない。回路が選択状態のとき（すな
わち入力Aiが全部低レベルでトランジスタNDiが
全部非導通のとき）に高レベルのPCパルスが印
加されると、回路点１，２に変化は生じない。
PCが高レベルのときはＮ２が導通するが、V2が
低いためそのソース・ドレン電流はＰ８によつて
供給される。このように、PCパルスが印加され
ても電流源は禁止され非導通のままである。
次にこの回路が高いPCパルスが印加されてい
る間にでも選択状態から非選択状態に速やかに移
り得ることを示す。回路が非選択状態のときは入
力Aiの少なくとも１つが高レベルになり、並列
復号トランジスタNDiの少なくとも１つが導通す
る。回路は予め選択されており、V2が低レベル
でＰ８が導通してＰ３，Ｐ４を非導通に保つてい
ることを想起すると、PCが高レベルでＮ２が導
通してもＰ４は回路点１に（漏洩以外の）電流を
供給することができず、Ｐ６は導通でも極めてイ
ンピーダンスが高いため無視することができる。
従つてトランジスタNDiの１つが導通すると直ち
に回路点１がその導通したトランジスタの導電路
を介して大地電位に引下げられる。事実トランジ
スタNDiの導通インピーダンスがＰ６の導通イン
ピーダンスより遥かに小さいため回路点１は極め
て速やかに大地電位に固定され、この回路点に関
連するキヤパシタンスは迅速に放電される。回路
点１の電位が低下するとＩ５の出力が低レベルか
ら高レベルに移るが、この遷移がＰ８に印加され
るまでには遅延があり、この遅延のためにＰ８が
直ちに遮断されず、電流源は禁止されたままであ
る。この遅延のため回路点１はＰ８が遮断される
ようになるまで導通したトランジスタNDiを介し
て確実にいつも大地電位に引下げられる。従つて
回路点１と２には極めて確実なレベルが設定され
るが、これは回路点２に結合されている予め選択
されたワード線路に非選択状態をある程度迅速に
伝播し得るため極めて重要である。
この遅延後Ｐ８はV2が高いため遮断され、PC
パルスがあれば比較的一定の電流源トランジスタ
Ｐ４が導通して電流Ｉ４を回路点１に供給する。
この電流はその回路点１の電位を上げる効果を有
するが、電流源として導通するＰ４と固定された
トランジスタNDiの比が、回路点１をインバータ
Ｉ５の閾値電圧より充分低く保つように設定され
ているため、上述のように回路点１は低レベルに
保たれる。
非選択状態では明らかにV1が低いままで、V2
が高くなり、Ｐ８が遮断されて電流源の禁止を除
き、PCパルスが高いときは常に電流源Ｐ４が付
勢される。以上第１図の回路が非選択状態から選
択状態に、またはこの反対に極めて速やかに移る
ことを示した。
第１図の回路において、回路点１をＶDDに荷電
する手段は導通非導通に転換し得るように制御し
得る比較的一定の電流源であるが、これはこのＰ
４で生ずる電流がＮ２を通る電流の関数であり、
そのＮ２がトランジスタNDiと同一導電型のため
制御がさらに容易であるから、多くの利点を有す
る。しかしこの比較的一定の電流源はPC信号
（または他の制御信号）によつて低い値に引下げ
られ、また回路点１，２の適当な電圧条件に応じ
て遮断されるか極めて高い値に引上げられる可制
御インピーダンスで置換し得ることは明らかであ
る。
以上この発明を復号ゲートについて説明した
が、この発明は２つ以上の信号の一致または不一
致を示すに用いる（アンドゲート、オアゲートま
たはその組合せのような）論理回路の一部として
またはその形成のために用いることもできる。
またこの発明はインバータＩ２の入力に印加さ
れるPC信号と和算回路点から引出されてクラン
プトランジスタＰ８に印加される帰還信号V2に
ついて説明したが、その和算回路点から引出され
た信号はインバータＩ２の入力に印加して比較的
一定の電流源Ｐ３，Ｐ４のオンオフ制御を行うこ
ともでき、またPC信号をクランプトランジスタ
Ｐ８に印加してそのオンオフ制御をすることもで
きることを理解すべきである。
【図面の簡単な説明】
第１図はこの発明を実施した回路の略図、第２
図はこの発明を実施した記憶方式のブロツク図で
ある。 １……和算点、１３，１９……可制御負荷手
段、Ｐ４……可制御負荷手段の導電路（Ｐ型
IGFET）、１６……第２の回路点、＋ＶDD……第
２の電位、接地記号……第１の電位および第１の
回路点、NDi……入力信号トランジスタ（Ｎ型
IGFET）、PC……制御信号、Ｃ７……帰還信号
の生ずるキヤパシタンス、Ｉ５，，１７……帰
還路を形成するインバータ、回路点および遅延回
路網、Ｉ４……和算点を充電する電流。

Claims (1)

  1. 【特許請求の範囲】 １ 和算点と第１の電位にある第１の回路点との
    間に各導電路を互に並列に接続された複数個の入
    力信号トランジスタと、上記和算点と第２の電位
    にある第２の回路点との間に接続された導電路を
    含む可制御負荷手段とを具備し、 上記可制御負荷手段への制御信号の印加に応じ
    て、上記の和算点は、上記トランジスタのうちの
    何れかの導電路が導通状態にあるとき、或いは上
    記トランジスタのうちの何れの導電路も導通状態
    にないとき、それぞれ上記第１の電位にあるか或
    いは上記第２の電位にあり、 上記可制御負荷手段は、上記トランジスタのう
    ちの何れの導電路も導通状態に無く、かつ上記制
    御信号が付勢レベルにあり、しかも上記和算点の
    電位が上記第１の電位に実質的に等しいか或いは
    上記第１の電位から第２の電位へ遷移しつつある
    とき、上記制御信号と上記和算点から取出された
    帰還信号とに応動して、上記可制御負荷手段の導
    電路を付勢して上記和算点を第２の電位に充電す
    るための電流を供給する ことを特徴とする、ゲーテツド並列復号器。
JP57016179A 1981-02-06 1982-02-03 Gated parallel decoder Granted JPS57150189A (en)

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Families Citing this family (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6052519B2 (ja) * 1981-12-28 1985-11-19 富士通株式会社 半導体記憶装置のデコ−ダ回路
JPS5958688A (ja) * 1982-09-29 1984-04-04 Fujitsu Ltd デコ−ダ回路
JPS59135690A (ja) * 1982-12-27 1984-08-03 Fujitsu Ltd デコ−ダ回路
US4614883A (en) * 1983-12-01 1986-09-30 Motorola, Inc. Address transition pulse circuit
US4598216A (en) * 1984-08-27 1986-07-01 Ncr Corporation Assist circuit for a data bus in a data processing system
US4728827A (en) * 1986-12-03 1988-03-01 Advanced Micro Devices, Inc. Static PLA or ROM circuit with self-generated precharge
JPH0828117B2 (ja) * 1987-04-21 1996-03-21 日本電気株式会社 デコーダ回路
JPS6427094A (en) * 1987-07-23 1989-01-30 Mitsubishi Electric Corp Mos-type semiconductor memory
US5109167A (en) * 1990-12-28 1992-04-28 International Business Machines Corp. PNP word line driver
US5287021A (en) * 1992-05-06 1994-02-15 Motorola, Inc. Low noise BICMOS circuit

Family Cites Families (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3976892A (en) * 1974-07-01 1976-08-24 Motorola, Inc. Pre-conditioning circuits for MOS integrated circuits
US3959782A (en) * 1974-12-04 1976-05-25 Semi, Inc. MOS circuit recovery time

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JPS57150189A (en) 1982-09-16
CA1170319A (en) 1984-07-03
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