JPH06187792A - メモリの出力プリチャージ回路 - Google Patents

メモリの出力プリチャージ回路

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JPH06187792A
JPH06187792A JP20359793A JP20359793A JPH06187792A JP H06187792 A JPH06187792 A JP H06187792A JP 20359793 A JP20359793 A JP 20359793A JP 20359793 A JP20359793 A JP 20359793A JP H06187792 A JPH06187792 A JP H06187792A
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memory
gate
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JP20359793A
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Jean-Marie Gaultier
ゴーチエ ジャン−マリー
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SGS THOMSON MICROELECTRONICS
STMicroelectronics SA
Original Assignee
SGS THOMSON MICROELECTRONICS
SGS Thomson Microelectronics SA
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Publication date
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    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1051—Data output circuits, e.g. read-out amplifiers, data output buffers, data output registers, data output level conversion circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/26—Sensing or reading circuits; Data output circuits

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  • Read Only Memory (AREA)
  • Static Random-Access Memory (AREA)

Abstract

(57)【要約】 【目的】 本発明は、集積回路の形に製造されたメモ
リ、特に、アクセス時間が速いことが必要とされる大容
量メモリに関するものである。 【構成】 本発明は、読出を２つの段階、すなわち、プ
リチャージ、次に読出で実行する。プリチャージは、メ
モリで読み出された情報エレメントＤＡＴＡが出現する
データ出力パッドＩＯＰＡＤの、論理ハイレベルと論理
ローレベルとの間の中間値で実施される。パッド上の論
理状態を記憶する回路Ｉ７、Ｉ８と閾値インバータＩＳ
１、ＩＳ２によって、この結果を得ることが可能にな
る。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、集積回路の形に形成さ
れたメモリに関するものである。更に詳しく言えば、電
気的に消去可能且つプログラム可能なメモリ（ＥＥＰＲ
ＯＭ及びフラッシュＥＰＲＯＭ）に関するものである
が、これに限定されるものではない。
【０００２】
【従来の技術】集積回路のメモリの使用時の重要なファ
クタの１つは、メモリセルに内蔵される情報へのアクセ
ス速度である。しかし、現在の所、極めて多くのファク
タが、特に記憶容量の大きい（１メガバイト以上）メモ
リにおいて、この速度を制限しようとする。読出段階の
前に、ビット線プリチャージ操作を使用する公知の方法
がある。メモリセルの列が接続されているビット線は、
読出段階自体の前に、論理ハイレベルと論理ローレベル
の間の中間電圧にプリチャージされる。このビット線と
基準線との間に接続されている読出増幅器は、読み出さ
れるべきセルの状態によって１つの方向またはもう１つ
の方向にスイッチングされる。
【０００３】
【発明が解決しようとする課題】本発明の目的は、メモ
リの出力での情報転送速度を向上させることにある。本
発明は、メモリに内に含まれる論理情報エレメントがそ
の上に現れる集積回路チップの１つまたは複数の出力パ
ッドを論理ハイレベルと論理ローレベルとの間の中間値
にプリチャージすることが提案する。実際、情報へのア
クセスを減速させる１つの原因は、メモリの外部で起こ
ることの結果（例えば、メモリに外部接続された高い容
量性充電の存在）であり、この減速過程は、メモリチッ
プ内で行われる段階によって部分的に補正できることが
分かっている。
【０００４】
【課題を解決するための手段】本発明によると、読出差
動増幅器とメモリの外部データ入力／出力パッドとの間
に接続された出力増幅器と、その出力増幅器の出力を各
々論理ハイレベルと論理ローレベルに対応する２つの電
位レベル間の電位の中間値にプリチャージする手段とを
備えるメモリが提供される。プリチャージは、増幅器の
出力に情報を転送する段階の前に実施される。好ましく
は、プリチャージ手段は、プリチャージ段階の間アクテ
ィブであり、前段の読出中出力パッドが高い電位のまま
であった時はその出力パッドを低い電位供給端子の方に
放電し、前段の読出の後パッドが低い電位のままであっ
た時にはそのパッドを高い電位供給端子から充電する手
段を備える。パッドの電位をモニタし、プリチャージ段
階の間パッドの充電または放電を中間電位値に制限する
ために、入力がパッドに接続された少なくとも１つの閾
値検出器を備える。
【０００５】本発明の１実施例によると、出力増幅器
は、どちらも出力パッドに接続された充電トランジスタ
と放電トランジスタと、充電トランジスタを制御する第
１の論理ゲートと、放電トランジスタを制御する第２の
論理ゲートとを備える。第１の論理ゲートは、第１に、
読出段階中、読み出されるべきデータエレメンが第１の
論理状態にあるとき、第２に、プリチャージ段階中、パ
ッドが中間値に充電されていない限り、充電トランジス
タを導通させることができる。また、第２の論理ゲート
は、第１に、読出段階中、読み出されるべき信号の第２
の論理状態にあるとき、第２にプリチャージ段階中、パ
ッドが中間電圧に放電されていない限り、放電トランジ
スタを導通させることがでる。各閾値検出器は、第１の
ゲートと第２のゲートを各々制御するためのものであ
る。
【０００６】本発明のある実施例では、前段の読出中の
パッドの論理状態を記憶する回路とこの記憶回路の出力
と論理ゲートとの間の接続が備えられ、この接続はプリ
チャージ段階の間アクティブにされ、それによって、前
段の読出中のパッドの論理状態によってトランジスタの
導通を防ぐことができる。また、差動増幅器の出力と論
理ゲートの入力との間に、これらの論理ゲートの入力
に、読出段階の終了時と続くプリチャージ段階の開始時
との間に既に読み出された信号の状態を保持する保持回
路が備えられている。本発明のその他の特徴及び利点
は、添付図面を参照して行う以下の実施例の説明から明
らかになろう。
【０００７】
【実施例】メモリは、メモリセルアレイを備える。同じ
列のメモリセルＭＣは、ビット線ＢＬとして示す共通の
導体に接続されている。この導体は、列のセルの状態に
ついての情報エレメントを転送するために使用され、こ
のセルはワード線ＷＬによって指示される。情報は、差
動増幅器ＡＤによって読み出される。差動増幅器ＡＤ
は、読出段階中、１つの入力が、（図示しない）手段に
よって前もってプリチャージされているビット線ＢＬに
接続され、もう１つの入力が基準線ＬＲによって接続さ
れ、その基準線ＬＲ上に存在する電圧電位を受ける。
【０００８】セルの状態についての情報は、差動増幅器
ＡＤの出力で参照記号ＤＡＴＡで示した信号によって構
成されている。この信号ＤＡＴＡは、読出時に指定され
たセルから読み出された情報エレメントに応じてハイレ
ベルまたはローレベルの論理信号である。 この論理信
号ＤＡＴＡは、ＩＯＰＡＤによって指示されたメモリの
外部パッドに転送されなければならない。メモリチップ
の外部に接続された回路に給電するのに十分な低い出力
インピーダンスと共に、信号ＤＡＴＡの論理値をパッド
ＩＯＰＡＤであることがあるメモリの出力に転送するた
めに、出力増幅器または緩衝増幅器が使用される。
【０００９】本発明によると、出力増幅器は２つの段階
で作動する。すなわち、最初に、プリチャージ段階、次
に、信号ＤＡＴＡの論理レベルを転送する段階である。
緩衝増幅器は、パッドＩＯＰＡＤに所望の論理レベルを
与えるために使用される２つの出力トランジスタを備え
る。これらのトランジスタは、各々、充電トランジスタ
Ｔ１及び放電トランジスタＴ２である。ＣＭＯＳ技術で
は、ソースが正の電源端子Ａに接続されたＰチャネル充
電トランジスタと、ソースが低い電源端子Ｂに接続され
たＮチャネル放電トランジスタが使用される。信号ＤＡ
ＴＡがパッドＩＯＰＡＤの論理ハイレベルへの設定に対
応する時、トランジスタＴ１はオンであり、トランジス
タＴ２はオフでなければならない。反対に、信号ＤＡＴ
ＡがパッドＩＯＰＡＤの論理ローレベルへの設定に対応
する時、トランジスタＴ１はオフであり、トランジスタ
Ｔ２はオンでなければならない。
【００１０】情報の第１の読出によって、パッドＩＯＰ
ＡＤが高い電位にされる時、次に、第２の読出は、また
高いレベルにされなければならない時には速く情報エレ
メントを与えるが、低いレベルにされなければならない
時にはゆっくりと情報エレメントを読み出す。それは、
後者の場合、パッドとこのパッドに接続された外部線を
放電するのに必要な時間をかける必要があるからであ
る。逆に、上記の読出動作によってパッドが低いレベル
にされる時、新しい情報エレメントが論理ハイレベルに
対応すると情報エレメントを得るのは遅延される。
【００１１】情報が２つの可能な場合（２つの同じレベ
ルの連続した供給または２つの異なるレベルの供給）で
供給される速度を平衡させるために、出力パッドは、読
出自体の直前に行われるプリチャージ段階中に、２つの
論理レベルの間の中間値にプリチャージされる。ここで
考えられる論理レベルは、使用される技術で許容される
標準レベルである。例えば、ＣＭＯＳ技術では、これら
のレベルは、低いレベルで 0.8Ｖであり、高いレベルで
２Ｖである。中間値は、約 1.4Ｖである。
【００１２】読み出されるべき情報のアドレス（ＡＤ
Ｒ）の変化の検出によって決定されるｔ０時から開始さ
れる動作のシーケンスは、図２に示したように、プリチ
ャージ段階ＰＲＥＣＨ（ｔ０〜ｔ１、例えば約30ナノ秒
の期間) 、次に読出段階ＬＥＣＴ（約10ナノ秒の期間の
ｔ１〜ｔ２）、及び次に読み出されるべき情報のアドレ
スの新しい変化を待つ段階を含む。この追加のプリチャ
ージ段階は、信号ＤＡＴＡの生成前に、ビット線ＢＬの
プリチャージ段階と同時に実行できるので、時間の損失
を全く含まないことに注目すべきである。
【００１３】第１の論理ゲートＰＬ１はトランジスタＴ
１のゲートを制御し、第２の論理ゲートＰＬ２はトラン
ジスタＴ２のゲートを制御する。図１に示した実施例で
は、論理ゲートＰＬ１は２入力ＮＡＮＤゲートであり、
論理ゲートＰＬ２は２入力ＮＯＲゲートである。
【００１４】読出段階中、ＮＡＮＤゲートＰＬ１の第１
の入力は出力パッドに転送されるべき情報を示す信号Ｄ
ＡＴＡを受ける。ＮＯＲゲートの第１の入力も同じ信号
を受ける。差動増幅器ＡＤの出力は、プリチャージ段階
後、読出段階中にのみ開く転送ゲートＰＴ１によってこ
れらの第１の入力に接続される。図１に示したある転送
ゲートを制御する信号ＬＥＣＴは、この読出段階を決定
する（図２を参照）。転送ゲートは、反転論理信号によ
って制御されたＰチャネルＭＯＳトランジスタに並列接
続された、論理信号によって制御されたＮチャネルＭＯ
Ｓトランジスタによって構成されている。
【００１５】ＮＡＮＤゲートＰＬ１の第２の入力は、ま
た、他の転送ゲートＰＴ２を介して、信号ＤＡＴＡを受
ける。この転送ゲートＰＴ２は、読出段階ＬＥＣＴ中に
はオンである。同様に、ＮＯＲゲートＰＬ２の第１の入
力は、信号ＬＥＣＴによってオンにされる転送ゲートＰ
Ｔ３を介して信号ＤＡＴＡを受ける。
【００１６】情報エレメントがパッドＩＯＰＡＤで完全
に安定化される前でさえ、新規な読出のために差動増幅
器ＡＤを極めて急速に解放する必要性に関係した理由
で、信号ＤＡＴＡが消滅した後でさえ論理ゲートＰＬ１
及びＰＬ２の入力に信号ＤＡＴＡの値を記憶し、保持す
るための補助保持回路が備えられている。各転送ゲート
ＰＴ１、ＰＴ２、ＰＴ３の後には保持回路がある。各保
持回路ＣＭ１、ＣＭ２、ＣＭ３は、各々、転送ゲートに
直列な、２つの直列接続されたインバータを備えるサー
ボ制御ループを備える。第２のインバータの入力は第１
のインバータの出力に接続されており、第２のインバー
タの出力は転送ゲートの入力に接続されており、この転
送ゲートの出力は第１のインバータの入力に帰還されて
いる。保持回路の転送ゲートは、新規な読出動作に対応
する信号ＤＡＴＡが新しい値をとるとすぐに情報エレメ
ント（ＤＡＴＡ）の保護のために提供される信号ＭＥＭ
によって制御される。信号ＭＥＭは、読出段階（ＬＥＣ
Ｔ）が終了するとすぐに出現し、次のプリチャージ段階
まで、すわなち、読み出されるべき情報のアドレスの変
化が検出されるまでの待機時間の間保持される。２つの
インバータＩ１、Ｉ２と転送ゲートＰＴ４に対応する第
１の保持回路ＣＭ１は、ゲートＰＴ１の出力に接続され
ており、すなわち、インバータＩ１の入力とゲートＰＴ
４の出力はゲートＰＴ１のこの出力に接続されている。
【００１７】上記と同様に、第２の保持回路ＣＭ２（信
号ＭＥＭによって制御されるインバータＩ３、Ｉ４及び
転送ゲートＰＴ５）は、転送ゲートＰＴ２の出力に接続
されている。第３の保持回路ＣＭ３（信号ＭＥＭによっ
て制御されるインバータＩ５、Ｉ６及び転送ゲートＰＴ
６）は、転送ゲートＰＴ３に接続されている。信号ＬＥ
ＣＴが送られて、ゲートＰＬ１及びＰＬ２に信号ＤＡＴ
Ａが入力される時、信号ＭＥＭは低い状態（ゲートＰＴ
４、ＰＴ５、ＰＴ６はオフである）にある。
【００１８】読出信号ＬＥＣＴがゲートＰＴ１、ＰＴ
２、ＰＴ３を導通にする。信号ＤＡＴＡがゲートＰＬ１
及びＰＬ２の入力に出現し、次に、安定化される。次
に、信号ＬＥＣＴは低い状態に戻り、信号ＭＥＭがゲー
トＰＴ４、ＰＴ５、ＰＴ６に入力され、それらのゲート
をオンにして、保持回路をアクティブにして、信号ＤＡ
ＴＡを記憶させる。次に、信号ＤＡＴＡの論理値は、増
幅器ＡＤの出力が信号ＤＡＴＡを与えるのを停止する時
でさえ論理ゲートＰＬ１及びＰＬ２の入力に入力された
ままである。
【００１９】信号ＤＡＴＡが論理ハイレベル（１）であ
る時、ＮＡＮＤゲートの２つの入力は１であるので、そ
のＮＡＮＤゲートの出力は０になる。この時、充電トラ
ンジスタＴ１は導通になり、パッドＩＯＰＡＤを高い電
源端子Ａから高いレベルに充電する。トランジスタＴ２
はオフのままであり、ＮＯＲゲートの２つの入力は１で
あるので、その出力は０である。反対に、信号ＤＡＴＡ
が論理ローレベル（０）である時、ＮＯＲゲートの出力
は１になり、放電トランジスタＴ２を導通させて、出力
パッドをレベル０にする。ＮＡＮＤゲートは、レベル１
を提供し、トランジスタＴ１をオフにする。
【００２０】プリチャージのため、下記の特別な追加要
素が備えられる。すなわち、パッドＩＯＰＡＤの前段の
論理状態に応じてゲートＰＬ１及びＰＬ２の１つを阻止
する回路とパッドＩＯＰＡＤのプリチャージを所定の値
に制限する閾値検出器である。本発明の好ましい１実施
例によると、パッドＩＯＰＡＤの前段の論理値を記憶す
るための回路が備えられる。この回路は、例えば、イン
バータＩ７を備え、このインバータはそれより抵抗が高
い別のインバータＩ８に並列接続されている。この記憶
回路の入力（インバータＩ７の入力）は、読出段階ＬＥ
ＣＴ中にオンになる転送ゲートＰＴ７によってパッドに
接続されている。従って、この記憶回路は、読出段階中
のパッドの状態を記憶する。記憶回路の出力（インバー
タＩ７の出力）は、プリチャージ段階ＰＲＥＣＨの間オ
ンになる転送ゲートＰＴ８によって、ＮＡＮＤゲートＰ
Ｌ１の第１の入力及びＮＯＲゲートＰＬ２の第１の入力
に接続される。従って、インバータＩ７によって反転さ
れ、このインバータによって記憶されたパッドに存在す
る論理状態は、プリチャージ段階の間にＮＡＮＤ及びＮ
ＯＲゲートの入力に転送される。
【００２１】記憶回路の出力は、前段の読出時のパッド
の論理状態に応じてゲートＰＬ１及びＰＬ２のどちらか
１つの作動を阻止し、それによって、充電トランジスタ
または放電トランジスタの導通を禁止するためにのみ使
用される。すなわち、記憶された論理状態が１の時、次
のプリチャージ段階の間に０状態がＮＡＮＤゲートの入
力に転送される。これによって、他の入力の状態とは関
係なく、トランジスタＴ１の導通が防止される。ＮＯＲ
ゲートは全く影響を受けず、このゲートの他の入力の状
態に応じてトランジスタＴ２を導通にすることがある。
逆に、前段の読出時のパッドの状態が０の時、次のプリ
チャージ段階中に記憶回路によって状態１が転送され、
それによって、トランジスタＴ２の導通が禁止される。
トランジスタＴ１の導通は阻止されず、ＮＡＮＤゲート
の他の入力の状態による。
【００２２】ＮＡＮＤゲートＰＬ１の第２の入力は、転
送ゲートＰＴ９の出力を受け、その転送ゲートはそれ自
体閾値インバータＩＳ１の出力を受け、このインバータ
ＩＳ１の入力はパッドＩＯＰＡＤに接続されている。ま
た、ＮＡＮＤゲートの第２の入力は、保持回路ＣＭ２の
出力を介して信号ＤＡＴＡを受ける。しかしながら、プ
リチャージ段階ＰＲＥＣＨ中、信号ＬＥＣＴ及び信号Ｍ
ＥＭは０であり、ゲートＰＴ２及びＰＴ５を遮断する。
従って、信号ＤＡＴＡは、ＮＡＮＤ及びＮＯＲゲートの
入力にもはやアクティブに転送されない。
【００２３】同様に、ＮＯＲゲートＰＬ２の第２の入力
はもはやプリチャージ段階ＰＲＥＣＨ中に前段の読出の
信号ＤＡＴＡを受けず、信号ＰＲＥＣＨによってアクテ
ィブにされる転送ゲートＰＴ10によって閾値インバータ
ＩＳ２の出力を受ける。閾値インバータを使用して、ト
ランジスタＴ１またはＴ２の導通の状態に置くことを許
可する。その導通は、プリチャージ中に阻止回路によっ
て阻止されない。この導通は、パッドの電位が所望のプ
リチャージ中間値にならない限り許可され、所望の値に
達すると停止される。インバータＩＳ１及びＩＳ２の閾
値は、プリチャージ段階中パッドＩＯＰＡＤに印加され
るプリチャージ電位の値に直接関係する値に設定され
る。
【００２４】回路は、下記のように作動する。前段の読
出の信号ＤＡＴＡが１の時、読出段階の終了時には、パ
ッドは約５Ｖに充電される。次の読出動作を用意するプ
リチャージ段階の間、ＮＡＮＤゲートは、ゲートＰＴ８
の出力によって阻止されている。パッドは１なので、Ｎ
ＯＲゲートは、ゲートＰＴ８を介してその第１の入力に
論理状態０を受け、閾値インバータによって論理状態０
を受ける。ＮＯＲゲートは、その出力に高いレベルを出
力する。その時、放電トランジスタＴ２は、導通にな
り、パッドＩＯＰＡＤの高い電位を放電する。このパッ
ドの電位は降下する。しかし、インバータＩＳ２の閾値
によって決定された所望のプリチャージ値に達するとす
ぐに、インバータＩＳ２は反転し、ＮＯＲゲートの反転
を引き起こし、トランジスタＴ２をオフにする。従っ
て、パッドの放電が停止する。パッドは、論理ハイレベ
ルと論理ローレベルの中間レベルにある所望のプリチャ
ージ値に充電されたままである。次に、プリチャージ段
階ＰＲＥＣＨの終了時まで、及び、新しい読出段階を決
定する信号ＬＥＣＴが出現するまで、この状態のままで
ある。
【００２５】逆に、前段の読出の信号ＤＡＴＡが０の
時、パッドは、まず読出段階の終了時に０Ｖに放電され
る。次の読出動作を用意するプリチャージ段階の間、Ｎ
ＯＲゲートは、ゲートＰＴ８の出力によって阻止され
る。パッドは０であるので、ＮＡＮＤゲートは、ゲート
ＰＴ８を介してその第１の入力に論理状態１を受け、閾
値インバータＩＳ１によって論理状態１を受ける。従っ
て、ＮＡＮＤゲートは、その出力に低いレベルを提供す
る。この時、充電トランジスタＴ１は導通になり、パッ
ドＩＯＰＡＤを充電する。このパッドの電位は上昇す
る。それが、インバータＩＳ１の閾値によって決定され
た所望のプリチャージ値に達すると、インバータＩＳ１
は反転し、ＮＡＮＤゲートの反転を引き起こし、トラン
ジスタＴ１をオフにする。従って、パッドの充電は停止
される。パッドは、論理ハイレベルと論理ローレベルの
間の中間値である所望のプリチャージ値に充電されたま
まである。
【００２６】ヒステリシスなしに作動する閾値インバー
タ、すなわち、同じ入力電圧値で、上昇電圧の方向及び
下降電圧の方向の両方に反転するインバータを製造する
ことは難しいので、２つの別々のインバータＩＳ１及び
ＩＳ２を使用するのが好ましいが、ヒステリシスが許容
できる時、２つのインバータは並列に接続されているの
で、その２つのインバータを単一のインバータに置き換
えることができることが理解されるであろう。
【００２７】パッドがプリチャージされる中間電位のレ
ベルは、好ましくは、５Ｖ電圧電源で１〜２Ｖの範囲に
あり、適切な値は約 1.4Ｖである。電源は５Ｖ電源だ
が、論理ローレベルは 0.8Ｖより低い値であり、論理ハ
イレベルは約 2.2Ｖであるとみなされる。これは、増幅
器の出力のプリチャージに好ましい中間値の範囲として
示した値を説明するものである。
【００２８】このように、本発明の１実施例を説明した
が、当業者には、様々な変更、修正及び改良が容易に行
なえるであろう。そのような変更、修正及び改良は、こ
の説明の一部分であり、本発明の範囲内であると考えら
れる。従って、上記の記載は、１実施例であり、何等限
定的なものではない。本発明は、請求の範囲に記載れれ
た範囲にのみ限定される。
【図面の簡単な説明】
【図１】 本発明の好ましい実施例を示す、概略的な部
分回路図である。
【図２】 図１の回路の動作の段階を示すクロック図で
ある。
【符号の説明】 ＢＬ ビット線 ＷＬ ワード線 ＬＲ 基準線 ＡＤ 差動増幅器 ＩＯＰＡＤ パッド Ｔ１ 充電トランジスタ Ｔ２ 放電トランジスタ ＰＬ１、ＰＬ２ 論理ゲート ＰＴ１〜ＰＴ８ 転送ゲート ＣＭ１〜ＣＭ３ 保持回路 Ｉ１〜Ｉ８ インバータ ＩＳ１、ＩＳ２ 閾値インバータ
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.5 識別記号 庁内整理番号 ＦＩ 技術表示箇所 6741−5Ｌ Ｇ１１Ｃ 11/34 ３５３ Ｆ

Claims (8)

    【特許請求の範囲】
  1. 【請求項１】 少なくとも１つのビット線に接続された
    メモリセルネットワークを備え、そのビット線が、少な
    くとも１つの出力増幅器によって、メモリチップの出力
    パッドに接続されている、集積回路チップメモリであっ
    て、プリチャージ段階に続く読出段階の間に上記メモリ
    のセル内で読み出される情報エレメントに対応する論理
    レベルを上記出力増幅器によって上記出力パッドに入力
    する前のプリチャージ段階中に該増幅器の出力を所定の
    電圧値にプリチャージする手段を備え、その所定の値は
    論理ハイレベルに対応する電圧値と論理ローレベルに対
    応する電圧値の間の中間値であり、該出力増幅器は、放
    電トランジスタと直列の充電トランジスタと、これらの
    トランジスタの導通を制御する制御手段とを備え、それ
    らのトランジスタの共通接続点は、上記出力パッドに接
    続され、上記制御手段は、上記ビット線によって転送さ
    れた情報エレメントが論理ハイレベルに対応する時は上
    記充電トランジスタを導通にし且つ上記放電トランジス
    タをオフにする手段と、該ビット線によって転送された
    情報エレメントが論理ローレベルに対応する時には上記
    放電トランジスタを導通にし且つ上記充電トランジスタ
    をオフにする手段とを備え、上記メモリは、さらに、上
    記出力パッドに接続され、プリチャージ段階中に前段の
    読出段階中に該パッドに存在した論理レベルを記憶する
    ことのできる記憶回路を備え、この記憶回路は、プリチ
    ャージ段階中上記充電及び放電トランジスタの導通を制
    御する上記制御手段に接続された出力を備え、それによ
    って、記憶された論理レベルが高いレベルか低いレベル
    かによって、プリチャージ段階中に上記充電トランジス
    タまたは上記放電ドランジスタの導通を禁止することが
    できることを特徴とするメモリ。
  2. 【請求項２】 上記メモリは、５Ｖの電圧で給電されて
    おり、中間値は１〜２Ｖの範囲、好ましくは約 1.4Ｖで
    あることを特徴とする請求項１に記載のメモリ。
  3. 【請求項３】 上記充電トランジスタを導通にする手段
    は第１の論理ゲートを備え、上記放電トランジスタを導
    通にする手段は第２の論理ゲートを備え、上記記憶回路
    はプリチャージ段階中これらのゲートの入力に接続され
    ることを特徴とする請求項１または２に記載のメモリ。
  4. 【請求項４】 １つの入力が上記出力パッドに接続さ
    れ、１つの出力がプリチャージ段階中上記論理ゲートの
    入力に接続され、該パッドの電位が所望のプリチャージ
    中間値に達していな限り、導通状態が禁止されていない
    上記トランジスタの１つを導通状態にすることを許可
    し、上記出力パッドの電位が上記所望の値に達するとす
    ぐにこの導通を停止させる閾値インバータを備えること
    を特徴とする請求項３に記載のメモリ。
  5. 【請求項５】 上記第１の論理ゲートはＮＡＮＤゲート
    であり、上記第２の論理ゲートはＮＯＲゲートであり、
    これらの２つのゲートは各々２つの入力を有し、その２
    つのゲートは、プリチャージ段階に続く読出段階中、上
    記ビット線によって転送される情報を示す論理信号を受
    けることを特徴とする請求項３または４に記載のメモ
    リ。
  6. 【請求項６】 上記ＮＡＮＤゲート及び上記ＮＯＲゲー
    トは、各々、プリチャージ段階中、上記記憶回路の出力
    を受ける第１の入力と、そのプリチャージ段階中閾値イ
    ンバータの出力を受ける第２の入力とを備えることを特
    徴とする請求項５に記載のメモリ。
  7. 【請求項７】 プリチャージ段階中、上記出力パッドと
    上記第１の論理ゲートとの間に接続される第１の閾値イ
    ンバータと、プリチャージ段階中に上記出力パッドと上
    記第２の論理ゲートとの間に接続される第２の閾値イン
    バータとを備えることを特徴とする請求項３〜６のいず
    れか１項に記載のメモリ。
  8. 【請求項８】 上記差動増幅器の出力と上記論理ゲート
    の入力との間に保持回路を備え、これらの保持回路は読
    出段階の終了時と次のプリチャージ段階の開始時の間ア
    クティブにされ、上記論理ゲートの入力に上記メモリセ
    ルで読み出された情報を保持することを特徴とする請求
    項１〜７のいずれか１項に記載のメモリ。
JP20359793A 1992-07-24 1993-07-26 メモリの出力プリチャージ回路 Pending JPH06187792A (ja)

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