KR20050094123A - 공통 메인 비트라인을 갖는 불휘발성 강유전체 메모리 장치 - Google Patents

공통 메인 비트라인을 갖는 불휘발성 강유전체 메모리 장치 Download PDF

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Abstract

본 발명은 평행하게 이웃하는 복수개의 서브 비트라인들이 하나의 메인 비트라인을 공유하는 불휘발성 강유전체 메모리 장치을 개시한다.
본 발명의 공통 메인 비트라인을 갖는 불휘발성 강유전체 메모리 장치는 각 메인 비트라인이 좌우에 이웃하는 복수개의 서브 비트라인들에 공유되며, 셀 데이터에 의해 상기 복수개의 서브 비트라인에 인가된 전압의 크기에 따라 상기 메인 비트라인의 센싱전압을 유도하는 복수개의 셀 어레이 블럭들; 상기 셀 어레이 블럭에 일대일 대응되게 각 셀 어레이 블럭의 일측에 구비되며, 상기 메인 비트라인의 센싱전압을 센싱 및 증폭하여 출력하는 복수개의 센스앰프부들; 상기 센스앰프부에서 센싱된 데이터를 증폭하여 데이터 버퍼로 출력하는 메인앰프부; 및 상기 센스앰프부들과 상기 메인앰프부 사이를 연결시켜 리드 또는 라이트 되는 데이터를 전송하는 데이터버스부를 구비하여, 하나의 메인 비트라인에 복수개의 서브 비트라인들이 공통으로 대응되도록 셀 어레이 구조를 개선함으로써 메모리의 레이아웃 면적을 줄이고 공정상의 편의를 도모할 수 있다.

Description

공통 메인 비트라인을 갖는 불휘발성 강유전체 메모리 장치{FeRAM having common main bitline}
본 발명은 불휘발성 강유전체 메모리에 관한 것으로서, 보다 상세하게는 메인 비트라인과 그 하위 비트인 서브 비트라인을 갖는 멀티 비트라인 구조에서 하나의 메인 비트라인이 자신의 좌우에 이웃하는 복수개의 서브 비트라인들에 공유되도록 셀 어레이 구조를 개선하여 메인 비트라인의 수를 줄임으로써 메모리의 레이아웃 면적을 작게하고 레이아웃 처리를 용이하게 할 수 있는 불휘발성 강유전체 메모리에 관한 것이다.
일반적으로 불휘발성 강유전체 메모리 즉, FeRAM(Ferroelectric Random Access Memory)은 디램(DRAM:Dynamic Random Access Memory) 정도의 데이터 처리 속도를 갖으면서 전원의 오프시에도 데이터가 보존되는 특성 때문에 차세대 기억 소자로 주목받고 있다.
이러한 FeRAM은 디램과 거의 유사한 구조를 갖는 기억소자로써, 캐패시터의 재료로 강유전체를 사용하여 강유전체의 특성인 높은 잔류 분극을 이용한 것이다. 이와 같은 잔류 분극 특성으로 인하여 전계를 제거하더라도 데이터가 지워지지 않게 된다.
도 1은 종래 멀티 비트라인 구조를 갖는 셀 어레이 블럭에서 서브 셀 어레이의 구조를 나타내는 회로도이다.
각 서브 셀 어레이에는 메인 비트라인 MBL과 메인 비트라인 MBL의 하위 비트라인인 서브 비트라인 SBL이 일대일 대응되어 평행하게 구비된다.
서브 비트라인 선택신호 SBSW1가 활성화되면 해당 NMOS 트랜지스터 N5, N10가 턴온되어 메인 비트라인 MBL<0>, MBL<1>의 로드가 대응되는 한개의 서브 비트라인 SBL<0>, SBL<1> 수준으로 부담된다. 또한, 서브 비트라인 SBL<0>, SBL<1>은 서브 비트라인 풀다운 신호 SBPD가 활성화되면 NMOS 트랜지스터 N3, N8가 턴온 되어 접지전압 레벨로 조정된다.
서브 비트라인 풀업 신호 SBPU는 서브 비트라인 SBL<0>, SBL<1>에 공급할 전원을 조정하는 신호이며, 서브 비트라인 선택신호 SBSW2_L, SBSW2_R는 각각 서브 비트라인 풀업 신호 SBPU와 서브 비트라인 SBL<0>, SBL<1> 사이의 신호 흐름을 조정하는 신호이다.
예컨대, 저 전압시 높은 전압을 발생시키고자 하는 경우, 전원전압 VCC 보다 높은 전압을 서브 비트라인 풀업 신호 SBPU로 공급하고 서브 비트라인 선택신호 SBSW2_L를 활성화하면, NMOS 트랜지스터 N4가 턴온되어 서브 비트라인 SBL<0>에 높은 전압이 공급된다. 그리고, 각 서브 비트라인 SBL<0>, SBL<1>에는 각각 NMOS 트랜지스터와 강유전체 캐패시터로 이루어진 복수개의 셀들이 연결된다.
NMOS 트랜지스터 N1, N6은 각각 접지전압단과 NMOS 트랜지스터 N2, N7 사이에 연결되고 게이트 단자로 메인 비트라인 풀다운 신호 MBPD를 인가받는다. NMOS 트랜지스터 N2, N7는 각각 NMOS 트랜지스터 N1, N6과 메인 비트라인 MBL<0>, MBL<1> 사이에 연결되고 게이트 단자는 서브 비트라인 SBL<0>, SBL<1>과 연결된다. NMOS 트랜지스터 N2, N7는 각각 메인 비트라인 풀다운 신호 MBPD가 활성화시 서브 비트라인 SBL<0>, SBL<1>의 데이터 값에 따라 메인 비트라인 MBL에서 누출되는 전류량을 조정하여 메인 비트라인 MBL<0>, MBL<1>의 센싱전압을 유도한다. 즉, 셀 데이터에 따라 서브 비트라인 SBL<0>, SBL<1>에 서로 다른 레벨로 인가된 전압은 MOS 트랜지스터 N2, N7의 채널 저항을 가변시켜 메인 비트라인 MBL<0>, MBL<1>의 센싱전압이 셀 데이터에 따라 그 레벨이 서로 달라지도록 조정한다.
센스앰프는 이러한 원리를 통해 발생도는 메인 비트라인의 전압차를 센싱 및 증폭한다.
도 2는 도 1의 구조를 갖는 메인 비트라인과 서브 비트라인에 대한 단면도이다.
메인 비트라인 MBL<0> ∼ MBL<3>는 각각 서브 비트라인 SBL<0> ∼ SBL<3>과 일대일 대응되게 쌍을 이루어 설치된다.
그런데, 이러한 멀티 비트라인 구조에서 서브 비트라인 SBL은 폴리 실리콘(Poly Silicon)이나 텅스텐 메탈(Tungsten Metal)을 이용하여 구성된다. 반면에, 메인 비트라인 MBL은 알루미뉼(Al) 또는 구리(Cu)를 이용하게 되는데 저항을 줄이기 위해 두꺼운 메탈을 이용하므로 메탈 폭이나 공간이 다른 레이어보다 크게 된다.
또한, 셀의 사이즈가 작아질 수록 메인 비트라인들 사이의 공간이 더욱 작아지게 되어 메인 비트라인 레이어 처리에 여유를 줄 수 있는 기술이 필요하게 된다.
상술된 문제를 해결하기 위한 본 발명의 목적은 메인 비트라인과 서브 비트라인 사이의 구조를 개선하여 메모리의 레이아웃 면적을 줄이고 공정상의 편의를 도모하는데 있다.
위와 같은 목적을 달성하기 위한 본 발명의 공통 메인 비트라인을 갖는 불휘발성 강유전체 메모리 장치는 각 메인 비트라인은 좌우에 이웃하는 복수개의 서브 비트라인들에 공유되며, 셀 데이터에 의해 상기 복수개의 서브 비트라인에 인가된 전압의 크기에 따라 상기 메인 비트라인의 센싱전압을 유도하는 복수개의 셀 어레이 블럭들; 상기 셀 어레이 블럭에 일대일 대응되게 각 셀 어레이 블럭의 일측에 구비되며, 상기 메인 비트라인의 센싱전압을 센싱 및 증폭하여 출력하는 복수개의 센스앰프부들; 상기 센스앰프부에서 센싱된 데이터를 증폭하여 데이터 버퍼로 출력하는 메인앰프부; 및 상기 센스앰프부들과 상기 메인앰프부 사이를 연결시켜 리드 또는 라이트 되는 데이터를 전송하는 데이터버스부를 구비한다.
이하, 첨부된 도면들을 참조하여 본 발명의 바람직한 실시예를 보다 상세하게 설명한다.
도 3은 본 발명의 불휘발성 강유전체 메모리 장치의 구성을 나타내는 구성도이다.
본 발명의 강유전체 메모리 장치는 복수개의 셀 어레이 블럭들(100), 복수개의 센스앰프부들(200), 복수개의 로컬 데이터버스들(300), 글로벌 데이터버스(400), 복수개의 데이터버스 스위치들(500), 메인앰프(600) 및 데이터 버퍼(700)를 구비한다.
셀 어레이 블럭(100)은 복수개의 서브 셀 어레이들 SCA(0) ∼ SCA(n)을 구비하며, 각 서브 셀 어레이 SCA(0) ∼ SCA(n)는 데이터 저장을 위한 셀 어레이를 구비한다. 셀 어레이 블럭(100)은 메인 비트라인과 메인 비트라인의 하부 비트인 서브 비트라인을 구비하며, 서브 비트라인에 인가된 셀 데이터에 따라 메인 비트라인에서 누출되는 전류량을 가변시켜 메인 비트라인의 센싱전압을 유도한다. 각 메인 비트라인은 로컬 데이터버스(300)와 평행하게 전체 서브 셀 어레이 SCA(0) ∼ SCA(n)에 공유되며, 서브 비트라인은 서브 셀 어레이 SCA(0) ∼ SCA(n) 단위로 구분되어 메인 비트라인과 연결된다. 특히, 각 메인 비트라인은 자신의 좌우에 인접한 복수개의 서브 비트라인들에 공유된다. 즉, 동일한 서브 셀 어레이에서, 종래에는 하나의 메인 비트라인에 하나의 서브 비트라인이 대응(도 1 참조)되었으나 본 발명에서 하나의 메인 비트라인은 좌우에 인접한 두 개의 서브 비트라인에 공유된다. 이에 따라 셀 어레이 블럭(100)에서는 종래(도 1)에 비해 메인 비트라인의 수가 절반으로 감소된다. 이러한 구조는 상세하게 후술된다.
센스앰프부(200)는 메인 비트라인의 센싱전압을 센싱 및 증폭하여 선택적으로 로컬 데이터버스(300)로 출력하고, 로컬 데이터버스(300)를 통해 인가되는 라이트 데이터를 메인 비트라인으로 전송한다. 이러한, 센스앰프부(200)는 셀 어레이 블럭(100)에 일대일 대응되게 셀 어레이 블럭(100)과 로컬 데이터버스(300) 사이에 설치된다. 즉, 종래의 센스앰프는 공통 데이터버스를 통해 인가되는 셀 데이터를 센싱하였으나, 본 발명의 센스앰프부(200)는 공통 데이터버스를 통하지 않고 메인 비트라인의 센싱전압을 직접 센싱한다. 그리고, 센스앰프부(200)는 대응되는 셀 어레이 블럭(100) 내 메인 비트라인들과 일대일 대응되어 해당 메인 비트라인의 전압을 센싱 및 증폭하는 복수개의 센스앰프들을 구비한다.
로컬 데이터버스(300)는 센스앰프부(200)에서 센싱된 센싱전압(리드 데이터)을 글로벌 데이터버스(400)로 전송하고, 글로벌 데이터버스(400)를 통해 인가되는 라이트 데이터를 센스앰프부(200)로 전송한다. 이러한, 로컬 데이터버스(300)는 셀 어레이 블럭(100)과 일대일 대응되게 센스앰프부(200)의 일측에 설치된다. 그리고, 로컬 데이터버스(300)는 한번의 컬럼선택으로 동시에 입력 또는 출력되는 데이터 수에 대응되는 일정수의 버스선을 구비한다. 각 로컬 데이터버스들(300)은 데이터버스 스위치(500)의 온/오프 동작에 따라 글로벌 데이터버스(400)와 선택적으로 연결되어 글로벌 데이터버스(400)를 공유한다.
글로벌 데이터버스(400)는 로컬 데이터버스(300)로부터 인가되는 리드 데이터를 메인앰프(600)로 전송하고, 메인앰프(600)로부터 인가되는 라이트 데이터를 로컬 데이터버스(300)로 전송한다. 글로벌 데이터버스(400)는 데이터버스 스위치(500)의 온/오프 동작에 따라 복수개의 로컬 데이터버스들(300) 중 어느 하나와 선택으로 연결된다.
메인앰프(600)는 글로벌 데이터버스(400)로부터 인가되는 리드 데이터를 증폭하여 데이터 버퍼(700)로 전송하고, 데이터 버퍼(700)를 통해 인가되는 라이트 데이터를 증폭하여 글로벌 데이터버스(400)로 전송한다.
데이터 버퍼(700)는 외부로 출력될 리드 데이터를 버퍼링한 후 I/O 포트(800)로 전송하고, I/O 포트(800)를 통해 외부에서 입력되는 라이트 데이터를 버퍼링한 후 메인앰프(600)로 전송한다.
도 4는 본 발명의 제 1 실시예에 따른 메인 비트라인과 서브 비트라인들의 연결관계를 나타내는 회로도이다.
도 4의 서브 셀 어레이에서 각 메인 비트라인 MBL은 메인 비트라인 MBL을 중심으로 좌우에 인접한 두 개의 서브 비트라인 SBL_L, SBL_R에 공유된다. 즉, 도 1에서와 같이 종래의 각 서브 셀 어레이에서는 하나의 메인 비트라인 MBL에 하나의 서브 비트라인 SBL이 대응되었으나, 도 4의 서브 셀 어레이에서는 하나의 메인 비트라인 MBL에 두 개의 서브 비트라인들 SBL_L, SBL_R이 대응되어 선택적으로 연결된다.
또한, 본 발명의 셀 어레이는 동일한 메인 비트라인 MBL에 대응되는 두 서브 비트라인 SBL_L, SBL_R에 연결된 셀들은 워드라인 WL<0> ∼ WL<n>을 공유하지 않는 형태(folded BL)를 갖는다.
서브 비트라인 선택신호 SBSW1가 활성화되면, 해당 NMOS 트랜지스터 N14, N18가 턴온되어 메인 비트라인 MBL의 로드는 서브 비트라인 SBL_L, SBL_R 수준으로 부담된다. 또한, 서브 비트라인 SBL_L은 서브 비트라인 풀다운 신호 SBPD_L가 활성화시 NMOS 트랜지스터 N12의 턴온으로 접지전압 레벨로 조정되고, 서브 비트라인 SBL_R은 서브 비트라인 풀다운 신호 SBPD_R가 활성화시 NMOS 트랜지스터 N16의 턴온으로 접지전압 레벨로 조정된다. 즉, 본 발명에서는 두 개의 서브 비트라인 SBL_L, SBL_R이 하나의 메인 비트라인 MBL을 공유하므로, 데이터 리드/라이트시 서브 비트라인 SBL_L, SBL_R을 구분하기 위해 서로 다른 서브 비트라인 풀다운 신호 SBPD_L, SBPD_R을 사용한다.
서브 비트라인 풀업 신호 SBPU는 서브 비트라인 SBL_L, SBL_R에 공급할 전원을 조정하는 신호이며, 서브 비트라인 선택신호 SBSW2는 서브 비트라인 풀업 신호 SBPU와 서브 비트라인 SBL_L, SBL_R 사이의 신호 흐름을 조정하는 신호이다. 저 전압시 서브 비트라인 SBL_L, SBL_R에 높은 전압을 발생시키고자 하는 경우, 전원전압 VCC 보다 높은 전압을 서브 비트라인 풀업 신호 SBPU로 공급하고 서브 비트라인 선택신호 SBSW2를 활성화하면, NMOS 트랜지스터 N13, N17가 턴온되어 서브 비트라인 SBL_L, SBL_R에 높은 전압이 공급된다.
NMOS 트랜지스터 N19는 접지전압단과 NMOS 트랜지스터 N11, N15 사이에 연결되고 게이트 단자로 메인 비트라인 풀다운 신호 MBPD를 인가받는다. NMOS 트랜지스터 N11, N15는 각각 NMOS 트랜지스터 N19와 메인 비트라인 MBL 사이에 연결되며, 게이트 단자는 각각 서브 비트라인 SBL_L, SBL_R과 연결된다. NMOS 트랜지스터 N11, N15는 각각 메인 비트라인 풀다운 신호 MBPD가 활성화시 서브 비트라인 SBL_L, SBL_R의 데이터 값에 따라 메인 비트라인 MBL에서 누출되는 전류량을 조정하여 메인 비트라인 MBL의 센싱전압을 유도한다.
예컨대, 메인 비트라인 풀다운 신호 MBPD가 활성화되고 워드라인 WL<0>과 플레이트라인 PL<0>이 활성화되면 해당 셀의 데이터(HIGH 또는 LOW)가 서브 비트라인 SBL_L에 인가된다. 서브 비트라인 SBL_L의 전압은 NMOS 트랜지스터 N11의 게이트로 인가되어 NMOS 트랜지스터 N11를 턴온 시킨다. 이때, NMOS 트랜지스터 N11의 채널 저항이 서브 비트라인 SBL_L에 인가된 셀 데이터에 따라 달라져 셀 데이터에 따라 메인 비트라인 MBL에서 NMOS 트랜지스터 N11, N19를 통해 누출되는 전류량이 달라진다. 따라서, 메인 비트라인 MBL의 센싱전압은 셀 데이터에 따라 그 크기가 다르게 유도된다. 센스앰프부(200)는 이러한 메인 비트라인 MBL의 전압차를 센싱 및 증폭하여 로컬 데이터버스(300)로 출력한다.
도 5는 도 4의 구조를 갖는 메인 비트라인과 서브 비트라인에 대한 단면도이다.
메인 비트라인 MBL<0-1>, MBL<2-3>은 각각 인접한 두 개의 서브 비트라인 SBL<0>과 SBL<1>, SBL<2>과 SBL<3>에 공통으로 대응되도록 구비된다.
도 6은 본 발명의 제 2 실시예에 따른 메인 비트라인과 서브 비트라인들의 연결관계를 나타내는 회로도이다.
본 실시예에서는 서로 다른 두 개의 서브 비트라인 선택신호 SBSW2_L, SBSW2_R을 이용하여 서브 비트라인 풀업 신호 SBPU와 서브 비트라인 SBL_L, SBL_R 사이의 신호 흐름을 각각 분리하여 조정한다.
이외의 회로 구조 및 동작은 도 4에서와 동일하므로 그에 대한 설명은 생략한다.
도 7은 본 발명의 제 3 실시예에 따른 메인 비트라인과 서브 비트라인들의 연결관계를 나타내는 회로도이다.
본 실시예에서는 서로 다른 두 개의 서브 비트라인 선택신호 SBSW1_L, SBSW_R을 이용하여 메인 비트라인 MBL과 서브 비트라인 SBL_L, SBL_R 사이의 데이터 교환을 선택적으로 조정한다. 즉, 라이트 또는 리스토어시 메인 비트라인 MBL의 데이터를 서브 비트라인 SBL_L, SBL_R로 선택적으로 인가한다.
이외의 회로 구조 및 동작은 도 6에서와 동일하다.
도 8은 본 발명에 따른 센스앰프부(200)에서 어느 한 센스앰프의 구성을 보다 상세하게 나타내는 회로도이다.
본 발명의 센스앰프는 컬럼 선택부(210), MBL 센싱부(220), 센싱 로드부(230), 기준전압 발생부(240), 비교 증폭부(250) 및 라이트/리스토어 조정부(260)를 구비한다.
컬럼 선택부(210)는 컬럼선택신호 C/S가 활성화시 메인 비트라인 MBL과 MBL 센싱부(220)를 연결시켜 메인 비트라인 MBL의 전압을 MBL 센싱부(220)로 인가한다. 이러한 컬럼 선택부(210)는 메인 비트라인 MBL과 MBL 센싱부(220) 사이에 연결되며 게이트로 컬럼선택신호 C/S를 인가받는 NMOS 트랜지스터 N20를 구비한다.
MBL 센싱부(220)는 센싱신호 SENB에 따라 컬럼 선택부(210)를 통해 인가된 메인 비트라인 MBL의 전압을 센싱 및 증폭한다. 이때, MBL 센싱부(220)는 센싱신호 SENB가 활성화("LOW")시 메인 비트라인 MBL의 전압을 반전증폭하고, 반전증폭된 전압의 레벨에 따라 출력 전압의 레벨을 조정한다. 이러한 MBL 센싱부(220)는 컬럼 선택부(210)의 출력신호와 센싱신호 SENB를 노아 연산하여 출력하는 노아 게이트 NOR1 및 노드 S1<n>와 노드 SI 사이에 연결되며 게이트가 노아 게이트 NOR1의 출력신호를 인가받는 NMOS 트랜지스터 N21를 구비한다.
센싱 로드부(230)는 기준전압 발생부(240)의 출력전압(기준전압)에 따라 MBL 센싱부(220)의 센싱 로드를 조정한다. 이러한 센싱 로드부(230)는 전원전압 VCC과 노드 S1<n> 사이에 연결되며 게이트가 기준전압을 인가받는 PMOS 트랜지스터 P1를 구비한다. 즉, 센싱 로드부(230)는 기준전압의 크기에 따라 PMOS 트랜지스터 P1의 채널 저항이 가변되어 전원전압단 VCC에서 노드 S1<n>로 인가되는 전류량을 조정함으로써 센싱 로드를 조정한다.
기준전압 발생부(240)는 기준전압 컬럼선택신호 REFC가 활성화시 기준전압 조정신호 VREF에 따라 기준전압을 발생시킨다. 이러한 기준전압 발생부(240)는 기준전류 조정부(242), 기준전압 센싱부(244) 및 센싱 로드부(246)를 구비한다.
기준전류 조정부(242)는 기준전압 조정신호 VREF에 따라 기준전압 발생부(260)의 전류 누출을 조정하여 가변적으로 기준전압의 발생을 유도한다. 이러한 기준전류 조정부(242)는 노드 RI와 접지전압 VSS 사이에 직렬 연결되며 각각 게이트 단자로 전원전압 VCC, 기준전압 조정신호 VREF 및 기준전압 컬럼선택신호 REFC를 인가받는 NMOS 트랜지스터 N22, N23 및 N24를 구비한다. 이때, NMOS 트랜지스터 N22 및 N23는 각각 셀 어레이에서 메인 비트라인 MBL의 센싱전압을 유도하는 NMOS 트랜지스터 N19 및 N11(N15)와 동일할 역할을 수행하여 기준전압의 발생을 유도한다. 즉, 기준전류 조정부(242)는 기준전압 조정신호 VREF에 전압레벨에 따라 NMOS 트랜지스터 N23의 채널 저항을 조정하여 기준전류 조정부(242)를 통해 누출되는 전류량을 조정하여 기준전압의 발생을 유도한다.
기준전압 센싱부(244)는 센싱신호 SENB에 따라 기준전류 조정부(242)의 출력전압을 센싱 증폭한다. 이때, 기준전압 센싱부(244)는 센싱신호 SENB가 활성화("LOW")시 기준전류 조정부(242)의 출력전압 반전증폭하고, 반전증폭된 신호의 레벨에 따라 출력전압(기준전압)의 출력레벨을 조정한다. 이러한 기준전압 센싱부(244)는 노드 RI의 신호와 센싱신호 SENB를 노아 연산하여 출력하는 노아 게이트 NOR2 및 노드 S1<n-1>와 노드 RI 사이에 연결되며 게이트가 노아 게이트 NOR2의 출력신호를 인가받는 NMOS 트랜지스터 N25를 구비한다.
센싱 로드부(246)는 기준전압 발생부(240)의 출력전압(기준전압)에 따라 기준전압 센싱부(24)의 센싱 로드를 조정한다. 이러한 센싱 로드부(246)는 전원전압 VCC과 노드 S1<n-1> 사이에 연결되며 게이트가 기준전압을 인가받는 PMOS 트랜지스터 P2를 구비한다. 즉, 센싱 로드부(246)는 기준전압의 크기에 따라 PMOS 트랜지스터 P2의 채널 저항이 가변되어 전원전압단 VCC에서 노드 S1<n-1>로 인가되는 전류량을 조정함으로써 센싱 로드를 조정한다.
비교 증폭부(250)는 MBL 센싱부(220) 및 기준전압 발생부(240)의 출력전압의 크기를 비교하여 MBL 센싱부(220)에서 센싱된 데이터을 증폭하여 로컬 데이터버스(300)로 출력한다. 이러한 비교 증폭부(250)는 MBL 센싱부(220) 및 기준전압 발생부(240)의 두 출력을 입력으로 하는 비교기 COMP를 구비한다.
라이트/리스토어 조정부(260)는 로컬 데이터버스(300)에 인가된 라이트 데이터와 리드 데이터를 컬럼 선택부(210)로 전송한다.
도 9는 본 발명에 따른 불휘발성 강유전체 메모리 장치의 라이트 동작을 설명하기 위한 타이밍도이다.
먼저, t1 구간에서 어드레스가 천이되고 라이트 인에이블 신호 /WE가 로오로 비활성화되면, 라이트 모드 액티브 상태가 된다.
서브 비트라인 풀다운 신호 SBPD_L(SBPD_R), SBPD_R(SBPD_L)의 활성화로 워드라인 WL이 활성화되기 이전에 하나의 메인 비트라인 MBL에 대응되는 두 서브 비트라인 SBL_L, SBL_R은 동시에 로우 레벨로 풀다운 된다.
t2, t3 구간은 센싱구간이다. t2 구간에서 워드라인 WL과 플레이트 라인 PL이 하이로 인에이블되면, 인에이블된 워드라인 WL에 의해 선택된 셀의 데이터가 서브 비트라인 SBL_L에 인가된다. 이때, 서브 비트라인 SBL_L, SBL_R에 연결된 셀들은 워드라인 WL<0> ∼ WL<n>을 공유하지 않기 때문에, 두 서브 비트라인 SBL_L, SBL_R 중 어느 한 서브 비트라인 SBL_L에만 셀 데이터가 인가된다.
메인 비트라인 풀다운 신호 MBPD가 활성화된 상태에서 서브 비트라인 SBL_L에 셀 데이터가 인가되면, NMOS 트랜지스터 N11(N15)가 온되어 메인 비트라인 MBL에 센싱전압이 유도된다. 이때, 셀 데이터에 따라 NMOS 트랜지스터 N11(N15)를 통해 누출되는 전류량이 달라지므로, 셀 데이터에 따라 서로 다른 레벨의 센싱전압이 메인 비트라인 MBL에 유도된다.
메인 비트라인 MBL에 유도된 센싱전압은 컬럼선택신호 C/S에 따라 컬럼 선택부(210)를 통해 센스앰프로 인가되어 센싱 및 증폭된다. 이를 위해, MBL 센싱부(220)는 메인 비트라인 MBL의 전압을 반전증폭한 후 이를 NMOS 트랜지스터 N21에 인가하여 셀 데이터에 따라 NMOS 트랜지스터 N21를 통해 흐르는 전류량을 조절함으로써 메인 비트라인 MBL의 전압을 1차 증폭한다. 즉, MBL 센싱부(220)는 셀 데이터가 "0"인 경우에는 셀 데이터가 "1"인 경우보다 NMOS 트랜지스터 N8의 채널저항을 크게하여 NMOS 트랜지스터 N21를 통해 흐르는 전류량을 적게함으로써 노드 S1<n>의 전압 레벨을 높게 해준다. 반면에, 셀 데이터가 "1"인 경우에는 셀 데이터가 "0"인 경우보다 NMOS 트랜지스터 N21의 채널저항을 작게하여 NMOS 트랜지스터 N8를 통해 흐르는 전류량을 크게함으로써 노드 S1<n>의 전압 레벨을 낮게 해준다. 따라서, 노드 S1<n>에서 데이터 하이와 데이터 로우 간의 전압차는 메인 비트라인 MBL에서의 전압차보다 크게 증폭된다.
또한, 기준전압 발생부(240)는 센싱신호 SENB가 로우로 활성화되면 기준전류 조정부(242)에 의해 유도된 전압을 반전증폭하고 반전증폭된 전압으로 기준전압의 레벨을 조정하여 비교 증폭부(250)로 출력한다. 기준전류 조정부(242)에서는 기준전압 컬럼선택신호 REFC가 활성화시 기준전압 조정신호 VREF에 따라 NMOS 트랜지스터 N23의 채널 저항을 조정하여 기준전압 발생부(240)의 전류 누출을 조정함으로써 기준전압의 발생을 유도한다. 이때, NMOS 트랜지스터 N22 및 N23는 각각 셀 어레이에서 메인 비트라인 MBL의 센싱전압을 유도하는 NMOS 트랜지스터 N19 및 N11(N15)와 동일할 역할을 수행하여 기준전압의 발생을 유도한다. 그리고, 기준전압 센싱부(244) 및 센싱 로드부(246)은 각각 MBL 센싱부(220) 및 센싱 로드부(230)에서와 동일한 원리로 기준전압의 레벨을 조정한다.
MBL 센싱부(220)에서 1차 증폭된 전압은 비교 증폭부(250)에서 기준전압과 비교되어 2차 증폭된 후 로컬 데이터버스(300)로 출력된다.
센싱이 완료되면, t4에서 플레이트 라인 PL의 전압이 로우로 비활성화되고 서브 비트라인 풀다운 신호 SBPD_L가 하이로 활성화되어 서브 비트라인 SBL_L은 접지레벨로 조정된다.
다음에, t5에서 서브 비트라인 풀다운 신호 SBPD_L, SBPD_R은 모두 로우 레벨로 천이된다. 그리고, 서브 비트라인 풀업 신호 SBPU가 활성화되고 서브 비트라인 선택신호 SBSW2가 펌핑 레벨로 증가되면, 서브 비트라인 SBL_L, SBL_R의 전압이 고전압으로 펌핑되어 외부 데이터와 상관없이 리드된 셀에 하이 데이터가 라이트된다(Hidden "1"). 도 6 및 도 7의 경우 서브 비트라인 선택신호 SBSW2_L 만을 펌핑 레벨로 증가시켜 리드된 셀과 연결된 서비 비트라인 SBL_L의 전압만 고전압으로 펌핑시킬 수 있다.
t6 구간에서는 라이트 인에이블 신호 /WE가 하이로 활성화되어 데이터 라이트가 수행된다. 즉, 워드라인 WL과 플레이트 라인 PL의 전압이 펌핑 레벨로 변화되고, 로컬 데이터버스(300)에 인가된 라이트 데이터는 라이트/리스토어 조정부(260)에 의해 컬럼 선택부(210)를 통해 메인 비트라인 MBL으로 인가된다.
메인 비트라인 MBL에 인가된 라이트 데이터는 서브 비트라인 선택신호 SBSW1의 활성화로 서브 비트라인 SBL_L으로 인가되어 셀에 라이트된다. 이때, 서브 비트라인 SBL_L에 인가된 데이터가 하이이면 t5 구간에 라이트 되었던 데이터가 그대로 유지되며, 서브 비트라인 SBL_L의 데이터가 로우이면 해당 셀에 로우 데이터가 라이트된다. 즉, t6 구간은 외부의 로우 데이터("0")가 셀에 라이트되는 구간이 된다.
데이터 라이트가 완료된 후, 워드라인 WL은 플레이트라인 PL 보다 일정시간 먼저 비활성화된다.
도 10은 본 발명에 따른 불휘발성 강유전체 메모리 장치의 리드 동작을 설명하기 위한 타이밍도이다.
리드 모드시에는 라이트 인에이블 신호 /WE가 전원전압 VCC 레벨을 유지한다.
t0 ∼ t5 까지, 셀 데이터를 센싱 및 증폭하여 출력하고, 해당 셀에 히든 데이터 "1" 을 기록하는 과정은 도 9에서와 동일하게 수행된다.
센싱 및 증폭이 완료된 후, 비교 증폭부(250)의 출력신호(리드 데이터)는 라이트/리스토어 조정부(260) 및 컬럼 선택부(210)를 통해 다시 메인 비트라인 MBL으로 인가된다.
t6 구간에서 워드라인 WL과 플레이트 라인 PL의 전압이 펌핑 레벨로 변화되고 서브 비트라인 선택신호 SBSW1(도 7에서는 SBSW1_L)가 활성화되면, 메인 비트라인 MBL에 인가된 리드 데이터가 서브 비트라인 SBL_L, SBL_R으로 인가되어 해당 셀에 리스토어된다. 이때, SBL의 데이터가 하이이면 t5 구간에 라이트 되었던 데이터가 그대로 유지되며, SBL의 데이터가 로우이면 해당 셀에 로우 데이터가 라이트된다. 따라서, t6 구간은 내부에서 센싱 증폭된 데이터가 다시 셀에 라이트되는 리스토어 구간이 된다.
리스토어가 완료된 후에는, 워드라인 WL은 플레이트라인 PL 보다 일정시간 먼저 비활성화시킨다.
상술한 바와 같이, 본 발명의 불휘발성 강유전체 메모리 장치는 하나의 메인 비트라인이 복수개의 서브 비트라인에 공통으로 대응되어 사용되도록 셀 어레이 구조를 개선함으로써 메모리의 레이아웃 면적을 줄이고 공정상의 편의를 도모할 수 있게된다.
도 1은 종래 멀티 비트라인 구조를 갖는 셀 어레이 블럭의 구조를 나타내는 회로도.
도 2는 도 1의 구조를 갖는 메인 비트라인과 서브 비트라인에 대한 단면도.
도 3은 본 발명의 불휘발성 강유전체 메모리 장치의 구성을 나타내는 구성도.
도 4는 본 발명의 제 1 실시예에 따른 메인 비트라인과 서브 비트라인들의 연결관계를 나타내는 회로도.
도 5는 도 4의 구조를 갖는 메인 비트라인과 서브 비트라인에 대한 단면도.
도 6은 본 발명의 제 2 실시예에 따른 메인 비트라인과 서브 비트라인들의 연결관계를 나타내는 회로도.
도 7은 본 발명의 제 3 실시예에 따른 메인 비트라인과 서브 비트라인들의 연결관계를 나타내는 회로도.
도 8은 본 발명에 따른 센스앰프부에서 어느 한 센스앰프의 구성을 보다 상세하게 나타내는 회로도.
도 9는 본 발명에 따른 불휘발성 강유전체 메모리 장치의 라이트 동작을 설명하기 위한 타이밍도.
도 10은 본 발명에 따른 불휘발성 강유전체 메모리 장치의 리드 동작을 설명하기 위한 타이밍도.

Claims (10)

  1. 각 메인 비트라인은 좌우에 이웃하는 복수개의 서브 비트라인들에 공유되며, 셀 데이터에 의해 상기 복수개의 서브 비트라인에 인가된 전압의 크기에 따라 상기 메인 비트라인의 센싱전압을 유도하는 복수개의 셀 어레이 블럭들;
    상기 셀 어레이 블럭에 일대일 대응되게 각 셀 어레이 블럭의 일측에 구비되며, 상기 메인 비트라인의 센싱전압을 센싱 및 증폭하여 출력하는 복수개의 센스앰프부들;
    상기 센스앰프부에서 센싱된 데이터를 증폭하여 데이터 버퍼로 출력하는 메인앰프부; 및
    상기 센스앰프부들과 상기 메인앰프부 사이를 연결시켜 리드 또는 라이트 되는 데이터를 전송하는 데이터버스부를 구비하는 공통 메인 비트라인을 갖는 불휘발성 강유전체 메모리 장치.
  2. 제 1항에 있어서, 상기 데이터버스부는
    상기 센스앰프부와 일대일 대응되며 상기 메인 비트라인과 평행하게 상기 센스앰프부의 일측에 구비되며, 상기 센스앰프부에서 센싱된 데이터 및 상기 셀 어레이 블럭에 라이트 될 데이터를 상기 센스앰프부로 전송하는 복수개의 로컬 데이터버스들;
    상기 복수개의 로컬 데이터버스들과 선택적으로 연결되어 상기 로컬 데이터버스와 상기 메인 앰프를 연결시켜 데이터를 전송하는 글로벌 데이터버스; 및
    상기 로컬 데이터버스와 상기 글로벌 데이터버스를 선택적으로 연결시키는 복수개의 데이터 버스 스위치 어레이를 구비하는 것을 특징으로 하는 공통 메인 비트라인을 갖는 불휘발성 강유전체 메모리 장치.
  3. 제 1항 또는 제 2항에 있어서, 상기 셀 어레이 블럭은
    상기 복수개의 서브 비트라인들에 일대일 대응되는 복수개의 서브 비트라인 풀다운 신호에 따라 셀 데이터 센싱 이전에 상기 복수개의 서브 비트라인들을 선택적으로 풀다운 시키는 것을 특징으로 하는 공통 메인 비트라인을 갖는 불휘발성 강유전체 메모리 장치.
  4. 제 3항에 있어서, 상기 센스앰프부는
    상기 메인 비트라인에 일대일 대응되어 해당 메인 비트라인의 전압을 센싱하는 복수개의 센스앰프들을 구비하며,
    상기 각 센스앰프는
    컬럼선택신호에 따라 상기 메인 비트라인의 센싱전압을 선택적으로 출력하는 컬럼 선택부;
    센싱신호가 활성화시, 상기 컬럼 선택부를 통해 전송된 상기 메인 비트라인의 센싱전압을 센싱하고 센싱된 전압 레벨에 따라 인가된 센싱 로드의 레벨을 가변적으로 조정하여 상기 센싱전압을 증폭하는 MBL 센싱부;
    상기 MBL 센싱부에 상기 센싱 로드를 인가하며, 기준전압에 따라 인가되는 로드의 크기를 조정하는 제 1 센싱 로드부;
    기준전압 컬럼선택신호가 활성화시 기준전압 조정신호에 따라 상기 기준전압을 발생시키는 기준전압 발생부;
    상기 MBL 센싱부 및 상기 기준전압 발생부의 출력전압의 크기를 비교하여 상기 MBL 센싱부의 출력전압을 증폭하여 상기 로컬 데이터버스를 출력하는 비교 증폭부; 및
    상기 로컬 데이터버스에 인가된 라이트/리드 데이터를 상기 컬럼 선택부로 전송하는 라이트/리스토어 조정부를 구비하는 것을 특징으로 하는 공통 메인 비트라인을 갖는 불휘발성 강유전체 메모리 장치.
  5. 제 4항에 있어서, 상기 MBL 센싱부는
    상기 센싱전압을 반전증폭하고, 반전증폭된 전압의 레벨에 따라 상기 컬럼 선택부의 출력 노드와 상기 제 1 센싱 로드의 출력 노드 사이에 연결된 스위칭수단의 채널 저항을 가변시켜 인가된 센싱 로드의 레벨을 조정하는 것을 특징으로 하는 공통 메인 비트라인을 갖는 불휘발성 강유전체 메모리 장치.
  6. 제 5항에 있어서, 상기 제 1 센싱 로드부는
    상기 기준전압에 따라 전원전압단과 상기 MBL 센싱부의 출력 노드 사이에 연결된 스위칭수단의 채널 저항을 가변시켜 상기 MBL 센싱부로 인가되는 상기 센싱 로드의 크기를 조정하는 것을 특징으로 하는 공통 메인 비트라인을 갖는 불휘발성 강유전체 메모리 장치.
  7. 제 4항에 있어서, 상기 기준전압 발생부는
    기준전압 조정신호에 따라 상기 기준전압 발생부의 전류 누출을 조정하여 가변적으로 상기 기준전압의 발생을 유도하는 기준전류 조정부;
    상기 센싱신호가 활성화시, 상기 기준전류 조정부의 출력전압을 센싱하고 센싱된 전압 레벨에 따라 인가된 센싱 로드의 레벨을 가변적으로 조정하여 상기 기준전압을 출력하는 기준전압 센싱부; 및
    상기 기준전압 센싱부에 상기 센싱 로드를 인가하며, 상기 기준전압에 따라 인가되는 로드의 크기를 조정하는 제 2 센싱 로드부를 구비하는 것을 특징으로 하는 공통 메인 비트라인을 갖는 불휘발성 강유전체 메모리 장치.
  8. 제 7항에 있어서, 상기 기준전압 센싱부는
    상기 기준전류 조정부의 출력전압을 반전증폭하고, 반전증폭된 전압의 레벨에 따라 상기 기준전류 조정부의 출력 노드와 상기 제 2 센싱 로드부의 출력 노드 사이에 연결된 스위칭수단의 채널 저항을 가변시켜 인가된 센싱 로드의 레벨을 조정하는 것을 특징으로 하는 공통 메인 비트라인을 갖는 불휘발성 강유전체 메모리 장치.
  9. 제 8항에 있어서, 상기 제 2 센싱 로드부는
    상기 기준전압에 따라 전원전압단과 상기 기준전압 센싱부의 출력 노드 사이에 연결된 스위칭수단의 채널 저항을 가변시켜 상기 기준전압 센싱부로 인가되는 센싱 로드의 크기를 조정하는 것을 특징으로 하는 공통 메인 비트라인을 갖는 불휘발성 강유전체 메모리 장치.
  10. 제 1항에 있어서, 상기 복수개의 셀 어레이 블럭들은
    상기 복수개의 서브 비트라인들에 연결된 단위 셀들이 워드라인을 공유하지 않는 폴디드(folded) 비트라인 형태의 셀 어레이 구조를 갖는 것을 특징으로 하는 불휘발성 강유전체 메모리 장치.
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