KR100301811B1 - 칼럼 선택 회로 - Google Patents

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Abstract

데이터버스라인의 수를 감소시켜 레이아웃의 면적을 최소화하고 비트라인의 센싱타임을 감소시켜 스피드특성을 개선시키는데 적당한 칼럼 선택회로에 관한 것으로서, 메모리 셀에 저장된 데이터를 비트라인 및 비트바라인을 통해 메인 센싱앰프로 전달하고, 상기 메인 센싱앰프의 출력데이터를 비트라인 및 비트바라인을 통해 메모리 셀에 저장하는 메모리장치에 있어서, 상기 비트라인 및 비트바라인을 이퀄라이징시키는 이퀄라이저부와, 워드라인에 선택됨에 따라 비트라인 및 비트바라인의 신호전압의 레벨을 보상하는 비트라인 센싱앰프와, 상기 비트라인 센싱앰프를 동작시키기 위한 인에이블신호를 출력하는 인에이블 신호출력부와, 비트라인 및 비트바라인에 전달된 메모리 셀의 데이터를 센싱앰프로 전달하고, 상기 메인 센싱앰프의 출력데이터를 비트라인 및 비트바라인으로 전달하는 데이터버스라인 및 데이터바버스라인과, 상기 데이터버스라인 및 데이터바버스라인과, 비트라인 및 비트바라인의 사이에서 칼럼선택신호 및 리드/라이트신호에 따라 각 라인의 데이터를 선택적으로 상호간에 전달하는 데이터 전달부와, 상기 데이터버스라인 및 데이터바버스라인의 프리챠지 레벨을 조절하는 프리챠지 레벨조절부를 포함하여 구성되는 것을 특징으로 한다.

Description

칼럼 선택 회로
본 발명은 반도체 메모리장치에 관한 것으로서, 특히 DRAM의 칼럼 선택회로에 관한 것이다.
이하, 종래기술에 따른 칼럼 선택회로를 첨부된 도면을 참조하여 설명하기로 한다.
도 1은 종래기술에 따른 칼럼 선택회로의 구성도이다.
종래 칼럼 선택회로는 도 1에 도시한 바와같이 데이터를 저장하는 메모리 셀(11)과, 상기 메모리 셀(11)의 데이터를 센싱하는 비트라인 센스앰프(13)와, 상기 비트라인 센스앰프(13)의 출력데이터를 메인 센싱앰프(도면에 도시되지 않음)로 전달하기 위한 리드버스라인(RI) 및 리드버스바라인( )과, 상기 메인 센싱앰프의 출력데이터를 상기 비트라인 센스앰프(13)로 전달하는 라이트버스라인(WI) 및 라이트버스바라인( )과, 상기 비트라인 센스앰프(13)의 출력데이터를 상기 리드버스라인 및 리드버스바라인으로 전달하는 제 1 데이터 전달부(15)와, 상기 라이트버스라인 및 라이트버스바라인에 실린 데이터를 상기 비트라인 센스앰프(13)로 전달하는 제 2 데이터 전달부(17)와, 비트라인 센싱앰프(13)로 인에이블신호를 출력하는 제 1, 제 2 인에이블신호 출력부(19,19a), 상기 비트라인 및 비트바라인을 이퀄라이징시키는 이퀄라이저부(21)와, 상기 리드버스라인 및 리드버스바라인의 프리챠지 레벨을 조절하는 프리챠지 레벨조절부(23)으로 구성된다.
여기서, 상기 제 1 데이터 전달부(15)는 비트라인(BL)에 게이트가 연결되고 상기 리드버스라인에 드레인이 연결된 트랜지스터(TR1)와, 비트바라인( )에 게이트가 연결되고 리드버스바라인에 드레인이 연결된 트랜지스터(TR2)와, 전원전압단(Vss)에 각각의 소오스가 연결되고 상기 트랜지스터(TR1)의 소오스에 드레인이 연결되고 칼럼 선택신호(Y)가 게이트에 인가되는 트랜지스터(TR3)와, 상기 전원전압단(Vss)에 소오스가 연결되고 상기 트랜지스터(TR2)의 소오스에 드레인이 연결되소오스와 각각 연결되고, 칼럼 선택신호(Y)가 게이트에 인가되는 트랜지스터(TR4)로 구성된다.
상기 제 2 데이터 전달부(17)는 라이트버스라인에 드레인이 연결되고 라이트 인에이블신호(WE)가 게이트에 인가되는 트랜지스터(TR5)와, 라이트버스바라인에 드레인이 연결되고 게이트는 상기 트랜지스터(TR5)의 게이트와 공통으로 접속되는 트랜지스터(TR6)와, 비트라인(BL)에 소오스가 연결되고 상기 트랜지스터(TR5)의 소오스에 드레인이 연결되며 칼럼 선택신호(Y)가 게이트에 인가되는 트랜지스터(TR7)와, 비트바라인( )에 소오스가 연결되고 상기 트랜지스터(TR6)의 소오스에 드레인이 연결되며 게이트는 상기 트랜지스터(TR7)의 게이트와 공통접속되는 트랜지스터(TR8)로 구성된다.
상기 제 1 인에이블신호 출력부(19)는 비트라인 센스앰프(13)로 인에이블신호를 출력하여 비트라인의 레벨이 완전하게 하이레벨이 되도록 하는 것으로써, 소오스가 접지전압단(Vss)에 연결되고 게이트입력신호(S0)에 의해 동작상태가 결정되는 트랜지스터(TR9)로 구성된다.
그리고 상기 제 2 인에이블신호 출력부(19a)는 비트라인 센스앰프(13)로 인에이블신호를 출력하여 비트바라인의 레벨이 완전하게 로우레벨이 되도록 하는 것으로써, 드레인이 전원전압단(Vcc)에 연결되고 게이트입력신호( )에 의해 동작상태가 결정되는 트랜지스터(TR10)으로 구성된다.
이와같이 구성된 종래 칼럼 선택회로의 동작을 설명하면 다음과 같다.
도 2는 종래 칼럼 선택회로의 동작파형도이다.
먼저, 셀(C1)의 데이터가 리드버스라인 및 리드버스바라인에 전달되는 과정을 살펴보기로 한다.
도 2에 도시한 바와같이 이퀄라이저(EQ)신호가 하이레벨에서 로우레벨로 바뀌면(T1), 비트라인과 비트바라인이 이퀄라이징 상태에서 해제되고, 워드라인(WL)이 로우레벨에서 하이레벨로 전환된다(T2).
상기 워드라인이 하이레벨이 되면 도 1에 도시한 바와같이 셀(C1)에 저장된 데이터가 비트라인(BL)으로 전달된다.
상기 비트라인(BL)에 데이터가 전달되므로 인하여 비트라인과 비트바라인은 약간의 전압차를 갖게 된다.
이후, 제 1 인에이블신호 출력부(19)의 트랜지스터(TR9)의 게이트에 하이신호를 인가하고(T4)(S0=high), 제 2 인에이블신호 출력부(19a)의 트랜지스터(TR10)의 게이트에 로우신호 신호를 인가하면(T4)( =low), 도 2에 도시한 바와같이 비트라인이 레벨이 완전하게 하이레벨로 보상되고, 비트바라인은 완전하게 로우레벨로 된다.
따라서, 메모리 셀(11)에 저장되었던 데이터가 비트라인에 실리게 된다.
여기서, 칼럼 선택신호에 따른 리드버스라인 및 리드버스바라인의 전압변화는 다음과 같다.
도 2에 도시한 바와같이 칼럼 선택신호(Y)가 로우레벨에서 하이레벨로 바뀌면(T3), 도 1에 도시된 트랜지스터(TR3)(TR4)가 턴-온상태가 된다.
그리고 트랜지스터(TR7)(TR8)또한 턴-온상태가 된다.
이때 게이트가 비트라인에 연결된 상기 트랜지스터(TR1)는 턴-온상태가 되고, 게이트가 비트바라인에 연결된 트랜지스터(TR2)는 턴-오프상태가 된다.
이는 워드라인이 하이레벨이 되어 비트라인에 셀(C1)의 데이터가 전달되므로 상기 비트라인은 어느정도 하이레벨을 갖게되고, 상기 비트바라인은 로우레벨을 갖게 되므로 상기 비트바라인에 게이트가 연결된 트랜지스터(TR2)는 턴-오프상태를 유지하게 되기 때문이다.
따라서, 비트라인과 비트바라인의 데이터가 리드버스라인과 리드버스바라인에 전달된다.
그러나 도 2에 도시한 바와같이 비트라인과 비트바라인이 완전하게 하이레벨 및 로우레벨이 되지 않은 상태에서 칼럼 선택신호가 하이가 되면 상기 트랜지스터(TR1)(TR2)(TR3)(TR4)가 모두 턴온되어 상기 접지전원이 리드버스라인과 리드버스바라인에 인가된다.
결과적으로 리드버스라인과 리드버스바라인의 전압레벨이 낮아지게 된다.
지금까지는 메모리 셀의 데이터가 리드버스라인과 리드버스바라인에 전달되는 과정을 설명하였다.
이에 라이트버스라인과 라이트버스바라인의 데이터전달 과정을 설명하기로 한다.
도 1에 도시한 바와같이 라이트 인에이블신호(WE)가 하이레벨이 되고, 칼럼 선택신호(Y)가 하이레벨이 되면 상기 트랜지스터(TR5)(TR6)(TR7)(TR8)이 모두 턴-온상태가 된다.
따라서, 상기 라이트버스라인 및 라이트버스바라인에 있던 데이터는 상기 턴-온된 트랜지스터(TR5)(TR6)(TR7)(TR8)을 통해 비트라인 및 비트바라인에 전달된다.
이때 상기 트랜지스터(TR1),(TR2)의 게이트가 각각 비트라인과 비트바라인에 연결되어 있으므로 상기 트랜지스터중 최소한 하나는 턴-온상태가 된다.
만일 비트라인이 하이레벨이고, 비트바라인이 로우레렐이면 상기 트랜지스터(TR1)과, 트랜지스터(TR3)가 턴-온상태가 된다.
따라서, 접지전원(Vss)과 리드버스라인간에 커런트 패스(Current Path)가 형성되는데 이는 불필요한 패스(Path)이다.
즉, 메모리 셀(11)에 데이터를 라이트하는 동안 불필요하게 리드용 버스라인이 선택된다.
그러나 상기와 같은 종래 칼럼 선택회로는 다음과 같은 문제점이 있었다.
첫째, 리드버스라인과 라이트버스라인이 서로 분리 형성되어 있으므로 레이아웃의 면적이 증가하여 전체적으로 칩 사이즈가 커지게 된다.
둘째, 라이트동작시에 리드용 칼럼 선택회로에 의해 불필요한 커런트 패스를 생성시킨다.
본 발명은 상기한 문제점을 해결하기 위해 안출한 것으로써, 리드버스라인과 라이트버스라인을 하나의 버스라인으로 공유하여 레이아웃의 면적을 최소화시키고 불필요한 커런트패스가 생기지 않는 칼럼 선택회로를 제공하는데 그 목적이 있다.
도 1은 종래기술의 DRAM의 칼럼 선택회로의 구성도
도 2는 종래기술의 DRAM의 칼럼 선택회로의 동작파형도
도 3은 본 발명에 따른 DRAM의 칼럼 선택회로의 구성도
도 4는 본 발명에 따른 DRAM의 칼럼 선택회로의 동작파형도
도 5는 본 발명에 따른 프리챠지 레벨조절부의 구성도
도 6은 도 5의 프리챠지 레벨조절부를 포함하는 칼럼 선택회로의 동작파형도
도면의 주요부분에 대한 부호의 설명
11,31 : 메모리 셀 13,33 : 비트라인 센스앰프
19,35a :제 1 인에이블신호 출력부 19a,35a : 제 2 인에이블신호 출력부
21,37 : 이퀄라이저부 39 : 데이터 전달부
23,41 : 프리챠지 레벨조절부
상기의 목적을 달성하기 위한 본 발명의 칼럼 선택회로는 메모리 셀에 저장된 데이터를 비트라인 및 비트바라인을 통해 메인 센싱앰프로 전달하고, 상기 메인 센싱앰프의 출력데이터를 비트라인 및 비트바라인을 통해 메모리 셀에 저장하는 메모리장치에 있어서, 상기 비트라인 및 비트바라인을 이퀄라이징시키는 이퀄라이저부와, 워드라인에 선택됨에 따라 비트라인 및 비트바라인의 신호전압의 레벨을 보상하는 비트라인 센싱앰프와, 상기 비트라인 센싱앰프를 동작시키기 위한 인에이블신호를 출력하는 인에이블 신호출력부와, 비트라인 및 비트바라인에 전달된 메모리 셀의 데이터를 센싱앰프로 전달하고, 상기 메인 센싱앰프의 출력데이터를 비트라인 및 비트바라인으로 전달하는 데이터버스라인 및 데이터바버스라인과, 상기 데이터버스라인 및 데이터바버스라인과, 비트라인 및 비트바라인의 사이에서 칼럼선택신호 및 리드/라이트신호에 따라 각 라인의 데이터를 선택적으로 상호간에 전달하는 데이터 전달부와, 상기 데이터버스라인 및 데이터바버스라인의 프리챠지 레벨을 조절하는 프리챠지 레벨조절부를 포함하여 구성되는 것을 특징으로 한다.
이하, 본 발명의 칼럼 선택회로를 첨부된 도면을 참조하여 설명하기로 한다.
도 3은 본 발명에 따른 칼럼 선택회로의 구성도이다.
본 발명의 칼럼 선택회로는 도 3에 도시한 바와같이 크게 데이터를 저장하는 메모리 셀(31)과, 비트라인(BL) 및 비트바라인( )의 신호전압을 감지하여 레벨을 보상하는 비트라인 센스앰프(33)와, 상기 비트라인 센스앰프(33)로 인에이블신호를 출력하는 제 1, 제 2 인에이블신호 출력부(35,35a)와, 상기 비트라인 및 비트바라인을 이퀄라이징시키는 이퀄라이저부(37)와, 비트라인 및 비트바라인의 데이터를 메인 센싱앰프(도면에 도시되지 않음)로 전달하고, 메인센싱앰프의 출력데이터를 비트라인 및 비트바라인으로 전달하는 데이터버스라인(DBi) 및 데이터바버스라인( )과, 칼럼 선택신호(Y) 및 리드(R)/라이트신호(WE)에 따라 상기 비트라인 및 비트바라인의 데이터를 상기 데이터버스라인 및 데이터바버스라인으로 전달하거나 또는 데이터버스라인 및 데이터바버스라인의 데이터를 비트라인 및 비트바라인으로 전달하는 데이터 전달부(39)와, 상기 데이터버스라인 및 데이터바버스라인의 프리챠지 레벨을 조절하는 프리챠지 레벨조절부(41)를 포함하여 구성된다.
여기서, 상기 데이터 전달부(39)의 구성은 다음과 같다.
칼럼 선택신호(Y)가 게이트에 인가되고 드레인은 상기 데이터버스라인에 연결되는 트랜지스터(TR39a)와, 리드동작을 위한 제어신호(R)가 게이트에 인가되고 소오스는 접지전압단(Vss)와 연결되는 트랜지스터(TR39b)와, 게이트가 비트라인에 연결되고 소오스는 상기 트랜지스터(TR39b)의 드레인에 연결되며, 드레인은 상기 트랜지스터(TR39a)의 소오스에 연결되는 트랜지스터(TR39c)와, 비트라인이 소오스에 연결되고 드레인은 상기 트랜지스터(TR39a)의 소오스에 연결되며 라이트 인에이블신호(WE)에 의해 동작상태가 결정되는 트랜지스터(TR39d)와, 상기 트랜지스터들(TR39a,TR39b,TR39c,TR39d)과 대칭적으로 구성되는 트랜지스터(TR39e,TR39f,TR39g TR39h)들로 구성된다.
여기서, 상기 트랜지스터들(TR39e,TR39f,TR39g,TR39h)들의 구성은 다음과 같다.
즉, 도 3에 도시한 바와같이 트랜지스터(TR39e)의 게이트는 칼럼 선택신호(Y)와 연결되고 드레인은 상기 데이터바버스라인에 연결된다.
트랜지스터(TR39f)의 게이트는 리드동작을 위한 제어신호(R)를 입력으로 하고, 소오스는 접지전압단(Vss)와 연결된다.
트랜지스터(TR39g)의 게이트는 비트바라인에 연결되고 소오스 상기 트랜지스터(TR39f)의 드레인과 연결된다.
트랜지스터(TR39h)의 게이트는 라이트 인에이블신호(WE)가 입력되고 드레인은 상기 트랜지스터(TR39e)의 소오스와, 그리고 소오스는 비트바라인에 연결된다.
이와같이 구성된 본 발명에 따른 칼럼 선택회로의 동작을 설명하면 다음과 같다.
도 4는 본 발명에 따른 칼럼 선택회로의 동작파형도이다.
도 3의 구성도 및 도 4의 동작파형도를 참조하여 메모리 셀의 데이터가 데이터버스라인 및 데이터바버스라인에 전달되는 과정을 설명하기로 한다.
도 4에 도시한 바와같이 비트라인(BL) 및 비트바라인( )을 이퀄라이징시키는 이퀄라이저신호가 하이레벨에서 로우레벨로 변환되면(T1), 상기 비트라인 및 비트바라인이 이퀄라이징 상태에서 해제된다(T2).
이때 워드라인(WL)은 로우레벨에서 하이레벨로 전환되어(T2) 메모리 셀(C2)에 저장된 데이터가 비트라인에 전달된다.
따라서, 비트라인과 비트바라인은 약간의 전압차를 갖게된다(T3).
이후, 제 1 인에이블신호 출력부(35)의 트랜지스터(TR43)의 게이트에 하이신호가 인가되고(S0=high)(T4), 제 2 인에이블신호 출력부(35b)의 트랜지스터(TR45)의 게이트에 로우신호가 인가되면( =low)(T4), 상기 비트라인은 완전하게 하이레벨로 보상되고(T4), 상기 비트바라인은 완전하게 로우레벨로 보상된다(T4).
이때 리드동작을 위한 제어신호(R) 및 칼럼 선택신호(Y)가 하이신호가 되면(T5), 상기 데이터 전달부(39)의 트랜지스터(TR39a,TR39b,TR39c)가 턴-온상태가 된다.
따라서, 접지전압(Vss)이 상기 데이터버스라인(DBi)에 전달되어 상기 데이터버스라인의 전압레벨이 낮아진다.
반대로, 상기 데이터바버스라인( )의 전압레벨은 프리챠지(Precharge)상태를 유지하게 된다.
이와같은 과정을 통해 리드동작시에는 비트라인 및 비트바라인의 데이터가 데이터버스라인 및 데이터바버스라인에 전달된다.
이어, 라이트동작시 상기 데이터버스라인 및 데이터바버스라인의 데이터가 비트라인 및 비트바라인으로 전달되는 과정을 설명하기로 한다.
도 4에 도시한 바와같이 라이트 동작을 위한 라이트 인에이블신호(WE) 및 칼럼 선택신호(Y)가 하이신호가 되면, 상기 데이터 전달부(39)의 트랜지스터(TR39a)와 트랜지스터(TR39d)가 턴-온된다.
그리고 트랜지스터(TR39e)와, 트랜지스터(TR39h)가 턴-온된다.
따라서, 상기 데이터버스라인에 실려있던 데이터는 트랜지스터(TR39a,TR39d)를 통해 비트라인으로 전달된다.
그리고, 상기 데이터바버스라인에 실려있던 데이터는 상기 트랜지스터(TR39e,TR39h)를 통해 비트바라인으로 전달된다.
이때 리드동작을 위한 제어신호(R)가 하이신호가 아니므로 상기 트랜지스터(TR39b,TR39e)는 오프상태가 되어 데이터버스라인 및 데이터바버스라인과는 커런트 패스가 생기지 않게 된다.
한편, 도 5는 본 발명의 칼럼 선택회로에 따른 프리챠지 레벨조절부의 구성도이다.
도 5에 도시한 바와같이 소오스가 데이터버스라인에 연결되고, 드레인은 데이터바버스라인에 연결되며 게이트에 입력되는 DBEQ신호(데이터버스라인 및 데이터바버스라인 이퀄라이저 신호)에 의해 동작이 결정되는 트랜지스터(TR51)와, 소오스가 상기 데이터버스라인과 연결되고 드레인과 게이트가 공통접속되는 트랜지스터(TR52)와, 드레인이 전원전압단(Vcc)와 연결되고 소오스는 상기 트랜지스터(TR52)의 드레인에 연결되며 게이트에 입력되는 DBEQ신호에 의해 동작상태가 결정되는 트랜지스터(TR53)와, 상기 트랜지스터(TR52,TR53)와 대칭적으로 구성되는 트랜지스터(TR54,TR55)를 포함하여 구성된다.
여기서, 상기 트랜지스터(TR55)는 소오스가 상기 데이터바버스라인에 연결되고, 드레인과 게이트가 공통으로 접속된다.
그리고 트랜지스터(TR54)는 드레인이 전원전압단(Vcc)에 연결되고, 소오스는 상기 트랜지스터(TR55)의 드레인과 연결되며 게이트에 입력되는 DBEQ신호에 의해 동작이 결정된다.
따라서, 데이터버스라인 및 데이터바버스라인의 프리챠지 레벨은 전원전압(Vcc)에서 두 개의 트랜지스터의 문턱전압을 뺀 값이 된다.
즉, 데이터버스라인 및 데이터바버스라인의 프리챠지 레벨은 Vcc-2VTH가 된다.
이와같이 프리챠지 레벨을 낮추어 줌으로써, 센싱시 스피드를 개선시킨다.
도 6은 도 5의 프리챠지 레벨조절부를 포함하는 칼럼 선택회로의 동작파형도이다.
도 6에 도시한 바와같이 데이터버스라인(DBi) 및 데이터바버스라인( )의 프리챠지 레벨을 전술한 바와같이 Vcc-2VTH로 유지하여 비트라인의 데이터가 데이터버스라인으로 전달됨에 있어서, 딜레이시간을 최소화하여 센싱에 따른 스피드를 개선시킨다.
이상 상술한 바와같이 본 발명의 칼럼 선택회로는 다음과 같은 효과가 있다.
첫째, 별도의 리드버스라인 및 라이트 버스라인을 구성하지 않고, 리드 및 라이트시 데이터버스라인을 공유하도록 함으로써, 레이아웃의 면적을 최소화하여 칩의 사이즈를 감소시킨다.
둘째, 라이트동작시와 리드동작이 확실하게 구별되므로 라이트동작시 리드패스(Path)가 생기지 않아 불필요한 커런트 패스가 생기는 않는다.
셋째, 프리챠지 레벨을 낮추어 센싱에 따른 스피드특성을 개선시킨다.

Claims (4)

  1. 메모리 셀에 저장된 데이터를 비트라인 및 비트바라인을 통해 메인 센싱앰프로 전달하고, 상기 메인 센싱앰프의 출력데이터를 비트라인 및 비트바라인을 통해 메모리셀에 저장하는 메모리장치에 있어서,
    상기 비트라인 및 비트바라인을 이퀄라이징시키는 이퀄라이저부;
    워드라인이 선택됨에 따라 비트라인 및 비트바라인의 신호전압의 레벨을 보상하는 비트라인 센싱앰프;
    상기 비트라인 센싱앰프를 동작시키기 위한 인에이블신호를 출력하는 인에이블신호 출력부;
    비트라인 및 비트바라인에 전달된 메모리 셀의 데이터를 센싱앰프로 전달하고, 상기 메인 센싱앰프의 출력데이터를 비트라인 및 비트바라인으로 전달하는 데이터 버스라인 및 데이터바버스라인;
    상기 데이터버스라인 및 데이터바버스라인과 비트라인 및 비트바라인의 사이에서 칼럼선택신호 및 리드/라이트신호에 다라 각 라인의 데이터를 선택적으로 상호간에 전달하는 데이터 전달부;
    상기 데이터버스라인 및 데이터버버스라인의 프리챠지 레벨을 조절하는 프리챠지 레벨조절부를 포함하여 구성되는 것을 특징으로 하는 칼럼 선택회로.
  2. 제 1 항에 있어서,
    상기 데이터버스라인 및 데이터바버스라인은 리드 및 라이트동작에 따라 선택적으로 사용되는 것을 특징으로 하는 칼럼 선택회로.
  3. 제 1 항에 있어서,
    상기 프리챠지 레벨조절부에 의한 데이터버스라인 및 데이터바버스라인의 프리챠지 레벨은 Vcc-2VTH인 것을 특징으로 하는 칼럼 선택회로.
  4. 제 2 항에 있어서,
    상기 리드동작시에는 데이터버스라인의 전압레벨은 낮아지고 데이터바버스라인은 프리챠지상태를 유지하는 것을 특징으로 하는 칼럼 선택회로.
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Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3481817B2 (ja) * 1997-04-07 2003-12-22 株式会社東芝 半導体記憶装置
JP3913377B2 (ja) * 1998-11-04 2007-05-09 富士通株式会社 半導体記憶装置
JP3447640B2 (ja) * 1999-12-28 2003-09-16 日本電気株式会社 半導体記憶装置
KR100402243B1 (ko) * 2001-09-24 2003-10-17 주식회사 하이닉스반도체 개선된 주변회로를 갖는 반도체 기억장치
JP2004095017A (ja) * 2002-08-30 2004-03-25 Fujitsu Ltd センスアンプ
KR100550632B1 (ko) 2003-04-30 2006-02-10 주식회사 하이닉스반도체 외부 전원전압의 변화에 무관하게 균일한 센싱마진시간을갖는비트라인 센싱 방법 및 그를 위한 메모리 장치
US7359265B2 (en) * 2006-01-04 2008-04-15 Etron Technology, Inc. Data flow scheme for low power DRAM

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH08106785A (ja) * 1994-10-03 1996-04-23 Fujitsu Ltd 半導体記憶装置

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0713857B2 (ja) * 1988-06-27 1995-02-15 三菱電機株式会社 半導体記憶装置
JP2939027B2 (ja) * 1991-10-31 1999-08-25 三菱電機株式会社 半導体記憶装置
US5539279A (en) * 1993-06-23 1996-07-23 Hitachi, Ltd. Ferroelectric memory

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH08106785A (ja) * 1994-10-03 1996-04-23 Fujitsu Ltd 半導体記憶装置

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