KR20090012239A - 반도체 장치 - Google Patents
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Abstract
메모리의 대용량화를 도모하면서, 소비전력을 경감하고, 또한, 소비전력을 일정하게 하는 것을 과제로 한다. 메모리는 서로 대칭으로 배치된 다수의 메모리 블록을 포함한다. 또한, 메모리에 공급되는 어드레스 신호 중 특정 신호의 조합에 의해, 데이터 판독 또는 기입의 대상이 되는 메모리 셀을 포함하는 메모리 블록을 특정한다. 또한, 상기 메모리 블록 이외의 메모리 블록에 공급되는 신호를 일정한 값으로 유지한다. 이와 같이 함으로써, 메모리 어레이에서의 비트선의 배선 길이를 단축할 수 있고, 부하 용량을 경감하는 것과 함께, 메모리 내의 모든 어드레스의 메모리 셀에 대한 데이터 판독 또는 기입에 있어서 소비전류를 일정하게 할 수 있다.
메모리, 메모리 입력 버스 신호선, 메모리 출력 버스 신호선, 메모리 블록, 메모리 셀, 동작 제어 회로, 입력 신호 제어 회로, 출력 신호 제어 회로
Description
본 발명은 반도체 장치에 관한 것이다. 특히, 본 발명은 메모리를 탑재한 반도체 장치에 관한 것이다.
메모리를 탑재한 반도체 장치에서, 메모리의 성능은 반도체 장치의 성능을 결정하는데 있어서 매우 중요하다. 예를 들어, CPU와 메모리를 탑재한 반도체 장치에서, CPU가 처리하는 명령 및 처리에 필요한 데이터는 메모리에 격납해 둘 필요가 있다. 또한, CPU의 처리는 메모리의 데이터를 순차로 읽어냄으로써 진행한다. 즉, CPU와 메모리를 탑재한 반도체 장치에서, 고성능화를 위해서는, CPU는 보다 복잡한 처리를 해낼 수 있을 필요가 있고, 대용량의 메모리가 요구되게 된다. 또한, 메모리를 탑재한 반도체 장치에서, 메모리의 소비전력은 반도체 장치의 소비전력의 대부분을 차지하는 경우가 많다.
본 발명자들 중 한 명이 저자인 문헌 1에는, CPU와 메모리를 탑재한 RFID가 개시되어 있다. 이러한 RFID에는, 고성능화를 위해, 메모리 용량의 증가와 저소비전력화를 동시에 실현하는 것이 곤란한 성능이 요구되고 있다.
[문헌 1] Hiroki Dembo et al. "RFCPUs on Glass and Plastic Substrates fabricated by TFT Transfer Technology" IEEE, TECHNICAL DIGEST OF INTERNATIONAL ELECTRONIC DEVICES MEETING, p.1067∼1069
고성능이고 저소비전력의 반도체 장치를 제공하기 위해서는, 대용량의 메모리를 저소비전력으로 실현할 필요가 있다. 그러나, 일반적으로, 대용량의 메모리는 소비전력도 크다. 즉, 메모리를 탑재한 반도체 장치의 성능과 소비전력은 트레이드 오프(trade-off)의 관계에 있다. 또한, 대용량의 메모리에서는, 판독 또는 기입의 대상이 되는 메모리 셀의 물리 어드레스에 의존하여, 소비전력이 다르다. 따라서, 메모리를 탑재하는 반도체 장치의 설계에서는, 메모리의 최고 소비전력을 상정하여, 전원 분배, 방열 대책 등을 마련할 필요가 있다. 따라서, 고성능이고 저소비전력의 반도체 장치를 제공하기 위해서는, 소비전력을 경감할 수 있고, 또한, 소비전력을 일정하게 할 수 있는 대용량의 메모리를 탑재할 필요가 있다.
본 발명은 상기의 문제를 감안하여 이루어진 것으로, 메모리 셀을 매트릭스 형상으로 배치하여 구성한 메모리 블록을 다수 배치하여, 반도체 장치에 탑재된 메모리를 구성한다. 또한, 메모리에 포함되는 다수의 메모리 블록은 대칭으로 배치한다. 이와 같이 배치함으로써, 메모리 어레이에서의 비트선(bit line)의 배선 길이를 단축할 수 있고, 부하 용량을 경감하는 것과 동시에, 메모리 내의 모든 어드레스의 메모리 셀에 대한 데이터 판독 또는 기입에 있어서, 소비전류를 균일하게 할 수 있다.
또한, 데이터 판독 또는 기입의 대상이 되는 메모리 셀을 포함하는 메모리 블록은 메모리에 공급되는 다수의 어드레스 신호 중 몇 개인가의 전위의 조합에 의해, 특정될 수 있다. 이러한 메모리에서, 메모리 블록을 특정할 수 있는 어드레스 신호의 전위의 조합에 의해, 이 메모리 블록 이외의 메모리 블록에 공급되는 어드레스 신호, 판독 제어 신호, 기입 제어 신호, 기입 데이터 신호 중 적어도 하나는, 메모리에 공급되는 어드레스 신호, 판독 제어 신호, 기입 제어 신호, 기입 데이터 신호의 값에 의존하지 않는 일정한 값을 가진다. 따라서, 데이터 판독 또는 기입에 관계가 없는 메모리 블록에서의 소비전력을 저감할 수 있다.
또한, 메모리 블록은 계층 구조(hierarchical structure)로 하는 것도 가능하다. 즉, 첫번째∼n번째(n＞1) 계층으로 이루어지는 메모리에서, m번째(1≤m≤n-1) 계층에서 메모리 블록을 다수 배치하여 (m＋1)번째 계층에서의 메모리 블록을 구성하고, n번째 계층에서의 메모리 블록을 다수 배치하여 메모리를 구성한다. 또한, m번째 계층에서의 메모리 블록을 대칭으로 배치하여, (m＋1)번째 계층에서의 메모리 블록을 구성한다. 또한, n번째 계층에서의 메모리 블록을 대칭으로 배치하여, 메모리를 구성한다. 이와 같이 함으로써, 메모리 내의 모든 어드레스의 메모리 셀에 대한 데이터 판독 또는 기입에 있어서, 소비전류를 균일하게 할 수 있다.
또한, 첫번째1∼n번째 계층에서, 데이터 판독 또는 기입의 대상이 되는 메모리 셀을 포함하는 메모리 블록은, 메모리에 공급되는 다수의 어드레스 신호 중 몇 개인가의 전위의 조합에 의해 각각 특정할 수 있다. 이러한 메모리에 있어서, 첫번째1∼n번째 계층에서, 첫번째1∼n번째 계층 각각에서의 메모리 블록을 특정할 수 있는 어드레스 신호의 전위의 조합에 의해, 첫번째1∼n번째 계층에서 이 메모리 블록 이외의 메모리 블록에 공급되는 어드레스 신호, 판독 제어 신호, 기입 제어 신호, 기입 데이터 신호 중 적어도 하나는, 메모리에 공급되는 어드레스 신호, 판독 제어 신호, 기입 제어 신호, 기입 데이터 신호의 값에 의존하지 않는 일정한 값을 가진다. 이와 같이 함으로써, 데이터 판독 또는 기입에 관계가 없는 메모리 블록에서의 소비전력을 저감할 수 있다.
이상과 같은 구성으로 함으로써, 대용량이면서 저소비전력이고, 또한, 소비전력이 일정한 메모리를 포함하는, 고성능이고 저소비전력의 반도체 장치가 제공될 수 있다.
또한, 본 명세서에서, 반도체 장치란, 반도체 특성을 이용함으로써 기능할 수 있는 장치 전반을 나타내는 것으로 한다.
또한, 전기적으로 접속되어 있다는 것은, 소정의 접속 관계에 더하여, 전기적인 접속을 가능하게 하는 다른 소자, 예를 들어, 스위치, 트랜지스터, 용량 소자, 인덕터, 저항 소자, 또는 다이오드 등의 소자가 제공되어 있는 경우이어도 좋다.
본 명세서에서 개시하는 본 발명의 구성은, 다수의 제1 계층 메모리 블록과 제2 계층 메모리 블록을 탑재하고, 제2 계층 메모리 블록은 제2 계층 메모리 블록 동작 제어 회로와, 제2 계층 메모리 블록 입력 신호 제어 회로와, 제2 계층 메모리 블록 출력 신호 제어 회로와, 제2 계층 메모리 블록 어드레스 신호선과, 제2 계층 메모리 블록 판독 데이터 신호선과, 제2 계층 메모리 블록 기입 데이터 신호선과, 제2 계층 메모리 블록 판독 제어 신호선과, 제2 계층 메모리 블록 기입 제어 신호선을 포함하는, 반도체 장치이다.
본 발명에서, 각각의 제1 계층 메모리 블록은, 전위를 보유하는 기능과, 보유하고 있는 전위를 출력하는 기능을 가지는 다수의 메모리 셀과; 제1 계층 메모리 블록 어드레스 신호선과; 제1 계층 메모리 블록 판독 데이터 신호선과; 제1 계층 메모리 블록 기입 데이터 신호선과; 제1 계층 메모리 블록 판독 제어 신호선과; 제1 계층 메모리 블록 기입 제어 신호선을 포함한다. 또한, 각각의 제1 계층 메모리 블록은, 제1 계층 메모리 블록 어드레스 신호선으로부터 공급되는 전위의 상태에 의해 결정되는 메모리 셀에 격납된 전위를, 제1 계층 메모리 블록 판독 제어 신호선으로부터 공급되는 전위에 따라, 제1 계층 메모리 블록 판독 데이터 신호선에 출력하는 기능과; 제1 계층 메모리 블록 어드레스 신호선으로부터 공급되는 전위의 상태에 의해 결정되는 메모리 셀에, 제1 계층 메모리 블록 기입 제어 신호선으로부터 공급되는 전위에 따라, 제1 계층 메모리 블록 기입 데이터 신호선의 전위를 격납하는 기능을 가지고 있다.
또한, 본 발명에서, 제2 계층 메모리 블록 동작 제어 회로는, 제2 계층 메모리 블록 어드레스 신호선으로부터 공급되는 전위의 상태에 따라, 제2 계층 메모리 블록 동작 제어 신호선에 공급하는 전위를 생성하는 기능을 가지고 있다. 또한, 제2 계층 메모리 블록 입력 신호 제어 회로는, 제2 계층 메모리 블록 동작 제어 신호선의 전위의 상태에 따라, 제2 계층 메모리 블록 어드레스 신호선으로부터 공급되는 전위로부터 제1 계층 메모리 블록 어드레스 신호선의 전위를 생성하는 기능과; 제2 계층 메모리 블록 기입 데이터 신호선으로부터 공급되는 전위로부터, 제1 계층 메모리 블록 기입 데이터 신호선에 공급하는 전위를 생성하는 기능과; 제2 계층 메모리 블록 판독 제어 신호선으로부터 공급되는 전위로부터, 제1 계층 메모리 블록 판독 제어 신호선에 공급하는 전위를 생성하는 기능과; 제2 계층 메모리 블록 기입 제어 신호선으로부터 공급되는 전위로부터, 제1 계층 메모리 블록 기입 제어 신호선에 공급하는 전위를 생성하는 기능을 가지고 있다.
또한, 제2 계층 메모리 블록 출력 신호 제어 회로는, 제2 계층 메모리 블록 동작 제어 신호선의 전위의 상태에 따라, 제1 계층 메모리 블록 판독 데이터 신호선에 공급되는 전위로부터, 제2 계층 메모리 블록 판독 데이터 신호선에 공급하는 전위를 생성하는 기능을 가진다.
또한, 본 명세서에서 개시하는 본 발명의 다른 구성은, 다수의 제1 계층 메모리 블록과, 다수의 제2 계층 메모리 블록과, 제3 계층 메모리 블록을 탑재하고, 각각의 제2 계층 메모리 블록은, 제2 계층 메모리 블록 동작 제어 회로와, 제2 계층 메모리 블록 입력 신호 제어 회로와, 제2 계층 메모리 블록 출력 신호 제어 회로와, 제2 계층 메모리 블록 어드레스 신호선과, 제2 계층 메모리 블록 판독 데이터 신호선과, 제2 계층 메모리 블록 기입 데이터 신호선과, 제2 계층 메모리 블록 판독 제어 신호선과, 제2 계층 메모리 블록 기입 제어 신호선을 포함하고, 제3 계층 메모리 블록은, 제3 계층 메모리 블록 동작 제어 회로와, 제3 계층 메모리 블록 입력 신호 제어 회로와, 제3 계층 메모리 블록 출력 신호 제어 회로와, 제3 계층 메모리 블록 어드레스 신호선과, 제3 계층 메모리 블록 판독 데이터 신호선과, 제3 계층 메모리 블록 기입 데이터 신호선과, 제3 계층 메모리 블록 판독 제어 신호선과, 제3 계층 메모리 블록 기입 제어 신호선을 포함하는, 반도체 장치이다.
상기 구성에서, 각각의 제1 계층 메모리 블록은, 전위를 보유하는 기능과, 보유하고 있는 전위를 출력하는 기능을 각각 가지는 다수의 메모리 셀과; 제1 계층 메모리 블록 어드레스 신호선과; 제1 계층 메모리 블록 판독 데이터 신호선과; 제1 계층 메모리 블록 기입 데이터 신호선과; 제1 계층 메모리 블록 판독 제어 신호선과; 제1 계층 메모리 블록 기입 제어 신호선을 포함하고, 또한, 각각의 제1 계층 메모리 블록은, 제1 계층 메모리 블록 어드레스 신호선으로부터 공급되는 전위의 상태에 의해 결정되는 메모리 셀에 격납된 전위를, 제1 계층 메모리 블록 판독 제어 신호선으로부터 공급되는 전위에 따라, 제1 계층 메모리 블록 판독 데이터 신호선에 출력하는 기능과; 제1 계층 메모리 블록 어드레스 신호선으로부터 공급되는 전위의 상태에 의해 결정되는 메모리 셀에, 제1 계층 메모리 블록 기입 제어 신호선으로부터 공급되는 전위에 따라, 제1 계층 메모리 블록 기입 데이터 신호선의 전위를 격납하는 기능을 가지고 있다.
제2 계층 메모리 블록 동작 제어 회로는, 제2 계층 메모리 블록 어드레스 신호선으로부터 공급되는 전위의 상태에 따라, 제2 계층 메모리 블록 동작 제어 신호선에 공급하는 전위를 생성하는 기능을 가지고, 또한, 제2 계층 메모리 블록 입력 신호 제어 회로는, 제2 계층 메모리 블록 동작 제어 신호선의 전위의 상태에 따라, 제2 계층 메모리 블록 어드레스 신호선으로부터 공급되는 전위로부터, 제1 계층 메모리 블록 어드레스 신호선의 전위를 생성하는 기능과; 제2 계층 메모리 블록 기입 데이터 신호선으로부터 공급되는 전위로부터, 제1 계층 메모리 블록 기입 데이터 신호선에 공급하는 전위를 생성하는 기능과; 제2 계층 메모리 블록 판독 제어 신호선으로부터 공급되는 전위로부터, 제1 계층 메모리 블록 판독 제어 신호선에 공급하는 전위를 생성하는 기능과; 제2 계층 메모리 블록 기입 제어 신호선으로부터 공급되는 전위로부터, 제1 계층 메모리 블록 기입 제어 신호선에 공급하는 전위를 생성하는 기능을 가지고 있다.
또한, 제2 계층 메모리 블록 출력 신호 제어 회로는, 제2 계층 메모리 블록 동작 제어 신호선의 전위의 상태에 따라, 제1 계층 메모리 블록 판독 데이터 신호선에 공급되는 전위로부터, 제2 계층 메모리 블록 판독 데이터 신호선에 공급하는 전위를 생성하는 기능을 가지고 있다.
또한, 제3 계층 메모리 블록 동작 제어 회로는, 제3 계층 메모리 블록 어드레스 신호선으로부터 공급되는 전위의 상태에 따라, 제3 계층 메모리 블록 동작 제어 신호선에 공급하는 전위를 생성하는 기능을 가지고 있다.
또한, 제3 계층 메모리 블록 입력 신호 제어 회로는, 제3 계층 메모리 블록 동작 제어 신호선의 전위의 상태에 따라, 제3 계층 메모리 블록 어드레스 신호선으로부터 공급되는 전위로부터, 제2 계층 메모리 블록 어드레스 신호선의 전위를 생성하는 기능과; 제3 계층 메모리 블록 기입 데이터 신호선으로부터 공급되는 전위로부터, 제2 계층 메모리 블록 기입 데이터 신호선에 공급하는 전위를 생성하는 기능과; 제3 계층 메모리 블록 판독 제어 신호선으로부터 공급되는 전위로부터, 제2 계층 메모리 블록 판독 제어 신호선에 공급하는 전위를 생성하는 기능과; 제3 계층 메모리 블록 기입 제어 신호선으로부터 공급되는 전위로부터, 제2 계층 메모리 블록 기입 제어 신호선에 공급하는 전위를 생성하는 기능을 가지고 있다.
또한, 제3 계층 메모리 블록 출력 신호 제어 회로는, 제3 계층 메모리 블록 동작 제어 신호선의 전위의 상태에 따라, 제2 계층 메모리 블록 판독 데이터 신호선에 공급되는 전위로부터, 제3 계층 메모리 블록 판독 데이터 신호선에 공급하는 전위를 생성하는 기능을 가지고 있다.
또한, 상기 구성에서, 제3 계층 메모리 블록은, 물리적으로 서로 대칭으로 배치한 제2 계층 메모리 블록을 포함한다.
또한, 상기 구성에서, 제2 계층 메모리 블록은, 물리적으로 서로 대칭으로 배치한 제1 계층 메모리 블록을 포함할 수도 있다.
또한, 본 발명에 따른 반도체 장치는, 절연 표면을 가지는 기판 위에 형성된 반도체 박막을 활성층으로 하는 박막트랜지스터를 사용하여 형성될 수 있다. 또한, 절연 표면을 가지는 기판이란, 유리 기판, 석영 기판, 플라스틱 기판 중 어느 것이어도 좋다.
또한, 본 발명에 따른 반도체 장치는, SOI 기판을 사용하여 형성되어 있어도 좋다.
본 발명에 의하면, 메모리를 다수의 메모리 블록으로 분할하고, 데이터 판독 또는 데이터 기입의 대상이 되는 메모리 셀을 포함하는 메모리 블록 이외의 메모리 블록을 대기 상태로 할 수 있기 때문에, 메모리를 대용량화하여도 소비전력을 억제할 수 있다. 또한, 메모리를 다수의 메모리 블록으로 분할하고, 이들 메모리 블록을 서로 대칭으로 배치함으로써, 메모리 어레이에서의 비트선의 부하 용량을 경감할 수 있고, 메모리 내의 모든 어드레스에 대한 데이터의 판독 또는 기입에 있어서, 소비전력을 일정하게 할 수 있다. 즉, 대용량이면서 저소비전력이고 소비전력이 일정한 메모리를 포함하는, 고성능이고 저소비전력의 반도체 장치가 제공될 수 있다.
도 1은 본 발명의 반도체 장치에 탑재되는 메모리의 블록도.
도 2는 본 발명의 반도체 장치에 탑재되는 메모리를 구성하는 메모리 블록의 블록도.
도 3은 본 발명의 반도체 장치에 탑재되는 메모리를 구성하는 메모리 블록의 타이밍 차트.
도 4는 본 발명의 반도체 장치에 탑재되는 메모리의 타이밍 차트.
도 5는 본 발명의 반도체 장치에 탑재되는 메모리를 구성하는 메모리 블록의 블록도.
도 6은 본 발명의 반도체 장치에 탑재되는 메모리의 블록도.
도 7은 본 발명의 반도체 장치에 탑재되는 메모리를 구성하는 메모리 블록의 타이밍 차트.
도 8은 본 발명의 반도체 장치에 탑재되는 메모리의 타이밍 차트.
도 9(A)∼도 9(D)는 본 발명의 반도체 장치에 탑재되는 메모리를 구성하는 메모리 셀 및 RW 회로의 예를 나타내는 도면.
도 10은 본 발명의 반도체 장치에 탑재되는 메모리의 레이아웃 예를 나타내는 도면.
도 11(A)∼도 11(E)는 본 발명의 불휘발성 반도체 기억장치의 사용 형태의 일례를 나타내는 도면.
도 12(A) 및 도 12(B)는 본 발명의 반도체 장치의 제작방법을 나타내는 레이아웃도.
도 13(A) 및 도 13(B)는 본 발명의 반도체 장치의 제작방법을 나타내는 레이아웃도.
도 14(A) 및 도 14(B)는 본 발명의 반도체 장치의 제작방법을 나타내는 레이아웃도.
도 15는 본 발명의 반도체 장치를 구성하는 박막트랜지스터의 단면도.
도 16(A)∼도 16(E)는 본 발명의 반도체 장치를 구성하는 반도체 소자의 레이아웃도.
도 17은 본 발명의 무선 칩의 블록도.
도 18은 본 발명의 무선 칩의 레이아웃도.
도 19는 본 발명의 무선 칩의 단면도.
도 20(A)∼도 20(D)는 본 발명의 무선 칩의 안테나 설계를 나타내는 도면.
도 21(A)∼도 21(D)는 본 발명의 무선 칩의 제작공정을 설명하기 위한 단면도.
도 22(A)∼도 22(D)는 본 발명의 무선 칩의 제작공정을 설명하기 위한 단면도.
도 23(A)∼도 23(D)는 본 발명의 무선 칩의 제작공정을 설명하기 위한 단면 도.
도 24(A)∼도 24(C)는 본 발명의 무선 칩의 제작공정을 설명하기 위한 단면도.
도 25(A) 및 도 25(B)는 본 발명의 무선 칩의 제작공정을 설명하기 위한 단면도.
도 26은 본 발명의 무선 칩의 제작공정을 설명하기 위한 단면도.
도 27(A)∼도 27(F)는 본 발명의 무선 칩의 사용 양태를 설명하기 위한 도면.
이하에, 본 발명의 실시형태 및 실시예를 도면을 참조하여 설명한다. 그러나, 본 발명은 많은 다른 양태로 실시하는 것이 가능하고, 본 발명의 취지 및 그 범위로부터 벗어남이 없이 그의 형태 및 상세한 사항을 다양하게 변경할 수 있다는 것은 당업자라면 용이하게 이해할 수 있다. 따라서, 본 발명이 아래의 실시형태 및 실시예의 기재 내용에 한정하여 해석되는 것은 아니다. 또한, 실시형태 및 실시예를 설명하기 위한 모든 도면에서, 동일 부분 또는 동일한 기능을 가지는 부분에는 동일한 부호를 붙이고, 그의 반복 설명은 생략한다.
[실시형태 1]
본 발명의 반도체 장치에 탑재하는 메모리의 제1 실시형태를 도 1∼도 4를 사용하여 설명한다. 도 1은 본 실시형태의 메모리의 블록도이고, 도 2는 본 실시형태의 메모리에 포함되는 메모리 블록의 블록도이고, 도 3은 본 실시형태의 메모 리에 포함되는 메모리 블록의 타이밍 차트이고, 도 4는 본 실시형태의 메모리의 타이밍 차트이다.
도 1에 나타내는 바와 같이, 본 실시형태의 메모리(100)는 제1∼제4 메모리 블록(101∼104)과, 동작 제어 회로(105)와, 입력 신호 제어 회로(106)와, 출력 신호 제어 회로(107)로 포함한다. 여기서, 제1∼제4 메모리 블록(101∼104) 각각이 도 2의 메모리 블록(200)이다.
또한, 본 실시형태에서는, 메모리 어드레스 신호가 4 비트, 즉, 16 워드(word)이고, 메모리 판독/기입 데이터 신호가 4 비트인 메모리, 즉, 4개의 메모리 블록을 포함하는 메모리의 경우에 대하여 설명한다. 일반적으로, 메모리 어드레스 신호가 a 비트(a≥1), 메모리 판독 데이터 신호가 b 비트(b≥1), 메모리 기입 데이터 신호가 c 비트(c≥1)의 메모리는 메모리 블록을 d개(d≥1) 포함할 수 있다.
도 2에서, 메모리 블록(200)은 메모리 어레이(201), 행(行) 디코더(202), 및 RW 회로(203)를 포함한다.
메모리 어레이(201)는 4행×4열의 매트릭스 형상으로 배치된 제1∼제16 메모리 셀(204∼219)을 포함한다.
메모리 어레이(201)에서, 제1 판독 워드 신호선(224)과 제1 기입 워드 신호선(228)은 각각, 제1∼제4 메모리 셀(204∼207)에 전기적으로 접속되어 있고, 제2 판독 워드 신호선(225)과 제2 기입 워드 신호선(229)은 각각, 제5∼제8 메모리 셀(208∼211)에 전기적으로 접속되어 있고, 제3 판독 워드 신호선(226)과 제3 기입 워드 신호선(230)은 각각, 제9∼제12 메모리 셀(212∼215)에 전기적으로 접속되어 있고, 제4 판독 워드 신호선(227)과 제4 기입 워드 신호선(231)은 각각, 제13∼제16 메모리 셀(216∼219)에 전기적으로 접속되어 있다.
또한, 메모리 어레이(201)에서, 제1 판독 비트 신호선(232)과 제1 기입 비트 신호선(236)은 각각, 제1, 제5, 제9, 제13 메모리 셀(204, 208, 212, 216)에 전기적으로 접속되어 있고, 제2 판독 비트 신호선(233)과 제2 기입 비트 신호선(237)은 각각, 제2, 제6, 제10, 제14 메모리 셀(205, 209, 213, 217)에 전기적으로 접속되어 있고, 제3 판독 비트 신호선(234)과 제3 기입 비트 신호선(238)은 각각, 제3, 제7, 제11, 제15 메모리 셀(206, 210, 214, 218)에 전기적으로 접속되어 있고, 제4 판독 비트 신호선(235)과 제4 기입 비트 신호선(239)은 각각, 제4, 제8, 제12, 제16 메모리 셀(207, 211, 215, 219)에 전기적으로 접속되어 있다.
여기서, 예를 들어, 제1 판독 워드 신호선(224)의 전위가 "H"일 때, 제1∼제4 판독 비트 신호선(232∼235)은 제1∼제4 메모리 셀(204∼207)에 격납된 데이터에 따라 고전위 또는 저전위가 된다. 또한, 제1 기입 워드 신호선(228)의 전위가 "H"일 때, 제1∼제4 기입 비트 신호선(236∼239)의 전위에 따라, 제1∼제4 메모리 셀(204∼207)에 데이터가 격납된다.
행 디코더(202)는, 제1 및 제2 메모리 블록 어드레스 신호선(220, 221)과, 메모리 블록 판독 제어 신호선(222)과, 메모리 블록 기입 제어 신호선(223)으로부터 각각 공급되는 제1 및 제2 메모리 블록 어드레스 신호와, 메모리 블록 판독 제어 신호와, 메모리 블록 기입 제어 신호에 따라, 제1∼제4 판독 워드 신호선(224∼227)에 공급하는 제1∼제4 판독 워드 신호와, 제1∼제4 기입 워드 신호선(228∼ 231)에 공급하는 제1∼제4 기입 워드 신호를 생성하는 기능을 가진다.
행 디코더(202)는, 예를 들어, 메모리 블록 판독 제어 신호가 "H"이고, 제1 메모리 블록 어드레스 신호와 제2 메모리 블록 어드레스 신호의 전위들의 조합이 각각 "LL", "LH", "HL", "HH"인 경우에, 제1, 제2, 제3, 제4 판독 워드 신호를 "H"로 하는 기능을 가진다. 예를 들어, 메모리 블록 판독 제어 신호가 "H"이고, 제1 메모리 블록 어드레스 신호의 전위가 "L"이고, 제2 메모리 블록 어드레스 신호의 전위가 "H"인 경우는, 제2 판독 워드 신호를 "H"로 한다.
또한, 행 디코더(202)는, 예를 들어, 메모리 블록 기입 제어 신호가 "H"이고, 제1 메모리 블록 어드레스 신호와 제2 메모리 블록 어드레스 신호의 전위들의 조합이 각각 "LL", "LH", "HL", "HH"인 경우에, 제1, 제2, 제3, 제4 기입 워드 신호를 "H"로 하는 기능을 가진다. 예를 들어, 메모리 블록 기입 제어 신호가 "H"이고, 제1 메모리 블록 어드레스 신호의 전위가 "L"이고, 제2 메모리 블록 어드레스 신호의 전위가 "H"인 경우는, 제2 기입 워드 신호를 "H"로 한다.
또한, 본 명세서에서, "H"는 고전위를 나타내고, "L"은 저전위를 나타낸다.
RW 회로(203)는, 메모리 셀에 격납된 데이터에 따라, 제1∼제4 판독 비트 신호선(232∼235)에 공급되는 제1∼4 판독 비트 신호로부터, 제1∼제4 메모리 블록 판독 데이터 신호선(240∼243)에 공급하는 제1∼제4 메모리 블록 판독 데이터 신호를 생성하는 기능을 가진다. 또한, RW 회로(203)는, 제1∼제4 메모리 블록 기입 데이터 신호선(244∼247)으로부터 공급되는 제1∼제4 메모리 블록 기입 데이터 신호로부터, 제1∼제4 기입 비트 신호선(236∼239)에 공급하는 제1∼제4 기입 비트 신호를 생성하는 기능을 가진다.
예를 들어, RW 회로(203)는, 제1∼제4 판독 비트 신호선(232∼235)이 고전위인지 저전위인지를 센스 증폭기에 의해 고속으로 검출하고, 래치 및 버퍼를 통하여, 제1∼제4 메모리 블록 판독 데이터 신호선(240∼243)에 공급하는 제1∼제4 메모리 블록 판독 데이터 신호를 생성한다. 또한, RW 회로(203)는, 제1∼제4 메모리 블록 기입 데이터 신호선(244∼247)의 전위에 따라, 제1∼제4 기입 비트 신호선(236∼239)에 공급하는 제1∼제4 기입 비트 신호를 생성한다.
도 3은 메모리 블록(200)의 입출력 신호에 관한 타이밍 차트이다. 도 2에서의 제1 메모리 블록 어드레스 신호선(220)으로부터 공급되는 제1 메모리 블록 어드레스 신호의 타이밍 차트를 도 3에서 제1 신호(151)로 나타낸다. 마찬가지로, 도 2에서의 제2 메모리 블록 어드레스 신호선(221)으로부터 공급되는 제2 메모리 블록 어드레스 신호의 타이밍 차트를 도 3에서 제2 신호(152)로 나타낸다. 또한, 도 2에서의 메모리 블록 판독 제어 신호선(222)과 메모리 블록 기입 제어 신호선(223)으로부터 각각 공급되는 메모리 블록 판독 제어 신호와 메모리 블록 기입 제어 신호의 타이밍 차트를 도 3에서 각각 제3 신호(153)와 제4 신호(154)로 나타낸다. 또한, 도 2에서의 제1∼제4 메모리 블록 기입 데이터 신호선(244∼247)으로부터 공급되는 제1∼제4 메모리 블록 기입 데이터 신호의 타이밍 차트를 도 3에서 각각 제5∼제8 신호(155∼158)로 나타낸다.
또한, RW 회로(203)는, 버퍼를 통하여 제1∼제4 메모리 블록 기입 데이터 신호로부터 제1∼제4 기입 비트 신호를 생성하는 기능을 가지는 것으로 한다. 이 경 우, 제1∼제4 기입 비트 신호선(236∼239)에 공급되는 제1∼제4 기입 비트 신호의 타이밍 차트도, 도 3에서의 제5∼제8 신호(155∼158)의 타이밍 차트와 같이 된다.
여기서, 메모리 블록 기입 제어 신호가 "H"인 기간, 즉, 도 3의 제1 기간(171)을 메모리 블록 기입 기간으로 한다. 또한, 메모리 블록 판독 제어 신호가 "H"인 기간, 즉, 도 3의 제3 기간(173)을 메모리 블록 판독 기간으로 한다. 또한, 메모리 블록 판독 제어 신호와 메모리 블록 기입 제어 신호가 모두 "L"인 기간, 즉, 도 3의 제2 기간(172)을 메모리 블록 대기 기간으로 한다.
메모리 블록 기입 기간(171)에서는, 도 2에서의 메모리 블록 기입 제어 신호선(223)으로부터 공급되는 메모리 블록 기입 제어 신호가 "H"이고, 제1 메모리 블록 어드레스 신호선(220)과 제2 메모리 블록 어드레스 신호선(221)으로부터 각각 공급되는 제1 메모리 블록 어드레스 신호와 제2 메모리 블록 어드레스 신호의 전위들의 조합이 각각 "LL", "LH", "HL", "HH"인 경우, 제1, 제2, 제3, 제4 기입 워드 신호가 "H"가 된다. 또한, 제1, 제2, 제3, 제4 기입 워드 신호란, 제1, 제2, 제3, 제4 기입 워드 신호선(228, 229, 230, 231)으로부터 각각 공급되는 신호를 말한다. 따라서, 제1∼제4의 기입 워드 신호의 타이밍 차트는 도 3에서의 제9∼제12 신호(159∼162)와 같이 된다.
또한, 제1 기입 워드 신호가 "H"인 기간에, 제1∼제4 기입 비트 신호선(236∼239)의 전위, 즉, 제1∼제4 메모리 블록 기입 데이터 신호의 전위가, 제1∼제4 메모리 셀(204∼207)에 격납된다. 즉, 도 2의 제1∼제4 메모리 셀(204∼207)에 "H", "H", "L", "L"이 각각 격납된다. 마찬가지로, 제2 기입 워드 신호가 "H"인 기간에, 제5∼제8 메모리 셀(208∼211)에 "L", "L", "H", "H"가 격납되고, 제3 기입 워드 신호가 "H"인 기간에, 제9∼제12 메모리 셀(212∼215)에 "H", "L", "L", "H"가 격납되고, 제4 기입 워드 신호가 "H"인 기간에, 제13∼제16 메모리 셀(216∼219)에 "L", "H", "H", "L"이 격납된다.
메모리 블록 판독 기간(173)에서는, 도 2에서의 메모리 블록 판독 제어 신호선(222)으로부터 공급되는 메모리 블록 판독 제어 신호가 "H"이고, 제1 메모리 블록 어드레스 신호선(220)과 제2 메모리 블록 어드레스 신호선(221)으로부터 각각 공급되는 제1 메모리 블록 어드레스 신호와 제2 메모리 블록 어드레스 신호가 각각 "LL", "LH", "HL", "HH"인 경우, 제1, 제2, 제3, 제4 판독 워드 신호가 "H"가 된다. 또한, 제1, 제2, 제3, 제4 판독 워드 신호란, 제1, 제2, 제3, 제4 판독 워드 신호선(224, 225, 226, 227)으로부터 공급되는 신호를 말한다. 따라서, 제1∼제4 판독 워드 신호의 타이밍 차트는 도 3에서의 제13∼제16 신호(163∼166)의 타이밍 차트와 같이 된다.
제1 판독 워드 신호가 "H"인 기간에서, 도 2의 제1∼제4 메모리 셀(204∼207)에 격납된 전위에 따라, 제1∼제4 판독 비트 신호선(232∼235)에 제1∼제4 판독 비트 신호가 공급된다. 여기서는, 메모리 블록 기입 기간(171)에 격납된 전위에 의해, 제1∼제4 판독 비트 신호는 "H", "H", "L", "L"이 된다.
마찬가지로, 제2 판독 워드 신호가 "H"인 기간에서, 도 2의 제5∼제8 메모리 셀(208∼211)에 격납된 전위에 따라, 제1∼제4 판독 비트 신호선(232∼235)에 제1∼제4 판독 비트 신호가 공급된다. 여기서는, 메모리 블록 기입 기간(171)에 격납 된 전위에 의해, 제1∼제4 판독 비트 신호는 "L", "L", "H", "H"가 된다.
또한, 제3 판독 워드 신호가 "H"인 기간에서, 도 2의 제9∼제12 메모리 셀(212∼215)에 격납된 전위에 따라, 제1∼제4 판독 비트 신호선(232∼235)에 제1∼제4 판독 비트 신호가 공급된다. 여기서는, 메모리 블록 기입 기간(171)에 격납된 전위에 의해, 제1∼제4 판독 비트 신호는 "H", "L", "L", "H"가 된다.
또한, 제4 판독 워드 신호가 "H"인 기간에서, 도 2의 제13∼제16 메모리 셀(213∼219)에 격납된 전위에 따라, 제1∼제4 판독 비트 신호선(232∼235)에 제1∼제4 판독 비트 신호가 공급된다. 여기서는, 메모리 블록 기입 기간(171)에 격납된 전위에 의해, 제1∼제4 판독 비트 신호는 "L", "H", "H", "L"이 된다.
즉, 제1∼제4 판독 비트 신호의 타이밍 차트는 도 3에서의 제17∼제20 신호(167∼170)가 된다.
또한, RW 회로(203)는, 버퍼를 통하여 제1∼제4 판독 비트 신호로부터 제1∼제4 메모리 블록 판독 데이터 신호를 생성하는 기능을 가지는 것으로 한다. 이 경우, 제1∼제4 메모리 블록 판독 데이터 신호선(240∼243)에 공급되는 제1∼제4 메모리 블록 판독 데이터 신호의 타이밍 차트도, 도 3에서의 제17∼제20 신호(167∼170)의 타이밍 차트와 같이 된다.
도 3에 나타내는 바와 같이, 메모리 블록 대기 기간(172)에서는, 메모리 블록에 입력하는 신호, 즉, 제1 및 제2 메모리 블록 어드레스 신호와, 메모리 블록 판독 제어 신호와, 메모리 블록 기입 제어 신호와, 메모리 블록 기입 데이터 신호가 일정한 값을 가진다. 이 경우, 메모리 블록의 동작이 정지하고 있기 때문에, 소비전력을 매우 저감할 수 있다.
여기서, 도 1의 제1∼제4 메모리 블록(101∼104)은 도 2의 메모리 블록(200)이다. 또한, 제1 메모리 블록(101)에 대한 입력 신호선은, 도 2에서의 제1 및 제2 메모리 블록 어드레스 신호선(220, 221)과, 메모리 블록 판독 제어 신호선(222)과, 메모리 블록 기입 제어 신호선(223)과, 제1∼제4 메모리 블록 기입 데이터 신호선(244∼247)인, 도 1에서의 제1 메모리 블록 입력 신호선(113)이다. 또한, 제1 메모리 블록(101)으로부터의 출력 신호선은, 도 2에서의 제1∼제4 메모리 블록 판독 데이터 신호선(240∼243)인, 도 1에서의 제1 메모리 블록 출력 신호선(117)이다.
마찬가지로, 제2∼제4 메모리 블록(102∼104)에 대한 입력 신호선은, 도 2에서의 제1 및 제2 메모리 블록 어드레스 신호선(220, 221)과, 메모리 블록 판독 제어 신호선(222)과, 메모리 블록 기입 제어 신호선(223)과, 제1∼제4 메모리 블록 기입 데이터 신호선(244∼247)인, 도 1에서의 제2∼제4 메모리 블록 입력 신호선(114∼116)이다. 또한, 제2∼제4 메모리 블록(102∼104)으로부터의 출력 신호선은, 도 2에서의 제1∼제4 메모리 블록 판독 데이터 신호선(240∼243)인, 도 1에서의 제2∼제4 메모리 블록 출력 신호선(118∼120)이다.
동작 제어 회로(105)는, 제1∼제4 메모리 어드레스 신호선을 포함하는 메모리 어드레스 버스 신호선(111)으로부터 공급되는 제1∼제4 메모리 어드레스 신호 중 제3 및 제4 메모리 어드레스 신호로부터 제1∼제4 메모리 블록 동작 제어 신호를 생성하는 기능을 가진다. 상기 제1∼제4 메모리 블록 동작 제어 신호 각각의 전위에 따라, 제1∼제4 메모리 블록(101∼104) 각각의 동작이 제어된다. 또한, 제1∼제4 메모리 블록 동작 제어 신호는, 제1∼제4 메모리 블록 동작 제어 신호선을 포함하는 메모리 블록 동작 제어 버스 신호선(112)에 공급된다.
예를 들어, 제3 메모리 어드레스 신호와 제4 메모리 어드레스 신호가 "LL"인 경우, 판독 또는 기입의 대상이 되는 메모리 셀은 제1 메모리 블록(101)에 포함되는 구성으로 한다. 또한, 마찬가지로, 제3 메모리 어드레스 신호와 제4 메모리 어드레스 신호가 각각 "LH", "HL", "HH"인 경우, 판독 또는 기입의 대상이 되는 메모리 셀은 제2 메모리 블록(102), 제3 메모리 블록(103), 제4 메모리 블록(104)에 각각 포함되는 구성으로 한다. 즉, 제3 메모리 어드레스 신호가 "L"이고 제4 메모리 어드레스 신호가 "H"인 경우는, 판독 또는 기입의 대상이 되는 메모리 셀이 제2 메모리 블록(102)에 있다.
여기서, 제3 메모리 어드레스 신호와 제4 메모리 어드레스 신호의 조합이 "LL"인 경우, 제1 메모리 블록 동작 제어 신호를 "H"로 하고, 제2, 제3, 제4 메모리 블록 동작 제어 신호 각각을 "L"로 한다. 또한, 마찬가지로, 제3 메모리 어드레스 신호와 제4 메모리 어드레스 신호의 조합이 "LH", "HL", "HH"인 경우, 제2, 제3, 제4 메모리 블록 동작 제어 신호를 각각 "H"로 하고, 다른 메모리 블록 동작 제어 신호를 "L"로 한다. 예를 들어, 제3 메모리 어드레스 신호가 "L"이고 제4 메모리 어드레스 신호가 "L"인 경우는, 제1 메모리 블록 동작 제어 신호가 "H"가 되고, 나머지의 제2∼제4 메모리 블록 동작 제어 신호가 "L"이 된다.
입력 신호 제어 회로(106)는, 메모리 판독 제어 신호선(108)과, 메모리 기입 제어 신호선(109)과, 제1∼제4 메모리 기입 데이터 신호선을 포함하는 메모리 기입 데이터 버스 신호선(110)과, 메모리 어드레스 버스 신호선(111)과, 메모리 블록 동작 제어 버스 신호선(112)으로부터 각각 공급되는 메모리 판독 제어 신호와, 메모리 기입 제어 신호와, 제1∼제4 메모리 기입 데이터 신호와, 제1 및 제2 메모리 어드레스 신호와, 제1∼제4 메모리 블록 동작 제어 신호로부터 제1∼제4 메모리 블록 입력 신호를 생성하는 기능을 가진다. 제1∼제4 메모리 블록 입력 신호는 제1∼제4 메모리 블록 입력 신호선(113∼116)에 각각 공급된다.
예를 들어, 제1 메모리 블록 동작 제어 신호가 "H"인 경우, 즉, 판독 또는 기입의 대상이 되는 메모리 셀이 제1 메모리 블록(101)에 포함되는 경우, 메모리 판독 제어 신호와, 메모리 기입 제어 신호와, 제1∼제4 메모리 기입 데이터 신호와, 제1 및 제2 메모리 어드레스 신호에 대응하는 전위가 제1 메모리 블록 입력 신호가 된다. 한편, 제2, 제3, 제4 메모리 블록 입력 신호는, 메모리 판독 제어 신호와, 메모리 기입 제어 신호와, 메모리 기입 데이터 신호와, 메모리 어드레스 신호의 값에 의존하지 않는 일정한 값을 가지는 것으로 한다. 또한, 마찬가지로, 예를 들어,
메모리 판독 제어 신호와, 메모리 기입 제어 신호와, 제1∼제4 메모리 기입 데이터 신호와, 제1 및 제2 메모리 어드레스 신호에 대응하는 전위들은, 제2, 제3, 제4 메모리 블록 동작 제어 신호가 각각 "H"인 경우, 각각 제2, 제3, 제4 메모리 블록 입력 신호이다. 한편, 다른 메모리 블록 입력 신호는, 메모리 판독 제어 신호와, 메모리 기입 제어 신호와, 메모리 기입 데이터 신호와, 메모리 어드레스 신 호의 값에 의존하지 않는 일정한 값을 가지는 것으로 한다.
출력 신호 제어 회로(107)는, 제1∼제4 메모리 블록 출력 신호선(117∼120)으로부터 공급되는 제1∼제4 메모리 블록 출력 신호와, 메모리 블록 동작 제어 버스 신호선(112)으로부터 공급되는 제1∼제4 메모리 블록 동작 제어 신호로부터, 제1∼제4 메모리 판독 데이터 신호선을 포함하는 메모리 판독 데이터 버스 신호선(121)에 공급하는 제1∼제4 메모리 판독 데이터 신호를 생성하는 기능을 가진다.
예를 들어, 제1∼제4 메모리 블록 출력 신호 중 어느 하나를, 제1∼제4 메모리 블록 동작 제어 신호에 따라 선택하고, 버퍼를 통하여, 이 메모리 블록 출력 신호를 메모리 판독 데이터 신호로서 메모리 판독 데이터 버스 신호선(121)에 공급한다.
도 4는 본 발명의 실시형태에 있어서의 메모리의 입출력 신호에 관한 타이밍 차트이다. 도 1에서의 메모리 어드레스 버스 신호선(111)과, 메모리 판독 제어 신호선(108)과, 메모리 기입 제어 신호선(109)과, 메모리 기입 데이터 버스 신호선(110)으로부터 각각 공급되는 제1∼제4 메모리 어드레스 신호와, 메모리 판독 제어 신호와, 메모리 기입 제어 신호와, 제1∼제4 메모리 기입 데이터 신호의 타이밍 차트는 각각 도 4에서의 제1∼제4 신호(401∼404)이다. 또한, 제1∼제4 메모리 어드레스 신호의 전위들을 순차로 표시하여 제1 신호(401)를 나타내고 있다. 마찬가지로, 제1∼제4 메모리 기입 데이터 신호의 전위들을 순차로 표시하여 제4 신호(404)를 나타내고 있다.
여기서, 메모리 기입 제어 신호가 "H"인 기간, 즉, 도 4의 제1 기간(418)을 메모리 기입 기간으로 한다. 또한, 메모리 판독 제어 신호가 "H"인 기간, 즉, 도 4의 제3 기간(420)을 메모리 판독 기간으로 한다. 또한, 메모리 판독 제어 신호와 메모리 기입 제어 신호가 모두 "L"인 기간, 즉, 도 4의 제2 기간(419)을 메모리 대기 기간으로 한다.
제3 메모리 어드레스 신호와 제4 메모리 어드레스 신호의 전위들의 조합이 "LL"인 경우, 제1 메모리 블록 동작 제어 신호가 "H"가 되고, 제2, 제3, 제4 메모리 블록 동작 제어 신호 각각은 "L"이 된다. 마찬가지로, 제3 메모리 어드레스 신호와 제4 메모리 어드레스 신호의 전위들의 조합이 각각 "LH", "HL", "HH"인 경우, 제2, 제3, 제4 메모리 블록 동작 제어 신호가 각각 "H"가 되고, 다른 메모리 블록 동작 제어 신호는 "L"이 된다. 따라서, 제1 및 제2 메모리 블록 동작 제어 신호의 타이밍 차트는 도 4에서의 제5 및 제6 신호(405, 406)의 타이밍 차트와 같이 된다. 또한, 도 4에는 나타내지 않았지만, 제3 및 제4 메모리 블록 동작 제어 신호의 타이밍 차트는 항상 "L"이다.
여기서, 도 1의 입력 신호 제어 회로(106)는, 메모리 판독 제어 신호와, 메모리 기입 제어 신호와, 제1∼제4 메모리 기입 데이터 신호와, 제1 및 제2 메모리 어드레스 신호에 대하여, 각각 제1, 제2, 제3, 제4 메모리 블록 동작 제어 신호와의 논리 AND 연산을 실행함으로써, 제1∼제4 메모리 블록 입력 신호를 생성한다. 즉, 제1 메모리 블록 동작 제어 신호가 "H"인 기간에는, 메모리 판독 제어 신호와, 메모리 기입 제어 신호와, 제1∼제4 메모리 기입 데이터 신호와, 제1 및 제2 메모리 어드레스 신호가 제1 메모리 블록 입력 신호가 되고, 제2∼제4 메모리 블록 입 력 신호는 모두 "L"이 된다.
따라서, 제1 메모리 블록(101)에서의 제1 및 제2 메모리 블록 어드레스 신호의 타이밍 차트는 도 4에서의 제7 신호(407)가 되고, 메모리 블록 판독 제어 신호의 타이밍 차트는 도 4에서의 제8 신호(408)가 되고, 메모리 블록 기입 제어 신호의 타이밍 차트는 도 4에서의 제9 신호(409)가 되고, 제1∼제4 메모리 블록 기입 데이터 신호의 타이밍 차트는 도 4에서의 제10 신호(410)가 된다.
또한, 제1 및 제2 메모리 블록 어드레스 신호의 전위들을 순차로 표시하여 제7 신호(407)를 나타내고 있다. 마찬가지로, 제1∼제4 블록 기입 데이터 신호의 전위들을 순차로 표시하여 제10 신호(410)를 나타내고 있다. 메모리 기입 기간 중에 제1 메모리 블록(101)에 격납된 데이터가 메모리 판독 기간에 판독된다. 따라서, 제1 메모리 블록 판독 데이터 신호의 타이밍 차트는 도 4에서의 제11 신호(411)가 된다.
마찬가지로, 제2 메모리 블록(102)에서의 제1 및 제2 메모리 블록 어드레스 신호의 타이밍 차트는 도 4에서의 제12 신호(412)가 되고, 메모리 블록 판독 제어 신호의 타이밍 차트는 도 4에서의 제13 신호(413)가 되고, 메모리 블록 기입 제어 신호의 타이밍 차트는 도 4에서의 제14 신호(414)가 되고, 제1∼제4 메모리 블록 기입 데이터 신호의 타이밍 차트는 도 4에서의 제15 신호(415)가 된다.
또한, 제1 및 제2 메모리 블록 어드레스 신호의 전위들을 순차로 표시하여 제12 신호(412)를 나타내고 있다. 마찬가지로, 제1∼제4 메모리 블록 기입 데이터 신호의 전위들을 순차로 표시하여 제15 신호(415)를 나타내고 있다. 또한, 메모리 기입 기간 중에 제2 메모리 블록(102)에 격납된 데이터가 메모리 판독 기간에 판독된다. 따라서, 제2 메모리 블록 판독 데이터 신호의 타이밍 차트는 도 4에서의 제16 신호(416)가 된다.
여기서, 도 1의 출력 신호 제어 회로(107)는, 제1 메모리 블록 동작 제어 신호가 "H"인 경우는 제1 메모리 블록 출력 신호를 선택하고, 제2 메모리 블록 동작 제어 신호가 "H"인 경우는 제2 메모리 블록 출력 신호를 선택하고, 제3 메모리 블록 동작 제어 신호가 "H"인 경우는 제3 메모리 블록 출력 신호를 선택하고, 제4 메모리 블록 동작 제어 신호가 "H"인 경우는 제4 메모리 블록 출력 신호를 선택하고, 선택된 신호들을 각각 제1∼제4 메모리 판독 데이터 신호로 한다. 이 경우, 제1∼제4 메모리 판독 데이터 신호의 타이밍 차트는 도 4에서의 제17 신호(417)가 된다.
그런데, 제1 메모리 블록 동작 제어 신호가 "H"인 기간에는, 제2∼제4 메모리 블록 입력 신호를 모두 "L"로 하고 있다. 이 때문에, 제2∼제4 메모리 블록(102∼104)에서의 메모리 블록 입력 신호의 전위는 도 3에서의 메모리 블록 대기 기간(172)의 전위와 등가이다. 즉, 제2∼제4 메모리 블록(102∼104)에서의 소비전력은 대기 기간에서의 소비전력과 동일하다. 마찬가지로, 제2 메모리 블록 동작 제어 신호가 "H"인 기간에는, 제1, 제3, 제4 메모리 블록 입력 신호가 모두 "L"로 되어 있다. 이 때문에, 제1, 제3, 제4 메모리 블록(101, 103, 104)에서의 입력 신호의 전위는 도 3에서의 메모리 블록 대기 기간(172)의 전위와 등가이다. 즉, 제1, 제3, 제4 메모리 블록(101, 103, 104)에서의 소비전력은 대기 기간에서의 소비전력과 동일하다. 따라서, 메모리 전체의 적어도 4분의 3은 항상 대기 상태이고, 메모리 전체의 소비전력을 대폭 경감하는 것이 가능하다.
이상과 같은 구성으로 함으로써, 데이터의 판독 또는 기입의 대상이 되는 메모리 셀을 포함하는 메모리 블록의 입력 신호만이 변경되고, 다른 메모리 블록의 입력 신호는 변경되지 않는다. 즉, 이 메모리 셀을 포함하는 메모리 블록 이외의 메모리 블록에서의 소비전력은 대기 기간에서의 소비전력이 된다. 구체적으로는, 본 실시형태에서의 예의 경우에는, 메모리 전체의 적어도 4분의 3을 대기 기간에서의 것과 같은 상태로 할 수 있다. 따라서, 메모리 전체의 소비전력을 대폭 저감할 수 있다. 또한, 메모리 블록은 대칭으로 배치하여 메모리를 구성한다. 이와 같이 함으로써, 메모리 어레이에서의 판독 비트선 또는 기입 비트선의 배선 길이를 단축할 수 있으므로, 부하 용량을 경감하는 것과 동시에, 메모리 블록 내의 모든 어드레스의 메모리 셀에 대한 데이터 판독 또는 기입에 있어서, 소비전류를 균일하게 할 수 있다.
이상과 같은 구성으로 함으로써, 대용량이면서 저소비전력이고, 또한, 소비전력이 일정한 메모리를 포함하는, 고성능이고 저소비전력의 반도체 장치를 제공할 수 있다.
[실시형태 2]
본 발명의 반도체 장치에 탑재하는 메모리의 제2 실시형태로서, 계층 구조(hierarchical structure)를 가지는 메모리에 대하여 도 2, 도 3, 도 5∼도 8을 사용하여 설명한다. 도 2는 실시형태 1의 설명에서도 사용한 메모리 블록의 블록도이고, 본 실시형태에서의 제1 계층 메모리 블록의 블록도이다. 도 3은 실시형태 1의 설명에서도 사용한 메모리 블록의 타이밍 차트이고, 본 실시형태에서의 제1 계층 메모리 블록의 타이밍 차트이다. 도 5는 본 실시형태에서의 메모리에 포함되는 메모리 블록의 블록도이고, 제2 계층 메모리 블록의 블록도이다. 도 6은 본 실시형태에서의 메모리의 블록도이다. 도 7은 본 실시형태에서의 제2 계층 메모리 블록의 타이밍 차트이다. 도 8은 본 실시형태에서의 메모리의 타이밍 차트이다.
또한, 본 실시형태에서는, 메모리 어드레스 신호가 6 비트, 즉, 64 워드이고, 메모리 판독/기입 데이터 신호가 4 비트인 메모리에 대하여, 제1 계층 메모리 블록 4개로 제2 계층 메모리 블록을 구성하고, 제2 계층 메모리 블록 4개로 메모리를 구성하는 경우에 대하여 설명한다. 일반적으로, 메모리 어드레스 신호가 a 비트(a≥1)이고, 메모리 판독 데이터 신호가 b 비트(b≥1)이고, 메모리 기입 데이터 신호가 c 비트(c≥1)인 메모리는 n개 계층(n≥1)의 메모리 블록을 포함할 수 있다.
또한, 본 실시형태에서의 제1 계층 메모리 블록인 도 2의 메모리 블록(200)과, 도 3에 나타낸 메모리 블록(200)의 타이밍 차트에 대해서는, 실시형태 1에서 설명한 내용을 그대로 적용할 수 있기 때문에, 그의 설명을 생략한다.
도 5에서, 본 실시형태에서의 제2 계층 메모리 블록(500)은 제1∼제4의 제1 계층 메모리 블록(501∼504)과, 제2 계층 동작 제어 회로(505)와, 제2 계층 입력 신호 제어 회로(506)와, 제2 계층 출력 신호 제어 회로(507)를 포함한다.
여기서, 제1∼제4의 제1 계층 메모리 블록(501∼504)은 도 2에서의 메모리 블록(200)이다. 또한, 제1의 제1 계층 메모리 블록(501)에 대한 입력 신호선은, 제1 및 제2 메모리 블록 어드레스 신호선(220, 221)과, 메모리 블록 판독 제어 신 호선(222)과, 메모리 블록 기입 제어 신호선(223)과, 제1∼제4 메모리 블록 기입 데이터 신호선(244∼247)인, 도 5에서의 제1의 제1 계층 메모리 블록 입력 신호선(513)이다. 또한, 제1의 제1 계층 메모리 블록(501)으로부터의 출력 신호선은, 제1∼제4 메모리 블록 판독 데이터 신호선(240∼243)을 포함하는, 도 5에서의 제1의 제1 계층 메모리 블록 출력 신호선(517)이다.
마찬가지로, 제2∼제4의 제1 계층 메모리 블록(502∼504)에 대한 입력 신호선는, 제1 및 제2 메모리 블록 어드레스 신호선(220, 221)과, 메모리 블록 판독 제어 신호선(222)과, 메모리 블록 기입 제어 신호선(223)과, 제1∼제4 메모리 블록 기입 데이터 신호선(244∼247)인, 도 5에서의 제2∼제4의 제1 계층 메모리 블록 입력 신호선(514∼516)이다. 또한, 제2∼제4의 제1 계층 메모리 블록(502∼504)으로부터의 출력 신호선은, 제1∼제4 메모리 블록 판독 데이터 신호선(240∼243)인, 도 5에서의 제2∼제4의 제1 계층 메모리 블록 출력 신호선(518∼520)이다.
제2 계층 동작 제어 회로(505)는, 제1∼제4의 제2 계층 메모리 블록 어드레스 신호선을 포함하는 제2 계층 메모리 블록 어드레스 버스 신호선(511)으로부터 공급되는 제1∼제4의 제2 계층 메모리 블록 어드레스 신호 중 제3 및 제4의 제2 계층 메모리 블록 어드레스 신호로부터, 제1∼제4의 제2 계층 메모리 블록 동작 제어 신호선을 포함하는 제2 계층 메모리 블록 동작 제어 버스 신호선(512)에 공급하는 제1∼제4의 제2 계층 메모리 블록 동작 제어 신호를 생성하는 기능을 가진다.
예를 들어, 제3의 제2 계층 메모리 블록 어드레스 신호와 제4의 제2 계층 메모리 블록 어드레스 신호의 전위들의 조합이 "LL"인 경우, 판독 또는 기입의 대상 이 되는 메모리 셀이 제1의 제1 계층 메모리 블록(501)에 포함되는 구성으로 한다. 또한, 마찬가지로, 제3의 제2 계층 메모리 블록 어드레스 신호와 제4의 제2 계층 메모리 블록 어드레스 신호의 전위들의 조합이 각각 "LH", "HL", "HH"인 경우, 판독 또는 기입의 대상이 되는 메모리 셀은, 제2의 제1 계층 메모리 블록(502), 제3의 제1 계층 메모리 블록(503), 및 제4의 제1 계층 메모리 블록(504)에 포함되는 구성으로 한다. 예를 들어, 제3의 제2 계층 메모리 블록 어드레스 신호가 "L"이고 제4의 제2 계층 메모리 블록 어드레스 신호가 "H"일 때에는, 판독 또는 기입의 대상이 되는 메모리 셀이 제2의 제1 계층 메모리 블록(502)에 포함된다.
또한, 제3의 제2 계층 메모리 블록 어드레스 신호와 제4의 제2 계층 메모리 블록 어드레스 신호가, "LL"인 경우, 제1의 제2 계층 메모리 블록 동작 제어 신호를 "H"로 하고, 제2, 제3, 제4의 제2 계층 메모리 블록 동작 제어 신호를 "L"로 한다. 마찬가지로, 제3의 제2 계층 메모리 블록 어드레스 신호와 제4의 제2 계층 메모리 블록 어드레스 신호가 각각 "LH", "HL", "HH"인 경우, 제2, 제3, 제4의 제2 계층 메모리 블록 동작 제어 신호를 각각 "H"로 하고, 다른 제2 계층 메모리 블록 동작 제어 신호를 "L"로 한다.
제2 계층 입력 신호 제어 회로(506)는, 제2 계층 메모리 블록 판독 제어 신호선(508)과, 제2 계층 메모리 블록 기입 제어 신호선(509)과, 제1∼제4의 제2 계층 메모리 블록 기입 데이터 신호선을 포함하는 제2 계층 메모리 블록 기입 데이터 버스 신호선(510)과, 제2 계층 메모리 블록 어드레스 버스 신호선(511)과, 제2 계층 메모리 블록 동작 제어 버스 신호선(512)으로부터 각각 공급되는 제2 계층 메모 리 블록 판독 제어 신호와, 제2 계층 메모리 블록 기입 제어 신호와, 제1∼제4의 제2 계층 메모리 블록 기입 데이터 신호와, 제1 및 제2의 제2 계층 메모리 블록 어드레스 신호와, 제1∼제4의 제2 계층 메모리 블록 동작 제어 신호로부터, 제1∼제4의 제1 계층 메모리 블록 입력 신호선(513∼516)에 공급하는 제1∼제4의 제1 계층 메모리 블록 입력 신호를 생성하는 기능을 가진다.
예를 들어, 제1의 제2 계층 메모리 블록 동작 제어 신호가 "H"인 경우, 제2 계층 메모리 블록 판독 제어 신호와, 제2 계층 메모리 블록 기입 제어 신호와, 제1∼제4의 제2 계층 메모리 블록 기입 데이터 신호와, 제1 및 제2의 제2 계층 메모리 블록 어드레스 신호에 대응하는 전위들을 제1의 제1 계층 메모리 블록 입력 신호로 한다. 한편, 제2, 제3, 제4의 제1 계층 메모리 블록 입력 신호는, 제2 계층 메모리 블록 판독 제어 신호와, 제2 계층 메모리 블록 기입 제어 신호와, 제2 계층 메모리 블록 기입 데이터 신호와, 제2 계층 메모리 블록 어드레스 신호의 값에 의존하지 않는 일정한 값을 가지는 것으로 한다. 또한, 마찬가지로, 제2, 제3, 제4의 제2 계층 메모리 블록 동작 제어 신호가 각각 "H"인 경우, 제2 계층 메모리 블록 판독 제어 신호와, 제2 계층 메모리 블록 기입 제어 신호와, 제1∼제4의 제2 계층 메모리 블록 기입 데이터 신호와, 제1 및 제2의 제2 계층 메모리 블록 어드레스 신호에 대응하는 전위들을 각각 제2, 제3, 제4의 제1 계층 메모리 블록 입력 신호로 한다. 한편, 다른 제1 계층 메모리 블록 입력 신호는, 제2 계층 메모리 블록 판독 제어 신호와, 제2 계층 메모리 블록 기입 제어 신호와, 제2 계층 메모리 블록 기입 데이터 신호와, 제2 계층 메모리 블록 어드레스 신호의 값에 의존하지 않는 일정한 값을 가지는 것으로 한다.
제2 계층 출력 신호 제어 회로(507)는, 제1∼제4의 제1 계층 메모리 블록 출력 신호선(517∼520)으로부터 공급되는 제1∼제4의 제1 계층 메모리 블록 출력 신호와, 제2 계층 메모리 블록 동작 제어 버스 신호선(512)으로부터 공급되는 제1∼제4의 제2 계층 메모리 블록 동작 제어 신호로부터, 제1∼제4의 제2 계층 메모리 블록 판독 데이터 신호선을 포함하는 제2 계층 메모리 블록 판독 데이터 버스 신호선(521)에 공급하는 제1∼제4의 제2 계층 메모리 블록 판독 데이터 신호를 생성하는 기능을 가진다.
예를 들어, 제1∼제4의 제1 계층 메모리 블록 출력 신호 중 어느 하나를, 제1∼제4의 제2 계층 메모리 블록 동작 제어 신호에 따라 선택하고, 버퍼를 통하여, 이 메모리 블록 출력 신호를 제2 계층 메모리 블록 판독 데이터 신호로서 제2 계층 메모리 블록 판독 데이터 버스 신호선(521)에 공급한다.
도 7은 제2 계층 메모리 블록의 입출력 신호에 관한 타이밍 차트이다. 도 5에서의 제2 계층 메모리 블록 어드레스 버스 신호선(511)과, 제2 계층 메모리 블록 판독 제어 신호선(508)과, 제2 계층 메모리 블록 기입 제어 신호선(509)과, 제2 계층 메모리 블록 기입 데이터 버스 신호선(510)으로부터 각각 공급되는 제1∼제4의 제2 계층 메모리 블록 어드레스 신호와, 제2 계층 메모리 블록 판독 제어 신호와, 제2 계층 메모리 블록 기입 제어 신호와, 제1∼제4의 제2 계층 메모리 블록 기입 데이터 신호의 타이밍 차트를 각각 도 7에서의 제1∼제4 신호(701∼704)로 한다. 또한, 제1∼제4의 제2 계층 메모리 블록 어드레스 신호의 전위들을 순차로 표시하 여 제1 신호(701)를 나타내고 있다. 마찬가지로, 제1∼제4의 제2 계층 메모리 블록 기입 데이터 신호의 전위들을 순차로 표시하여 제4 신호(704)를 나타내고 있다.
여기서, 제2 계층 메모리 블록 기입 제어 신호가 "H"인 기간, 즉, 도 7의 제1 기간(718)을 제2 계층 메모리 블록 기입 기간으로 한다. 또한, 제2 계층 메모리 블록 판독 제어 신호가 "H"인 기간, 즉, 도 7의 제3 기간(720)을 제2 계층 메모리 블록 판독 기간으로 한다. 또한, 제2 계층 메모리 블록 판독 제어 신호와 제2 계층 메모리 블록 기입 제어 신호가 모두 "L"인 기간, 즉, 도 7의 제2 기간(719)을 제2 계층 메모리 블록 대기 기간으로 한다.
제3의 제2 계층 메모리 블록 어드레스 신호와 제4의 제2 계층 메모리 블록 어드레스 신호가 "LL"인 경우, 제1의 제2 계층 메모리 블록 동작 제어 신호는 "H"가 되고, 제2, 제3, 제4의 제2 계층 메모리 블록 동작 제어 신호는 "L"이 된다. 마찬가지로, 제3의 제2 계층 메모리 블록 어드레스 신호와 제4의 제2 계층 메모리 블록 어드레스 신호가 각각 "LH", "HL", "HH"인 경우, 제2, 제3, 제4의 제2 계층 메모리 블록 동작 제어 신호는 각각 "H"가 되고, 다른 제2 계층 메모리 블록 동작 제어 신호는 "L"이 된다. 따라서, 제1 및 제2의 제2 계층 메모리 블록 동작 제어 신호의 타이밍 차트는 도 7에서의 제5 및 제6 신호(705, 706)의 타이밍 차트와 같이 된다. 또한, 제3 및 제4의 제2 계층 메모리 블록 동작 제어 신호의 타이밍 차트는 도 7에는 나타내지 않았지만, 항상 "L"이다.
여기서, 도 5의 제2 계층 입력 신호 제어 회로(506)는, 제2 계층 메모리 블록 판독 제어 신호와, 제2 계층 메모리 블록 기입 제어 신호와, 제1∼제4의 제2 계 층 메모리 블록 기입 데이터 신호와, 제1 및 제2의 제2 계층 메모리 블록 어드레스 신호에 대하여, 각각 제1, 제2, 제3, 제4의 제2 계층 메모리 블록 동작 제어 신호와의 논리 AND 연산을 실행함으로써, 제1∼제4의 제1 계층 메모리 블록 입력 신호를 생성하는 것으로 한다. 즉, 제1의 제1 계층 메모리 블록 동작 제어 신호가 "H"인 기간에서는, 제2 계층 메모리 블록 판독 제어 신호와, 제2 계층 메모리 블록 기입 제어 신호와, 제1∼제4의 제2 계층 메모리 블록 기입 데이터 신호와, 제1 및 제2의 제2 계층 메모리 블록 어드레스 신호가 제1의 제1 계층 메모리 블록 입력 신호가 되고, 제2∼제4의 제1 계층 메모리 블록 입력 신호는 모두 "L"이 된다.
따라서, 제1의 제1 계층 메모리 블록(501)에서의 제1 및 제2의 제2 계층 메모리 블록 어드레스 신호의 타이밍 차트는 도 7에서의 제7 신호(707)가 되고, 제2 계층 메모리 블록 판독 제어 신호의 타이밍 차트는 도 7에서의 제8 신호(708)가 되고, 제2 계층 메모리 블록 기입 제어 신호의 타이밍 차트는 도 7에서의 제9 신호(709)가 되고, 제1∼제4의 제2 계층 메모리 블록 기입 데이터 신호의 타이밍 차트는 도 7에서의 제10 신호(710)가 된다.
또한, 제1 및 제2의 제2 계층 메모리 블록 어드레스 신호의 전위들을 순차로 표시하여 제7 신호(707)를 나타내고 있다. 마찬가지로, 제1∼제4의 제2 계층 메모리 블록 기입 데이터 신호의 전위들을 순차로 표시하여 제10 신호(710)를 나타내고 있다. 제2 계층 메모리 블록 기입 기간 중에 제1의 제1 계층 메모리 블록(501)에 격납된 데이터가 제2 계층 메모리 블록 판독 기간에 판독된다. 따라서, 제1의 제2 계층 메모리 블록 판독 데이터 신호의 타이밍 차트는 도 7에서의 제11 신호(711)가 된다.
마찬가지로, 제2의 제1 계층 메모리 블록(502)에서의 제1 및 제2의 제2 계층 메모리 블록 어드레스 신호의 타이밍 차트는 도 7에서의 제12 신호(712)가 되고, 제2 계층 메모리 블록 판독 제어 신호의 타이밍 차트는 도 7에서의 제13 신호(713)가 되고, 제2 계층 메모리 블록 기입 제어 신호의 타이밍 차트는 도 7에서의 제14 신호(714)가 되고, 제1∼제4의 제2 계층 메모리 블록 기입 데이터 신호의 타이밍 차트는 도 7에서의 제15 신호(715)가 된다.
또한, 제1 및 제2의 제2 계층 메모리 블록 어드레스 신호의 전위들을 순차로 표시하여 제12 신호(712)를 나타내고 있다. 마찬가지로, 제1∼제4의 제2 계층 메모리 블록 기입 데이터 신호의 전위들을 순차로 표시하여 제15 신호(715)를 나타내고 있다. 또한, 제2 계층 메모리 블록 기입 기간 중에 제2의 제1 계층 메모리 블록(502)에 격납된 데이터가 제2 계층 메모리 블록 판독 기간에 판독된다. 따라서, 제2의 제2 계층 메모리 블록 판독 데이터 신호의 타이밍 차트는 도 7에서의 제16 신호(716)가 된다.
여기서, 도 5의 제2 계층 출력 신호 제어 회로(507)는, 제1의 제2 계층 메모리 블록 동작 제어 신호가 "H"인 경우는 제1의 제1 계층 메모리 블록 출력 신호를 선택하고, 제2의 제2 계층 메모리 블록 동작 제어 신호가 "H"인 경우는 제2의 제1 계층 메모리 블록 출력 신호를 선택하고, 제3의 제2 계층 메모리 블록 동작 제어 신호가 "H"인 경우는 제3의 제1 계층 메모리 블록 출력 신호를 선택하고, 제4의 제2 계층 메모리 블록 동작 제어 신호가 "H"인 경우는 제4의 제1 계층 메모리 블록 출력 신호를 선택하고, 제1∼제4의 제1 계층 메모리 블록 출력 신호를 제1∼제4의 제2 계층 메모리 블록 판독 데이터 신호로 하는 것으로 한다. 이 경우, 제1∼제4의 제2 계층 메모리 블록 판독 데이터 신호의 타이밍 차트는 도 7에서의 제17 신호(717)가 된다.
그런데, 제1의 제1 계층 메모리 블록 동작 제어 신호가 "H"인 기간에서는, 제2∼제4의 제1 계층 메모리 블록 입력 신호는 모두 "L"로 하고 있다. 제2∼제4의 제1 계층 메모리 블록(502∼504)에서의 블록 입력 신호의 전위들은 도 3에서의 메모리 블록 대기 기간(172)의 전위와 등가이다. 즉, 제2∼제4의 제1 계층 메모리 블록(502∼504)에서의 소비전력은 대기 기간에서의 소비전력과 동일하다. 마찬가지로, 제2의 제1 계층 메모리 블록 동작 제어 신호가 "H"인 기간에서는, 제1, 제3, 제4의 제1 계층 메모리 블록 입력 신호는 모두 "L"로 되어 있다. 제1, 제3, 제4의 제1 계층 메모리 블록(501, 503, 504)에서의 입력 신호의 전위들은 도 3에서의 메모리 블록 대기 기간(172)의 전위와 등가이다. 즉, 제1, 제3, 제4의 제1 계층 메모리 블록(501, 503, 504)에서의 소비전력은 대기 기간에서의 소비전력과 동일하다. 따라서, 제2 계층 메모리 블록(500)에서, 메모리 블록 전체의 적어도 4분의 3은 항상 대기 상태이고, 메모리 전체의 소비전력을 대폭 경감하는 것이 가능하다.
도 6에서, 본 실시형태에서의 메모리(600)는 제1∼제4의 제2 계층 메모리 블록(601∼604)과, 동작 제어 회로(605)와, 입력 신호 제어 회로(606)와, 출력 신호 제어 회로(607)를 포함한다. 여기서, 제1∼제4의 제2 계층 메모리 블록(601∼604)은 도 5에서의 제2 계층 메모리 블록(500)이다. 즉, 본 실시형태의 메모리(600) 는, 메모리(600) 자체와 블록도가 동일한 구성의 제2 계층 메모리 블록(500)을 다수 가지고 있다.
또한, 제1의 제2 계층 메모리 블록(601)에 대한 입력 신호선은, 도 5에서의 제2 계층 메모리 블록 어드레스 버스 신호선(511)과, 제2 계층 메모리 블록 판독 제어 신호선(508)과, 제2 계층 메모리 블록 기입 제어 신호선(509)과, 제2 계층 메모리 블록 기입 데이터 버스 신호선(510)인, 도 6에서의 제1의 제2 계층 메모리 블록 입력 신호선(613)이다. 또한, 제1의 제2 계층 메모리 블록(601)으로부터의 출력 신호선은, 도 5에서의 제2 계층 메모리 블록 판독 데이터 버스 신호선(521)인, 도 6에서의 제1의 제2 계층 메모리 블록 출력 신호선(617)이다.
마찬가지로, 제2∼제4의 제2 계층 메모리 블록(602∼604)에 대한 입력 신호선은, 도 5에서의 제2 계층 메모리 블록 어드레스 버스 신호선(511)과, 제2 계층 메모리 블록 판독 제어 신호선(508)과, 제2 계층 메모리 블록 기입 제어 신호선(509)과, 제2 계층 메모리 블록 기입 데이터 버스 신호선(510)인, 도 6에서의 제2∼제4의 제2 계층 메모리 블록 입력 신호선(614∼616)이다. 또한, 제2∼제4의 제2 계층 메모리 블록(602∼604)으로부터의 출력 신호선은, 도 5에서의 제2 계층 메모리 블록 판독 데이터 버스 신호선(521)인, 도 6에서의 제2∼제4의 제2 계층 메모리 블록 출력 신호선(618∼620)이다.
동작 제어 회로(605)는, 제1∼제4 메모리 어드레스 신호선을 포함하는 메모리 어드레스 버스 신호선(611)으로부터 공급되는 제1∼제6 메모리 어드레스 신호 중 제5 및 제6 메모리 어드레스 신호로부터, 제1∼제4 메모리 블록 동작 제어 신호 선을 포함하는 메모리 블록 동작 제어 버스 신호선(612)에 공급하는 제1∼제4 메모리 블록 동작 제어 신호를 생성하는 기능을 가진다.
예를 들어, 제5 메모리 어드레스 신호와 제6 메모리 어드레스 신호가 "LL"인 경우, 판독 또는 기입의 대상이 되는 메모리 셀은 제1의 제2 계층 메모리 블록(601)에 포함되는 구성으로 한다. 또한, 마찬가지로, 제5 메모리 어드레스 신호와 제6 메모리 어드레스 신호가 각각 "LH", "HL", "HH"인 경우, 판독 또는 기입의 대상이 되는 메모리 셀은 각각 제2의 제2 계층 메모리 블록(602), 제3의 제2 계층 메모리 블록(603), 및 제4의 제2 계층 메모리 블록(604)에 포함되는 구성으로 한다.
여기서, 제5 메모리 어드레스 신호와 제6 메모리 어드레스 신호와 전위들의 조합이 "LL", "LH", "HL", "HH"인 경우, 제1, 제2, 제3, 제4 메모리 블록 동작 제어 신호를 각각 "H"로 하고, 다른 메모리 블록 동작 제어 신호를 "L"로 한다. 예를 들어, 제5 메모리 어드레스 신호와 제6 메모리 어드레스 신호의 전위가 모두 "L"인 경우는, 제1 메모리 블록 동작 제어 신호를 "H"로 하고, 나머지 제2∼제4 메모리 블록 동작 제어 신호를 "L"로 한다.
입력 신호 제어 회로(606)는, 메모리 판독 제어 신호선(608)과, 메모리 기입 제어 신호선(609)과, 제1∼제4 메모리 기입 데이터 신호선을 포함하는 메모리 기입 데이터 버스 신호선(610)과, 메모리 어드레스 버스 신호선(611)과, 메모리 블록 동작 제어 버스 신호선(612)으로부터 각각 공급되는 메모리 판독 제어 신호와, 메모리 기입 제어 신호와, 제1∼제4 메모리 기입 데이터 신호와, 제1 및 제2 메모리 어 드레스 신호와, 제1∼제4의 제2 계층 메모리 블록 동작 제어 신호로부터, 제1∼제4의 제2 계층 메모리 블록 입력 신호선(613∼616)에 공급하는 제1∼제4의 제2 계층 메모리 블록 입력 신호를 생성하는 기능을 가진다.
예를 들어, 제1 메모리 블록 동작 제어 신호선이 "H"인 경우, 메모리 판독 제어 신호와, 메모리 기입 제어 신호와, 제1∼제4 메모리 기입 데이터 신호와, 제1 및 제2 메모리 어드레스 신호에 대응하는 전위는 제1의 제2 계층 메모리 블록 입력 신호가 된다. 한편, 제2, 제3, 제4의 제2 계층 메모리 블록 입력 신호는, 메모리 판독 제어 신호와, 메모리 기입 제어 신호와, 메모리 기입 데이터 신호와, 메모리 어드레스 신호의 값에 의존하지 않는 일정한 값을 가지는 것으로 한다. 또한, 마찬가지로, 예를 들어, 메모리 판독 제어 신호와, 메모리 기입 제어 신호와, 제1∼제4 메모리 기입 데이터 신호와, 제1 및 제2 메모리 어드레스 신호에 대응하는 전위는, 제2, 제3, 제4 메모리 블록 동작 제어 신호선이 각각 "H"인 경우, 각각 제2, 제3, 제4의 제2 계층 메모리 블록 입력 신호가 된다. 한편, 다른 제2 계층 메모리 블록 입력 신호는 메모리 판독 제어 신호와, 메모리 기입 제어 신호와, 메모리 기입 데이터 신호와, 메모리 어드레스 신호의 값에 의존하지 않는 일정한 값을 가지는 것으로 한다.
출력 신호 제어 회로(607)는, 제1∼제4의 제2 계층 메모리 블록 출력 신호선(617∼620)으로부터 공급되는 제1∼제4의 제2 계층 메모리 블록 출력 신호와, 메모리 블록 동작 제어 버스 신호선(612)으로부터 공급되는 제1∼제4 메모리 블록 동작 제어 신호로부터, 제1∼제4 메모리 판독 데이터 신호선을 포함하는 메모리 판독 데이터 버스 신호선(621)에 공급하는 제1∼제4 메모리 판독 데이터 신호를 생성하는 기능을 가진다.
예를 들어, 제1∼제4의 제2 계층 메모리 블록 출력 신호 중 어느 하나를, 제1∼제4 메모리 블록 동작 제어 신호에 따라 선택하고, 버퍼를 통하여, 이 블록 출력 신호를 메모리 판독 데이터 신호로서, 메모리 판독 데이터 버스 신호선(621)에 공급한다.
도 8은 본 발명의 실시형태에 있어서의 메모리의 입출력 신호에 관한 타이밍 차트이다. 도 6에서의 메모리 어드레스 버스 신호선(611)과, 메모리 판독 제어 신호선(608)과, 메모리 기입 제어 신호선(609)과, 메모리 기입 데이터 버스 신호선(610)으로부터 각각 공급되는 제1∼제6 메모리 어드레스 신호와, 메모리 판독 제어 신호와, 메모리 기입 제어 신호와, 제1∼제4 메모리 기입 데이터 신호의 타이밍 차트를 각각 도 8에서의 제1∼제4 신호(801∼804)로 한다. 또한, 제1∼제6 메모리 어드레스 신호의 전위를 순차로 표시크하여 제1 신호(801)를 나타내고 있다. 마찬가지로, 제1∼제4 메모리 기입 데이터 신호의 전위를 순차로 표시하여 제4 신호(804)를 나타내고 있다.
여기서, 메모리 기입 제어 신호가 "H"인 기간, 즉, 도 8의 제1 기간(818)을 메모리 기입 기간으로 한다. 또한, 메모리 판독 제어 신호가 "H"인 기간, 즉, 도 8의 제3 기간(820)을 메모리 판독 기간으로 한다. 또한, 메모리 판독 제어 신호와 메모리 기입 제어 신호가 모두 "L"인 기간, 즉, 도 8의 제2 기간(819)을 메모리 대기 기간으로 한다.
제5 메모리 어드레스 신호와 제6 메모리 어드레스 신호가 "LL"인 경우, 제1 메모리 블록 동작 제어 신호는 "H"가 되고, 제2, 제3, 제4 메모리 블록 동작 제어 신호는 "L"이 된다. 마찬가지로, 제5 메모리 어드레스 신호와 제6 메모리 어드레스 신호가 각각 "LH", "HL", "HH"인 경우, 제2, 제3, 제4 메모리 블록 동작 제어 신호는 각각 "H"가 되고, 다른 메모리 블록 동작 제어 신호는 "L"이 된다. 따라서, 제1 및 제2 메모리 블록 동작 제어 신호의 타이밍 차트는 도 8에서의 제5 및 제6 신호(805, 806)의 타이밍 차트와 같이 된다. 또한, 제3 및 제4 메모리 블록 동작 제어 신호의 타이밍 차트는 도 8에는 나타내지 않았지만, 항상 "L"이다.
여기서, 도 6의 입력 신호 제어 회로(606)는, 메모리 판독 제어 신호와, 메모리 기입 제어 신호와, 제1∼제4 메모리 기입 데이터 신호와, 제1∼제4 메모리 어드레스 신호에 대하여, 각각 제1, 제2, 제3, 제4 메모리 블록 동작 제어 신호와의 논리 AND 연산을 실행함으로써, 제1∼제4의 제2 계층 메모리 블록 입력 신호를 생성한다. 즉, 제1 메모리 블록 동작 제어 신호가 "H"인 기간에서는, 메모리 판독 제어 신호와, 메모리 기입 제어 신호와, 제1∼제4 메모리 기입 데이터 신호와, 제1∼제4 메모리 어드레스 신호가 제1의 제2 계층 메모리 블록 입력 신호가 되고, 제2∼제4의 제2 계층 메모리 블록 입력 신호는 모두 "L"이 된다.
따라서, 제1의 제2 계층 메모리 블록(601)에서의 제1∼제4의 제2 계층 메모리 블록 어드레스 신호의 타이밍 차트는 도 8에서의 제7 신호(807)가 되고, 제2 계층 메모리 블록 판독 제어 신호의 타이밍 차트는 도 8에서의 제8 신호(808)가 되고, 제2 계층 메모리 블록 기입 제어 신호의 타이밍 차트는 도 8에서의 제9 신 호(809)가 되고, 제1∼제4의 제2 계층 메모리 블록 기입 데이터 신호의 타이밍 차트는 도 8에서의 제10 신호(810)가 된다.
또한, 제1∼제4의 제2 계층 메모리 블록 어드레스 신호의 전위들을 순차로 표시하여 제7 신호(807)를 나타내고 있다. 마찬가지로, 제1∼제4의 제2 계층 메모리 블록 기입 데이터 신호의 전위들을 순차로 표시하여 제10 신호(810)를 나타내고 있다. 메모리 기입 기간 중에 제1의 제2 계층 메모리 블록(601)에 격납된 데이터가 메모리 판독 기간에 판독된다. 따라서, 제1의 제2 계층 메모리 블록 판독 데이터 신호의 타이밍 차트는 도 8에서의 제11 신호(811)가 된다.
마찬가지로, 제2의 제2 계층 메모리 블록(602)에서의 제1∼제4의 제2 계층 메모리 블록 어드레스 신호의 타이밍 차트는 도 8에서의 제12 신호(812)가 되고, 제2 계층 메모리 블록 판독 제어 신호의 타이밍 차트는 도 8에서의 제13 신호(813)가 되고, 제2 계층 메모리 블록 기입 제어 신호의 타이밍 차트는 도 8에서의 제14 신호(814)가 되고, 제1∼제4의 제2 계층 메모리 블록 기입 데이터 신호의 타이밍 차트는 도 8에서의 제15 신호(815)가 된다.
또한, 제1∼제4의 제2 계층 메모리 블록 어드레스 신호의 전위들을 순차로 표시하여 제12 신호(812)를 나타내고 있다. 마찬가지로, 제1∼제4의 제2 계층 메모리 블록 기입 데이터 신호의 전위들을 순차로 표시하여 제15 신호(815)를 나타내고 있다. 또한, 메모리 기입 기간 중에 제2의 제2 계층 메모리 블록(602)에 격납된 데이터가 메모리 판독 기간에 판독된다. 따라서, 제2의 제2 계층 메모리 블록 판독 데이터 신호의 타이밍 차트는 도 8에서의 제16 신호(816)이 된다.
여기서, 도 6의 출력 신호 제어 회로(607)는, 제1 메모리 블록 동작 제어 신호가 "H"인 경우는 제1의 제2 계층 메모리 블록 출력 신호를 선택하고, 제2 메모리 블록 동작 제어 신호가 "H"인 경우는 제2의 제2 계층 메모리 블록 출력 신호를 선택하고, 제3 메모리 블록 동작 제어 신호가 "H"인 경우는 제3의 제2 계층 메모리 블록 출력 신호를 선택하고, 제4 메모리 블록 동작 제어 신호가 "H"인 경우는 제4의 제2 계층 메모리 블록 출력 신호를 선택하며, 제1∼제4의 제2 계층 메모리 블록 출력 신호를 각각 제1∼제4 메모리 판독 데이터 신호로 한다. 이 경우, 제1∼제4 메모리 판독 데이터 신호의 타이밍 차트는 도 8에서의 제17 신호(817)가 된다.
그런데, 제1의 제2 계층 메모리 블록 동작 제어 신호가 "H"인 기간에서는, 제2∼제4의 제2 계층 메모리 블록 입력 신호는 모두 "L"로 하고 있다. 따라서, 제2∼제4의 제2 계층 메모리 블록(602∼604)에서의 제2 계층 메모리 블록 입력 신호의 전위는 도 7에서의 제2 계층 메모리 블록 대기 기간(719)의 전위와 등가이다. 즉, 제2∼제4의 제2 계층 메모리 블록(602∼604)에서의 소비전력은 대기 기간에서의 소비전력과 동일하다. 마찬가지로, 제2의 제2 계층 메모리 블록 동작 제어 신호가 "H"인 기간에서는, 제1, 제3, 제4의 제2 계층 메모리 블록 입력 신호는 모두 "L"로 되어 있다. 따라서, 제1, 제3, 제4의 제2 계층 메모리 블록(601, 603, 604)에서의 입력 신호의 전위는 도 7에서의 제2 계층 메모리 블록 대기 기간(719)의 전위와 등가이다. 즉, 제1, 제3, 제4의 제2 계층 메모리 블록(601, 603, 604)에서의 소비전력은 대기 기간에서의 소비전력과 동일하다. 따라서, 메모리(600) 전체의 적어도 4분의 3은 항상 대기 상태이고, 메모리 전체의 소비전력을 대폭으로 경감하 는 것이 가능하다.
또한, 상술한 바와 같이, 각각의 제2 계층 메모리 블록에서, 메모리 블록 전체의 적어도 4분의 3은 항상 대기 상태이다. 따라서, 메모리(600) 전체의 적어도 16분의 15는 항상 대기 상태이고, 메모리 전체의 소비전력을 대폭 경감하는 것이 가능하다.
이상과 같은 구성으로 함으로써, 데이터의 판독 또는 기입의 대상이 되는 메모리 셀을 포함하는 메모리 블록의 입력 신호만을 변경하고, 다른 메모리 블록의 입력 신호는 변경되지 않는다. 즉, 이 메모리 셀을 포함하는 메모리 블록 이외의 메모리 블록에서의 소비전력은 대기 기간에서의 소비전력이 된다. 구체적으로는, 본 실시형태에서의 예의 경우는, 메모리 전체의 적어도 16분의 15를 대기 기간에서와 같은 상태로 할 수 있다. 따라서, 전체의 소비전력을 대폭 저감할 수 있다. 또한, 메모리 블록들을 대칭으로 배치하여, 메모리를 구성한다. 이와 같이 함으로써, 메모리 어레이에서의 판독 비트선 또는 기입 비트선의 배선 길이를 단축할 수 있으므로, 부하 용량을 경감하는 것과 동시에, 메모리 블록 내의 모든 어드레스의 메모리 셀에 대한 데이터 판독 또는 기입에서 소비전류를 균일하게 할 수 있다.
이상과 같은 구성으로 함으로써, 대용량이면서 저소비전력이고, 또한, 소비전력이 일정한 메모리를 포함하는, 고성능이고 저소비전력의 반도체 장치를 제공할 수 있다.
[실시예 1]
본 실시예에서는, 본 발명에서의 반도체 장치에 탑재하는 메모리의 예를 도 9(A)∼도 9(D)를 사용하여 설명한다. 도 9(A) 및 도 9(B)는, 본 발명의 반도체 장치에 탑재하는 메모리를 SRAM(Static RAM)으로 한 경우의 메모리 셀과 열(列) RW 회로의 예이다. 또한, 도 9(C) 및 도 9(D)는, 본 발명의 반도체 장치에 탑재하는 메모리를 마스크 ROM으로 한 경우의 메모리 셀과 열 RW 회로의 예이다.
먼저, 본 발명의 메모리가 도 9(A)의 메모리 셀과 도 9(B)의 열 RW 회로를 포함하는 경우에 대하여 설명한다.
도 9(A)에서, 메모리 셀은 워드 신호선(901)과, 제1 및 제2 비트 신호선(902, 903)과, 제1 및 제2 스위치 트랜지스터(904, 905)와, 제1 및 제2 인버터(906, 907)를 포함한다. 제1 및 제2 스위치 트랜지스터(904, 905) 각각의 게이트 전극은 워드 신호선(901)에 전기적으로 접속되어 있다. 또한, 제1 및 제2 스위치 트랜지스터(904, 905)의 드레인 전극은 각각 제1 및 제2 비트 신호선(902, 903)에 전기적으로 접속되어 있다. 제1 인버터(906)의 입력 단자와, 제2 인버터(907)의 출력 단자와, 제1 스위치 트랜지스터(904)의 소스 전극은 서로 전기적으로 접속되어 있다. 제2 인버터(907)의 입력 단자와, 제1 인버터(906)의 출력 단자와, 제2 스위치 트랜지스터(905)의 소스 전극은 서로 전기적으로 접속되어 있다. 래치(908)는 제1 및 제2 인버터(906, 907)를 포함한다.
또한, 도 9(A)에 나타낸 메모리 셀은 도 2에서의 제1∼제16 메모리 셀(204∼219)에 상당한다. 단, 기입 워드 신호선과 판독 워드 신호선을 공통으로 하여, 워드 신호선(901)으로 하고 있다. 또한, 판독 비트 신호선과 기입 비트 신호선을 공통으로 하고, 제1 및 제2 비트 신호선(902, 903)이 정(正) 신호와 부(負) 신호를 공급하는 1쌍의 신호선이다.
도 9(B)에서, 열 RW 회로는 제1 및 제2 비트 신호선(902, 903)과, 센스 증폭기(911)와, 제1 및 제2 트랜지스터(912, 913)와, 인버터(914)와, 판독 제어 신호선(915)와, 판독 데이터 신호선(916)과, 기입 제어 신호선(917)과, 기입 데이터 신호선(918)과, 반전 기입 데이터 신호선(919)을 포함한다.
센스 증폭기(911)는 제1 및 제2 비트 신호선(902, 903)과, 판독 제어 신호선(915)과, 판독 데이터 신호선(916)에 전기적으로 접속되어 있다. 제1 및 제2 트랜지스터(912, 913)의 게이트 전극은 기입 제어 신호선(917)에 전기적으로 접속되어 있고, 드레인 전극은 각각 제1 및 제2 비트 신호선(902, 903)에 전기적으로 접속되어 있고, 소스 전극은 각각 기입 데이터 신호선(918)과, 반전 기입 데이터 신호선(919)에 전기적으로 접속되어 있다. 인버터(914)의 입력 단자와 출력 단자는 각각 기입 데이터 신호선(918)과, 반전 기입 데이터 신호선(919)에 전기적으로 접속되어 있다.
또한, 도 9(B)에 나타낸 열 RW 회로는 도 2의 RW 회로(203)에서 1열분에 상당한다. 단, 판독 비트 신호선과 기입 비트 신호선을 공통으로 하고, 제1 및 제2 비트 신호선(902, 903)이 정 신호와 부 신호를 공급하는 1쌍의 신호선이다.
센스 증폭기(911)는, 판독 제어 신호선(915)의 전위가 "H"인 경우에 동작하고, 제1 비트 신호선(902)과 제2 비트 신호선(903)으로부터 각각 공급되는 제1 비트 신호와 제2 비트 신호와의 미소한 전위차로부터, 제1 및 제2 비트 신호 각각의 전위를 고속으로 검출하고, 판독 데이터 신호선(916)에 판독 데이터 신호를 공급하 는 기능을 가진다. 또한, 기입 데이터 신호선(918)으로부터 공급되는 기입 데이터 신호는 인버터(914)에 의해, 반전 기입 데이터 신호로서 반전 기입 데이터 신호선(919)에 공급된다.
다음에, 메모리의 동작에 대하여 설명한다.
메모리 기입 동작에 대하여 설명한다. 먼저, 도 9(B)에서 기입 제어 신호선(917)에 공급하는 기입 제어 신호를 "H"로 한다. 그 다음, 기입 데이터 신호선(918)으로부터 기입 데이터 신호를 공급한다. 여기서는, 그 신호를, 예를 들어 "H"로 한다. 이 때, 반전 기입 데이터 신호선(919)으로부터 공급되는 반전 기입 데이터 신호는 "L"이 된다. 기입 데이터 신호는 제1 트랜지스터(912)를 통하여 제1 비트 신호선(902)에 제1 비트 신호로서 공급되고, "H"가 되며, 반전 기입 데이터 신호는 제2 트랜지스터(913)를 통하여 제2 비트 신호선(903)에 제2 비트 신호로서 공급되고, "L"이,된다.
계속하여, 도 9(A)에서 워드 신호선(901)에 공급되는 워드 신호를 "H"로 한다. 이 때, 래치(908)에서, 제1 인버터(906)에의 입력과 제2 인버터(907)로부터의 출력이 "H"가 되고, 제1 인버터(906)로부터의 출력과 제2 인버터(907)에의 입력이 "L"이 되어, 메모리 셀에의 데이터의 기입이 완료된다.
다음에, 메모리 판독 동작에 대하여 설명한다. 먼저, 도 9(B)에 도시한 기입 제어 신호선(917)에 공급하는 기입 제어 신호를 "L"로 하고, 제1 및 제2 비트 신호선(902, 903)의 전위를 플로팅(floating) 상태로 한다. 계속하여, 워드 신호선(901)에 공급되는 워드 신호를 "H"로 한다. 이 때, 래치(908)에서 보유하고 있 는 전위가 제1 및 제2 비트 신호로서 제1 및 제2 비트 신호선(902, 903)에 공급된다. 예를 들어, 래치(908)에서, 제1 인버터(906)의 입력과 제2 인버터(907)의 출력에, "H"가 되는 데이터가 격납되고, 제1 인버터(906)의 출력과 제2 인버터(907)의 입력에, "L"이 되는 데이터가 격납되어 있는 경우, 제1 및 제2 비트 신호는 각각 "H", "L"이 된다. 여기서, 판독 제어 신호선(915)에 공급하는 판독 제어 신호를 "H"로 한다. 이 때, 센스 증폭기(911)에 의해, 판독 데이터 신호선(916)에, 판독 데이터 신호로서 "H"가 공급된다. 즉, 데이터가 판독된다.
다음에, 본 발명의 메모리가 도 9(C)의 메모리 셀과, 도 9(D)의 열 RW 회로를 포함하는 경우에 대하여 설명한다.
도 9(C)에서, 메모리 셀은 워드 신호선(921)과, 비트 신호선(922)과, 메모리 트랜지스터(923)를 포함한다. 메모리 트랜지스터(923)의 게이트 전극은 워드 신호선(921)에 전기적으로 접속되어 있다. 메모리 트랜지스터(923)의 드레인 전극은 비트 신호선(922)에 전기적으로 접속되어 있다. 메모리 트랜지스터(923)의 소스 전극은 접지 배선에 전기적으로 접속되어 있다. 또한, 도 9(C)에서는, 메모리 셀이 데이터 "L"을 격납하고 있는 예를 나타내고 있다. 데이터 "H"를 격납하고 있는 예의 경우에는, 메모리 트랜지스터(923)의 소스 전극을 부유 상태로 해두면 좋다. 즉, 메모리 트랜지스터(923)의 소스 전극을 접지 배선에 전기적으로 접속하는지 여부에 따라, 데이터 "L" 또는 데이터 "H"를 격납할 수 있다.
또한, 도 9(C)에 나타낸 메모리 셀은 도 2에서의, 제1∼제16 메모리 셀(204∼219) 각각에 상당한다. 그러나, 그 메모리 셀이 기입 기능을 가지고 있지 않기 때문에, 기입 워드 신호선이나 기입 비트 신호선은 존재하지 않는다.
도 9(D)에서, 열 RW 회로는 비트 신호선(922)과, 래치 회로(931)와, 트랜지스터(932)와, 판독 데이터 신호선(933)과, 판독 제어 신호선(934)을 포함한다.
래치 회로(931)는 비트 신호선(922)과, 판독 데이터 신호선(933)에 전기적으로 접속되어 있다. 트랜지스터(932)의 게이트 전극과, 소스 전극과, 드레인 전극은 각각 판독 제어 신호선(934)과, 전원선과, 비트 신호선(922)에 전기적으로 접속되어 있다.
또한, 도 9(D)에 나타낸 열 RW 회로는 도 2의 RW 회로(203)에서 1열분에 상당한다. 그러나, 이 열 RW 회로가 기입 기능을 가지고 있지 않기 때문에, 기입 데이터 신호선나 기입 제어 신호선은 존재하지 않는다.
다음에, 이 메모리의 동작에 대하여 설명한다.
먼저, 도 9(D)에 나타낸 판독 제어 신호선(934)에 공급하는 판독 제어 신호를 "L"로 한다. 이 때, 트랜지스터(932)로부터 "H" 전위가 비트 신호선(922)에 공급되고, 비트 신호선(922)의 전위는 "H"가 된다. 또한, 래치 회로(931)에는 "H"가 격납된다. 또한, 판독 데이터 신호선(933)에 판독 데이터 신호로서 "H"가 공급된다. 계속하여, 판독 제어 신호를 "H"로 한다. 이 때, 래치 회로(931)에 의해, 비트 신호선(922)의 전위는 "H"인 채이다. 또한, 판독 데이터 신호도 "H"인 채이다.
계속하여, 도 9(C)에 나타낸 워드 신호선(921)에 공급되는 워드 신호를 "H"로 한다. 이 때, 메모리 트랜지스터(923)로부터, 비트 신호선(922)에, 비트 신호로서 "L"이 공급된다. 그러면, 래치 회로(931)에는 "L"이 격납되고, 판독 데이터 신호도 "L"이 된다.
또한, 여기서는, 메모리 셀이 데이터 "L"을 격납하고 있는 예를 나타내고 있다. 한편, 메모리 셀이 데이터 "H"를 격납하고 있는 경우에는, 워드 신호선(921)에 공급되는 워드 신호를 "H"로 했을 때, 메모리 트랜지스터(923)는 비트 신호를 구동하는 능력을 가지지 않는다. 즉, 래치 회로(931)에는 "H"가 격납된 채이고, 판독 데이터도 "H"인 채이다. 즉, 데이터가 판독된다.
이상과 같은 구성으로 함으로써, 대용량이면서 저소비전력이고, 또한, 소비전력이 일정한 메모리를 포함하는, 고성능이고 저소비전력의 반도체 장치를 제공할 수 있다.
[실시예 2]
본 실시예에서는, 본 발명의 반도체 장치에 탑재하는 메모리의 배치예를 도 10을 사용하여 설명한다. 도 10은 본 발명의 반도체 장치에 탑재하는 메모리가 4개의 메모리 블록을 가지는 경우의 배치예이다.
도 10에서, 메모리(1000)는 제1∼제4 메모리 블록(1001∼1004)과, 제어 회로(1005)와, 메모리 입출력 버스 신호선(1006)과, 제1∼제4 메모리 블록 입출력 버스 신호선(1007∼1010)을 포함한다. 여기서, 메모리 입출력 버스 신호선(1006)은 메모리(1000)의 입력 신호선과 출력 신호선을 합하여 나타내는 신호선이다. 예를 들어, 도 1의 메모리(100)의 메모리 판독 제어 신호선(108)과, 메모리 기입 제어 신호선(109)과, 메모리 기입 데이터 버스 신호선(110)과, 메모리 어드레스 버스 신호선(111)과, 메모리 판독 데이터 버스 신호선(121)을 합하여 나타내는 신호선이 다. 또한, 제1∼제4 메모리 블록 입출력 버스 신호선(1007∼1010)은 각각, 제1∼제4 메모리 블록(1001∼1004) 각각의 입력 신호선과 출력 신호선을 합하여 나타내는 신호선이다. 예를 들어, 각각의 신호선은 도 1의 메모리(100)의 제1∼제4 메모리 블록 입력 신호선(113∼116)과 제1∼제4 메모리 블록 출력 신호선(117∼120)을 합하여 나타낸다.
제어 회로(1005)는 메모리 블록 이외의 회로를 합하여 나타내는 회로이다. 예를 들어, 도 1의 메모리(100)에서, 동작 제어 회로(105)와, 입력 신호 제어 회로(106)와, 출력 신호 제어 회로(107)를 합하여 나타내는 회로이다.
도 10에서, 제2 메모리 블록(1002)은 수직축에 대하여 제1 메모리 블록(1001)에 선대칭으로 배치되어 있다. 또한, 제3 메모리 블록(1003)은 수평축에 대하여 제1 메모리 블록(1001)에 선대칭으로 배치되어 있다. 또한, 제4 메모리 블록(1004)은 제1 메모리 블록(1001)에 점대칭으로 배치되어 있다.
이와 같이, 제1∼제4 메모리 블록(1001∼1004)을 배치함으로써, 제1∼제4 메모리 블록 입출력 버스 신호선(1007∼1010)은 대체로 같은 길이를 가질 수 있다. 즉, 메모리 블록 입출력 버스 신호선들 각각에 부하되는 용량은 대체로 서로 동일하게 할 수 있다. 따라서, 각각의 메모리 블록에 대한 데이터 판독 및 데이터 기입시에, 메모리 블록 입출력 버스 신호선들 각각의 충전·방전에 있어서의 소비전력을 대체로 동등하게 할 수 있다.
그런데, 메모리를 탑재하는 반도체 장치의 설계에서는, 메모리의 최고 소비전력을 상정하여, 전원 분배, 방열 대책 등을 실시할 필요가 있다. 즉, 판독 또는 기입의 대상이 되는 메모리 셀의 물리 어드레스에 의존하여, 소비전력이 다른 경우는, 설계 비용이 증대하게 된다. 한편, 본 실시예의 메모리를 탑재하는 반도체 장치에서는, 메모리 셀의 물리 어드레스에 의존하지 않고, 소비전력을 저감할 수 있다.
또한, 본 실시예의 메모리는 계층 구조로 할 수 있다. 즉, 도 10에서의 제1∼제4 메모리 블록(1001∼1004) 각각을, 다수의 제1 계층 메모리 블록을 포함하는 제2 계층 메모리 블록으로 구성할 수 있다. 이 경우, 제1∼제4의 제1 계층 메모리 블록을, 도 10의 메모리(1000)에서의 제1∼제4 메모리 블록(1001∼1004)과 마찬가지로 배치하면 좋다.
또한, 일반적으로, 메모리를 n개(n≥2) 계층으로 할 수 있다. 즉, 메모리가 n번째 계층 메모리 블록을 포함할 수 있고, m번째(2≤m≤n) 계층 메모리 블록은 (m-1)번째 계층 메모리 블록을 포함할 수 있다. 이 경우, m번재 계층 메모리 블록에서는, 제1∼제4의 (m-1)번째 계층 메모리 블록을 도 10의 메모리(1000)에서의 제1∼제4 메모리 블록(1001∼1004)과 마찬가지로 배치하면 좋다.
또한, 계층수를 늘려도, 메모리 블록을 대칭적으로 배치함으로써, 판독 또는 기입의 대상이 되는 메모리 셀의 물리 어드레스에 의존하지 않고, 메모리 전체에 걸쳐 소비전력을 일정하게 근접시킬 수 있다.
이상과 같은 구성으로 함으로써, 대용량이면서 저소비전력이고, 또한, 소비전력이 일정한 메모리를 포함하는, 고성능이고 저소비전력의 반도체 장치를 제공할 수 있다.
[실시예 3]
본 발명의 메모리는 메모리를 구비한 모든 분야의 전자기기에 사용하는 것이 가능하다. 즉, 본 발명은 메모리를 구비한 전자기기를 포함하는 것이다. 예를 들어, 본 발명의 메모리를 적용한 전자기기로서, 비디오 카메라나 디지털 카메라 등의 카메라, 고글형 디스플레이(헤드 장착형 디스플레이), 내비게이션 시스템, 음향 재생장치(카 오디오, 오디오 컴포넌트 등), 컴퓨터, 게임기기, 휴대형 정보 단말기(모바일 컴퓨터, 휴대 전화기, 휴대형 게임기 또는 전자 서적 등), 기록 매체를 구비한 화상 재생장치(구체적으로는, DVD(digital versatile disc) 등의 기록 매체를 재생하고, 그의 화상을 표시할 수 있는 디스플레이를 구비한 장치) 등을 들 수 있다. 그들 전자기기의 구체적인 예를 도 11(A)∼도 11(E)에 나타낸다.
도 11(A) 및 도 11(B)는 디지털 카메라를 나타내고 있다. 도 11(B)는 도 11(A)의 뒷쪽을 나타내는 도면이다. 이 디지털 카메라는 케이스(2111), 표시부(2112), 렌즈(2113), 조작 키(2114), 셔터 버튼(2115) 등을 가진다. 또한, 이 디지털 카메라는 취출 가능한 불휘발성 메모리(2116)를 구비하고, 이 디지털 카메라로 촬영한 데이터를 메모리(2116)에 기억시켜 두는 구성으로 되어 있다. 본 발명의 메모리를 불휘발성 메모리(2116)에 적용할 수 있다.
또한, 도 11(C)는 휴대 전화기를 나타내고 있고, 이는 휴대형 정보 단말기의 하나의 대표예이다. 이 휴대 전화기는 케이스(2121), 표시부(2122), 조작 키(2123) 등을 포함한다. 또한, 이 휴대 전화기는 취출 가능한 불휘발성 메모리(2125)를 구비하고 있고, 이 휴대 전화기의 전화번호 등의 데이터, 영상, 음악 데이터 등을 메모리(2125)에 기억시키고 재생할 수 있다. 본 발명의 메모리는 이 메모리(2125)에 적용할 수 있다.
또한, 도 11(D)는 디지털 플레이어를 나타내고, 이는 음향 재생장치의 하나의 대표예이다. 도 11(D)에 나타내는 디지털 플레이어는 본체(2130), 표시부(2131), 메모리부(2132), 조작부(2133), 이어폰(2134) 등을 포함하고 있다. 또한, 이어폰(2134) 대신에 헤드폰이나 무선식 이어폰을 사용할 수 있다. 메모리부(2132)에는 본 발명의 메모리를 사용할 수 있다. 예를 들어, 기록 용량이 20∼200 기가바이트(GB)인 대용량 메모리를 사용하여 조작부(2133)를 조작함으로써, 영상이나 음성(음악)을 기록, 재생할 수 있다. 또한, 표시부(2131)는 흑색의 배경에 백색의 문자를 표시함으로써 소비전력이 억제된다. 이것은 휴대형 오디오 장치에서 특히 유효하다. 또한, 메모리부(2132)는 취출 가능한 구성으로 하여도 좋다.
도 11(E)는 전자책(전자 페이퍼라고도 한다)을 나타내고 있다. 이 전자책은 본체(2141), 표시부(2142), 조작 키(2143), 메모리부(2144)를 포함하고 있다. 또한, 모뎀이 본체(2141)에 내장되어 있어도 좋고, 무선으로 정보를 송수신할 수 있는 구성으로 하여도 좋다. 메모리부(2144)에는, 본 발명을 사용하여 형성된 불휘발성 반도체 기억장치를 사용할 수 있다. 예를 들어, 기록 용량이 20∼200 기가바이트(GB)인 NAND형 불휘발성 메모리를 사용하여 조작 키(2143)를 조작함으로써, 영상이나 음성(음악)을 기록, 재생할 수 있다. 또한, 메모리부(2144)는 취출 가능한 구성으로 하여도 좋다.
이상과 같이, 본 발명의 적용 범위는 매우 넓고, 본 발명은 메모리를 가지는 것이면 모든 분야의 전자기기에 사용하는 것이 가능하다. 본 발명의 메모리는 대용량이고 또한 저소비전력이기 때문에, 도 11에 나타내는 바와 같은 배터리 구동의 전자기기에서, 배터리 구동 시간에 영향을 주지 않고, 대용량의 데이터를 지니는 것을 가능하게 한다.
[실시예 4]
본 실시예에서는, 본 발명의 반도체 장치에 포함되는 요소의 하나인 스태틱 RAM(SRAM)을 구성하는 일례에 대하여 도 12∼도 14를 참조하여 설명한다.
도 12(A)에서 나타내는 반도체층(1510, 1511)은 실리콘 또는 실리콘을 성분으로 하는 결정성 반도체로 형성하는 것이 바람직하다. 예를 들어, 실리콘막을 레이저 어닐 등에 의해 결정화한 다결정 실리콘, 단결정 실리콘 등이 적용된다. 그 외에도, 반도체 특성을 나타내는 금속 산화물 반도체, 아모르퍼스(amorphous) 실리콘, 또는 유기 반도체를 적용하는 것도 가능하다.
어쨌든, 최초로 형성하는 반도체층은 절연 표면을 가지는 기판의 전면(全面) 또는 일부(트랜지스터의 반도체 영역으로서 확정되는 것보다도 넓은 면적을 가지는 영역)에 형성된다. 그 다음, 포토리소그래피 기술에 의해, 반도체층 위에 마스크 패턴을 형성한다. 그 마스크 패턴을 이용하여 반도체층을 에칭 처리함으로써, TFT의 소스 영역, 드레인 영역 및 채널 형성 영역을 포함하는 섬 형상의 반도체층(1510, 1511)을 형성한다. 그 반도체층(1510, 1511)의 형상은 레이아웃의 적절함을 고려하여 결정할 수 있다.
도 12(A)에서 나타내는 반도체층(1510, 1511)을 형성하기 위한 포토마스크는 도 12(B)에 나타내는 마스크 패턴(1520)을 가진다. 이 마스크 패턴(1520)은, 포토리소그래피 공정에서 사용하는 레지스트가 포지티브형인지 네거티브형인지에 따라 다르다. 포지티브형 레지스트를 사용하는 경우에는, 도 12(B)에서 나타내는 마스크 패턴(1520)은 차광부로서 형성된다. 마스크 패턴(1520)은 정상부(A)를 제거한 다각형의 형상으로 되어 있다. 또한, 굴곡부(B)는 그의 모서리부가 직각이 되지 않도록 굴곡된 형상으로 되어 있다. 이 포토마스크 패턴에서는, 예를 들어, 패턴의 모서리부에서 한 변이 10 ㎛ 이하인 직각삼각형을 제거하고 있다.
도 12(B)에서 나타내는 마스크 패턴(1520)의 형상은 도 12(A)에서 나타내는 반도체층(1510, 1511)에 반영된다. 그 경우, 마스크 패턴(1520)과 유사한 형상이 전사되어도 좋지만, 마스크 패턴(1520)의 모서리부보다 더욱 둥그스름하게 되도록 전사되어도 좋다. 즉, 마스크 패턴(1520)의 형상보다 더욱 패턴 형상을 매끈하게 한 둥근 부분을 형성하여도 좋다.
반도체층(1510, 1511) 위에는, 산화규소 또는 질화규소를 적어도 일부에 포함하는 절연층이 형성된다. 이 절연층을 형성하는 목적의 하나는 게이트 절연층을 형성하는 것이다. 그 다음, 도 13(A)에서 나타내는 바와 같이, 반도체층과 일부가 겹치도록 게이트 배선(1612, 1613, 1614)을 형성한다. 게이트 배선(1612)은 반도체층(1510)에 대응하여 형성되고, 게이트 배선(1613)은 반도체층(1510, 1511)에 대응하여 형성된다. 또한, 게이트 배선(1614)은 반도체층(1510, 1511)에 대응하여 형성된다. 게이트 배선은 금속층 또는 도전성이 높은 반도체층을 성막하고, 포토리소그래피 기술에 의해 그의 형상을 절연층 위에 만든다.
이 게이트 배선을 형성하기 위한 포토마스크는 도 13(B)에 나타내는 마스크 패턴(1621)을 가진다. 이 마스크 패턴(1621)의 모서리부에서, 한 변이 10 ㎛ 이하인 직각삼각형, 또는 한 변이 배선폭의 1/2 이하 1/5 이상인 길이의 직각삼각형을 제거하고 있다. 도 13(B)에서 나타내는 마스크 패턴(1621)의 형상은 도 13(A)에서 나타내는 게이트 배선(1612, 1613, 1614)에 반영된다. 그 경우, 마스크 패턴(1621)과 유사한 형상이 전사되어도 좋지만, 마스크 패턴(1621)의 모서리부보다 더욱 둥그스름하게 되도록 전사되어 있어도 좋다. 즉, 게이트 배선의 형상을, 마스크 패턴(1621)의 형상보다 더욱 패턴 형상을 매끈하게 한 둥근 부분을 형성하여도 좋다. 즉, 게이트 배선(1612, 1613, 1614) 각각의 모서리부는, 배선폭의 1/2 이하 1/5 이상이 제거되도록 둥그스름하게 한다. 따라서, 플라즈마에 의한 건식 에칭시 이상(異常) 방전에 의한 미분(微粉)의 발생을 억제하는 볼록부와, 미분이 발생하여도, 세정시에 모서리부에 모이기 쉬운 미분을 씻어 내보내는 오목부의 결과로, 현저한 수율 향상을 실현할 수 있다.
층간절연층은 게이트 배선(1612, 1613, 1614)의 다음에 형성되는 층이다. 층간절연층은 산화규소 등의 무기 절연 재료 또는 폴리이미드나 아크릴 수지 등을 사용한 유기 절연 재료를 사용하여 형성한다. 이 층간절연층과 게이트 배선(1612, 1613, 1614) 사이에, 질화규소 또는 질화산화규소 등의 절연층을 제공하여도 좋다. 또한, 층간절연층 위에, 질화규소 또는 질화산화규소 등의 절연층을 형성하여도 좋다. 이 절연층은 외인성의 금속 이온이나 수분 등, TFT에 좋지 않은 불순물에 의해 반도체층이나 게이트 절연층을 오염시키는 것을 방지할 수 있다.
층간절연층에는 소정의 위치에 개구부가 형성되어 있다. 예를 들어, 이 개구부는 하층에 있는 게이트 배선이나 반도체층에 대응하여 형성된다. 금속 또는 금속 화합물의 단일 층 또는 다수 층으로 형성되는 배선층은, 포토리소그래피 기술에 의해 형성된 마스크 패턴을 사용한 에칭 가공에 의해 소정의 패턴으로 형성된다. 그 다음, 도 14(A)에서 나타내는 바와 같이, 반도체층과 일부가 겹치도록 배선(1715∼1720)을 형성한다. 이들 배선은 어느 특정 소자간을 연결한다. 이들 배선은 특정의 소자간을 직선으로 연결하는 것이 아니고, 레이아웃의 제약상 굴곡부가 포함된다. 또한, 콘택트부나 그 외의 영역에서 배선폭이 변화한다. 콘택트부에서는, 콘택트 홀이 배선폭과 동등하거나 그보다 큰 경우에는, 그 콘택트부에서 배선폭이 넓어지도록 변화한다.
이들 배선(1715∼1720)을 형성하기 위한 포토마스크는 도 14(B)에 나타내는 마스크 패턴(1722)을 가진다. 이 경우에도, 각 배선의 모서리부에서 한 변이 10 ㎛ 이하인 직각삼각형 또는 한 변이 배선폭의 1/2 이하 1/5 이상의 길이인 직각삼각형을 제거하여, 모서리부가 둥그스름한 패턴을 가지게 한다. 모서리부는 배선폭의 1/2 이하 1/5 이상이 제거되도록 둥그스름하게 한다. 이러한 배선에서는, 플라즈마에 의한 건식 에칭시 이상 방전에 의한 미분의 발생을 억제하는 볼록부와, 설령 미분이 생겨 있더라도 세정시에 모서리부에 모이기 쉬운 미분을 씻어 내는 오목부의 결과로, 현저한 수율 향상을 실현할 수 있다. 배선의 모서리부가 둥그스름하게 됨으로써, 전기적으로도 전도시키기가 더욱 쉬워진다. 또한, 다수의 평행 배선에서는, 오물을 씻어내는 데 매우 적합하다.
도 14(A)에는, n채널형 박막트랜지스터(1721∼1724)와 p채널형 박막트랜지스터(1725, 1726)가 형성되어 있다. n채널형 박막트랜지스터(1723)와 p채널형 박막트랜지스터(1725)가 인버터를 구성하고, n채널형 박막트랜지스터(1724)와 p채널형 박막트랜지스터(1726)도 인버터를 구성하고 있다. 이들 6개의 박막트랜지스터를 포함하는 회로가 SRAM을 형성하고 있다. 이들 박막트랜지스터의 상층에는, 질화규소나 산화규소 등의 절연층이 형성되어 있어도 좋다.
이상과 같은 구성으로 함으로써, 고성능이고 저소비전력의 반도체 소자를 보다 경량이고 저렴하게 제공할 수 있다.
[실시예 5]
본 실시예에서는, 본 발명의 반도체 장치를 구성하는 트랜지스터에 대하여 도 15 및 도 16을 참조하여 설명한다.
본 발명의 반도체 장치를 구성하는 트랜지스터는, 단결정 기판 위에 형성되는 MOS 트랜지스터 대신에, 박막트랜지스터(TFT)를 포함할 수 있다. 도 15는 그러한 회로를 구성하는 박막트랜지스터의 단면 구조를 나타내는 도면이다. 도 15에는, n채널형 박막트랜지스터(1821), n채널형 박막트랜지스터(1822), 용량 소자(커패시터)(1824), 저항 소자(1825), 및 p채널형 박막트랜지스터(1823)가 도시되어 있다. 각 박막트랜지스터는 반도체층(1805), 절연층(1808), 및 게이트 전극(1809)을 포함하고 있다. 게이트 전극(1809)은 제1 도전층(1803)과 제2 도전층(1802)의 적층 구조로 형성되어 있다. 또한, 도 16(A)∼도 16(E)는 도 15에서 나타내는 n채널형 박막트랜지스터(1821), n채널형 박막트랜지스터(1822), 용량 소자(1824), 저항 소자(1825), p채널형 박막트랜지스터(1823) 각각의 상면도이며, 이들 도면도 아울러 참조할 수 있다.
도 15에서의 n채널형 박막트랜지스터(1821)에는, 반도체층(1805)에서 게이트 전극의 양측에 불순물 영역(1807)이 형성되어 있다. 이 불순물 영역(1807)은 저농도 드레인(LDD)이라고도 불리고, 배선(1804)과 콘택트를 형성하는 소스 영역 또는 드레인 영역으로서 형성된 불순물 영역(1806)의 불순물 농도보다 저농도로 도핑되어 있다. n채널형 박막트랜지스터(1821)를 구성하는 경우, 불순물 영역(1806)과 불순물 영역(1807)에는 n형을 부여하는 불순물로서 인 등이 첨가되어 있다. LDD는 핫 일렉트론 열화나 단채널 효과를 억제하는 수단으로서 형성된다.
도 16(A)에서 나타내는 바와 같이, n채널형 박막트랜지스터(1821)의 게이트 전극(1809)에서, 제1 도전층(1803)은 제2 도전층(1802)의 양측으로 퍼져 형성되어 있다. 이 경우, 제1 도전층(1803)의 막 두께는 제2 도전층의 막 두께보다 얇게 형성되어 있다. 제1 도전층(1803)의 두께는 10∼100 kV의 전계에서 가속된 이온종(種)을 통과시키는 것이 가능한 두께이다. 불순물 영역(1807)은 게이트 전극(1809)의 제1 도전층(1803)과 겹치도록 형성되어 있다. 즉, 게이트 전극(1809)과 겹치는 LDD 영역을 형성하고 있다. 이 구조에서는, 제2 도전층(1802)을 마스크로 하여 제1 도전층(1803)을 통과하여 반도체층(1805)에 일 도전형을 부여하는 불순물을 첨가함으로써, 불순물 영역(1807)을 자기정합적으로 형성하고 있다. 즉, 게이트 전극과 겹치는 LDD를 자기정합적으로 형성하고 있다.
양측에 LDD를 가지는 박막트랜지스터는 전원 회로의 정류용 TFT나, 또는 논 리 회로에 사용되는 트랜스미션 게이트(아날로그 스위치라고도 부른다)를 구성하는 박막트랜지스터에 적용된다. 이들 TFT에서는, 소스 전극이나 드레인 전극에 정(正) 전압과 부(負) 전압 모두가 인가되기 때문에, 게이트 전극의 양측에 LDD를 형성하는 것이 바람직하다.
또한, 제2 도전층(1802)을 사용하여 게이트 배선을 형성하는 경우, 제1 도전층(1803)은, 제1 도전층(1803)의 양측이 제2 도전층(1802)의 양측과 정렬되도록 패터닝되어도 좋다. 그 결과, 미세한 게이트 배선을 형성할 수 있다. 또한, 게이트 전극과 겹치는 LDD를 자기정합적으로 형성할 필요는 없다.
도 15의 n채널형 박막트랜지스터(1822)레서는, 반도체층(1805)에서 게이트 전극의 한쪽에, 불순물 영역(1806)의 불순물 농도보다 저농도로 도핑된 불순물 영역(1807)이 형성되어 있다. 도 16(B)에 나타내는 바와 같이, n채널형 박막트랜지스터(1822)의 게이트 전극(1809)에서, 제1 도전층(1803)은 제2 도전층(1802)의 한쪽으로 퍼져 형성되어 있다. 이 경우에도 마찬가지로, 제2 도전층(1802)을 마스크로 하여 제1 도전층(1803)을 통과하여 일 도전형을 부여하는 불순물을 첨가함으로써, LDD를 자기정합적으로 형성할 수 있다.
한쪽에 LDD를 가지는 박막트랜지스터는, 소스 전극과 드레인 전극 사이에 정 전압만 또는 부 전압만이 인가되는 박막트랜지스터에 적용하면 좋다. 구체적으로는, 인버터 회로, NAND 회로, NOR 회로, 래치 회로와 같은 논리 게이트를 구성하는 박막트랜지스터나; 센스 증폭기, 정(定)전압 발생 회로, VCO와 같은 아날로그 회로를 구성하는 박막트랜지스터에 적용하면 좋다.
도 15에서, 용량 소자(1824)는 제1 도전층(1803)과 반도체층(1805)으로 절연층(1808)을 끼워 형성되어 있다. 용량 소자(1824)를 형성하는 반도체층(1805)은 불순물 영역(1810)과 불순물 영역(1811)을 포함하고 있다. 불순물 영역(1811)은 반도체층(1805)에서 제1 도전층(1803)과 겹치는 위치에 형성된다. 불순물 영역(1810)은 배선(1804)과 콘택트를 형성한다. 불순물 영역(1811)은 제1 도전층(1803)을 통과하여 일 도전형을 부여하는 불순물을 첨가함으로써 형성될 수 있으므로, 불순물 영역(1810)과 불순물 영역(1811)에 포함되는 불순물 농도는 같게 할 수도 있고, 다르게 할 수도 있다. 어쨌든, 용량 소자(1824)에서의 반도체층(1805)은 전극으로서 기능하므로, 일 도전형을 부여하는 불순물을 첨가하여, 반도체층(1805)을 저저항화해 두는 것이 바람직하다. 또한, 제1 도전층(1803)은, 도 16(C)에 나타내는 바와 같이, 제2 도전층(1802)을 보조 전극으로서 이용함으로써, 전극으로서 충분히 기능할 수 있다. 이와 같이, 제1 도전층(1803)과 제2 도전층(1802)을 조합시킨 복합적인 전극 구조로 함으로써, 용량 소자(1824)를 자기정합적으로 형성할 수 있다.
용량 소자는 실시예 6에서 후술하는 무선 칩의 전원 회로에 포함되는 보유 용량, 또는 공진 회로에 포함되는 공진 용량으로서 사용된다. 특히, 공진 용량은, 용량 소자의 2개 단자 사이에 정 전압과 부 전압 모두가 인가되기 때문에, 2개 단자 사이의 전압의 정인지 부인지에 관계 없이 커패시터로서 기능하는 것이 필요하다.
도 16(D)에서, 저항 소자(1825)는 제1 도전층(1803)으로 형성되어 있다. 제 1 도전층(1803)은 30∼150 nm 정도의 두께로 형성되므로, 제1 도전층(1803)의 폭과 길이를 적절히 설정하여 저항 소자를 구성할 수 있다.
저항 소자는, 실시예 6에서 후술하는 무선 칩의 변조/복조 회로에 포함되는 저항 부하로서 사용된다. 또한, 저항 소자는, VCO 등으로 전류를 제어하는 경우의 부하로서도 사용되는 경우가 있다. 저항 소자는, 고농도로 불순물 원소를 함유하는 반도체층이나, 막 두께가 얇은 금속층으로 형성하여도 좋다. 저항값이 막 두께, 막질, 불순물 농도, 활성화율 등에 의존하는 반도체층과 대조적으로, 금속층은, 막 두께와 막질이라고 하는 적은 파라미터에 의해 저항값이 결정되기 때문에, 저항 소자의 편차를 작게 할 수 있어 바람직하다.
도 16(E)에서, p채널형 박막트랜지스터(1823)는 반도체층(1805)에 불순물 영역(1812)을 구비하고 있다. 이 불순물 영역(1812)은 배선(1804)과 콘택트를 형성하는 소스 영역 및 드레인 영역을 형성한다. 게이트 전극(1809)의 구성은, 제1 도전층(1803)과 제2 도전층(1802)이 겹치는 구성으로 되어 있다. p채널형 박막트랜지스터(1823)는 LDD가 제공되어 있지 않는 싱글 드레인 구조를 가진다. p채널형 박막트랜지스터(1823)를 형성하는 경우, 불순물 영역(1812)에는 p형을 부여하는 불순물로서 붕소 등이 첨가된다. 또는, 불순물 영역(1812)에 인을 첨가하여, 싱글 드레인 구조의 n채널형 박막트랜지스터로 할 수도 있다.
반도체층(1805)과, 게이트 절연층으로서 기능하는 절연층(1808) 중의 한쪽 또는 양쪽 모두를, 마이크로파로 여기되고, 전자 온도가 2 eV 이하, 이온 에너지가 5 eV 이하, 전자 밀도가 1×1011∼1×1013 cm3 정도인 고밀도 플라즈마 처리에 의해 산화 또는 질화 처리해도 좋다. 이 때, 기판 온도를 300∼450℃로 하고 산소 분위기(예를 들어, O2, N2O 등) 또는 질소 분위기(예를 들어, N2, NH3 등)에서 층을 처리함으로써, 반도체층(1805)과 게이트 절연층으로서 기능하는 절연층(1808)과의 계면의 결함 준위를 저감할 수 있다. 게이트 절연층으로서 기능하는 절연층(1808)에 그러한 처리를 행함으로써, 이 절연층(1808)의 치밀화를 도모할 수 있다. 즉, 하전 결함의 생성을 억제하여, 트랜지스터의 스레시홀드 전압의 변동을 억제할 수 있다. 또한, 트랜지스터를 3 V 이하의 전압으로 구동시키는 경우에는, 상기 플라즈마 처리에 의해 산화 또는 질화된 절연층을, 게이트 절연층으로서 기능하는 절연층(1808)으로서 사용할 수 있다. 한편, 트랜지스터의 구동 전압이 3 V 이상인 경우에는, 상기 플라즈마 처리로 반도체층(1805)의 표면에 형성한 절연층과, CVD법(플라즈마 CVD법 또는 열 CVD법)으로 퇴적한 절연층을 조합하여, 게이트 절연층으로서 기능하는 절연층(1808)을 형성할 수 있다. 마찬가지로, 그러한 절연층은 용량 소자(1824)의 유전체층으로도 이용할 수 있다. 이 경우, 이 플라즈마 처리로 형성된 절연층은 1∼10 nm의 두께로 형성되된 치밀한 막이므로, 큰 커패시티(capacity)를 가지는 용량 소자(커패시터)를 형성할 수 있다.
도 15 및 도 16을 참조하여 설명한 바와 같이, 막 두께가 다른 도전층들을 조합시킴으로써, 다양한 구성의 소자를 형성할 수 있다. 제1 도전층만이 형성되어 있는 영역과, 제1 도전층과 제2 도전층 모두가 형성되어 있는 영역은, 회절 격자 패턴, 또는 반투막으로 이루어지고 광강도 저감 기능을 가지는 보조 패턴을 가지는 포토마스크 또는 레티클(reticle)을 사용하여 형성할 수 있다. 즉, 포토리소그래피 공정에서 포토레지스트를 노광할 때, 포토마스크의 투과 광량을 조절하여, 현상되는 레지스트 마스크의 두께를 다르게 한다. 이 경우, 포토마스크 또는 레티클에 해상도 한계 이하의 슬릿을 설치하여, 상기 복잡한 형상을 가지는 레지스트를 형성하여도 좋다. 또한, 포토레지스트 재료로 형성되는 마스크 패턴을, 현상 후에 약 200℃로 베이킹(baking)하여 변형시켜도 좋다.
또한, 회절 격자 패턴, 또는 반투막으로 이루어지고 광강도 저감 기능을 가지는 보조 패턴을 가지는 포토마스크 또는 레티클을 사용함으로써, 제1 도전층만이 형성되어 있는 영역과, 제1 도전층과 제2 도전층이 적층되어 있는 영역을 연속하여 형성할 수 있다. 도 16(A)에 나타내는 바와 같이, 제1 도전층만이 형성되어 있는 영역은 반도체층 위에 선택적으로 형성될 수 있다. 이러한 영역은 반도체층 위에서 유효하지만, 그 외의 영역(게이트 전극에 접속되는 배선 영역)에서는 필요가 없다. 이 포토마스크 또는 레티클을 사용함으로써, 배선 부분에 제1 도전층만의 영역을 형성하지 않아도 되므로, 배선 밀도를 크게 높일 수 있다.
도 15 및 도 16의 경우에는, 제1 도전층은, 텅스텐(W), 크롬(Cr), 탄탈(Ta), 질화탄탈(TaN) 또는 몰리브덴(Mo) 등의 고융점 금속, 또는 그러한 금속을 주성분으로 하는 합금 또는 화합물을 사용하여 30∼50 nm의 두께로 형성한다. 또한, 제2 도전층은, 텅스텐(W), 크롬(Cr), 탄탈(Ta), 질화탄탈(TaN) 또는 몰리브덴(Mo) 등의 고융점 금속 또는 그러한 금속을 주성분으로 하는 합금 또는 화합물을 사용하여 300∼600 nm의 두께로 형성한다. 예를 들어, 제1 도전층과 제2 도전층을 각각 다른 도전 재료로 형성하여, 후에 행하는 에칭 공정에서 에칭 레이트의 차이가 생기도록 한다. 예를 들어, 제1 도전층에 TaN을 사용하고, 제2 도전층에 텅스텐막을 사용할 수 있다.
본 실시예에서는, 회절 격자 패턴, 또는 반투막으로 이루어지고 광강도 저감 기능을 가지는 보조 패턴을 가지는 포토마스크 또는 레티클을 사용하여, 전극 구조가 다른 트랜지스터, 용량 소자, 저항 소자를 동일 패터닝 공정에 의해 나누어 형성할 수 있는 것을 나타내고 있다. 이것에 의해, 회로에 요구되는 특성에 따라, 양태가 다른 소자를 제조공정 수를 늘리지 않고 형성하여 집적화할 수 있다.
이상과 같은 박막트랜지스터를 가지는 반도체 장치를 구성함으로써, 고성능이고 저소비전력의 무선 칩을 보다 경량으로 저렴하게 제공할 수 있다.
[실시예 6]
근년, 초소형 IC 칩(chip)과 무선통신용의 안테나를 조합한 소형의 반도체 장치(이하, 무선 칩이라고 한다)가 각광을 받고 있다. 무선 칩은, 무선통신 장치(이하, 리더/라이터(reader/writer)라고 한다)를 사용한 통신 신호(동작 자계(磁界))의 수수(授受)에 의해, 데이터를 기입 또는 판독할 수 있다.
무선 칩의 응용 분야로서, 예를 들어, 유통업계에서의 상품 관리를 들 수 있다. 바코드를 이용한 상품 관리는 일반적으로 널리 사용되고 있지만, 바코드는 데이터를 광학적으로 읽어내기 때문에, 차폐물이 있으면 데이터를 읽어낼 수 없다. 한편, 무선 칩은 무선으로 데이터를 읽어내기 때문에, 차폐물이 있어도 읽어낼 수 있다. 따라서, 상품 관리를 효율화, 저비용화할 수 있다. 그 외에, 예를 들어, 승차권, 항공 여객권, 요금의 자동 정산 등에 무선 칩을 광범위하게 응용할 수 있다.
무선 칩의 응용 분야가 넓어지고 있음에 따라, 보다 고기능의 무선 칩에 대한 요구도 높아지고 있다. 예를 들어, 송수신 데이터를 암호화함으로써, 제삼자에의 데이터 누설을 방지할 수 있다. 이 목적을 위해서는, 복호화/암호화 처리를 하드웨어적으로 처리하는 방식과 소프트웨어적으로 처리하는 방식과, 하드웨어 및 소프트웨어를 병용하는 방식을 생각할 수 있다. 하드웨어적으로 처리하는 방식에서는, 복호화/암호화를 행하는 전용 회로로 연산 회로를 구성한다. 소프트웨어적으로 처리하는 방식에서는, CPU(Central Processing Unit: 중앙 처리장치)와 대규모 메모리로 연산 회로를 구성하고, 복호화/암호화 프로그램을 CPU로 실행한다. 하드웨어 및 소프트웨어를 병용하는 방식에서는, 복호화/암호화 전용 회로와 CPU와 메모리로 연산 회로를 구성하고, 전용 회로로 복호화/암호화의 연산 처리의 일부분을 행하고, 연산 처리 외의 나머지 프로그램을 CPU로 실행한다. 그러나, 어느 경우라도, 무선 칩에 대용량의 메모리를 탑재하는 것이 요구된다. 본 발명을 적용함으로써, 메모리를 대용량화하여도, 소비전력이 상승하는 것을 회피할 수 있다.
본 실시예에서는, 본 발명의 반도체 장치의 예로서, 암호 처리 기능을 가지는 무선 칩에 대하여 도 17∼도 19를 사용하여 설명한다. 도 17은 무선 칩의 블록도이고, 도 18은 무선 칩의 레이아웃도이며, 도 19는 무선 칩의 단면도이다.
먼저, 도 17을 사용하여 무선 칩의 블록 구성을 설명한다. 도 17에서, 무선 칩(2601)은, CPU(2602), ROM(2603), RAM(2604), 및 콘트롤러(2605)를 포함하는 연산 회로(2606)와; 안테나(2607), 공진 회로(2608), 전원 회로(2609), 리셋 회로(2610), 클록 생성 회로(2611), 복조 회로(2612), 변조 회로(2613), 및 전원 관리 회로(2614)를 포함하는 아날로그부(2615)로 구성된다. 콘트롤러(2605)는 CPU 인터페이스(CPUIF)(2616), 제어 레지스터(2617), 코드 추출 회로(2618), 및 부호화 회로(2619)를 포함한다. 또한, 도 17에서는 설명의 간단화를 위해, 통신 신호를 수신 신호(2620)와 송신 신호(2621)로 나누어 나타내었지만, 실제로는 양자는 서로 겹치는 신호이며, 무선 칩(2601)과 리더/라이터의 사이에서 동시에 송수신된다. 수신 신호(2620)는, 안테나(2607)와 공진 회로(2608)로 수신된 후 복조 회로(2612)에 의해 복조된다. 또한, 송신 신호(2621)는, 변조 회로(2613)에 의해 변조된 후 안테나(2607)로부터 송신된다.
도 17에서, 통신 신호에 의해 발생되는 자계(磁界) 내에 무선 칩(2601)을 두면, 안테나(2607)와 공진 회로(2608)에 의해 유도 기전력이 발생된다. 유도 기전력은 전원 회로(2609)의 커패시터에 의해 보유되고, 또한, 그 커패시터에 의해 전위가 안정화되고, 유도 기전력이 무선 칩(2601)의 각 회로에 전원 전압으로서 공급된다. 리셋 회로(2610)는 무선 칩(2601) 전체를 위한 초기 리셋 신호를 생성한다. 리셋 회로(2610)는, 예를 들어, 전원 전압의 상승에 지연하여 일어나는 신호를 리셋 신호로서 생성한다. 클록 생성 회로(2611)는, 전원 관리 회로(2614)에 의해 생성되는 제어 신호에 따라, 클록 신호의 주파수와 듀티비를 변경한다. 복조 회로(2612)는, ASK 방식의 수신 신호(2620)의 진폭의 변동을 "0" 또는 "1"의 수신 데 이터(2622)로서 검출한다. 복조 회로(2612)는, 예를 들어, 로패스(low-pass) 필터이다. 또한, 변조 회로(2613)는, ASK 방식의 송신 신호(2621)의 진폭을 변동시켜 송신 데이터를 송신한다. 예를 들어, 송신 데이터(2623)가 "0"인 경우, 공진 회로(2608)의 공진점을 변화시켜, 통신 신호의 진폭을 변화시킨다. 전원 관리 회로(2614)는, 전원 회로(2609)로부터 연산 회로(2606)에 공급되는 전원 전압 또는 연산 회로(2606)에서의 소비전류를 감시하여, 클록 생성 회로(2611)에서 클록 신호의 주파수와 듀티비를 변경하기 위한 제어 신호를 생성한다.
본 실시예의 무선 칩의 동작에 대하여 설명한다. 먼저, 리더/라이터로부터 송신된 수신 신호(2620)로부터, 무선 칩(2601)이 암호문 데이터를 포함하는 신호(2622)를 수신한다. 수신 신호(2620)는 복조 회로(2612)에 의해 복조된 후, 코드 추출 회로(2618)에 의해 제어 커맨드나 암호문 데이터 등으로 분해된 다음, 제어 레지스터(2617)에 격납된다. 여기서, 제어 커맨드는 무선 칩(2601)의 응답을 지정하는 데이터이다. 예를 들어, 고유 ID 번호의 송신, 동작 정지, 암호 해독 등을 지정한다. 여기서는, 암호 해독의 제어 커맨드를 수신한 것으로 한다.
계속하여, 연산 회로(2606)에서, CPU(2602)가 ROM(2603)에 격납된 암호 해독 프로그램에 따라, ROM(2603)에 미리 격납된 비밀 키(2624)를 사용하여 암호문을 해독한다. 해독된 암호문(해독문(2623))은 제어 레지스터(2617)에 격납된다. 이 때, RAM(2604)을 데이터 격납 영역으로서 사용한다. 또한, CPU(2602)는 CPUIF(2616)를 통하여 ROM(2603), RAM(2604), 및 제어 레지스터(2617)에 액세스한다. CPUIF(2616)는, CPU(2602)가 요구하는 어드레스에 따라, ROM(2603), RAM(2604), 및 제어 레지스터(2617) 중의 어느 하나에 대한 액세스 신호를 생성하는 기능을 가지고 있다.
마지막으로, 부호화 회로(2619)에서, 해독문으로부터 송신 데이터(2623)를 생성하고, 변조 회로(2613)로 변조하고, 송신 신호(2621)를 안테나(2607)로부터 리더/라이터에 송신한다.
또한, 본 실시예에서는, 연산 방식으로서, 소프트웨어적으로 처리하는 방식, 즉, CPU와 대규모 메모리로 연산 회로를 구성하고, 프로그램을 CPU로 실행하는 방식에 대하여 설명했지만, 목적에 따라 최적의 연산 방식을 선택하고, 이 방식에 의거하여 연산 회로를 구성하는 것도 가능하다. 예를 들어, 다른 연산 방식으로서, 연산을 하드웨어적으로 처리하는 방식과, 하드웨어 및 소프트웨어를 병용하는 방식을 생각할 수 있다. 하드웨어적으로 처리하는 방식에서는, 전용 회로로 연산 회로를 구성하면 좋다. 하드웨어 및 소프트웨어를 병용하는 방식에서는, 전용 회로와 CPU와 메모리로 연산 회로를 구성하고, 전용 회로로 연산 처리의 일부분을 행하고, 연산 처리 외의 프로그램을 CPU로 실행하면 좋다.
다음에, 무선 칩의 레이아웃 구성에 대하여 도 18을 사용하여 설명한다. 또한, 도 18에서, 도 17에 나타낸 부분에 상당하는 부분에는 동일한 부호를 붙이고, 그의 설명을 생략한다.
도 18에서, FPC 패드(2707)는 FPC(Flexible Print Circuit)를 무선 칩(2601)에 부착하기 위해 사용하는 전극 패드군이고, 안테나 범프(bump)(2708)는 안테나(도시하지 않음)를 부착하기 위해 사용하는 전극 패드이다. 또한, 안테나를 부착 할 때에는, 안테나 범프(2708)에 과도한 압력이 인가될 가능성이 있다. 따라서, 안테나 범프(2708) 아래에는, 트랜지스터 등 회로를 구성하는 부품을 배치하지 않는 것이 바람직하다.
FPC 패드(2707)는 주로 불량 해석에 사용하면 유효하다. 무선 칩에서는, 전원 전압을 통신 신호로부터 얻기 때문에, 예를 들어, 안테나나 전원 회로에서 불량이 발생하고 있는 경우, 연산 회로가 전혀 동작하지 않는다. 이 때문에, 불량 해석이 매우 곤란해진다. 그러나, FPC 패드(2707)를 통하여 FPC로부터 무선 칩(2601)에 전원 전압을 공급하고, 또한, 안테나로부터 공급되는 전기 신호 대신에, 임의의 전기 신호를 입력함으로써, 연산 회로를 동작시키는 것이 가능하게 된다. 따라서, 불량 해석을 효율적으로 행할 수 있다.
또한, 프로버(prober)를 사용한 측정이 가능하도록 FPC 패드(2707)를 배치하면 더욱 유효하다. 즉, FPC 패드(2707)에서, 전극 패드를 프로버 바늘의 피치에 맞추어 배치함으로써, 프로버에 의한 측정이 가능하게 된다. 프로버를 사용함으로써, 불량 해석시에, FPC를 붙이는 공정수를 줄일 수 있다. 또한, 기판 위에 다수의 무선 칩을 형성한 상태에서도 측정할 수 있으므로, 개개의 무선 칩으로 분단하는 공정수도 줄일 수 있다. 또한, 양산시에, 안테나를 부착하는 공정의 직전에, 무선 칩의 품질 검사를 행하는 것이 가능하다. 따라서, 공정의 빠른 단계에서 불량품을 선별할 수 있으므로, 생산 비용을 삭감할 수 있다.
이상과 같은 구성으로 함으로써, 반도체 장치의 전원 전압이 변동하고 클록 신호의 전파(傳播)에 시간차가 생기는 경우에도, 안정적으로 연산 회로를 동작시킬 수 있다. 따라서, 고성능의 연산 회로를 가지는 신뢰성이 높은 반도체 장치를 제공할 수 있다. 또한, 통신 신호로부터의 유도 기전력에 의해 전원 전압을 공급하고, ASK 방식에 의해 통신 데이터를 송수신하는 무선 칩에서, 통신 신호가 불안정한 경우나 전원 전압이 불안정하게 되는 경우에도, 동기(同期) 회로를 안정적으로 동작시킬 수 있다. 따라서, 대규모 연산 회로를 탑재한 무선 칩에 매우 적합한 구성으로, 고성능이고 신뢰성이 높은 무선 칩을 제공할 수 있다.
특히, 본 발명의 반도체 장치를, 유리 기판, 석영 기판, 플라스틱 기판 등의 절연 표면을 가지는 대형 기판 위에 형성한 반도체 박막을 활성층으로 하는 박막트랜지스터를 사용하여 제작하면, 제조 비용을 대폭 삭감할 수 있다. 또한, 특히 기계적 유연성을 가지는 플라스틱 기판을 사용하는 경우에는, 제조 비용의 삭감에 더하여, 본 발명의 반도체 장치의 완성 후의 취급에 다양성을 갖게 할 수 있다. 또한, 본 발명의 반도체 장치는 SOI 기판을 사용하여 형성되어도 좋다.
이러한 무선 칩의 단면도를 도 19에 나타낸다. 먼저, 실시예 5(도 15 참조)에서 설명한 바와 같이, 배선(1804)을 형성하기까지의 공정을 완료한다. 배선(1804)을 덮도록 절연층(1853)을 형성한다. 절연층(1853)에는 무기 재료 또는 유기 재료를 사용할 수 있다. 무기 재료로서는 산화규소 또는 질화규소를 사용할 수 있다. 유기 재료로서는, 폴리이미드, 아크릴, 폴리아미드, 폴리이미드아미드, 벤조시클로부텐, 실록산, 폴리실라잔, 또는 레지스트를 사용할 수 있다. 실록산은 규소(Si)와 산소(O)와의 결합으로 골격 구조가 구성되고, 치환기로서, 적어도 수소를 함유하는 유기기(예를 들어, 알킬기, 방향족 탄화수소)가 사용된다. 치환기로 서 플루오로기를 사용해도 좋다. 또는, 치환기로서적어도 수소를 함유하는 유기기와, 플루오로기를 사용해도 좋다. 폴리실라잔은 규소(Si)와 질소(N)의 결합을 가지는 폴리머 재료를 출발 원료로 하여 형성된다.
접속 영역(1850)에서, 배선(1804)과 동시에 형성되는 배선(1851)이 노출되도록, 절연층(1853)에 개구부를 형성한다. 개구부에서, 상단의 모서리부는 둥그스름하게 하고, 측면은 테이퍼 형상으로 하는 것이 바림직하다. 그리하여, 그 후에 형성하는 패턴의 단절(段切)을 방지할 수 있다.
개구부에는 접속 배선(1852)을 형성한다. 접속 배선(1852)은, 알루미늄(Al), 티탄(Ti), 몰리브덴(Mo), 텅스텐(W) 또는 규소(Si)의 원소로 이루어지는 막 또는 이들 원소를 사용한 합금막 등으로 형성할 수 있다. 또한, 인듐주석 산화물(ITO), 산화규소를 함유하는 인듐주석 산화물, 2%∼20%의 산화아연을 함유하는 산화인듐 등의 투광성 재료를 사용할 수 있다. 이 때, 접속 배선(1852)은 n채널형 박막트랜지스터(1821), n채널형 박막트랜지스터(1822), 용량 소자(1824), 저항 소자(1825), p채널형 박막트랜지스터(1823)와 같은 영역과는 겹치지 않도록 한다. 불필요한 기생 용량의 발생을 방지하기 위해서이다.
절연층(1853) 및 접속 배선(1852)을 덮도록 절연층(1854)을 형성한다. 절연층(1854)은 절연층(1853)과 마찬가지로 형성할 수 있다.
절연층(1853) 위에 제공된 접속 배선(1852)을 노출시키도록, 절연층(1854)에 개구부를 형성한다. 이 개구부 내에, 도전성 미립자(1855)를 함유하는 이방성 도전체(1856)를 제공하고, 도전층(1857)을 가지는 FPC(Flexible Printed Circuit)(1858)를 접속한다. 이와 같이 하여, 본 발명과 관련되는 무선 칩을 제작할 수 있다.
또한, 안테나는, 전파법(Radio Law)으로 정해진 범위 내에서 목적 주파수에 맞는 크기, 형상이면 좋다. 송수신되는 신호의 주파수는 125 kHz, 13.56 MHz, 915 MHz, 2.45 GHz 등이 있고, 각각 ISO 규격 등이 설정된다. 구체적인 안테나로서는, 다이폴 안테나, 패치 안테나, 루프 안테나, 야기(Yagi) 안테나 등이 사용될 수 있다. 이하, 무선 칩에 접속되는 안테나의 형상에 대하여 설명한다.
도 20(A)는 외부 부착 안테나(1602)가 접속된 무선 칩(1601)을 나타낸다. 도 20(A)에서, 무선 칩(1601)이 중심부에 설치되고, 안테나(1602)는 무선 칩(1601)의 접속 단자에 접속되어 있다. 안테나의 길이를 확보하기 위하여, 안테나(1602)는 직사각형 형상으로 꺾여 구부러져 있다.
도 20(B)는 외부 부착 안테나(1603)가 무선 칩(1601)의 일측 단부의 접속 단자에 설치된 형태를 나타낸다. 안테나의 길이를 확보하기 위하여, 안테나(1603)는 직사각형 형상으로 꺾여 구부러져 있다.
도 20(C)는 직사각형 형상으로 꺾여 구부러진 외부 부착 안테나(1604)가 무선 칩(1601)의 양단에 설치된 형태를 나타낸다.
도 20(D)는 무선 칩(1601)의 양단에 직선형의 외부 부착 안테나(1605)가 부착되어 있는 형태를 나타낸다.
이와 같이 안테나의 형상은 무선 칩의 구조 또는 편파, 또는 용도에 알맞은 것을 선택하면 좋다. 구체적으로는, 다이폴 안테나가 사용되는 경우에는, 폴디 드(folded) 다이폴 안테나이어도 좋다. 루프 안테나가 사용되는 경우에는, 원형 루프 안테나 또는 정사각형 루프 안테나이어도 좋다. 패치 안테나가 사용되는 경우에는, 원형 패치 안테나 또는 정사각형 패치 안테나이어도 좋다.
또한, 패치 안테나의 경우, 세라믹 등의 유전 재료를 사용한 안테나를 사용하면 좋다. 패치 안테나의 기판으로서 사용하는 유전 재료의 유전율을 높게 함으로써 안테나를 소형화할 수 있다. 또한, 패치 안테나의 경우, 기계 강도가 높기 때문에, 반복 사용하는 것이 가능하다.
또한, 패치 안테나의 유전 재료는 세라믹, 유기 수지, 또는 세라믹과 유기 수지의 혼합물 등으로 형성할 수 있다. 세라믹의 대표예로서는, 알루미나, 유리, 포르스테라이트(forsterite) 등을 들 수 있다. 또한, 다수 종류의 세라믹을 혼합하여 사용해도 좋다. 또한, 높은 유전율을 얻기 위해서는, 유전체 층을 강유전체 재료로 형성하는 것이 바람직하다. 강유전체 재료의 대표예로서는, 티탄산 바륨(BaTiO3), 티탄산 납(PbTiO3), 티탄산 스트론튬(SrTiO3), 지르콘산 납(PbZrO3), 니오브산 리튬(LiNbO3), 티탄산 지르콘납(PZT) 등을 들 수 있다. 또한, 다수 종류의 강유전체 재료를 혼합하여 사용해도 좋다.
[실시예 7]
본 실시예에서는 무선 칩의 제작방법을 설명한다. 본 발명과 관련되는 무선 칩에 포함되는 각 회로를 박막트랜지스터로 제작할 수 있다. 본 실시형태에서는, 무선 칩에 포함되는 회로를 박막트랜지스터로 형성하고, 박막트랜지스터의 제조에 사용한 기판으로부터 가요성(flexible) 기판에 회로를 전재(轉載)하는, 가요성 무선 칩의 제작방법을 나타낸다.
본 실시예에서는, 무선 칩에 포함되는 회로로서, 인버터 등에 포함되는 p채널형 TFT("pch-TFT"라고도 표기한다)(326) 및 n채널형 TFT("nch-TFT"라고도 표기한다)(327), 커패시터(328), 및 전원 회로 등에 설치되는 고내압형의 n채널형 TFT(329)를 대표적으로 나타낸다. 이하, 무선 칩의 제작방법을 도 21∼도 26을 참조하여 설명한다.
기판(260)에 유리 기판을 사용한다. 도 21(A)에 나타내는 바와 같이, 기판(260) 위에, 3층(261a∼261c)으로 이루어지는 박리층(261)을 형성한다. 제1 층(261a)은 평행 평판형 플라즈마 CVD 장치에 의해, 원료 가스로서 SiH4, N2O를 사용하여 산화질화규소막(SiOxNy, x＞y)을 100 nm의 두께로 형성한다. 제2 층(261b)은 스퍼터링 장치를 사용하여 두께 30 nm의 텅스텐막으로 형성한다. 제3 층(261c)은 스퍼터링 장치를 사용하여 두께 200 nm의 산화규소막으로 형성한다.
제3 층(261c)(산화규소)를 형성함으로써, 제2 층(261b)(텅스텐)의 표면이 산화되어, 계면에 텅스텐 산화물이 형성된다. 텅스텐 산화물이 형성됨으로써, 후에 소자 형성층을 다른 기판에 전재할 때, 기판(260)을 쉽게 분리할 수 있다. 제1 층(261a)은 소자 형성층을 제작하는 동안 제2 층(261b)과의 밀착성을 유지하기 위한 층이다.
제2 층(261b)은, 텅스텐(W), 몰리브덴(Mo), 티탄(Ti), 탄탈(Ta), 니오 브(Nb), 니켈(Ni), 코발트(Co), 지르코늄(Zr), 아연(Zn), 루테늄(Ru), 로듐(Rh), 팔라듐(Pd), 오스뮴(Os), 또는 이리듐(Ir)을 포함하는 금속막이나, 이들 금속의 화합물을 포함하는 막으로 형성되는 것이 바람직하다. 또한, 제2 층(261b)의 두께는 20 nm∼40 nm로 할 수 있다.
도 21(B)에 나타내는 바와 같이, 박리층(261) 위에, 2층 구조의 하지 절연층(249)을 형성한다. 제1 층(249a)은, 플라즈마 CVD 장치에 의해 원료 가스로서 SiH4, N2O, NH3, H2를 사용하여 산화질화규소(SiOxNy, x＜y)를 50 nm의 두께로 형성한다. 제1 층(249a)의 질소의 조성비가 40% 이상이 되도록 하여, 배리어성을 높인다. 제2 층(249b)은 플라즈마 CVD 장치에 의해 SiH4, N2O를 원료 가스로 사용하여 산화질화규소(SiOxNy, x＞y)를 100 nm의 두께로 형성한다. 제2 층(249b)의 질소의 조성비는 0.5% 이하로 한다.
다음에, 도 21(C)에 나타내는 바와 같이, 하지 절연층(249) 위에, 결정성 규소막(271)을 형성한다. 결정성 규소막(271)은 다음의 방법으로 제작한다. 플라즈마 CVD 장치에 의해 원료 가스로서 SiH4 및 H2를 사용하여 두께 66 nm의 비정질 규소막을 형성한다. 비정질 규소막에 레이저를 조사하여 결정화시킴으로써, 결정성 규소막(271)을 얻는다. 레이저 조사 방법의 일례를 나타낸다. LD 여기의 YVO4 레이저의 제2 고조파(파장 532 nm)를 조사한다. 특별히 제2 고조파에 한정할 필요는 없지만, 제2 고조파는 에너지 효율의 점에서 3차 이상의 고차의 고조파보다 우수하 다. 조사면에서의 빔의 형상이 길이 500 ㎛ 정도, 폭 20 ㎛ 정도의 선 형상으로 되도록, 또한, 그 빔의 강도가 10∼20 W가 되도록 광학계를 조정한다. 또한, 빔을 기판에 대하여 상대적으로 10∼50 cm/sec의 속도로 이동시킨다.
결정성 규소막(271)을 형성한 후, 결정성 규소막(271)에 p형 불순물을 첨가한다. 여기서는, 이온 도핑 장치에서 도핑 가스로서 수소로 희석한 디보란(B2H6)을 사용하여, 붕소를 결정성 규소막(271)의 전체에 첨가한다. 비정질 규소를 결정화한 결정성 규조는 댕글링 본드(dangling bond)를 가지기 때문에, 이상적인 진성 규조는 아니고, 약한 n형의 도전성을 나타낸다. 그 때문에, p형 불순물을 미량 첨가함으로써, 결정성 규소막(271)이 진성 규소로 되도록 하는 효과가 있다. 이 공정은 필요에 따라 행하면 좋다.
다음에, 도 21(D)에 나타내는 바와 같이, 결정성 규소막(271)을 소자마다 분할하여, 반도체층(273∼276)을 형성한다. 반도체층(273∼275)을 사용하여, TFT의 채널 형성 영역, 소스 영역 및 드레인 영역이 형성된다. 반도체층(276)은 MIS형 커패시터의 전극을 구성한다. 결정성 규소막(271)을 가공하는 방법의 일례를 나타낸다. 포토리소그래피 공정에 의해 결정성 규소막(271) 위에 레지스트를 형성하고, 그 레지스트를 마스크로 하고, 건식 에칭 장치에 의해, 에칭제로 SF6, O2를 사용하여 결정성 규소막(271)을 에칭함으로써, 소정의 형상의 반도체층(273∼276)을 형성한다.
도 22(A)에 나타내는 바와 같이, 포토리소그래피 공정에 의해 레지스트(R31) 를 형성하고, n채널형 TFT의 반도체층(274, 275)에 p형 불순물을 미량 첨가한다(도 22(A)∼도 22(D) 참조). 여기서는, 도핑 가스로서 수소로 희석한 디보란(B2H6)을 사용하여, 이온 도핑 장치에 의해 반도체층(274, 275)에 붕소를 도핑한다. 도핑이 종료되면 레지스트(R31)를 제거한다.
도 22(A)의 공정은, n채널형 TFT의 스레시홀드 전압이 부의 전압이 되지 않도록 하는 것을 목적으로 한다. n채널형 TFT의 반도체층(274, 275)에 붕소를 5×1015 atoms/cm3∼1×1017 atoms/cm3의 농도로 첨가하면 좋다. 도 22(A)의 공정은 필요에 따라 행하면 좋다.
다음에, 도 22(B)에 나타내는 바와 같이, 기판(260)의 전면(全面)에 절연막(277)을 형성한다. 이 절연막(277)은 TFT의 게이트 절연막, 및 커패시터의 유전체로서 기능한다. 여기서는, 절연막(277)으로서, 플라즈마 CVD 장치에 의해, 원료 가스로서 SiH4, N2O를 사용하여 산화질화규소막(SiOxNy, x＞y)을 20∼40 nm의 두께로 형성한다.
도 22(C)에 나타내는 바와 같이, 포토리소그래피 공정에 의해 레지스트(R32)를 형성하고, 커패시터의 반도체층(276)에 n형 불순물을 첨가한다. 도핑 가스로서 수소로 희석한 포스핀(PH3)을 사용하고, 이온 도핑 장치에 의해 반도체층(276)에 인을 도핑하고, 반도체층(276) 전체에 n형 불순물 영역(279)을 형성한다. 도핑 공정이 종료되면, 레지스트(R32)를 제거한다.
도 22(D)에 나타내는 바와 같이, 절연막(277) 위에 도전막(281)을 형성한다. 도전막(281)은 TFT의 게이트 전극 등을 구성한다. 여기서는, 도전막(281)을 2층 구조로 한다. 제1 층은 두께 30 nm의 질화탄탈(TaN)로 형성하고, 제2 층은 두께 370 nm의 텅스텐(W)으로 한다. 질화탄탈과 텅스텐은 스퍼터링 장치로 성막한다.
다음에, 도전막(281) 위에 포토리소그래피 공정에 의해 레지스트를 형성하고, 에칭 장치에 의해 도전막(281)을 에칭한다. 그리하여, 도 23(A)에 나타내는 바와 같이, 제1 도전막(284∼286)이 반도체층(273∼276) 위에 형성된다. 제1 도전막(283∼285)은 TFT의 게이트 전극 또는 게이트 배선이 된다. 고내압형의 n채널형 TFT에서는 다른 TFT보다 게이트폭(채널 길이)이 넓게 되도록, 도전막(285)을 형성한다. 제1 도전막(286)은 커패시터의 한쪽 전극을 구성한다.
도전막(281)을 건식 에칭법에 의해 에칭한다. 에칭 장치로서는, ICP(Inductively Coupled Plasma: 유도 결합형 플라즈마) 에칭 장치를 사용한다. 에칭제로서는, 먼저, 텅스텐을 에칭하기 위해, Cl2, SF6, O2의 혼합 가스를 사용하고, 다음에, 처리실에 도입하는 에칭제를 Cl2 가스만으로 변경하여, 탄탈 질화물을 에칭한다.
도 23(B)에 나타내는 바와 같이, 포토리소그래피 공정에 의해 레지스트(R33)를 형성한다. n채널형 TFT의 반도체층(274, 275)에 n형 불순물을 첨가한다. 제1 도전막(284)을 마스크로 하여 반도체층(274)에 n형의 저농도 불순물 영역(288, 289)이 자기정합적으로 형성되고, 제1 도전막(285)을 마스크로 하여 반도체층(275)에 n형의 저농도 불순물 영역(290, 291)이 자기정합적으로 형성된다. 수소로 희석 한 포스핀(PH3)을 도핑 가스로 사용하고, 이온 도핑 장치에 의해 반도체층(274, 275)에 인을 첨가한다. 도 23(B)의 공정은 n채널형 TFT에 LDD 영역을 형성하기 위한 공정이다. n형의 저농도 불순물 영역(288, 289)에는 n형 불순물이 1×1016 atoms/cm3∼5×1018 atoms/cm3의 농도로 포함된다.
도 23(C)에 나타내는 바와 같이, 포토리소그래피 공정에 의해 레지스트(R34)를 형성하고, p채널형 TFT의 반도체층(273)에 p형 불순물을 첨가한다. 반도체층은 n형 불순물 영역으로서 남기는 부분이 레지스트(R34)로 덮여 있기 때문에, 노출되어 있는 반도체층(273)이 p형 불순물 영역이 된다. 제1 도전막(283)을 마스크로 하여 반도체층(273)에 p형의 고농도 불순물 영역(273a, 273b)이 자기정합적으로 형성된다. 또한, 제1 도전막(283)으로 덮여 있는 영역(273c)이 채널 형성 영역으로서 자기정합적으로 형성된다. p형 불순물 영역의 도핑은 도핑 가스로서 수소로 희석한 디보란(B2H6)을 사용한다. 도핑이 종료되면 레지스트(R34)를 제거한다.
도 23(D)에 나타내는 바와 같이, 제1 도전막(283∼286)의 측면에 절연층(293∼296)을 형성한다. 절연층(293∼296)은 사이드월(sidewall) 또는 측벽으로 불린다. 먼저, 원료 가스로서 SiH4, N2O를 사용하여 플라즈마 CVD 장치에 의해 산화질화규소막(SiOxNy, x＞y)을 100 nm의 두께로 형성한다. 이어서, 원료 가스로서 SiH4, N2O를 사용하여 LPCVD 장치에 의해 산화규소막을 200 nm의 두께로 형성한다. 포토리소그래피 공정에 의해 레지스트를 형성한다. 이 레지스트를 사용하여, 먼 저, 상층의 산화규소막을 버퍼드(buffered) 불산으로 습식 에칭 처리한다. 다음에, 레지스트를 제거하고, 하층의 질화산화규소막을 건식 에칭 처리함으로써, 절연층(293∼296)이 형성된다. 이 일련의 공정에 의해, 산화질화규소로 이루어지는 절연막(277)도 에칭되고, 절연막(277)은 제1 도전막(283∼286)과 절연층(293∼296)의 하부에만 남는다.
도 24(A)에 나타내는 바와 같이, 포토리소그래피 공정에 의해 레지스트(R35)를 형성한다. n채널형 TFT의 반도체층(274, 275)과 커패시터의 반도체층에 n형 불순물을 첨가하여, n형의 고농도 불순물 영역을 형성한다. 반도체층(274)에서는, 제1 도전막(284)과 절연층(294)을 마스크로 하여 n형의 저농도 불순물 영역(288, 289)에 n형 불순물이 더 첨가되어, n형의 고농도 불순물 영역(274a, 274b)이 자기정합적으로 형성된다. 제1 도전막(284)과 겹치는 영역(274c)이 채널 형성 영역으로서 자기정합적으로 정해진다. 또한, n형의 저농도 불순물 영역(288, 289)에서 절연층(294)과 겹치는 영역(274e, 274d)은 그대로 n형의 저농도 불순물 영역으로서 남는다. 반도체층(274)과 마찬가지로, 반도체층(275)에도, n형의 고농도 불순물 영역(275a, 275b), 채널 형성 영역(275c), n형의 저농도 불순물 영역(275e, 275d)이 형성된다. 또한, 제1 도전막(286) 및 절연층(296)을 마스크로 하여 n형 불순물 영역(279)에 n형 불순물이 더 첨가되어, n형의 고농도 불순물 영역(276a, 276b)이 자기정합적으로 형성된다. 반도체층(276)에서 제1 도전막(286) 및 절연층(296)과 겹치는 영역이 n형 불순물 영역(276c)으로서 정해진다.
n형 불순물의 첨가 공정에서는, 상술한 바와 같이, 이온 도핑 장치를 사용하 고, 도핑 가스로서 수소로 희석한 포스핀(PH3)을 사용하면 좋다. n채널형 TFT의 n형의 고농도 불순물 영역(274a, 274b, 275a, 275b)에는, 인의 농도가 1×1020 atoms/cm3 ∼2×1021 atoms/cm3의 범위가 되도록, 인이 도핑된다.
레지스트(R35)를 제거하여, 도 24(B)에 나타내는 바와 같이, 캡(cap) 절연막(298)을 형성한다. 캡 절연막(298)으로서, 플라즈마 CVD 장치에 의해 산화질화규소막(SiOxNy, x＞y)을 50 nm의 두께로 형성한다. 산화질화규소막의 원료 가스에는, SiH4, N2O를 사용한다. 캡 절연막(298)을 성막한 후, 550℃의 질소 분위기 중에서 가열 처리를 행하여, 반도체층(273∼276)에 첨가한 n형 불순물 및 p형 불순물을 활성화한다.
도 24(C)에 나타내는 바와 같이, 제1 층간절연막(300)을 형성한다. 본 실시예에서는, 제1 층간절연막(300)을 2층 구조로 한다. 제1 층의 절연막으로서, 플라즈마 CVD 장치에 의해 원료 가스로서 SiH4, N2O를 사용하여 산화질화규소(SiOxNy, x＜y)를 100 nm의 두께로 형성한다. 제2 층의 절연막으로는, 플라즈마 CVD 장치에 의해 원료 가스로서 SiH4, N2O, NH3, H2를 사용하여 산화질화규소막(SiOxNy, x＞y)을 600 nm의 두께로 형성한다.
포토리소그래피 공정과 건식 에칭 공정에 의해, 제1 층간절연막(300) 및 캡 절연막(298)의 일부를 제거하여, 콘택트 홀을 형성한다. 제1 층간절연막(300) 위에 도전막을 형성한다. 여기서는, 도전막을, 밑에서부터, 두께 60 nm의 Ti(티탄), 40 nm의 TiN(질화티탄), 500 nm의 순알루미늄, 100 nm의 Ti의 순으로 적층한 4층 구조로 한다. 이들 층은 스퍼터링 장치에 의해 성막한다. 포토리소그래피 공정과 건식 에칭 공정에 의해 도전막을 소정의 형상으로 가공하여, 제2 도전막(303∼314)을 형성한다.
또한, 제2 도전막과 제1 도전막이 접속되는 것을 설명하기 위하여, 도면에서는 제2 도전막과 제1 도전막이 반도체층 위에서 서로 접속하도록 나타내고 있지만, 실제로는, 제2 도전막과 제1 도전막과의 콘택트 부분은 반도체층 위를 피하여 형성되어 있다.
n형의 고농도 불순물 영역(276a)과 n형의 고농도 불순물 영역(276b)이 제2 도전막(312)에 의해 서로 접속되어 있다. 따라서, n형 불순물 영역(276c), 절연막(277), 제1 도전막(285)을 포함하는 적층 구조의 MIS형 커패시터가 형성된다. 제2 도전막(314)은 안테나 회로의 단자를 형성하고, 후의 공정에서, 이 단자에 안테나(322)가 접속된다.
도 25(A)에 나타내는 바와 같이, 제2 층간절연막(316)을 형성한다. 제2 층간절연막(316)에는, 제2 도전막(302, 316)에 이르는 콘택트 홀이 형성된다. 제2 층간절연막(316)을 감광성 폴리이미드로 형성하는 예를 나타낸다. 스피너를 사용하여 1.5 ㎛의 두께로 폴리이미드를 도포한다. 포토리소그래피 공정에 의해 폴리이미드를 노광하고 현상함으로써, 콘택트 홀이 형성된 폴리이미드가 형성된다. 현상 후, 폴리이미드를 소성한다.
또한, 제2 층간절연막(316) 위에 도전막을 형성한다. 이 도전막을 포토리소 그래피 공정과 에칭 공정에 의해 소정의 형상으로 가공하여, 제3 도전막(320)을 형성한다. 제3 도전막(320)을 구성하는 도전막으로서, 스퍼터링 장치에 의해 Ti을 100 nm의 두께로 성막한다. 제3 도전막(320)은 안테나(322)를 안테나 회로의 단자(제2 도전막(314))와 접속하기 위한 안테나의 범프(bump)로서 작용한다.
도 25(B)에 나타내는 바와 같이, 개구부가 형성된 제3 층간절연막(321)을 형성한다. 여기서는, 제3 층간절연막(321)을, 제2 층간절연막(316)을 형성하는 방법과 같은 방법으로 감광성 폴리이미드로 형성한다. 개구부는 안테나(322)를 형성하는 영역에 형성된다.
도 25(B)에 나타내는 바와 같이, 안테나(322)를 형성한다. 증착 장치에 의해 메탈 마스크를 사용하여 알루미늄을 증착함으로써, 소정의 형상의 안테나(322)를 개구부에 형성한다.
도 21∼도 25에 나타내는 공정을 거쳐, 기판(260) 위에 무선 칩을 구성하는 회로가 형성된다. 다음에, 도 26에 나타내는 바와 같이, 기판(260)과 가요성 기판과의 사이 내에 무선 칩을 봉지(封止)하는 공정을 설명한다.
안테나(322)를 보호하기 위한 보호 절연층(323)을 형성한다. 그 다음, 포토리소그래피 공정과 에칭 공정에 의해 또는 레이저광 조사에 의해, 기판(260) 위에 적층된 절연막을 보호 절연층(323)과 함께 제거하여, 박리층(261)에 이르는 개구부를 형성한다. 기판(260) 위에는, 다수의 무선 칩을 구성하는 동일 회로가 다수 형성되어 있다. 무선 칩마다 회로들이 분할되도록 회로들이 형성된다.
다음에, 보호 절연층(323)의 상면에 전재용 기판을 일시적으로 고정한 후, 기판(260)을 박리한다. 박리층(261)의 제2 층(261b)과 제3 층(261c)의 계면에서 이들 층의 접합이 약하기 때문에, 물리적 힘을 가함으로써 개구부의 단부로부터 박리가 진행하여, 소자 형성층(250)으로부터 기판(260)을 벗길 수 있다. 기판(260)이 벗겨진 하지 절연층(249)을 가요성 기판(324)에 접착제에 의해 고정한다. 그 다음, 전재용 기판을 떼어낸다. 보호 절연층(323)에 다른 한쪽의 가요성 기판(325)을 접착제에 의해 고정한다. 그 다음, 가요성 기판(324)과 가요성 기판(325)의 외측으로부터 압력을 가하면서 가열 처리를 함으로써, 무선 칩을 구성하는 회로를 가요성 기판(324)과 가요성 기판(325)으로 봉지한다.
본 실시예에서는 박막트랜지스터와 함께 안테나(322)를 형성하는 예에 대하여 설명했지만, 실시예 5와 같이, 외부 부착 안테나를 사용할 수도 있다.
또한, 본 실시형태에서는 제작시에 사용한 기판(260)을 박리하는 예를 나타냈지만, 제작시에 사용한 기판을 남길 수도 있다. 이 경우, 기판이 휘도록, 기판을 연마 또는 연삭하여 얇게 하면 좋다.
본 실시예에 따르면, 휘게 할 수 있는 박형, 경량의 무선 칩을 제작하는 것이 가능하다. 또한, 본 실시예에서 나타낸 기판의 박리방법은 무선 칩의 제작방법에 한정되는 것은 아니고, 다른 반도체 장치에 적용함으로써, 휘게 할 수 있는 반도체 장치를 작성할 수 있다.
[실시예 8]
도 27(A)∼도 27(F)를 사용하여, 상기 실시예에서 설명한 무선 칩으로서 기능하는 반도체 장치(3000)의 사용에 대하여 설명한다.
무선 칩의 용도는 광범위에 이른다. 예를 들어, 지폐, 동전, 유가증권류, 무기명 채권류, 증서류(운전면허증이나 주민등록증 등, 도 27(A) 참조), 포장용 용기류(포장지나 병 등, 도 27(C) 참조), 기록 매체(DVD 소프트웨어나 비디오 테이프 등, 도 27(B) 참조), 탈 것류(자전거 등, 도 27(D) 참조), 신변용품(가방이나 안경 등), 식품류, 식물류, 동물류, 인체, 의류, 생활용품류, 전자기기 등의 상품이나 짐의 꼬리표(도 27(E) 및 도 27(F) 참조) 등의 물품에 무선 칩을 설치하여 사용할 수 있다. 전자기기는, 액정 표시장치, EL 표시장치, 텔레비전 장치(단순히 텔레비전, TV 수상기, 텔레비전 수상기라고도 부른다) 및 휴대 전화기 등을 포함한다.
본 발명의 반도체 장치(3000)는 본 발명의 기억소자를 가지고, 프린트 기판에 실장하거나 또는 물품의 표면에 붙이거나 또는 물품 내에 묻음으로써 물품에 고정된다. 예를 들어, 물품이 책이라면, 종이에 묻음으로써, 그리고, 물품이 유기 수지로 된 패키지라면, 이 유기 수지 내에 묻음으로써, 반도체 장치가 각 물품에 고정된다. 본 발명의 반도체 장치(3000)는 소형, 박형, 경량이기 때문에, 물품에 고정한 후에도, 그 물품 자체의 디자인성을 손상시키지 않는다. 또한, 본 발명의 반도체 장치(3000)를 지폐, 동전, 유가증권류, 무기명 채권류, 증서류 등에 설치함으로써, 인증 기능이 제공될 수 있고, 이 인증 기능을 활용하면 위조를 방지할 수 있다. 또한, 본 발명의 반도체 장치를 포장용 용기류, 기록 매체, 신변용품, 식품류, 의류, 생활용품류, 전자기기 등에 붙임으로써, 검품 시스템 등의 시스템의 효율화를 도모할 수 있다.
Claims (23)
- 메모리;상기 메모리에 신호를 입력하기 위한 메모리 입력 버스 신호선; 및상기 메모리로부터 신호를 출력하기 위한 메모리 출력 버스 신호선을 포함하고,상기 메모리는,다수의 메모리 셀을 각각 포함하는 다수의 메모리 블록; 및동작 제어 회로, 입력 신호 제어 회로, 및 출력 신호 제어 회로를 포함하는 제어 회로를 포함하고,상기 동작 제어 회로는 상기 메모리 블록들 중. 동작할 하나의 메모리 블록을 선택하고,상기 입력 신호 제어 회로는 상기 메모리 블록들 중 상기 하나의 메모리 블록에 입력되는 신호를 생성하고,상기 출력 신호 제어 회로는 상기 메모리 블록들 중 상기 하나의 메모리 블록으로부터의 출력을 선택하고, 상기 메모리 블록들 중 상기 하나의 메모리 블록으로부터의 상기 얻어진 출력에 의거하여 신호를 출력하고,상기 메모리 블록들 각각은 서로 대칭이 되도록 배치되어 있는, 반도체 장치.
- 메모리;상기 메모리에 신호를 입력하기 위한 메모리 입력 버스 신호선; 및상기 메모리로부터 신호를 출력하기 위한 메모리 출력 버스 신호선을 포함하고,상기 메모리는,다수의 메모리 셀을 각각 포함하는 다수의 메모리 블록; 및동작 제어 회로, 입력 신호 제어 회로, 및 출력 신호 제어 회로를 포함하는 제어 회로를 포함하고,상기 동작 제어 회로는 상기 메모리 블록들 중. 동작할 하나의 메모리 블록을 선택하고,상기 입력 신호 제어 회로는 상기 메모리 블록들 중 상기 하나의 메모리 블록에 입력되는 신호를 생성하고,상기 출력 신호 제어 회로는 상기 메모리 블록들 중 상기 하나의 메모리 블록으로부터의 출력을 선택하고, 상기 메모리 블록들 중 상기 하나의 메모리 블록으로부터의 상기 얻어진 출력에 의거하여 신호를 출력하고,상기 메모리 블록들 각각은 상기 메모리 블록들 중 적어도 하나에 대하여 선대칭 또는 점대칭이 되도록 배치되어 있는, 반도체 장치.
- 메모리;상기 메모리에 신호를 입력하기 위한 메모리 입력 버스 신호선; 및상기 메모리로부터 신호를 출력하기 위한 메모리 출력 버스 신호선을 포함하고,상기 메모리는,다수의 메모리 셀을 각각 포함하는 다수의 메모리 블록;동작 제어 회로, 입력 신호 제어 회로, 및 출력 신호 제어 회로를 포함하는 제어 회로; 및상기 다수의 메모리 블록 중 하나와 상기 제어 회로를 각각 접속하는 다수의 메모리 블록 입력 버스선 및 다수의 메모리 블록 출력 버스선을 포함하고,상기 동작 제어 회로는 상기 메모리 블록들 중. 동작할 하나의 메모리 블록을 선택하고,상기 입력 신호 제어 회로는 상기 메모리 블록들 중 상기 하나의 메모리 블록에 입력되는 신호를 생성하고,상기 출력 신호 제어 회로는 상기 메모리 블록들 중 상기 하나의 메모리 블록으로부터의 출력을 선택하고, 상기 메모리 블록들 중 상기 하나의 메모리 블록으로부터의 상기 얻어진 출력에 의거하여 신호를 출력하고,상기 다수의 메모리 블록 입력 버스선과 상기 다수의 메모리 블록 출력 버스선은 실질적으로 동일한 길이를 가지는, 반도체 장치.
- 다수의 제1 계층 메모리 블록을 포함하는 제2 계층 메모리 블록을 가지고,상기 다수의 제1 계층 메모리 블록 각각은,전위를 보유하는 기능과 보유하고 있는 전위를 출력하는 기능을 각각 가지는 다수의 메모리 셀;제1 계층 메모리 블록 어드레스 신호선;제1 계층 메모리 블록 판독 데이터 신호선;제1 계층 메모리 블록 기입 데이터 신호선;제1 계층 메모리 블록 판독 제어 신호선; 및제1 계층 메모리 블록 기입 제어 신호선을 포함하고,상기 제2 계층 메모리 블록은,제2 계층 메모리 블록 동작 제어 회로;제2 계층 메모리 블록 입력 신호 제어 회로;제2 계층 메모리 블록 출력 신호 제어 회로;제2 계층 메모리 블록 어드레스 신호선;제2 계층 메모리 블록 판독 제어 신호선; 및제2 계층 메모리 블록 기입 제어 신호선을 포함하고,상기 다수의 제1 계층 메모리 블록 각각은, 상기 제1 계층 메모리 블록 어드레스 신호선으로부터 공급되는 전위의 상태에 의해 결정되는, 상기 다수의 메모리 셀 중 하나의 메모리 셀에 격납된 전위를, 상기 제1 계층 메모리 블록 판독 제어 신호선으로부터 공급되는 전위에 따라 상기 제1 계층 메모리 블록 판독 데이터 신호선에 출력하고,상기 다수의 제1 계층 메모리 블록 각각은, 상기 제1 계층 메모리 블록 어드 레스 신호선으로부터 공급되는 전위의 상태에 의해 결정되는, 상기 다수의 메모리 셀 중 하나의 메모리 셀에, 상기 제1 계층 메모리 블록 기입 제어 신호선으로부터 공급되는 전위에 따라, 상기 제1 계층 메모리 블록 기입 데이터 신호선의 전위를 격납하고,상기 제2 계층 메모리 블록 동작 제어 회로는, 상기 제2 계층 메모리 블록 어드레스 신호선으로부터 공급되는 전위의 상태에 따라, 상기 제2 계층 메모리 블록 동작 제어 신호선에 공급하는 전위를 생성하고,상기 제2 계층 메모리 블록 입력 신호 제어 회로는, 상기 제2 계층 메모리 블록 동작 제어 신호선의 전위의 상태에 따라, 상기 제2 계층 메모리 블록 어드레스 신호선으로부터 공급되는 전위로부터 상기 제1 계층 메모리 블록 어드레스 신호선의 전위를 생성하고,상기 제2 계층 메모리 블록 입력 신호 제어 회로는, 상기 제2 계층 메모리 블록 기입 데이터 신호선으로부터 공급되는 전위로부터, 상기 제1 계층 메모리 블록 기입 데이터 신호선에 공급하는 전위를 생성하고,상기 제2 계층 메모리 블록 입력 신호 제어 회로는, 상기 제2 계층 메모리 블록 판독 제어 신호선으로부터 공급되는 전위로부터, 상기 제1 계층 메모리 블록 판독 제어 신호선에 공급하는 전위를 생성하고,상기 제2 계층 메모리 블록 입력 신호 제어 회로는, 상기 제2 계층 메모리 블록 기입 제어 신호선으로부터 공급되는 전위로부터, 상기 제1 계층 메모리 블록 기입 제어 신호선에 공급하는 전위를 생성하고,상기 제2 계층 메모리 블록 출력 신호 제어 회로는, 상기 제2 계층 메모리 블록 동작 제어 신호선의 전위의 상태에 따라, 상기 제1 계층 메모리 블록 판독 데이터 신호선에 공급되는 전위로부터, 상기 제2 계층 메모리 블록 판독 데이터 신호선에 공급하는 전위를 생성하는, 반도체 장치.
- 다수의 제2 계층 메모리 블록을 포함하는 제3 계층 메모리 블록을 가지고,상기 다수의 제2 계층 메모리 블록 각각은 다수의 제1 계층 메모리 블록을 포함하고,상기 다수의 제1 계층 메모리 블록 각각은,전위를 보유하는 기능과 보유하고 있는 전위를 출력하는 기능을 각각 가지는 다수의 메모리 셀;제1 계층 메모리 블록 어드레스 신호선;제1 계층 메모리 블록 판독 데이터 신호선;제1 계층 메모리 블록 기입 데이터 신호선;제1 계층 메모리 블록 판독 제어 신호선; 및제1 계층 메모리 블록 기입 제어 신호선을 포함하고,상기 다수의 제2 계층 메모리 블록 각각은,제2 계층 메모리 블록 동작 제어 회로;제2 계층 메모리 블록 입력 신호 제어 회로;제2 계층 메모리 블록 출력 신호 제어 회로;제2 계층 메모리 블록 어드레스 신호선;제2 계층 메모리 블록 판독 데이터 신호선;제2 계층 메모리 블록 기입 데이터 신호선제2 계층 메모리 블록 판독 제어 신호선; 및제2 계층 메모리 블록 기입 제어 신호선을 포함하고,상기 제3 계층 메모리 블록은,제3 계층 메모리 블록 동작 제어 회로;제3 계층 메모리 블록 입력 신호 제어 회로;제3 계층 메모리 블록 출력 신호 제어 회로;제3 계층 메모리 블록 어드레스 신호선;제3 계층 메모리 블록 판독 데이터 신호선;제3 계층 메모리 블록 기입 데이터 신호선제3 계층 메모리 블록 판독 제어 신호선; 및제3 계층 메모리 블록 기입 제어 신호선을 포함하고,상기 다수의 제1 계층 메모리 블록 각각은, 상기 제1 계층 메모리 블록 어드레스 신호선으로부터 공급되는 전위의 상태에 의해 결정되는, 상기 다수의 메모리 셀 중 하나의 메모리 셀에 격납된 전위를, 상기 제1 계층 메모리 블록 판독 제어 신호선으로부터 공급되는 전위에 따라 상기 제1 계층 메모리 블록 판독 데이터 신호선에 출력하고,상기 다수의 제1 계층 메모리 블록 각각은, 상기 제1 계층 메모리 블록 어드 레스 신호선으로부터 공급되는 전위의 상태에 의해 결정되는, 상기 다수의 메모리 셀 중 하나의 메모리 셀에, 상기 제1 계층 메모리 블록 기입 제어 신호선으로부터 공급되는 전위에 따라, 상기 제1 계층 메모리 블록 기입 데이터 신호선의 전위를 격납하고,상기 제2 계층 메모리 블록 동작 제어 회로는, 상기 제2 계층 메모리 블록 어드레스 신호선으로부터 공급되는 전위의 상태에 따라, 상기 제2 계층 메모리 블록 동작 제어 신호선에 공급하는 전위를 생성하고,상기 제2 계층 메모리 블록 입력 신호 제어 회로는, 상기 제2 계층 메모리 블록 동작 제어 신호선의 전위의 상태에 따라, 상기 제2 계층 메모리 블록 어드레스 신호선으로부터 공급되는 전위로부터 상기 제1 계층 메모리 블록 어드레스 신호선의 전위를 생성하고,상기 제2 계층 메모리 블록 입력 신호 제어 회로는, 상기 제2 계층 메모리 블록 기입 데이터 신호선으로부터 공급되는 전위로부터, 상기 제1 계층 메모리 블록 기입 데이터 신호선에 공급하는 전위를 생성하고,상기 제2 계층 메모리 블록 입력 신호 제어 회로는, 상기 제2 계층 메모리 블록 판독 제어 신호선으로부터 공급되는 전위로부터, 상기 제1 계층 메모리 블록 판독 제어 신호선에 공급하는 전위를 생성하고,상기 제2 계층 메모리 블록 입력 신호 제어 회로는, 상기 제2 계층 메모리 블록 기입 제어 신호선으로부터 공급되는 전위로부터, 상기 제1 계층 메모리 블록 기입 제어 신호선에 공급하는 전위를 생성하고,상기 제2 계층 메모리 블록 출력 신호 제어 회로는, 상기 제2 계층 메모리 블록 동작 제어 신호선의 전위의 상태에 따라, 상기 제1 계층 메모리 블록 판독 데이터 신호선에 공급되는 전위로부터, 상기 제2 계층 메모리 블록 판독 데이터 신호선에 공급하는 전위를 생성하고,상기 제3 계층 메모리 블록 동작 제어 회로는, 상기 제3 계층 메모리 블록 어드레스 신호선으로부터 공급되는 전위의 상태에 따라, 상기 제3 계층 메모리 블록 동작 제어 신호선에 공급하는 전위를 생성하고,상기 제3 계층 메모리 블록 입력 신호 제어 회로는, 상기 제3 계층 메모리 블록 동작 제어 신호선의 전위의 상태에 따라, 상기 제3 계층 메모리 블록 어드레스 신호선으로부터 공급되는 전위로부터 상기 제2 계층 메모리 블록 어드레스 신호선의 전위를 생성하고,상기 제3 계층 메모리 블록 입력 신호 제어 회로는, 상기 제3 계층 메모리 블록 기입 데이터 신호선으로부터 공급되는 전위로부터, 상기 제2 계층 메모리 블록 기입 데이터 신호선에 공급하는 전위를 생성하고,상기 제3 계층 메모리 블록 입력 신호 제어 회로는, 상기 제3 계층 메모리 블록 판독 제어 신호선으로부터 공급되는 전위로부터, 상기 제2 계층 메모리 블록 판독 제어 신호선에 공급하는 전위를 생성하고,상기 제3 계층 메모리 블록 입력 신호 제어 회로는, 상기 제3 계층 메모리 블록 기입 제어 신호선으로부터 공급되는 전위로부터, 상기 제2 계층 메모리 블록 기입 제어 신호선에 공급하는 전위를 생성하고,상기 제3 계층 메모리 블록 출력 신호 제어 회로는, 상기 제3 계층 메모리 블록 동작 제어 신호선의 전위의 상태에 따라, 상기 제2 계층 메모리 블록 판독 데이터 신호선에 공급되는 전위로부터, 상기 제3 계층 메모리 블록 판독 데이터 신호선에 공급하는 전위를 생성하는, 반도체 장치.
- 제 1 항에 있어서, 상기 메모리는, 절연 표면을 가진 기판 위에 형성된 반도체 박막을 활성층으로 하는 박막트랜지스터를 포함하는, 반도체 장치.
- 제 6 항에 있어서, 상기 절연 표면을 가진 기판은 유리 기판, 석영 기판, 및 플라스틱 기판 중 어느 하나인, 반도체 장치.
- 제 1 항에 있어서, 상기 반도체 장치가 SOI 기판을 사용하여 형성되는, 반도체 장치.
- 제 2 항에 있어서, 상기 메모리는, 절연 표면을 가진 기판 위에 형성된 반도체 박막을 활성층으로 하는 박막트랜지스터를 포함하는, 반도체 장치.
- 제 9 항에 있어서, 상기 절연 표면을 가진 기판은 유리 기판, 석영 기판, 및 플라스틱 기판 중 어느 하나인, 반도체 장치.
- 제 2 항에 있어서, 상기 반도체 장치가 SOI 기판을 사용하여 형성되는, 반도체 장치.
- 제 3 항에 있어서, 상기 메모리는, 절연 표면을 가진 기판 위에 형성된 반도체 박막을 활성층으로 하는 박막트랜지스터를 포함하는, 반도체 장치.
- 제 12 항에 있어서, 상기 절연 표면을 가진 기판은 유리 기판, 석영 기판, 및 플라스틱 기판 중 어느 하나인, 반도체 장치.
- 제 3 항에 있어서, 상기 반도체 장치가 SOI 기판을 사용하여 형성되는, 반도체 장치.
- 제 4 항에 있어서, 상기 제1 계층 메모리 블록들은 서로 대칭이 되도록 배치되어 있는, 반도체 장치.
- 제 4 항에 있어서, 상기 제2 계층 메모리 블록들은, 절연 표면을 가진 기판 위에 형성된 반도체 박막을 활성층으로 하는 박막트랜지스터를 포함하는, 반도체 장치.
- 제 16 항에 있어서, 상기 절연 표면을 가진 기판은 유리 기판, 석영 기판, 및 플라스틱 기판 중 어느 하나인, 반도체 장치.
- 제 4 항에 있어서, 상기 반도체 장치가 SOI 기판을 사용하여 형성되는, 반도체 장치.
- 제 5 항에 있어서, 상기 제2 계층 메모리 블록들은 서로 대칭이 되도록 배치되어 있는, 반도체 장치.
- 제 5 항에 있어서, 상기 제1 계층 메모리 블록들은 서로 대칭이 되도록 배치되어 있는, 반도체 장치.
- 제 5 항에 있어서, 상기 제2 계층 메모리 블록들은, 절연 표면을 가진 기판 위에 형성된 반도체 박막을 활성층으로 하는 박막트랜지스터를 포함하는, 반도체 장치.
- 제 21 항에 있어서, 상기 절연 표면을 가진 기판은 유리 기판, 석영 기판, 및 플라스틱 기판 중 어느 하나인, 반도체 장치.
- 제 5 항에 있어서, 상기 반도체 장치가 SOI 기판을 사용하여 형성되는, 반도체 장치.
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