JPH06290589A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
- Publication number
- JPH06290589A JPH06290589A JP5100327A JP10032793A JPH06290589A JP H06290589 A JPH06290589 A JP H06290589A JP 5100327 A JP5100327 A JP 5100327A JP 10032793 A JP10032793 A JP 10032793A JP H06290589 A JPH06290589 A JP H06290589A
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- Japan
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- memory
- input
- memories
- pad
- semiconductor memory
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Abstract
(57)【要約】
〔目的〕 内蔵の複数のメモリへのデータと制御信号の
伝搬遅延時間を均一かつ最小化し、各メモリの動作性能
を向上すると共に、各メモリ間の性能差の少ない半導体
記憶装置を提供する。 〔構成〕 二次元的に配列された複数個のメモリ（１ａ
〜１ｄ）と、これらメモリの動作を制御する制御回路
（４）と、外部の信号線に接続される複数個のパッド
（２ａ〜２ｄ）と、これら各パッドの一つと各メモリの
一つとの間に接続されて対応のパッドと対応のメモリ間
の入出力データを仲介する複数個の入出力回路（３ａ〜
３ｄ）とを備え、各パッド（２ａ〜２ｄ）の一つと対応
の入出力回路と対応のメモリとから成る複数のメモリブ
ロック（Ａ〜Ｄ）が線対称の配列状態を保ちながら半導
体チップ上に配置されている。
伝搬遅延時間を均一かつ最小化し、各メモリの動作性能
を向上すると共に、各メモリ間の性能差の少ない半導体
記憶装置を提供する。 〔構成〕 二次元的に配列された複数個のメモリ（１ａ
〜１ｄ）と、これらメモリの動作を制御する制御回路
（４）と、外部の信号線に接続される複数個のパッド
（２ａ〜２ｄ）と、これら各パッドの一つと各メモリの
一つとの間に接続されて対応のパッドと対応のメモリ間
の入出力データを仲介する複数個の入出力回路（３ａ〜
３ｄ）とを備え、各パッド（２ａ〜２ｄ）の一つと対応
の入出力回路と対応のメモリとから成る複数のメモリブ
ロック（Ａ〜Ｄ）が線対称の配列状態を保ちながら半導
体チップ上に配置されている。
Description
【０００１】
【産業上の利用分野】本発明は、通信装置のバッファメ
モリなどとして利用される半導体記憶装置に関するもの
であり、特に、内蔵の複数のメモリ間で入出力データと
制御信号の伝播遅延時間の均一化と最小化とを図ること
により、性能の向上を実現した半導体記憶装置に関する
ものである。
モリなどとして利用される半導体記憶装置に関するもの
であり、特に、内蔵の複数のメモリ間で入出力データと
制御信号の伝播遅延時間の均一化と最小化とを図ること
により、性能の向上を実現した半導体記憶装置に関する
ものである。
【０００２】
【従来の技術】通信装置のバッファメモリなどとして利
用される半導体記憶装置の典型的なものは、複数の通信
チャネル群に対応して設置された複数のメモリと、これ
ら各メモリと各通信チャネル群のデータ線に接続される
対応のパッドとの間に設置される通信制御機能を備えた
複数個の入出力回路と、各入出力回路の要求に基づき各
メモリを制御する共通の制御回路とから構成される。一
例として、通信チャネル群が４群の場合について説明す
れば、図４に示すように、４個のメモリ１ａ〜１ｄが二
次元的に配置され、各通信チャネル群に接続される４個
のパッド２ａ〜２ｄがチップ周辺に配置され、４個のメ
モリ１ａ〜１ｄのそれぞれと４個のパッド２ａ〜２ｄの
それぞれとの間に通信制御機能を備えた４個の入出力回
路３ａ〜３ｄが配置されると共に、各メモリに共通の制
御回路４が配置される。
用される半導体記憶装置の典型的なものは、複数の通信
チャネル群に対応して設置された複数のメモリと、これ
ら各メモリと各通信チャネル群のデータ線に接続される
対応のパッドとの間に設置される通信制御機能を備えた
複数個の入出力回路と、各入出力回路の要求に基づき各
メモリを制御する共通の制御回路とから構成される。一
例として、通信チャネル群が４群の場合について説明す
れば、図４に示すように、４個のメモリ１ａ〜１ｄが二
次元的に配置され、各通信チャネル群に接続される４個
のパッド２ａ〜２ｄがチップ周辺に配置され、４個のメ
モリ１ａ〜１ｄのそれぞれと４個のパッド２ａ〜２ｄの
それぞれとの間に通信制御機能を備えた４個の入出力回
路３ａ〜３ｄが配置されると共に、各メモリに共通の制
御回路４が配置される。
【０００３】通信制御機能を備えた入出力回路３ａ〜３
ｄのそれぞれは、対応のパッド２ａ〜２ｄに接続される
チャネル群、例えば８個のチャネルの直列データを入出
力信号線６ａ〜６ｄを介して受信すると、各チャネルの
直列データを誤りチェックや訂正を行いながら並列デー
タに変換し、制御線７ａ〜７ｄを介して制御回路４に書
込み先頭アドレスと書込みデータ量とを含む書込み要求
を発する。この書込み要求を受けた制御回路４は、メモ
リ１ａ〜１ｄのうち対応のものに連なる制御信号線８ａ
〜８ｄ上にアドレスとライト指令を出力することによ
り、入出力回路３ａ〜３ｄの一つからデータ線７ａ〜７
ｄの一つに出力中の並列データを対応のメモリに書込ま
せる。メモリ１ａ〜１ｄからの並列データの読出しに際
しては、上記書込みの場合に準じた逆向きの動作が行わ
れる。
ｄのそれぞれは、対応のパッド２ａ〜２ｄに接続される
チャネル群、例えば８個のチャネルの直列データを入出
力信号線６ａ〜６ｄを介して受信すると、各チャネルの
直列データを誤りチェックや訂正を行いながら並列デー
タに変換し、制御線７ａ〜７ｄを介して制御回路４に書
込み先頭アドレスと書込みデータ量とを含む書込み要求
を発する。この書込み要求を受けた制御回路４は、メモ
リ１ａ〜１ｄのうち対応のものに連なる制御信号線８ａ
〜８ｄ上にアドレスとライト指令を出力することによ
り、入出力回路３ａ〜３ｄの一つからデータ線７ａ〜７
ｄの一つに出力中の並列データを対応のメモリに書込ま
せる。メモリ１ａ〜１ｄからの並列データの読出しに際
しては、上記書込みの場合に準じた逆向きの動作が行わ
れる。
【０００４】
【発明が解決しようとする課題】上記従来の半導体記憶
装置は、各メモリと各入出力回路間のデータ線５ａ〜５
ｄや、各パッドと各入出力回路間の入出力信号線６ａ〜
６ｄの長さが異なっている。このため、各パッドと対応
のメモリ間のデータの伝搬遅延時間に差異が生じ、各メ
モリの性能に差異が生じてしまうという問題がある。更
に、各メモリと制御回路４間の制御信号線８ａ〜８ｄの
長さの違いによりアドレスを含む制御信号の伝搬遅延時
間が異なるため、制御回路４からの制御に対する応答速
度がメモリによって異なってしまい、誤動作の原因とな
り易いという問題点がある。従って、本発明の目的は、
各パッドと対応のメモリ間のデータ伝搬遅延時間と、制
御回路と各メモリ間の制御信号の伝搬遅延時間とを均一
化かつ最小化して、各メモリの動作性能の向上を図ると
共に、メモリ相互の性能差を最小として装置全体の動作
速度を高速化した半導体記憶装置を提供することにあ
る。
装置は、各メモリと各入出力回路間のデータ線５ａ〜５
ｄや、各パッドと各入出力回路間の入出力信号線６ａ〜
６ｄの長さが異なっている。このため、各パッドと対応
のメモリ間のデータの伝搬遅延時間に差異が生じ、各メ
モリの性能に差異が生じてしまうという問題がある。更
に、各メモリと制御回路４間の制御信号線８ａ〜８ｄの
長さの違いによりアドレスを含む制御信号の伝搬遅延時
間が異なるため、制御回路４からの制御に対する応答速
度がメモリによって異なってしまい、誤動作の原因とな
り易いという問題点がある。従って、本発明の目的は、
各パッドと対応のメモリ間のデータ伝搬遅延時間と、制
御回路と各メモリ間の制御信号の伝搬遅延時間とを均一
化かつ最小化して、各メモリの動作性能の向上を図ると
共に、メモリ相互の性能差を最小として装置全体の動作
速度を高速化した半導体記憶装置を提供することにあ
る。
【０００５】
【課題を解決するための手段】本発明の半導体記憶装置
は、各パッドの一つと対応の入出力回路と対応のメモリ
とから成る複数のメモリブロックが、線対称の配列状態
を保ちながら半導体チップ上に配置されている。本発明
の好適な実施例によれば、制御回路が線対称の中心線上
に配置される。
は、各パッドの一つと対応の入出力回路と対応のメモリ
とから成る複数のメモリブロックが、線対称の配列状態
を保ちながら半導体チップ上に配置されている。本発明
の好適な実施例によれば、制御回路が線対称の中心線上
に配置される。
【０００６】
【作用】上記の構成によれば、メモリと入出力回路とパ
ッドとを直線上に配置でき、それぞれのデータ転送経路
の長さが最短化される。また、全てのメモリに対して同
様の配置を行うことで、各パッドから対応のメモリまで
のデータ転送経路長を均一にすることができる。したが
って、各メモリと外部との動作タイミングの差が最小化
され、動作性能が向上するとともに、メモリごとのデー
タ伝播遅延時間が揃い、メモリ間の性能差が最小化され
る。また、本発明の好適な実施例によれば、制御回路か
らの制御信号の伝搬遅延時間も最小かつ均一になりメモ
リの動作性能が向上し性能差が最小になる。
ッドとを直線上に配置でき、それぞれのデータ転送経路
の長さが最短化される。また、全てのメモリに対して同
様の配置を行うことで、各パッドから対応のメモリまで
のデータ転送経路長を均一にすることができる。したが
って、各メモリと外部との動作タイミングの差が最小化
され、動作性能が向上するとともに、メモリごとのデー
タ伝播遅延時間が揃い、メモリ間の性能差が最小化され
る。また、本発明の好適な実施例によれば、制御回路か
らの制御信号の伝搬遅延時間も最小かつ均一になりメモ
リの動作性能が向上し性能差が最小になる。
【０００７】
【実施例】図１は、本発明の第１の実施例の半導体記憶
装置の構成を示すブロック図である。この実施例の半導
体記憶装置によれば、二次元的に配列された４個のメモ
リ１ａ〜１ｄと、４個のメモリ１ａ〜１ｄの動作を制御
する共通の制御回路４と、外部の信号線に接続される４
個のパッド２ａ〜２ｄと、４個のパッド２ａ〜２ｄのそ
れぞれと４個のメモリ１ａ〜１ｄのそれぞれとの間に接
続され、対応のパッドと対応のメモリ間の入出力データ
を仲介する４個の入出力回路３ａ〜３ｄとが半導体チッ
プ上に配置されている。
装置の構成を示すブロック図である。この実施例の半導
体記憶装置によれば、二次元的に配列された４個のメモ
リ１ａ〜１ｄと、４個のメモリ１ａ〜１ｄの動作を制御
する共通の制御回路４と、外部の信号線に接続される４
個のパッド２ａ〜２ｄと、４個のパッド２ａ〜２ｄのそ
れぞれと４個のメモリ１ａ〜１ｄのそれぞれとの間に接
続され、対応のパッドと対応のメモリ間の入出力データ
を仲介する４個の入出力回路３ａ〜３ｄとが半導体チッ
プ上に配置されている。
【０００８】４個のパッド２ａ〜２ｄのそれぞれと、対
応の４個の入出力回路３ａ〜３ｄのそれぞれと、対応の
４個のメモリ１ａ〜１ｄのそれぞれとから成る４個のメ
モリブロックＡ，Ｂ，Ｃ，Ｄが構成されている。すなわ
ち、メモリ１ａと入出力回路３ａとパッド２ａとでメモ
リブロックＡが構成され、メモリ１ｂと入出力回路３ｂ
とパッド２ｂとでメモリブロックＢが構成され、メモリ
１ｃと入出力回路３ｃとパッド２ｃとでメモリブロック
Ｃが構成され、メモリ１ｄと入出力回路３ｄとパッド２
ｄとでメモリブロックＤが構成されている。４個のメモ
リブロックＡ〜Ｄは、直線ＸーＸ’と直線ＹーＹ’のそ
れぞれを中心とする線対称の配列状態を保ちながら半導
体チップ上に配置されている。さらに、制御回路４は、
線対称の中心線の一方、ＸーＸ’上に配置されている。
応の４個の入出力回路３ａ〜３ｄのそれぞれと、対応の
４個のメモリ１ａ〜１ｄのそれぞれとから成る４個のメ
モリブロックＡ，Ｂ，Ｃ，Ｄが構成されている。すなわ
ち、メモリ１ａと入出力回路３ａとパッド２ａとでメモ
リブロックＡが構成され、メモリ１ｂと入出力回路３ｂ
とパッド２ｂとでメモリブロックＢが構成され、メモリ
１ｃと入出力回路３ｃとパッド２ｃとでメモリブロック
Ｃが構成され、メモリ１ｄと入出力回路３ｄとパッド２
ｄとでメモリブロックＤが構成されている。４個のメモ
リブロックＡ〜Ｄは、直線ＸーＸ’と直線ＹーＹ’のそ
れぞれを中心とする線対称の配列状態を保ちながら半導
体チップ上に配置されている。さらに、制御回路４は、
線対称の中心線の一方、ＸーＸ’上に配置されている。
【０００９】この結果、メモリ１ａ〜１ｄと対応の入出
力回路３ａ〜３ｄ間のデータ線５ａ〜５ｂは、全て同一
かつ最短の状態となる。また、パッド２ａ〜２ｄと対応
の入出力回路３ａ〜３ｄ間の入出力信号線６ａ〜６ｂ
も、全て同一かつ最短の状態となる。さらに、各メモリ
１ａ〜１ｄのそれぞれと制御回路４との間の制御信号線
８ａ〜８ｄも、全て同一かつ最短の状態となる。また、
入出力回路３ａ〜３ｄのそれぞれと制御回路４との間の
制御信号線７ａ〜７ｄも全て同一となる。この結果、パ
ッド２ａ〜２ｄと対応のメモリ１ａ〜１ｄ間のデータ転
送経路の長さが同一かつ最短になり、信号線の負荷が最
小になることでデータ伝搬遅延時間が減少し、チップ外
部とチップ内部の動作タイミングのずれが最小になり、
チップ外部とのデータ転送性能が向上する。また、全て
の入出力回路３ａ〜３ｄを対応のメモリ１ａ〜１ｄに同
一の距離を保って接近して配置するため、メモリごとの
動作タイミングのずれが最小になり、メモリ間の性能差
が最小になる。
力回路３ａ〜３ｄ間のデータ線５ａ〜５ｂは、全て同一
かつ最短の状態となる。また、パッド２ａ〜２ｄと対応
の入出力回路３ａ〜３ｄ間の入出力信号線６ａ〜６ｂ
も、全て同一かつ最短の状態となる。さらに、各メモリ
１ａ〜１ｄのそれぞれと制御回路４との間の制御信号線
８ａ〜８ｄも、全て同一かつ最短の状態となる。また、
入出力回路３ａ〜３ｄのそれぞれと制御回路４との間の
制御信号線７ａ〜７ｄも全て同一となる。この結果、パ
ッド２ａ〜２ｄと対応のメモリ１ａ〜１ｄ間のデータ転
送経路の長さが同一かつ最短になり、信号線の負荷が最
小になることでデータ伝搬遅延時間が減少し、チップ外
部とチップ内部の動作タイミングのずれが最小になり、
チップ外部とのデータ転送性能が向上する。また、全て
の入出力回路３ａ〜３ｄを対応のメモリ１ａ〜１ｄに同
一の距離を保って接近して配置するため、メモリごとの
動作タイミングのずれが最小になり、メモリ間の性能差
が最小になる。
【００１０】図２は、本発明の第２の実施例の半導体記
憶装置の構成を示すブロック図である。この実施例で
は、制御回路４が線対称の中心線の他方、ＹーＹ’上に
配置されている。
憶装置の構成を示すブロック図である。この実施例で
は、制御回路４が線対称の中心線の他方、ＹーＹ’上に
配置されている。
【００１１】図３は、本発明の第３の実施例の半導体記
憶装置の構成を示すブロック図である。この実施例で
は、制御回路４が線対称の中心線ＸーＸ’，ＹーＹ’の
いずれの上にも配置されていない点で上述した第１，第
２の実施例とは異なっている。この実施例では、。メモ
リ１ａ〜１ｄのそれぞれと制御回路４間の制御信号線８
ａ〜８ｄは異なるが、各パッドと対応のメモリ間の信号
線の長さは、全て同一かつ最短の状態になっている。
憶装置の構成を示すブロック図である。この実施例で
は、制御回路４が線対称の中心線ＸーＸ’，ＹーＹ’の
いずれの上にも配置されていない点で上述した第１，第
２の実施例とは異なっている。この実施例では、。メモ
リ１ａ〜１ｄのそれぞれと制御回路４間の制御信号線８
ａ〜８ｄは異なるが、各パッドと対応のメモリ間の信号
線の長さは、全て同一かつ最短の状態になっている。
【００１２】
【発明の効果】以上詳細に説明したように、本発明によ
れば、チップ外部とメモリ間のデータ転送経路上の伝搬
遅延時間が最小かつ均一化され、外部とメモリ間のデー
タ転送性能がメモリごとにばらつくことなく向上し、メ
モリの制御に対する応答速度が向上することで、記憶装
置全体としての動作速度が高速化されるという効果が奏
される。
れば、チップ外部とメモリ間のデータ転送経路上の伝搬
遅延時間が最小かつ均一化され、外部とメモリ間のデー
タ転送性能がメモリごとにばらつくことなく向上し、メ
モリの制御に対する応答速度が向上することで、記憶装
置全体としての動作速度が高速化されるという効果が奏
される。
【図１】本発明の第１の実施例の半導体記憶装置の構成
を示すブロック図である。
を示すブロック図である。
【図２】本発明の第２の実施例の半導体記憶装置の構成
を示すブロック図である。
を示すブロック図である。
【図３】本発明の第３の実施例の半導体記憶装置の構成
を示すブロック図である。
を示すブロック図である。
【図４】従来の半導体記憶装置の構成を示すブロック図
である。
である。
1a〜1d メモリ 2a〜2d パッド 3a〜3d 入出力回路 4 制御回路 5a〜5b データ線 6a〜6b 入出力信号線 8a〜8b 制御信号線
Claims (4)
- 【請求項１】 二次元的に配列された複数個のメモリ
と、これらメモリの動作を制御する制御回路と、外部の
信号線に接続される複数個のパッドと、これらパッドの
一つと前記各メモリの一つとの間に接続されて対応のパ
ッドと対応のメモリ間の入出力データを仲介する複数個
の入出力回路とが半導体チップ上に配置された半導体記
憶装置において、 前記各パッドの一つと対応の入出力回路と対応のメモリ
とから成る複数のメモリブロックが線対称の配列状態を
保ちながら前記半導体チップ上に配置されたことを特徴
とする半導体記憶装置。 - 【請求項２】前記各メモリブロックを構成するメモリと
入出力回路とパッドとは１本の直線上に隣接して配置さ
れたことを特徴とする請求項１記載の半導体記憶装置。 - 【請求項３】 前記制御回路が前記線対称の中心線上に
配置されたことを特徴とする請求項１又は２記載の半導
体記憶装置。 - 【請求項４】前記各パッドは外部の直列データ伝送路に
接続される複数の入出力端子から成り、前記各入出力回
路はデータの直列／並列変換手段を備えたことを特徴と
する請求項１乃至３記載の半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5100327A JPH06290589A (ja) | 1993-04-02 | 1993-04-02 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5100327A JPH06290589A (ja) | 1993-04-02 | 1993-04-02 | 半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06290589A true JPH06290589A (ja) | 1994-10-18 |
Family
ID=14271073
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5100327A Withdrawn JPH06290589A (ja) | 1993-04-02 | 1993-04-02 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06290589A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100463202B1 (ko) * | 2002-07-02 | 2004-12-23 | 삼성전자주식회사 | 반도체 메모리 장치의 패드 및 주변 회로 레이아웃 |
| JP2008004256A (ja) * | 2006-05-25 | 2008-01-10 | Semiconductor Energy Lab Co Ltd | 半導体装置 |
| JP2009010397A (ja) * | 2000-09-08 | 2009-01-15 | Seiko Epson Corp | 半導体装置の製造方法 |
| JP2013069404A (ja) * | 2006-05-25 | 2013-04-18 | Semiconductor Energy Lab Co Ltd | 半導体装置 |
-
1993
- 1993-04-02 JP JP5100327A patent/JPH06290589A/ja not_active Withdrawn
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009010397A (ja) * | 2000-09-08 | 2009-01-15 | Seiko Epson Corp | 半導体装置の製造方法 |
| KR100463202B1 (ko) * | 2002-07-02 | 2004-12-23 | 삼성전자주식회사 | 반도체 메모리 장치의 패드 및 주변 회로 레이아웃 |
| JP2008004256A (ja) * | 2006-05-25 | 2008-01-10 | Semiconductor Energy Lab Co Ltd | 半導体装置 |
| JP2013069404A (ja) * | 2006-05-25 | 2013-04-18 | Semiconductor Energy Lab Co Ltd | 半導体装置 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20000704 |