JP2002528841A - 不揮発性メモリ・アレイにおけるページの消去および消去確認方法 - Google Patents

不揮発性メモリ・アレイにおけるページの消去および消去確認方法

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JP2002528841A JP2000577666A JP2000577666A JP2002528841A JP 2002528841 A JP2002528841 A JP 2002528841A JP 2000577666 A JP2000577666 A JP 2000577666A JP 2000577666 A JP2000577666 A JP 2000577666A JP 2002528841 A JP2002528841 A JP 2002528841A
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ミヒャエル・エス．・シー．チャン
シェーン・チャールズ・ホルマー
ビンセント・レウン
ビン・クアン・レ
勝 矢野
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    • G11C16/344—Arrangements for verifying correct erasure or for detecting overerased cells

Abstract

(57)【要約】 不揮発性メモリ装置が、各ワード線（１６と１８）に接続された複数のＭＯＳトランジスタ（３４と３６）を含み、各ワード線（１６と１８）上のメモリ・セル（８ａ、１０ａおよび８ｂ、１０ｂ）に記憶された個々のメモリ・ページを消去し消去確認することを可能にする。メモリ・セルのページを消去する方法は、ＭＯＳトランジスタ（１６と１８）のうちの１つに消去電圧を印加して各ワード線に沿ったメモリ・セル・ページを消去する段階と、ページ消去に選択されていないワード線に接続された他のＭＯＳトランジスタに初期消去抑止浮動電圧を印加する段階とを含む。消去確認モードにおいて、消去モードでページ消去に選択されたワード線に消去確認電圧が印加され、ページ消去に選択されていないワード線に消去確認非選択電圧が印加される。

Description

【発明の詳細な説明】
【０００１】 （技術分野） 本発明は、不揮発性メモリ装置に関し、不揮発性メモリ装置内のメモリ・ペー
ジを消去し消去確認する方法に関する。
【０００２】 （背景技術） 半導体集積回路産業によって、不揮発性メモリ装置が、コンピュータやデジタ
ル通信などの様々な用途に開発されてきた。不揮発性メモリ装置の例には、従来
の電子消去可能プログラマブル読取り専用メモリ（ＥＥＰＲＯＭ）やフラッシュ
・メモリがある。従来のＥＥＰＲＯＭは、一般に、半導体チップ上にアレイで配
列された複数のデュアル・ゲートＮＡＮＤメモリ・ゲートを含む。
【０００３】 従来のＮＡＮＤ不揮発性メモリ・アレイにおいて、ＮＡＮＤメモリ・ゲートは
、複数の行と列に配列され、ＮＡＮＤゲートの各行が各ワード線に接続され、Ｎ
ＡＮＤゲートの各列が各ビット線に接続されている。それぞれのＮＡＮＤゲート
は、一般に、フローティング・ゲート、制御ゲート、およびフローティング・ゲ
ートと制御ゲートの間のポリシリコン間誘電体層を含むデュアル・ゲート構造を
有する。ＮＡＮＤフラッシュ・メモリ回路が、シリコンを主成分とする半導体チ
ップ上に実現されるとき、フローティング・ゲートは、パターン形成された第１
のポリシリコン（ＰＯＬＹ−１）層によって形成され、制御ゲートは、ポリシリ
コン間層とＰＯＬＹ−１層上にパターン形成された第２のポリシリコン（ＰＯＬ
Ｙ−２）層によって形成される。ビット線は、ＮＡＮＤメモリ・ゲートの各列を
横切って接続された金属層ストリップとして半導体チップ上に実現され、ワード
線は、ＮＡＮＤメモリ・ゲートの各行の制御ゲートを横切って接続されたＰＯＬ
Ｙ−２層ストリップとして実現される。
【０００４】 従来のＮＡＮＤフラッシュ・メモリ・アレイにおいて、各ワード線上のＮＡＮ
Ｄゲートは、複数のビットからなる２進ワードを記憶することができる。従来の
ＮＡＮＤフラッシュ・メモリ装置は、プログラム・モード、プログラム確認モー
ド、読取りモード、消去モードおよび消去確認モードを含む５つの動作モードを
有する。１つのワード線上の１ワードのメモリ記憶として１ページが定義される
。セクタは、たとえば１６ページのメモリ記憶などの複数のページとして定義さ
れる。従来のＮＡＮＤフラッシュ・メモリ・アレイの消去モードでの動作におい
て、メモリ・セルの全セクタが一度に消去される。従来のＮＡＮＤフラッシュ・
メモリ・アレイが消去操作後に消去確認モードのときは、メモリ・セルの全セク
タが一度に消去確認される。
【０００５】 メモリ・セルの複数のページの全セクタを一度に消去しなければならない欠点
は、用途により、メモリ・セルの同一セクタ内の他のワードを保存したままワー
ドのうちの一部を消去しなければならない場合があることである。メモリ・セル
の全セクタを一度に消去しなければならない不都合のため、セクタ内のワードの
うちの一部を保持したい場合、従来のＮＡＮＤフラッシュ・メモリ装置は、メモ
リ・セルの全セクタを消去した後で保持すべきワードを再び書き込まなければな
らない。したがって、全セクタを消去することなくメモリ・セルのセクタの一部
分を消去するＮＡＮＤフラッシュ・メモリ装置および方法が必要である。
【０００６】 （本発明の開示） 本発明は、この必要性を満たす。本発明は、メモリ・セルの各行に接続された
複数のワード線に配列された複数のメモリ・セルを含む不揮発性メモリ装置内の
メモリ・ページを消去する方法を提供し、ワード線は、ゲート、ソースおよびド
レインを含む複数の各金属酸化物半導体（ＭＯＳ）トランジスタに結合される。
本発明によれば、ページ消去方法は、一般に、 （ａ）ワード線のうちの１つの選択したワード線に消去電圧を印加して、選択し
たワード線上の選択されたメモリ・ページを消去する段階と、 （ｂ）ワード線のうちの１つの選択されていないワード線に初期消去抑止浮動電
圧を印加して、選択されていないワード線上のページ消去に選択されていないメ
モリ・ページを維持する段階とを含む。
【０００７】 一実施形態において、選択したワード線に接続された選択したＭＯＳトランジ
スタに印加される消去電圧が約０Ｖであり、非選択ワード線に印加される初期消
去抑止浮動電圧が、一般に、約１．７Ｖ〜約２．３Ｖの範囲のＶcc−Ｖtnである
。この時、非選択ワード線は本質的に浮動している。消去モードにおいて基板に
約２０Ｖの基板電圧が印加されるとき、非選択ワード線が基板電圧に結合される
。さらに、ＭＯＳトランジスタがｎチャネルＭＯＳ（ＮＭＯＳ）トランジスタを
含む実施形態において、消去モードにおいて、ＮＭＯＳトランジスタのソースが
各ワード線に接続され、選択したワード線上のメモリを消去するために、選択し
たＮＭＯＳトランジスタのドレインに消去電圧が印加される。
【０００８】 さらに他の実施形態において、消去モードにおいて、約２０Ｖの基板電圧が基
板のｐウェルに印加され、約２．７Ｖ〜約３．３Ｖの範囲のゲート・ターン・オ
ン電圧がＮＭＯＳトランジスタのゲートに印加される。次に、最初に浮動してい
る非選択ワード線は、約２０Ｖの基板電圧が基板のｐウェルに印加されるときに
約２０Ｖの電圧に結合される。
【０００９】 ページ消去確認モードにおけるさらに他の実施形態において、本発明による方
法は、さらに、 （ｃ）選択したメモリ・ページに消去電圧を印加した段階の後で選択したワード
線に消去確認電圧を印加して、選択したメモリ・ページが消去されたことを確認
する段階と、 （ｄ）非選択ワード線に初期消去抑止浮動電圧を印加した段階の後で非選択ワー
ド線に消去確認非選択電圧を印加して、消去抑止された非選択メモリ・ページを
確認する段階とを含む。
【００１０】 一実施形態において、選択したワード線が接続された選択したＭＯＳトランジ
スタに印加される消去確認電圧が約０Ｖであり、非選択ワード線に接続された非
選択ＭＯＳトランジスタに印加される消去確認非選択電圧が約４．５Ｖである。
ＭＯＳトランジスタがＮＭＯＳトランジスタを含む実施形態において、消去確認
電圧と消去確認非選択電圧は、ＮＭＯＳトランジスタのドレインに印加される。
【００１１】 さらに他の実施形態において、消去確認モードにおいて約０．７Ｖのアレイ・
グランド電圧が、フラッシュ・メモリ・アレイのアレイ・グランドに印加される
。さらに他の実施形態において、約７Ｖ〜約８Ｖの範囲のゲート・ターン・オン
電圧が、ＮＭＯＳトランジスタのゲートに印加され、非選択ワード線が約４．５
Ｖに駆動される。消去確認モードにおいて基板のｐウェルは０Ｖに接地される。
【００１２】 本発明は、また、一般に、 （ａ）第１の基板電圧を印加してメモリ装置を消去モードに設定することができ
る半導体基板と、 （ｂ）前記基板上に複数の行で配列され、それぞれ各ビットを記憶することがで
きるメモリ・セルのアレイと、 （ｃ）メモリ・セルの各行にそれぞれ接続された複数のワード線と、 （ｄ）ワード線のそれぞれにそれぞれ接続された複数のＭＯＳトランジスタとを
含み、ワード線がそれぞれ、消去モードにおいて、消去電圧を受け取って各ワー
ド線上のメモリ・セルに記憶されたビットを消去することができ、さらに初期消
去抑止浮動電圧を受け取って各ワード線上のメモリ・セルに記憶されたビットを
維持することができる不揮発性メモリ装置を提供する。
【００１３】 一実施形態において、本発明による不揮発性メモリ装置は、さらに、ＭＯＳト
ランジスタのゲートにゲート・ターン・オン電圧を提供するように接続されたワ
ード線ポンプを含む。さらに他の実施形態において、不揮発性メモリ装置は、さ
らに、ワード線ポンプに接続されゲート・ターン・オン電圧を生成するＸデコー
ダを含む。Ｘデコーダとワード線ポンプは、メモリ・セルの各セクタ内にＭＯＳ
トランジスタを備える。
【００１４】 さらに他の実施形態において、本発明による不揮発性メモリ装置は、さらに、
消去モードで各ＭＯＳトランジスタに消去電圧を提供し、消去確認モードで各Ｍ
ＯＳトランジスタに消去確認電圧と消去確認非選択電圧を提供するように接続さ
れたＸＴデコーダを含む。 消去モードにおいて、約２０Ｖの基板電圧が、不揮発性メモリ装置の基板のｐ
ウェルに印加され、消去確認モードでは、基板のｐウェルが０Ｖに接地される。
【００１５】 さらに他の実施形態において、メモリ・アレイの各セクタは、複数の選択ドレ
イン素子と複数の選択ソース素子を含む。選択ドレイン素子のゲートと選択ソー
ス素子のゲートは、消去モードにおいて、最初に浮動し、その後で約２０Ｖの基
板電圧に結合される。消去確認モードにおいて、選択ドレイン素子と選択ソース
素子のゲートが約４．５Ｖの電圧に駆動され、アレイ・グランドに約０．７Ｖの
電圧が印加される。
【００１６】 本発明による不揮発性メモリ装置内のメモリ・セルのページを消去し消去確認
する不揮発性メモリ装置および方法により、ユーザは、ワード線のうちの任意の
ワード線上のメモリ・セルの任意のページを個別に消去することができ、それに
より、セクタ内の必ずしもすべてのページを消去する必要がない用途においてメ
モリ・セルの複数ページの全セクタを消去することが不要になるため有利である
。
【００１７】 本発明をその特定の実施形態に関して説明し、添付図面を参照する。 （発明を実施する形態） 図１(ａ)は、本発明によりメモリ・セルの個々のページを消去し消去確認する
ことができる不揮発性メモリ装置の回路図を示す。本発明による不揮発性メモリ
装置は、図１(ａ)に示したようなセクタ１００や２００などのメモリ・セルの複
数のセクタと、ページ・バッファ２と、メモリ・セルの各列にそれぞれ接続され
た複数のビット線４と６とを含む。第１のセクタ１００内で、メモリ・セルは、
ビット線４と６にそれぞれ沿った複数のＮＡＮＤゲート８ａ、８ｂ、．．．およ
び１０ａ、１０ｂ、．．．として示される。第２のセクタ２００内で、メモリ・
セルは、ビット線４と６にそれぞれ沿ったＮＡＮＤゲート１２ａ、１２ｂ、．．
． および１４ａ、１４ｂ、．．．として示される。
【００１８】 セクタ１００において、ワード線１６と１８などの複数のワード線がそれぞれ
、ＮＡＮＤメモリ・セル８ａ、１０ａ、．．．および８ｂ、１０ｂ、．．．の各行
を横切って接続される。各ワード線上のＮＡＮＤメモリ・セルは、１つのメモリ
・ページを記憶する。メモリの各セクタは、たとえば、典型的なＮＡＮＤアレイ
１６のワード線に沿って配置された複数のページ、たとえば１６ページのメモリ
・セルを含む。メモリ・セル８ａ、８ｂ、１０ａ、１０ｂ、．．．はそれぞれ、
各ビットを記憶することができる。
【００１９】 各セクタ内で、メモリ・セルの各列はそれぞれ、電圧Ｖdと電圧Ｖsが供給され
る選択ドレイン素子のゲートと選択ソース素子のゲートに接続される。たとえば
、第１のセクタ１００において、選択ドレイン素子１９と２１のゲートは、ビッ
ト線４と６に沿ったコア・メモリ・セル８ａ、８ｂ、．．．および１０ａ、１０
ｂ、．．．の各行にそれぞれ接続される。さらに、選択ソース・ゲート２０と２
２は、第１のセクタ１００内のメモリ・セル８ａ、８ｂ、．．．１０ａ、１０ｂ
、．．．）の各列に接続される。同様に、第２のセクタ２００において、選択ド
レイン素子２４と２６のゲートは、ビット線４と６に沿ったコア・メモリ・セル
１２ａ、１２ｂ、．．．および１４ａ、１４ｂ、．．．の各列に接続される。さ
らに、選択ソース・ゲート２８と３０は、第２のセクタ２００内のメモリ・セル
１２ａ、１２ｂ、．．．および１４ａ、１４ｂ、．．．の各列に接続される。
【００２０】 フラッシュ・メモリ装置が消去モードのとき、選択ドレイン素子１９と２１お
よび選択ソース素子２０と２２の両方のゲートは、特定の直流電圧に駆動されな
い。選択ドレインと選択ソース素子のゲートは、最初に、フラッシュ・メモリが
消去モードに設定されているときにＶcc−Ｖtnの電圧で浮動し、その後で、消去
操作中にフラッシュ・メモリ装置の基板に印加される電圧でありかつ一般に約２
０Ｖの基板電圧に結合される。フラッシュ・メモリ装置が消去確認モードに設定
されるとき、基板３２は、０Ｖに駆動され、選択ドレイン素子１９と２１および
選択ソース素子２０と２２の両方のゲートが、約４．５Ｖの電圧に駆動される。
本発明によれるフラッシュ・メモリ装置の消去操作作と消去確認操作については
、後でより詳細に説明する。
【００２１】 両セクタ１００と２００内のメモリ・セル、選択ドレイン・ゲートおよび選択
ソース・ゲートは、単一の半導体基板３２上に配置される。コア・メモリ・セル
８ａ、８ｂ、１０ａ、１０ｂ、１２ａ、１２ｂ、１４ａ、１４ｂ、．．．は、基
板３２のｐウェル上にある。基板、ｐウェル、ＮＡＮＤメモリ・セル、選択ドレ
イン・ゲートおよび選択ソース・ゲートは、当業者に既知の従来の方法を使用し
て製造することができる。
【００２２】 本発明による不揮発性メモリ装置は、プログラム・モード、プログラム確認モ
ード、読取りモード、消去モードおよび消去確認モードのメモリ動作が可能であ
る。本発明が消去モードと消去確認モードだけに関係するものであるため、消去
操作と消去確認操作だけを詳細に説明する。プログラム・モード、プログラム確
認モードおよび読取りモードでは、本発明による不揮発性メモリ装置は、当業者
に既知の従来の方法を使用して操作することができる。
【００２３】 本発明によれば、ｎチャネルＭＯＳ（ＮＭＯＳ）トランジスタなどの複数の金
属酸化物半導体（ＭＯＳ）トランジスタはそれぞれ、各セクタ内のワード線のそ
れぞれに接続される。たとえば、第１のセクタ１００において、ＮＭＯＳトラン
ジスタ３４と３６はそれぞれ、ワード線１６と１８に接続される。第２のセクタ
２００において、ＮＭＯＳトランジスタ３８と４０はそれぞれ、メモリ・セル１
２ａ、１４ａ、．．．および１２ｂ、１４ｂ、．．．の各列を横切って接続され
たワード線４２と４４に接続される。消去モードにおいて、各ＭＯＳトランジス
タは、消去電圧を受け取って各ワード線上のメモリ・セルに記憶されたビットを
消去することができ、また初期消去抑止浮動電圧を受け取って各ワード線上のメ
モリ・セルに記憶されたビットを維持することできる。
【００２４】 不揮発性メモリ装置が本発明による消去モードであるとき、基板３２のｐウェ
ルに約２０Ｖの基板電圧が印加される。一実施形態において、消去するように選
択されたワード線に印加される消去電圧は約０Ｖであり、ページ消去するように
選択されていないワード線上で最初に浮動する消去抑止電圧は電圧Ｖcc−Ｖtnで
あり、ここでＶccは約２．７Ｖ〜３．３Ｖの範囲の電圧であり、Ｖtnは、ＭＯＳ
トランジスタのしきい電圧である。消去電圧は、単に０Ｖの接地電圧でもよい。
【００２５】 初期消去抑止浮動電圧は、非選択ワード線が基板電圧に結合される前の消去モ
ードでの非選択ワード線上の電圧である。電圧Ｖccが一般に約２．７Ｖ〜約３．
３Ｖの範囲であり、しきい電圧Ｖtnが一般に約１Ｖであるため、初期消去抑止浮
動電圧は、一般に、消去抑止操作のための非選択ワード線上で約１．７Ｖ〜２．
３Ｖの範囲である。消去モードにおいて一般に約２０Ｖの基板電圧Ｖsubがフラ
ッシュ・メモリ装置の基板３２に印加された後で、非選択ワード線は、消去抑止
する基板電圧Ｖsubに実質的に結合される。
【００２６】 前述の消去電圧と消去抑止電圧の範囲は、単に本発明による不揮発性メモリ装
置の所与のセクタにおけるページ消去操作の例である。しかしながら、本発明の
原理は、そのような電圧範囲に制限されない。別の実施形態においてワード線に
他の消去電圧と消去抑止電圧を印加することができる。 さらに他の実施形態において、各セクタ内のＭＯＳトランジスタのゲートにワ
ード線ポンプが接続され、各セクタ内のＭＯＳトランジスタのゲートの電圧を制
御するためにＸデコーダが各ワード線ポンプに接続される。たとえば、第１のセ
クタ１００内では、第１のＸデコーダ４６が、第１のワード線ポンプ４８に接続
され、この第１のワード線ポンプ４８は、消去モードにおいてＭＯＳトランジス
タ３４と３６のゲートにゲート・ターン・オン電圧を提供するために接続される
。同様に、メモリ・セルの第２のセクタ２００の場合、第２のＸデコーダ５０が
、ＭＯＳトランジスタ３８と４０のゲートに接続された第２のワード線ポンプ５
２に接続される。
【００２７】 さらに他の実施形態において、各セクタ内のＭＯＳトランジスタは、消去モー
ドにおいて各ＭＯＳトランジスタに駆動電圧を提供するＸＴデコーダに接続され
る。ＭＯＳトランジスタがｎチャネルＭＯＳ（ＮＭＯＳ）トランジスタを含む実
施形態では、ＸＴデコーダは、ＭＯＳトランジスタのドレインに接続されて、消
去電圧と初期消去抑止浮動電圧を提供する。たとえば、図１(ａ)に示したように
、ＸＴデコーダ５４は、第１のセクタ１００内のＮＭＯＳトランジスタ３４と３
６のドレインと、第２のセクタ２００内のＮＭＯＳトランジスタ３８と４０のド
レインに接続される。
【００２８】 図１(ｂ) は、本発明によるメモリ・セルの第１のセクタ１００内のページ消
去操作のデコーダ、ワード線ポンプおよびＭＯＳトランジスタを示す。例示のた
め、ビット線６に沿った選択ドレイン・ゲート２１と選択ソース・ゲート２２に
接続された一列のコア・メモリ・セル１０ａ、１０ｂ、．．．だけを示す。また
、ページ消去操作と消去確認操作の原理は、メモリ・セクタ１００内の他のビッ
ト線に沿った他のメモリ・セルにも適用される。ＭＯＳトランジスタ３４と３６
は、各ソース３４ａと３６ａがそれぞれワード線１６と１８に接続されたＮＭＯ
Ｓトランジスタとして示される。ＮＭＯＳトランジスタ３４と３６のドレイン３
４ｂと３６ｂは、ＸＴデコーダ５４に接続され、ＸＴデコーダ５４は、各ＮＭＯ
Ｓトランジスタのドレインの消去電圧と初期消去抑止浮動電圧を生成する。ワー
ド線ポンプ４８は、ＮＭＯＳトランジスタ３４と３６のゲート３４ｃと３６ｃに
それぞれ接続され、消去モードにおいてＸデコーダ４６によるターン・オン命令
に応じてゲート・ターン・オン電圧を提供する。
【００２９】 ＮＭＯＳトランジスタ３４と３６のドレイン３４ｂと３６ｂに接続されたＸＴ
デコーダ５４は、ＮＭＯＳトランジスタのそれぞれに消去電圧または初期消去抑
止浮動電圧を提供する。このようにして、セクタ１００内のメモリ・セルを１度
に１つのページを選択的に消去することができる。たとえば、ワード線１８上の
メモリ・セルのページを消去する必要がある場合、ＸＴデコーダ５４は、ＮＭＯ
Ｓトランジスタ３６のドレイン３６ｂに約０Ｖを提供する。一方、ＸＴデコーダ
５４は、他のＮＭＯＳトランジスタのドレインに約１．７Ｖ〜約２．３Ｖの範囲
の初期消去抑止浮動電圧Ｖcc−Ｖtnを供給して、消去抑止する非選択ワード線を
最初に浮動させる。消去モードにおいて基板３２に約２０Ｖの基板電圧Ｖsubが
印加されるとき、非選択ワード線は、約２０Ｖの基板電圧に結合される。
【００３０】 消去モードにおける浮動電圧Ｖcc−Ｖtnから基板電圧Ｖsubへの非選択ワード
線の結合は、図２に示した電圧曲線によって示される。メモリ・セル・ページを
消去しない非選択ワード線は、最初にＶcc−Ｖtnで浮動することができる。たと
えば、図１(ｂ) に示したようなＮＭＯＳトランジスタ３４のドレイン３４ｂに
初期消去抑止浮動電圧を印加して、メモリ装置が消去モードのときに非選択ワー
ド線１６に沿ったメモリ・セル１０ａを含む非選択メモリ・セル・ページに記憶
されたビットを維持することができる。
【００３１】 消去モードにおいて、ワード線ポンプ４８によって、ＭＯＳトランジスタのゲ
ートに約２．７Ｖ〜約３．３Ｖの範囲の電圧Ｖccが供給され、その結果ＭＯＳト
ランジスタ３４と３６がターンオンされる。約１．７Ｖ〜２．３Ｖの範囲の初期
消去抑止浮動電圧Ｖcc−Ｖtnが、ＮＭＯＳトランジスタ３６のドレイン３６ｂに
供給されると、たとえばトランジスタ３６がターンオンされ、それにより最初、
非選択ワード線１８が浮動電圧Ｖcc−Ｖtnに駆動される。基板３２に約２０Ｖの
基板電圧Ｖsubが印加されると、非選択ワード線１８上の電圧が、約２０Ｖの基
板電圧に近い高い電圧に結合される。その場合、非選択ワード線１８は、消去モ
ードにおいて基板３２に約２０Ｖの電圧Ｖsubが印加されたときに消去抑止され
る。
【００３２】 他方、ＮＭＯＳトランジスタ３４のドレイン３４ｂが０Ｖに接地されたときは
、たとえばＮＭＯＳトランジスタ３４のソース３４ａも接地され、それによりワ
ード線１６が接地されてワード線１６に沿ったメモリ・セルのページが消去され
る。選択ドレイン素子２１と選択ソース素子２２のゲートは、消去モードにおい
て、最初に電圧Ｖcc−Ｖtnで浮動し、次に基板３２のｐウェルに約２０Ｖの基板
電圧が印加されたときに約２０Ｖに結合される。また、アレイ・グランド２３は
、消去モードにおいて、最初にＶcc−Ｖtnで浮動し次に約２０Ｖに結合される。
【００３３】 本発明による不揮発性メモリ装置は、また、消去モードにおけるメモリ装置の
ページ消去動作後に消去確認モードで動作することができる。消去確認モードに
おいて、基板３２のｐウェルは０Ｖに設定される。選択ワード線上のメモリ・セ
ルの選択ページが消去されたことを確認するために、選択ワード線が接続された
ＭＯＳトランジスタに消去確認電圧が印加され、その結果ワード線に沿ったメモ
リ・セルが「読み取られ」、それによりワード線上のメモリ・セルのページが消
去されたことが確認される。たとえば、消去モードでワード線１８に沿ったメモ
リ・セルが消去された後、メモリ装置は、基板３２のｐウェルを接地することに
よって消去確認モードで動作するように設定される。装置が消去確認モードのと
き、ＸＴデコーダ５４によって約０Ｖの消去確認電圧がＮＭＯＳトランジスタ３
６のドレイン３６ｂに供給され、ワード線１８が約０Ｖに駆動される。消去確認
モードにおいて、選択ドレイン素子２１と選択ソース素子２２の両方のゲートに
約４．５Ｖの電圧が印加され、アレイのアースが約０．７Ｖの電圧ＶARRSSに駆
動される。
【００３４】 消去モードにおいて消去抑止されていた非選択メモリ・セル・ページの場合、
消去抑止するワード線が接続されたＮＭＯＳトランジスタのドレインにＸＴデコ
ーダ５４から消去確認非選択電圧が提供される。たとえば、消去確認非選択電圧
をＮＭＯＳトランジスタ３４のドレイン３４ｂに印加することができ、そのソー
ス３４ａは、前の例においてページ消去に選択されていなかった非選択ワード線
１６に接続される。消去モードにおいて消去抑止されたワード線１６が各メモリ
・セルに記憶されたビットを維持しているため、ＮＭＯＳトランジスタ３４のド
レイン３４ｂに消去確認非選択電圧を印加することによって、ワード線１６に沿
ったメモリ・セルは、「読取り」動作に選択されない。一実施形態において、消
去確認非選択電圧は、約４．５Ｖである。
【００３５】 消去確認モードにおいて、約４．５Ｖの電圧をドレインからソースに流すのに
十分なゲート・ターン・オン電圧、たとえば約７Ｖ〜８Ｖの範囲内の電圧が、Ｘ
デコーダ４８によって、セクタ１００内のＭＯＳトランジスタ３４と３６のゲー
ト３４ｃと３６ｃに供給され、ＭＯＳトランジスタがターンオンされる。消去確
認モードにおいて、約４．５Ｖの選択ドレイン・ゲート電圧が、選択ドレイン素
子２１のゲートに印加され、同じ電圧が選択ソース素子２２のゲートに印加され
る。アレイ・グランド２３は、約０．７Ｖの電圧ＶARRSSに駆動される。本発明
による消去確認モードにおいてメモリ・セルのページが消去確認されるとき、消
去モードでページ消去に選択されたワード線だけが消去確認モードで消去確認さ
れる。消去モードでページ消去に選択されなかったワード線は、消去確認モード
で消去確認に選択されない。セクタ１００内のメモリ・セルのページ消去動作と
ページ消去確認動作は、図１(ａ)に示したようなセクタ２００などのメモリ装置
内の他のセクタにも適用可能である。
【００３６】 下の表に、フラッシュ・メモリ装置が本発明による消去モードと消去確認モー
ドで動作しているときの選択ワード線上の電圧、非選択ワード線上の電圧、ＮＭ
ＯＳゲート上の電圧、選択ソースおよび選択ドレイン素子のゲート上の電圧、ア
レイ・グランド上の電圧、および基板上の電圧を示す。
【００３７】
【表１】
【００３８】 （産業上の適用範囲） 本発明は、不揮発性メモリ装置、より詳細にはＮＡＮＤフラッシュ・メモリ装
置に適用可能である。本発明による回路と方法は、ＮＡＮＤフラッシュ・メモリ
・アレイを１度に１つのぺージを消去し消去確認することができ、それにより、
ＮＡＮＤアレイの任意セクタ内の各ワード線上の個々のメモリ・セル・ページを
選択的に消去する必要があるときに、ユーザまたはプログラマにフレキシビリテ
ィを提供する。したがって、本発明により、ＮＡＮＤアレイ内のメモリ・セルの
複数のページの全セクタを消去する必要がなくなり、セクタ内の必ずしもすべて
のメモリ・セル・ページを消去したくないときにセクタ内の一部のページを後で
再び書き込む必要がなくなる。
【００３９】 本発明をそれぞれの特定の実施形態により説明したが、特許請求の範囲で説明
するような本発明の意図の範囲内にある多くの修正を行うことができる。
【図面の簡単な説明】
【図１】 図１(ａ)は、メモリ・セルの複数のページをそれぞれ含む複数のセクタを示す
本発明による不揮発性メモリ装置の回路図である。 図１(ｂ) は、本発明により図１(ａ)に示したようなメモリ・セルのセクタの
うちの１つのセクタのＭＯＳトランジスタ、デコーダおよびワード線ポンプを示
す回路図である。
【図２】 図２は、消去モードにおいて浮動電圧Ｖcc−Ｖtnから約２０Ｖの基
板電圧に結合される非選択ワード線上の電圧曲線を示す。
【手続補正書】特許協力条約第３４条補正の翻訳文提出書
【提出日】平成１２年１１月６日（２０００．１１．６）
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】特許請求の範囲
【補正方法】変更
【補正内容】
【特許請求の範囲】
───────────────────────────────────────────────────── フロントページの続き (72)発明者 ポウ−リン・チェン アメリカ合衆国 95070 カリフォルニア 州サラトガ アロヨ デ アルゲロ 12947 (72)発明者 ミヒャエル・エス．・シー．チャン アメリカ合衆国 95129 カリフォルニア 州 サン ノゼ ロイヤル アン コート 1433 (72)発明者 シェーン・チャールズ・ホルマー アメリカ合衆国 95132 カリフォルニア 州 サン ノゼ コニファー レーン 1964 (72)発明者 ビンセント・レウン アメリカ合衆国 94043 カリフォルニア 州マウンテン ビュー ミントン レーン 520 (72)発明者 ビン・クアン・レ アメリカ合衆国 94043 カリフォルニア 州 マウンテン ビュー スティアリン ロード ＃16 405 (72)発明者 矢野 勝 アメリカ合衆国 94086 カリフォルニア 州サニーヴェイル 82番 オールド サン フランシスコ ロード 718 Ｆターム(参考） 5B025 AA03 AB01 AC01 AD03 AD08 AE00

Claims (10)

    【特許請求の範囲】
  1. 【請求項１】メモリ・セルの複数の行のそれぞれに接続された複数のワード線を
    それぞれ含む複数のセクタ内に配列された複数のメモリ・セルを含む不揮発性メ
    モリ装置において、前記不揮発性メモリ装置内のメモリ・ページを消去する方法
    であって、 （ａ）前記ワード線のうちの選択したワード線に消去電圧を印加して、前記選択
    したワード線上の選択したメモリ・ページを消去する段階と、 （ｂ）前記ワード線のうちの非選択ワード線に初期消去抑止浮動電圧を印加して
    、前記非選択ワード線上のページ消去に選択されていないメモリ・ページを維持
    する段階と、 を特徴とする方法。
  2. 【請求項２】前記選択したワード線に印加される前記消去電圧が０Ｖである請求
    項１に記載の方法。
  3. 【請求項３】前記非選択ワード線上の前記初期消去抑止浮動電圧が、１．７Ｖ〜
    ２．３Ｖの範囲である請求項１〜２のいずれか１項に記載の方法。
  4. 【請求項４】前記メモリ・セルが、半導体基板に配置され、前記基板に２０Ｖの
    基板電圧を印加する段階をさらに含む請求項１〜３のいずれか１項に記載の方法
    。
  5. 【請求項５】前記基板に２０Ｖの前記基板電圧を印加する段階に応じて、前記非
    選択ワード線が、前記基板電圧に結合される請求項４に記載の方法。
  6. 【請求項６】（ｃ）前記選択したワード線に消去電圧を印加した段階の後で前記
    選択したワード線に消去確認電圧を印加して、前記選択したメモリ・ページが消
    去されたことを確認する段階と、 （ｄ）前記非選択ワード線に前記初期消去抑止浮動電圧を印加した段階の後で前
    記非選択ワード線に消去確認非選択電圧を印加して、消去抑止された前記非選択
    メモリ・ページを確認する段階と、 を含む請求項１〜５のいずれか１項に記載の方法。
  7. 【請求項７】前記選択したワード線に印加される前記消去確認電圧が０Ｖであり
    、前記非選択ワード線に印加される消去確認非選択電圧が４．５Ｖである請求項
    ６に記載の方法。
  8. 【請求項８】不揮発性メモリ装置であって、 （ａ）第１の基板電圧を印加して前記メモリ装置を消去モードに設定し、第２の
    基板電圧を印加して前記メモリ装置を消去確認モードに設定することができる半
    導体基板と、 （ｂ）前記基板上に複数の行で配列され、それぞれ各ビットを記憶することがで
    きるメモリ・セルのアレイと、 （ｃ）前記メモリ・セルの各行のそれぞれに接続された複数のワード線と、 （ｄ）前記ワード線のそれぞれにそれぞれ接続された複数の金属酸化物半導体（
    ＭＯＳ）トランジスタとを含み、消去モードの前記ワード線がそれぞれ、ページ
    消去に選択された場合に消去電圧を受け取って前記ワード線上の前記メモリ・セ
    ルに記憶された前記ビットを消去し、ページ消去に選択されていない場合に初期
    消去抑止浮動電圧を受け取って前記ワード線上の前記メモリ・セルに記憶された
    前記ビットを維持することができ、前記消去確認モードの前記ワード線がそれぞ
    れ、前記消去モードにおいてページ消去に選択された場合に消去確認電圧を受け
    取って前記ワード線上の前記メモリ・セルが消去されたかどうかを確認し、前記
    消去モードでページ消去に選択されていない場合に消去確認非選択電圧を受け取
    って消去確認のために前記ワード線を選択解除する不揮発性メモリ装置。
  9. 【請求項９】前記第１の基板電圧が２０Ｖであり、前記消去電圧が０Ｖであり、
    前記初期消去抑止浮動電圧が１．７Ｖ〜２．３Ｖの範囲である請求項８に記載の
    不揮発性メモリ装置。
  10. 【請求項１０】前記第２の基板電圧が０Ｖであり、前記消去確認電圧が０Ｖであ
    り、前記消去確認非選択電圧が４．５Ｖである請求項８〜９のいずれか１項に記
    載の不揮発性メモリ装置。
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