JP2008536249A - 消去速度の遅いメモリセルを補正するために、ワードライン変更条件を利用して非揮発性メモリを消去する方法 - Google Patents

Abstract

非揮発性メモリシステムのメモリセルに印加する電圧条件を消去動作中に変更することによって、選択メモリセルの消去動作を、システム内の同時に消去されている他のメモリセルの消去動作と一致させる。変更された条件は、ＮＡＮＤストリング内の容量結合した電圧を補正できる。消去動作についてＮＡＮＤストリングをバイアスした後に、又、消去電圧パルスの印加を開始した後に、１又は複数の内部メモリセルのワードラインを浮遊させることができる。選択した内部ワードラインを浮遊させることで、結合しているセルのトンネル誘電領域に亘って生じたピーク消去電位が通常レベルから低下する。その結果、これらのセルの消去速度が遅速化して、これよりも遅いストリングの消去エンドメモリセルの消去速度と実質的に一致する。別個のワードラインをそれぞれ異なる時間に浮遊させて、異なるメモリセル消去動作を異なる分量で変化させることができる。

Description

本発明は、概して、非揮発性メモリ装置を消去するための半導体技術に関する。

（優先権主張）
本発明は、２００５年３月３１日に提出されたＨｅｍｉｎｋ等による米国仮特許出願６０／６６７，０４３号、「NON-VOLATILE MEMORY ERASE OPERATIONS WITH OVER-ERASE PROTECTION」の優先権を主張する。その内容の全体は本願明細書中に組み込まれる。

（関連出願の相互参照）
次に示す出願を相互参照する。これらの全体は本願明細書中に組み込まれる。

２００５年１２月６日に提出されたＭａｓａａｋｉ Ｈｉｇａｓｈｉｔａｎｉによる米国特許出願１１／２９６，０３２号（代理人整理番号 ＳＡＮＤ−０１０５４ＵＳ２）、「SYSTEMS FOR ERASING NON-VOLATILE MEMORY UTILIZING CHANGING WORD LINE CONDITIONS TO COMPENSATE FOR SLOWER ERASING MEMORY CELLS」。

２００４年１２月２９日に提出されたＷａｎ等による米国特許出願１１／０２５，６２０号（代理人整理番号ＳＡＮＤ−０１０２３ＵＳ０）、「WORD LINE COMPENSATION IN NON-VOLATIE MEMORY ERASE OPERATIONS」。

２００５年１２月６日に提出されたＨｅｍｉｎｋ等による米国特許出願１１／２９６，０５５号（代理人整理番号ＳＡＮＤ−０１０６６ＵＳ０）、「ERASING NON-VOLATILE MEMORY USING INDIVIDUAL VERIFICATION AND ADDITIONAL ERASING OF SUBSETS OF MEMORY CELLS」。

２００５年１２月６日に提出されたＨｅｍｉｎｋ等による米国特許出願１１／２９６，０２８（代理人整理番号ＳＡＮＤ−０１０６６ＵＳ１）、「SYSTEMS FOR ERASING NON-VOLATILE MEMORY USING INDIVIDUAL VERIFICATION AND ADDITIONAL ERASING OF SUBSETS OF MEMORY CELLS」。

２００５年１２月６日に提出されたＨｅｍｉｎｋ等による米国特許出願１１／２９５，７４７号（代理人整理番号ＳＡＮＤ−０１０６６ＵＳ２）、「SOFT PROGRAMMING NON-VOLATILE MEMORY UTILIZING INDIVIDUAL VERIFICATION AND ADDITIONAL SOFT PROGRAMMING OF SUBSETS OF MEMORY CELLS」。

２００５年１２月６日に提出されたＨｅｍｉｎｋ等による米国特許出願１１／２９６，０７１号（代理人整理番号ＳＡＮＤ−０１０６６ＵＳ３）、「SYSTEMS FOR SOFT PROGRAMMING NON-VOLATILE MEMORY UTILIZING INDIVIDUAL VERIFICATION AND ADDITIONAL SOFT PROGRAMMING OF SUBSETS OF MEMORY CELLS」。

半導体メモリ装置は、様々な電子装置に使用されてポピュラーになっている。例えば、非揮発性半導体メモリは、携帯電話、デジタルカメラ、パーソナルデジタルアシスタント、モバイルコンピュータ、非モバイルコンピュータ、及びその他の装置に使用されている。その中でも最も普及している非揮発性半導体メモリは、フラッシュＥＥＰＲＯＭを含む電気的消去プログラミングが可能な読み取り専用メモリ（ＥＥＰＲＯＭ）と、電子的プログラミングが可能な読み取り専用メモリ（ＥＰＲＯＭ）である。

フラッシュメモリシステムの一例は、２個の選択ゲートの間に直列配置された複数のトランジスタを内蔵したＮＡＮＤ構造を使用する。直列したトランジスタと選択ゲートはＮＡＮＤストリングと呼ばれる。図１は、１個のＮＡＮＤストリングを示す平面図である。図２はその等価回路である。図１、図２に示すＮＡＮＤストリングは、第１選択ゲート１２０と第２選択ゲート１２２の間に直列配置された４個のトランジスタ１００、１０２、１０４、１０６を具備する。選択ゲート１２０はＮＡＮＤストリングをビットライン１２６に接続する。選択ゲート１２２はＮＡＮＤストリングをソースライン１２８に接続する。選択ゲート１２０の制御は、選択ラインＳＧＤを介して制御ゲート１２０ＣＧに適切な電圧を印加して行う。選択ゲート１２２の制御は、選択ラインＳＧＳを介して制御ゲート１２２ＣＧに適切な電圧を印加することで行う。各トランジスタ１００、１０２、１０４、１０６は、メモリセルのゲート要素を形成する制御ゲートとフローティングゲートを備えている。例えば、トランジスタ１００は制御ゲート１００ＣＧとフローティングゲート１００ＦＧを備えている。トランジスタ１０２は制御ゲート１０２ＣＧとフローティングゲート１０２ＦＧを備えている。トランジスタ１０４は制御ゲート１０４ＣＧとフローティングゲート１０４ＦＧを備えている。トランジスタ１０６は制御ゲート１０６ＣＧとフローティングゲート１０６ＦＧを備えている。制御ゲート１００ＣＧはワードラインＷＬ３に接続し、制御ゲート１０２ＣＧはワードラインＷＬ２に接続し、制御ゲート１０４ＣＧはワードラインＷＬ１に接続し、制御ゲート１０６ＣＧはワードラインＷＬ０に接続している。

図１、図２はＮＡＮＤストリング内の４個のメモリセルを示すが、この４個のトランジスタの使用は単に一例として提供されたものであることに留意する。ＮＡＮＤストリングに設けるメモリセルの数は４個より少なくても、４個より多くてもよい。例えば、ＮＡＮＤストリングによっては、８個、１６個、３２個、その他の個数のメモリセルを設けている。ここでの説明は、ＮＡＮＤストリング内の特定のメモリセル数に限定されるものではない。

ＮＡＮＤ構造を使用した一般的なフラッシュメモリシステムの構造は、複数のＮＡＮＤストリングを含む。例えば、図３は、メモリアレイの３つのＮＡＮＤストリング２０２、２０４、２０６を示しており、これらはより多数のＮＡＮＤストリングを備えている。図３のそれぞれのＮＡＮＤストリングは、２個の選択トランジスタ又はゲートと、４個のメモリセルを備えている。例えば、ＮＡＮＤストリング２０２は選択トランジスタ２２０、２３０と、メモリセル２２２、２２４、２２６、２２８を備えている。ＮＡＮＤストリング２０４は選択トランジスタ２４０、２５０と、メモリセル２４２、２４４、２４６、２４８を備えている。各ストリングは、１つの選択ゲート（例えば選択ゲート２３０、２５０）を介してソースラインに接続している。選択ラインＳＧＳを使用して、ソース側選択ゲートの制御を行う。様々なＮＡＮＤストリングは、選択ゲート２２０、２４０等によってそれぞれのビットラインに接続される。選択ゲート２２０、２４０等は、選択ラインＳＧＤによって制御される。別の実施形態では、選択ラインは必ずしも共用されなくてもよい。ワードラインＷＬ３は、メモリセル２２２、２４２の制御ゲートに接続している。ワードラインＷＬ２は、メモリセル２２４、２４４の制御ゲートに接続している。ワードラインＷＬ１は、メモリセル２２６、２４６の制御ゲートに接続している。ワードラインＷＬ０は、メモリセル２２８、２４８の制御ゲートに接続している。図に見られるように、ビットラインと各ＮＡＮＤストリングはメモリセルアレイの列を備えている。ワードライン（ＷＬ３，ＷＬ２，ＷＬ１，ＷＬ０）はアレイの行群を備えている。各ワードラインは、この行群内の各メモリセルの制御ゲートに接続している。例えば、ワードラインＷＬ２はメモリセル２２４、２４４、２５２の制御ゲートに接続している。

各メモリセルはデータ（アナログ又はデジタル）を記憶できる。１ビットのデジタルデータを記憶する場合、使用可能なメモリセルの閾電圧の範囲が２つの範囲に分割され、それぞれ論理データ「１」，「０」が指定される。ＮＡＮＤ型フラッシュメモリの一例では、メモリセルの消去後に閾電圧は負になり、論理「１」と定義される。プログラムオペレーション後の閾電圧は正になり、論理「０」と定義される。閾電圧が負で、制御ゲートに０ボルトを印加して読み出しが試みられた場合、メモリセルがターンオンされて、論理１が記憶されていることを示す。閾電圧が正で、制御ゲートに０ボルトを印加することによって読み出し動作が試みられた場合にはメモリセルがターンオンされず、これは、論理ゼロが記憶されたことを表す。メモリセルは、例えば複数ビットのデジタルデータのような複数レベルの情報を記憶することもできる。データの複数レベル数を記憶するケースでは、使用可能な閾電圧の範囲が多数のデータレベルに分割される。例えば、４つのレベルの情報が記憶されると、データ値「１１」，「１０」，「０１」，「００」に指定された４つの閾電圧範囲が存在することになる。ＮＡＮＤ型メモリの一例では、消去オペレーション後の閾電圧は負であり、「１１」と定義される。異なる３個の正閾電圧が、状態「１０」，「０１」，「００」に使用される。

ＮＡＮＤ型フラッシュメモリ及びそのオペレーションの関連例が、以下の米国特許／特許出願から得ることができる。米国特許第５，５７０，３１５号、第５，７７４，３９７号、第６，０４６，９３５号、第６，４５６，５２８号、米国特許出願番号第０９／８９３，２７７号（公開公報第ＵＳ２００３／０００２３４８号）。これら出願の全体は本願明細書中に組み込まれる。

フラッシュメモリセルをプログラミングする場合、制御ゲートに（選択したワードラインを介して）プログラム電圧が印加され、ビットラインがグラウンドされる。ｐウェルからの電子がフローティングゲートに注入される。フローティングゲートは、内部に電子が蓄積すると負にチャージされ、セルの閾電圧が上昇する。フローティングゲートのチャージ及びセルの閾電圧は、記憶されたデータに関連した特定の状態を表すことができる。

ＮＡＮＤ型フラッシュメモリのセルを消去するには、電子を各メモリセルのフローティングゲートからウェル領域及び基板へ移動させる。一般に、電子を各メモリセルのフローティングゲートから離し、ウェル領域に引き寄せるために、１又は複数の高圧（例えば１６〜２０Ｖ）の消去パルスがウェル領域に印加される。各メモリセルのワードラインはグラウンドされるか、又は０Ｖの電圧を供給される。これにより、電子を引き付けるための高電位がトンネル酸化膜領域に作成される。消去電圧パルスの印加後にＮＡＮＤストリングの各メモリセルが消去されなかった場合には、各メモリセルが消去されるまで、パルスのサイズを増加して、パルスをＮＡＮＤストリングに再度印加してもよい。

従来技術を使用する一般的な消去オペレーションでは、ＮＡＮＤストリング内のメモリセル毎に消去速度が異なってしまう。いくつかのメモリセルは他のメモリセルよりも早く又は遅く、或る消去状態のターゲット閾電圧レベルに達する可能性がある。これにより、先に消去されるメモリセルは、これよりも消去に時間がかかるメモリセルが十分消去されるまで消去電圧が印加されるため、過剰消去となる可能性がある。そのため、異なる消去速度により、メモリセル又はＮＡＮＤストリングの耐久寿命が短縮化される可能性がある。一般的な消去オペレーションでは、ＮＡＮＤストリングの複数のメモリセル間で閾電圧が一致しないという結果を招く可能性がある。即ち、１又は複数の消去電圧パルスの印加後に、ＮＡＮＤストリングの１又は複数のメモリセルが、同ストリング又は装置の他のメモリセルとは異なる閾電圧を有することになる。この影響を克服するために、ソフトプログラミングを用いて、消去後に１又は複数のメモリセルの閾電圧の調整が行われてきた。例えば、比較的低いプログラム電圧（実際のプログラミングに使用するものよりも低い電圧）を１又は複数のメモリセルに印加してその閾電圧を上昇させることで、消去したメモリセルの密集の閾電圧分布を狭めたり、及び／又は上昇させることができる。しかし、ソフトプログラミングではプログラム数と消去回数が増加する。さらに、消去速度が一様でないので、メモリストリングの耐久寿命がより短くなる可能性がある。

したがって、従来の消去技術についての前述の問題を検討する非揮発性メモリシステムとこれに関連する消去技術が必要である。

本発明は、概略的には、より効率的で一貫したメモリセルの消去を行うように、メモリ装置を消去する技術に関する。一実施形態によれば、消去オペレーション中に、ＮＡＮＤストリングの１又は複数のメモリセルのそれぞれの特徴と消去動作を考慮するシステム及び方法が提供される。

非揮発性メモリシステムのうちの選択されたメモリセルに印加する電圧条件を、消去動作中に変更することによって、選択されたメモリセルの消去動作を、システム内の同時に消去されている別のメモリセルの消去動作と一致させることができる。変更された条件は、ＮＡＮＤストリング内の容量結合した電圧を補正できる。例えば、消去動作のためにＮＡＮＤストリングをバイアスし、消去電圧パルスの印加を開始した後に、１又は複数の内部メモリセルのワードラインを浮遊させることができる。選択した内部ワードラインを浮遊させることで、結合しているセルのトンネル誘電領域に生じたピーク消去電位が通常レベルから低下する。その結果、これらのセルの消去速度が遅速化して、これよりも遅いストリングの消去エンドメモリセルの消去速度と実質的に一致する。別個のワードラインをそれぞれ異なる時間に浮遊させて、異なるメモリセル消去動作を異なる分量で変化させることができる。印加電圧条件を変更するために、ＮＡＮＤストリングの内部メモリセルを様々なサブセットに細分化することが可能である。

一実施形態によれば、非揮発性記憶要素のセットのウェル領域に消去電圧を印加するステップと、消去電圧の印加を開始した後に、上記セットの非揮発性記憶要素のサブセット内における各非揮発性記憶要素の制御ゲートを浮遊させるステップとを含んだ非揮発性記憶を消去する方法が提供される。サブセット内の要素の制御ゲートを浮遊させるステップは、消去電圧の印加中に開始される。

別の実施形態では、非揮発性記憶要素のセット内の各非揮発性記憶要素に第１電圧信号を印加するステップと、上記非揮発性記憶要素のセットのウェル領域に消去電圧を印加するステップと、ウェル領域への消去電圧の印加開始後に、上記セットのサブセット内の各非揮発性記憶要素に対する第1電圧信号を変更するステップとを含んだ非揮発性記憶を消去する方法が提供される。第１電圧信号を変更するステップは、ウェル領域に消去電圧を印加している最中に実行される。

一実施形態によれば、非揮発性記憶要素のセットを含む非揮発性メモリシステムが提供される。その非揮発性メモリシステムの上記非揮発性記憶要素のセットは、ウェル領域と上記非揮発性記憶要素のセットと通信している管理回路を備えている。管理回路は、上記非揮発性記憶要素のセットを消去するという命令を受信してその命令に応答し、ウェル領域に消去電圧を印加する。管理回路は、消去電圧印加の開始後に、上記非揮発性記憶要素のセットのサブセット内の各非揮発性記憶要素の制御ゲートを浮遊させる。管理回路は、消去電圧の印加中に制御ゲートを浮遊させる。

別の実施形態によれば、非揮発性記憶要素のセットを含む非揮発性メモリシステムが提供される。その非揮発性メモリシステムの上記非揮発性記憶要素のセットは、ウェル領域と上記非揮発性記憶要素のセットと通信している管理回路を備えている。上記セットは、第１及び第２サブセットの非揮発性記憶要素を備えている。第１サブセットは第２サブセットの内部にある。管理回路は、上記セットを消去するという命令を受信してその命令に応答し、上記セット内の各非揮発性記憶要素に第１電圧信号を印加し、ウェル領域に消去電圧を印加し、そして消去電圧の印加開始後に、第１サブセット内の各非揮発性記憶要素に対する第１電圧信号を変更する。管理回路は、ウェル領域に消去電圧を印加している最中に第１電圧信号を変更する。

本発明のこれ以外の特徴、態様、目的は、明細書、図面、特許請求の範囲を考察することで得られる。

図４は、本発明の実行に使用できるフラッシュメモリシステムの一実施形態のブロック線図である。別のシステム及び実施も使用可能である。メモリセルアレイ３０２は列群制御回路３０４、行群制御回路３０６、ｃソース制御回路３１０、ｐウェル制御回路３０８によって制御される。列群制御回路３０４は、メモリセルに記憶されたデータを読み出し、プログラムオペレーション中におけるメモリセルの状態を決定し、ビットラインの電位レベルを制御するためにメモリセルアレイ３０２のビットラインに接続している。上記ビットラインの電位レベルの制御によって、プログラミング及び消去の促進又は禁止が行われる。行群制御回路３０６は、ワードラインから１つを選択するために、読み出し電圧を印加するために、列群制御回路３０４によって制御されたビットライン電位レベルと組み合わせたプログラム電圧を印加するために、消去電圧を印加するためにワードラインに接続している。Ｃソース制御回路３１０は、メモリセルに接続した共有ソースライン（図６中に「Ｃソース」として示す）を制御する。ｐウェル制御回路３０８は、ｐウェル電圧を制御する。

メモリセルに記憶されたデータが列群制御回路３０４によって読み出され、データ入力／出力バッファ３１２を介して外部Ｉ／Ｏラインへ出力される。メモリセルに記憶されるべきプログラムデータが、外部Ｉ／Ｏラインを介してデータ入力／出力バッファ３１２に入力され、列群制御回路３０４へ転送される。外部Ｉ／Ｏラインは制御装置３１８に接続している。

フラッシュメモリ装置を制御する命令データが制御装置３１８に入力される。命令データは、どのオペレーションが要求されたかをフラッシュメモリに通知する。入力された命令は、制御回路３１５の一部である状態マシン３１６へ転送される。状態マシン３１６は列群制御回路３０４、行群制御回路３０６、ｃソース制御３１０、ｐウェル制御回路３０８、データ入力／出力バッファ３１２を制御する。さらに、状態マシン３１６は、ＲＥＡＤＹ／ＢＵＳＹ又はＰＡＳＳ／ＦＡＩＬといったフラッシュメモリの状態データの出力も行う。

制御装置３１８は、パーソナルコンピュータ、デジタルカメラ、パーソナルデジタルアシスタント等のようなホストシステムに接続しているか、又は接続可能である。制御装置３１８は、メモリアレイ３０２にデータを記憶せよ、又はメモリアレイ３０２からデータを読み出せといった命令を開始するホストと通信し、こうしたデータの提供又は受信を行う。制御装置３１８はこうした命令を命令信号に変換する。この命令信号は、制御回路３１５の一部である命令回路３１４が解釈及び実行できる信号である。命令回路３１４は状態マシン３１６と通信している。一般に、制御装置３１８は、メモリアレイに書き込み中、又はこれから読み出し中であるユーザデータのためのバッファメモリを含んでいる。

１つの例証的なメモリシステムは、制御装置３１８を実装した１つの集積回路と、それぞれがメモリアレイと関連する制御とを含んでいる一又は複数の集積回路チップと、入力／出力及び状態マシン回路とを備えている。一又は複数の集積回路チップ上でシステムのメモリアレイと制御回路を統合するトレンドがある。メモリシステムはホストシステムの部分として組み込むか、又は、ホストシステム内に取り外し可能に挿入されるメモリカード（若しくは他のパッケージ）内に内蔵することができる。このようなカードにはメモリシステム全体（例えば、制御装置を含む）、又は関連する周辺回路を装備したメモリアレイ（一又は複数）（ホスト内に制御装置又は制御機能が組み込まれたもの）のみが実装されていてよい。したがって、制御装置をホスト内に組み込むか、取り外し可能なメモリシステム内に実装することが可能である。

図５には、メモリセルアレイ３０２の構造の一例が示されている。一例として、１０２４個のブロックに区分されたＮＡＮＤフラッシュＥＥＰＲＯＭについて説明する。各ブロックに記憶されたデータが同時に消去される。一実施形態では、ブロックは、同時に消去される最小単位のセルである。この例では、各ブロック内には８５１２個の列群が存在する。一般に、各ブロックは多数のページに分割され、これが１プログラミングユニットとなる。これ以外のプログラミング用データユニットの使用も可能であり、予想される。一実施形態では、それぞれのページをセグメントに分割することができる。これらのセグメントは、基本プログラミングオペレーションにおいて１回で書き込まれる最少数のセルを含んでいる。一般には、１行のメモリセル内に１又は複数のページのデータが記憶される。

図１０に示す例の各ブロック内には８５１２列が存在し、それらは偶数列と奇数列に分割されている。ビットラインは偶数ビットライン（ＢＬｅ）と奇数ビットライン（ＢＬｏ）に分割されている。奇数／偶数ビットラインアーキテクチャでは、共通のワードラインに沿っているとともに奇数ビットラインに接続しているメモリセルは、或る時間にプログラミングされる。一方で、共通のワードラインに沿っているとともに偶数ビットラインに接続しているメモリセルは、別の時間にプログラミングされる。図５は、連結してＮＡＮＤストリングを形成している４個のメモリセルを示す。この４個のセルは各ＮＡＮＤストリング内に含まれた状態で示されているが、その個数は４個よりも多くても少なくてもよい（例えば１６個、３２個、又はこれ以外の個数）。ＮＡＮＤストリングの１端は、第１選択トランジスタ又はゲート（選択ゲートドレインラインＳＧＤに接続している）を介して関連するビットラインに接続している。他端は、第２選択トランジスタ（選択ゲートソースラインＳＧＳに接続している）を介してｃソースに接続している。

別の実施形態では、ビットラインは奇数及び偶数のビットラインに分割されていない。一般に、こうしたアーキテクチャは全ビットラインアーキテクチャと呼ばれている。全ビットラインアーキテクチャでは、読み出し及びプログラミングオペレーションの最中に、１つのブロックの全てのビットラインが同時に選択される。共通のワードラインに沿っているとともに任意のビットラインに接続している複数のメモリセルが同時にプログラミングされる。

一実施形態では、読み出し及びプログラミングオペレーションの最中に、４２５６個のメモリセルが同時に選択される。選択されたメモリセルは同一のワードライン（例えばＷＬ２−ｉ）と同型のビットライン（例えば偶数ビットライン）を有する。したがって、５３２バイトのデータを同時に読み出し又はプログラムすることができる。同時に読み出し又はプログラムできるこれらの５３２バイトのデータによって論理ページが形成される。したがって、この例では、１つのブロックが少なくとも８ページを記憶できる。各メモリセルが２ビットのデータを記憶する場合には（例えばマルチレベルセル）、１つのブロックに１６ページが記憶される。これらの実施形態に、これ以外のサイズのブロック及びページを使用することができる。さらに、図４、図５以外のアーキテクチャを使用して実施形態を実現することもできる。

読み出し及びベリファイオペレーションでは、選択されたブロックの選択ゲートが１又は複数の選択電圧にまで上昇され、一方、選択されたブロックの選択されていないワードライン（例えばＷＬ０，ＷＬ１，ＷＬ３）は、トランジスタをパスゲートとして動作させるために、読み出しパス電圧（例えば４．５ボルト）にまで上昇される。選択されたブロックの選択されたワードライン（例えばＷＬ２）は基準電圧に接続している。この基準電圧のレベルは、懸案のメモリセルの閾電圧がこのようなレベルよりも高いか低いかを決定できるように、各読み出し及びベリファイオペレーションに指定されている。例えば、１ビットのメモリセルの読み出しオペレーションでは、閾電圧が０Ｖよりも高いかどうかを決定できるように、選択されたワードラインＷＬ２はグラウンドされる。１ビットメモリセルのベリファイオペレーションでは、プログラミングが進行にするにつれて閾電圧が０．８Ｖに達したか否かがベリファイされるように、選択されたワードラインＷＬ２が例えば０．８Ｖに接続している。ソースとｐウェルは、読み出し及びベリファイの最中はゼロボルトにある。選択されたビットライン（ＢＬｅ）は、例えば０．７Ｖのレベルにプレチャージされる。閾電圧が読み出し又はベリファイレベルよりも高い場合は、関連する非伝導性メモリセルのために、懸案のビットライン（ＢＬｅ）の電位レベルが高レベルに維持される。これに対し、閾電圧が読み出し又はベリファイレベルよりも低い場合には、伝導性メモリセルのために、懸案のビットライン（ＢＬｅ）の電位レベルが例えば０．５Ｖ未満といった低レベルにまで低下する。メモリセルの状態は感知増幅器によって検出される。この感知増幅器はビットラインに接続しており、発生したビットライン電圧を感知する。メモリセルがプログラムされたか消去されたかの違いは、フローティングゲートに負の電荷が記憶されているか否かによって決まる。例えば、負の電荷がフローティングゲートに記憶されていれば、閾電圧はより高くなり、トランジスタは拡張オペレーションモードにあり得る。

メモリセルをプログラミングする一例では、ドレインとｐウェルが０ボルトを受信するとともに、制御ゲートが上昇する一連のプログラミングパルスを受信する。一実施形態では、一連のパルスの高さは１２から２４ボルトである。別の実施形態では、一連のパルスの範囲は異なっていてよく、例えば１２ボルトよりも高い開始レベルを持ったものであってもよい。メモリセルのプログラミング中、プログラミングパルスどうしの間の期間内にベリファイオペレーションが実行される。即ち、並列プログラミング過程にある１グループのセル内の各セルのプログラミングレベルが各プログラミングパルスの間に読み出され、プログラミングレベルがプログラムされたベリファイレベルに達したか、又は超えたか否かが決定される。プログラミングをベリファイする１つの手段に、特定の比較点において伝導性を検査するものがある。例えばＮＡＮＤセルにおいてプログラムの完了がベリファイされたセルは、後続の全てのプログラミングパルスについてビットライン電圧を０からＶｄｄ（例えば２．５ボルト）に上昇させてこれらのセルのプログラミング工程を終了することで、ロックアウトされる。いくつかのケースではパルスの個数が限定される（例えば２０個）。又、所与のメモリセルが最後のパルスによって完全にプログラムされなかった場合にはエラーの可能性がある。いくつかの実施例では、メモリセルはプログラミングの前に（ブロック単位又はその他の単位で）消去される。

図６は、一実施形態によるプログラム電圧信号を示す。この信号は、上昇するパルスのセットを有する。パルスの高さは、各パルスと共に所定のステップサイズだけ上昇する。複数ビットのデータを記憶するメモリセルを含んだ一実施形態では、例証的なステップサイズは０．２ボルト（又は０．４ボルト）である。各プログラムパルスの間にはベリファイパルスが存在する。図６の信号は４つの状態のメモリセルを仮定しているため、３つのベリファイパルスが含まれる。例えば、プログラミングパルス３３０、３３２の間には３つの連続したベリファイパルスが存在する。第１ベリファイパルス３３４はゼロボルトのベリファイ電圧レベルにて示されている。第１ベリファイパルスの後には、第２ベリファイ電圧レベルにおける第２ベリファイパルス３３６が続く。第２ベリファイパルス３３６の後には、第３ベリファイ電圧レベルにおける第３ベリファイパルス３３８が続く。８個の状態でデータを記憶することができるマルチ状態メモリセルは、７個の比較点についてベリファイオペレーションを実行する必要がある。そのため、２つの連続プログラミングパルスの間で７個のベリファイオペレーションを７個のベリファイレベルで実行するために、７個のベリファイパルスが連続的に付加される。本システムは、７個のベリファイオペレーションに基づいてメモリセルの状態を決定することができる。ベリファイに要する時間的負担を軽減する１つの手段は、より効率的なベリファイ工程を利用するものである。これは例えば、２００２年１２月５日出願の米国特許出願第１０／３１４，０５５号の「Smart Verify for Multi-State Memories」；２００５年１０月２７日に提出された米国特許出願第 号（代理人整理番号ＳＡＮＤ−１０５１ＵＳ１）、「Method for Programming of Multi-State Non-Volatile Memory Using Smart Verify」；２００５年１０月２７日に提出された米国特許出願第 号（代理人整理番号ＳＡＮＤ−１０５１ＵＳ０）、「Apparatus for Programming of Multi-State Non-Volatile Memory Using Smart Verify」に開示されており、これら全ては本願明細書中に組み込まれる。

上述の読み出し、ベリファイオペレーションは、従来から知られた技術に従って実施される。そのため、説明した詳細の多くは当業者によって変更されることが可能である。

図７は、非揮発性メモリのプログラミング方法の一実施形態を説明するフローチャートである。１つの実施では、メモリセルが（ブロック又は他のユニットで）消去され、プログラミングの前に任意でソフトプログラミングされる。図７のステップ３５０では、制御装置３１８が「データ負荷」命令を発行するとともに、この命令が命令回路３１４に入力されることによって、データ入力／出力バッファ３１２にデータを入力できるようになる。入力されたデータは命令として認識され、又、図にはない命令ラッチ信号を介して、状態マシン３１６によってラッチされて、命令回路３０４に入力される。ステップ３５２では、制御装置又はホストから、ページアドレスを指定するアドレスデータが行群制御装置又は検出器３０６に入力される。入力されたデータはページアドレスとして認識され、命令回路３１４に入力されたアドレスラッチ信号の影響を受けた状態マシン３１６を介してラッチされる。ステップ３５４では、アドレス指定されたページのための１ページのプログラムデータが、プログラミングのためにデータ入力／出力バッファ３１２に入力される。例えば、一実施形態では５３２バイトのデータを入力できる。このデータが、選択されたビットラインについて適切なレジスタ内でラッチされる。いくつかの実施形態では、このデータは第２レジスタ内でも、選択されたビットラインについてラッチされ、ベリファイオペレーションに使用される。ステップ３５６では、制御装置が「プログラム」命令を発行し、これがデータ入力／出力バッファ３１２に入力される。この命令は、命令回路３１４に入力された命令ラッチ信号を介して、状態マシン３１６によりラッチされる。

「プログラム」命令によってトリガされ、ステップ３５４でラッチされたデータは、適切なワードラインに印加される図６のステップパルスを使用して、状態マシン３１６が制御する選択されたメモリセルにプログラムされる。ステップ３５８で、選択されたワードラインに印加されるプログラミングパルス電圧のレベルＶｐｇｍが開始パルス（例えば１２Ｖ）に初期化されるとともに、状態マシン３１６によって維持されているプログラムカウンタＰＣが０に初期化される。ステップ３６０では、第１Ｖｐｇｍパルスが選択されたワードラインに印加される。論理「０」が、関連するメモリセルがプログラミングすべきことを表す特定のデータラッチに記憶された場合には、関連するビットラインがグラウンドされる。一方、論理「１」が、関連するメモリセルが現在のデータ状態に維持されるべきであることを表す特定のラッチに記憶された場合には、プログラミングを禁止するために、関連するビットラインがＶｄｄに接続される。

ステップ３６２では、選択されたメモリセルの状態をベリファイする。選択されたセルのターゲット閾電圧が適切なレベルに達したと決定されると、関連するデータラッチに記憶されているデータが論理「１」に変更される。閾電圧が適切なレベルに達していないと決定された場合には、関連するデータラッチに記憶されているデータは変更されない。こうすることで、関連するデータラッチ内に記憶された論理「１」を有するビットラインのプログラミングが不要となる。全てのデータラッチが論理「１」を記憶している場合には、状態マシンは、全ての選択されたセルがプログラムされたと認識する。ステップ３６４では、全てのデータラッチが論理「１」を記憶しているかどうかのチェックを行う。そうである場合には、選択された全てのメモリセルがそのターゲット状態にプログラミング及びベリファイされているので、プログラミング工程は無事完了している。ステップ３６６で「合格（ＰＡＳＳ）」状態が報告される。

ステップ３６４では、全てのデータラッチが論理「１」を記憶していないと決定された場合には、プログラミング工程はさらに継続する。ステップ３６８では、プログラムカウンタＰＣがプログラム限度値に対してチェックされる。プログラム限度値の一例は２０であるが、様々な実施においてこれ以外の値を使用することが可能である。プログラムカウンタＰＣが２０未満でない場合には、ステップ３６９で、プログラムが無事完了しなかったビットの数が所定数以下であるかどうかが決定される。プログラムが無事完了しなかったビットの数が所定数以下であると決定されると、ステップ３７１にて、プログラミング工程に合格を表すフラグが立てられ、この合格状態が報告される。無事プログラミングされなかったビットは、読み出し工程中にエラー修正を使用して修正することができる。しかし、無事プログラミングされなかったビットの数が所定数よりも多い場合には、ステップ３７０にて、プログラミング工程に失敗とのフラグが立てられ、失敗状態が報告される。プログラムカウンタＰＣが２０未満の場合には、ステップ３７２にて、Ｖｐｇｍレベルがステップサイズだけ上昇し、プログラムカウンタＰＣが増分される。ステップ３７２の後、工程はステップ３６０へ戻り、次のＶｐｇｍパルスが付加される。

図７のフローチャートは、２進数記憶に適用できるシングルパス・プログラミング方法を示す。例えばマルチレベル記憶に適用できるツーパス・プログラミング方法では、複数のプログラミングステップ又はベリファイステップをフローチャート一巡において利用することができる。プログラミングオペレーションの各パスにステップ３５８〜３７２を実行できる。第１パスでは、１又は複数のプログラムパルスを適用でき、その結果がベリファイされて、セルが適切な中間状態にあるか否かが決定される。第２パスでは、１又は複数のプログラムパルスを適用でき、その結果がベリファイされて、セルが適切な最終状態にあるか否かが決定される。

成功したプログラム工程の最後では、メモリセルの閾電圧は、プログラムされたメモリセルの１又は複数の閾電圧分布内、あるいは消去されたメモリセルの閾電圧分布内にあるはずである。図８は、各メモリセルが１ビットのデータを記憶する場合の、メモリセルアレイの閾電圧分布を示す。図８は、消去されたメモリセルの閾電圧の第１分布３８０と、プログラムされたメモリセルの閾電圧の第２分布３８２を示す。一実施形態では、第１分布３８０にある閾電圧レベルは負であり、論理「１」に関連しており、又、第２分布３８２にある閾電圧レベルは正で、論理「０」に関連している。

図９は、各メモリセルが２ビットのデータを４個の物理状態に記憶する場合における、メモリセルアレイの例証的な閾電圧分布を示す。分布３８４は負の閾電圧レベルを有し、消去状態（「１１」を記憶する）にあるセルの閾電圧の分布を示す。分布３８６は、第１プログラム状態にあり、「１０」を記憶するセルの閾電圧分布を示す。分布３８８は、第２プログラム状態にあり、「００」を記憶するセルの閾電圧分布を示す。分布３９０は、第３プログラム状態にあり、「０１」を記憶するセルの閾電圧分布を示す。この例では、シングルメモリセルに記憶された２ビットの各ビットが異なる論理ページを形成している。即ち、各メモリセルに記憶された２ビットの各ビットに、異なる論理ページアドレスが含まれている。四角形で示したビットは、より低いページに関連している。円形で示したビットは、より高いページに関連している。一実施形態では、グレーコードシーケンスを利用して、連続したメモリセルの物理状態に論理状態が指定されているため、フローティングゲートの閾電圧が誤って最も近接している閾電圧状態範囲にシフトした場合でも、影響を受けるのは１ビットだけである。信頼性を改善するためには、各分布を縮小化（分布を狭める）ことが好ましい。これは、分布が縮小すると読み出しマージン（隣接し合った状態閾値分布間の距離）が拡大するためである。

無論、４つよりも多い物理状態でメモリを動作する場合には、状態数と等しい数のメモリセルの定義された電圧閾ウインドウ内に閾電圧分布が多数存在する。さらに、特定のビットパターンが分布又は物理状態のそれぞれに指定されているが、別のビットパターンの使用も可能である。

通常、並列プログラムされているセルは、ワードラインに沿って１つおきである。例えば、図３は、１つのワードラインＷＬ２に沿って、図に見られるものよりも遥かに多く存在しているセルの３つのメモリセル２２４，２４４，２５２を示す。セル２２４，２５２を含む１セットの交互のセルは、論理ページ０，１（「偶数ページ」）のビットを記憶し、一方、セル２４４を含む別セットの交互のセルは論理ページ２，３（「奇数ページ」）のビットを記憶する。

一実施形態では、ソース及びビットラインの浮遊中に、ｐウェルを消去電圧（例えば２０ボルト）にまで上昇させ、選択したブロックのワードラインをグラウンドするか、これに０ボルトを印加することによって、メモリセルの消去を行う。図１０は消去オペレーションを実行するバイアス状態の１例を示す。容量結合により、未選択のワードライン（例えば、未選択で消去されないブロック内のワードライン）、ビットライン、選択ライン、ｃソースも高い正電位（例えば２０Ｖ）にまで上昇される。これにより、選択されたブロックのメモリセルのトンネル酸化膜層に強力な電場が形成され、フローティングゲートの電子が基板に向けて放出されると、選択されたメモリセルのデータが消去される。フローティングゲートからｐウェル領域に十分な電子が移動すると、選択されたセルの閾電圧が負になる。メモリアレイ全体、アレイの１又は複数のブロック、あるいは別のユニットのセルに対して消去を実行することができる。一般に、消去電圧信号Ｖｅｒａｓｅが一連の消去電圧パルスとして印加され、各パルスの間に消去ベリフィケーションオペレーションが実施される。消去中であるセルのユニットが、消去電圧パルスの印加後に消去されたとベリファイされない場合には、ｐウェル領域に別の消去電圧パルスを印加することができる。いくつかの実施形態では、それぞれの次のパルスについて、消去電圧のピーク値が上昇する（例えば、１６から２０Ｖまで１Ｖずつ増分する）。

図１１は、典型的な消去オペレーション（例えば図１０のバイアス条件下における）において、シングル消去電圧パルスの印加中における、ＮＡＮＤストリングの様々な部分での電圧を示すグラフである。図１１の例は理想的な例を示しているが、以下で説明するゲート間容量電荷結合については無視している。曲線４１０は、消去電圧信号Ｖｅｒａｓｅを受信するｐウェル領域の電圧を示す。消去電圧パルスがｐウェルを２０Ｖへと傾斜上昇させ、次に０Ｖへ戻らせる。曲線４１４は、ストリングのメモリセルの制御ゲート電圧を示す。曲線４１２、４１３は、プログラミングされていないメモリセルのフローティングゲート電圧と、プログラミングされたメモリセルのフローティングゲート電圧をそれぞれ示している。消去電圧パルスの印加前では、フローティングゲート電圧はメモリセルのプログラミングされた状態に依存する。フローティングゲート電圧は、例えば、メモリセルが第１プログラミング状態（例えば図９に示す状態１０）にある場合には約−１Ｖ、メモリセルが第２プログラミング状態（例えば図９に示す状態００）にある場合には−２Ｖ、メモリセルがプログラミングされていない状態にある場合には０Ｖであり得る。制御ゲート電圧４１４は消去オペレーション全般にかけて０Ｖにとどまり、一方、フローティングゲート電圧４１２、４１３はｐウェル電圧に比例して上昇する。フローティングゲートは、トンネル誘電領域を介してｐウェルと容量結合する。多くのＮＡＮＤストリング実施において、メモリセルのフローティングゲートとｐウェル領域の間の容量結合比は４０〜５０％である。したがって、フローティングゲート電圧４１２は、ｐウェル電圧と共に０．５：１の比率で約１０Ｖにまで上昇する（結合比率が５０％の場合）。一方、フローティングゲート電圧４１３は、ｐウェル電圧と共に約８Ｖにまで上昇する。その結果の消去電位、即ち、消去電圧パルスの開始時におけるセルのフローティングゲートとｐウェル領域の間の電位を図１１のグラフの下方に示す。消去電位は、ｐウェル電圧（Ｖｅｒａｓｅ＝２０Ｖ）とフローティングゲート電圧（例えばＶＦＧ＝１０Ｖ）の間の差と等しい。図１１に示したシナリオでは、プログラミングされていないセルの場合、消去電位は第１消去電圧パルスの開始時における約１０Ｖと等しく（４１２）、−２Ｖの開始フローティングゲート電圧を有するセルの場合、消去電位は１２Ｖと等しい（４１３）。電子がフローティングゲートからｐウェルへ移動するにつれて、消去電位が消去電圧パルス中に変化することに注意されたい。その結果、消去電圧パルス後にｐウェルが０Ｖに戻ると、フローティングゲート電圧が消去電圧パルスの印加以前の状態から変化する。一般に、第１消去電圧パルス印加後、フローティングゲート電圧は、メモリセルの負（消去）の閾電圧に関連して正となる。

実際のＮＡＮＤストリング内の電圧レベルは、図１１の理想的な場合に基づいて説明した電圧レベルとは異なる。近接したフローティングゲートどうしの間、及び、選択ゲートと近接したフローティングゲートの間の容量電荷結合のために、ＮＡＮＤストリングの異なるメモリセルが、同じ消去バイアス条件の適用下において異なる消去電位を経験する。

図１２は、８個のメモリセルを内蔵したＮＡＮＤストリングの断面図を示す。実施形態は、図１２と８個のセルを内蔵したＮＡＮＤ構造に関して示されているが、本発明はこれに限定されるものではなく、８個よりも少ないあるいは多いメモリセル（例えば４、１２、１６個又はこれ以上）を含む多数のＮＡＮＤ構造であっても使用することが可能である。図１２に示しているように、ＮＡＮＤストリングのメモリセルがｐウェル領域５４０内に形成される。各メモリセル（５０２、５０４、５０６、５０８、５１０、５１２、５１４、５１６）は、制御ゲート（５０２ｃ、５０４ｃ、５０６ｃ、５０８ｃ、５１０ｃ、５１２ｃ、５１４ｃ、５１６ｃ）とフローティングゲート（５０２ｆ、５０４ｆ、５０６ｆ、５１０ｆ、５１２ｆ、５１４ｆ、５１６ｆ）とから成る積層ゲート構造を含む。フローティングゲートは、ｐウェルの表面上にある酸化物膜又はその他の誘電性の化合膜の上面に形成されている。制御ゲートは、フローティングゲートよりも上にある。制御ゲートとフローティングゲートは、酸化層又はその他の分離誘電層によって分離されている。メモリセルの制御ゲートはワードラインＷＬ０，ＷＬ１，ＷＬ２，ＷＬ３，ＷＬ４，ＷＬ５，ＷＬ６，ＷＬ７に接続しているか、あるいはこれらのワードラインを形成している。近隣する複数のセルがＮ＋拡散領域５４２を共有しているため、セルどうしが直列に接続し合ってＮＡＮＤストリングを形成している。これらのＮ＋拡散領域が各セルのソースとドレインを形成している。Ｎ＋拡散領域５２６はＮＡＮＤストリングのビットラインに接続し、一方、Ｎ＋拡散領域５２８は複数のＮＡＮＤストリングの共通ソースラインに接続している。選択ゲート５２０、５２２は、メモリセルとしての同じ構造で形成されているが、ゲート領域どうしは電気接続している。

容量結合のために、消去オペレーションの最中にｐウェルに高い消去電圧が印加されると、フローティング選択ゲート５２２、５２０が高電位へ上昇する。ｐウェル又はそのいくつかの部分に印加された消去電圧は、ウェル領域から各選択ゲートへ結合する。９０〜１００％のｐウェル電圧が、多くのＮＡＮＤ構造内の各選択ゲートに結合すると予想される。そのため、２０Ｖの消去電圧パルスをｐウェルに印加した場合、各選択ゲート上の電圧が約１８〜２０Ｖから１８〜２０Ｖの電圧にまで上昇する。図１２では、ｐウェル５４０から選択ゲート５２２、５２０への結合を矢印５３０で示している。ストリングの各メモリセルにも、程度は低いがこれと類似した結合効果が予想される。メモリセルのｐウェルとフローティングゲートの間の結合は、一般に約４０〜５０％である。各フローティングゲートは、それぞれ関連する制御ゲートにも約５０〜６０％の割合で結合している。これよりも少ない割合で、各フローティングゲートは近隣のフローティングゲート及び制御ゲートに結合している。異なる結合を全て合算すると合計１００％になる。ｐウェルからフローティングゲートへの結合を５０％と仮定した場合、２０Ｖの消去電圧パルスの適用下で、各メモリセルのフローティングゲート電圧が約１０Ｖ上昇する。この結合効果を矢印５３２で示す。各メモリセルのフローティングゲートへの電圧結合は、トンネル酸化膜層に生成されたＶｅｒａｓｅ電位に影響する。例えば、消去前に０Ｖのフローティングゲート電圧を有するメモリセルのｐウェルに２０Ｖの消去電圧パルスを付加すると、約１０Ｖ（２０Ｖ−１０Ｖ）の消去電位が生じる。

ストリングの各メモリセルは、近隣のメモリセル及び／又はトランジスタからの容量電荷結合をいくらか経験する。この結合は、セルのフローティングゲートの電位に影響し、その結果、セルの消去電位にも影響する。ＮＡＮＤストリングのエンドメモリセル（例えば、図１２中のメモリセル５０２、５１６）（ＮＡＮＤストリングの第１及び最後のワードライン（エンドワードライン）に接続し、又、ＮＡＮＤストリングの選択ゲートに近接しているもの）が、近隣の選択ゲートからの容量電荷結合を経験する。図１２では、この容量結合を、選択ゲート５２０からメモリセル５２０のフローティングゲート５０２ｆまでの矢印５３４と、選択ゲート５２２からメモリセル５１６のフローティングゲート５１６ｆまでの矢印５３８で示す。メモリセル５０２、５１６に結合した電圧によって、これらセルのトンネル誘電領域（例えばトンネル酸化膜）に亘って形成される電場が、それぞれの選択ゲートにおける電圧量に比例して減少する。

消去オペレーションの最中に選択ゲートはフローティング状態にもあるため、矢印５３８、５３４で示す結合は両方向に生じる。その結果、メモリセル５１６、５０２のフローティングゲート電圧が、選択ゲート５２２、５２０上の電圧にいくらか影響を与える。しかし、フローティングゲートから選択ゲートまでの結合がｐウェルから選択ゲートまでの結合よりも遥かに小さいので、選択ゲート電圧はｐウェル電圧によってほぼ完全に決定される。

多数のＮＡＮＤ実施において、選択ゲートからＮＡＮＤストリングのエンドメモリセルのフローティングゲートへの容量結合は約２〜５％となることが予想される。ｐウェル領域に２０ボルトの消去電圧を印加すると、ｐウェルから選択ゲートへの９０％結合によって各選択ゲートの電圧が約１８Ｖに上昇する。その後、選択ゲートから近隣のフローティングゲートまでの２〜５％の結合により、近隣のフローティングゲート（例えば５１６ｆ、５０２ｆ）の電圧が約０．４〜１Ｖに上昇する。その結果、ストリングのエンドメモリセルのトンネル酸化膜に亘って形成される電圧が、図１１に示した理想的な場合の電圧よりも約０．４〜１Ｖ低くなる。上述の容量結合は、メモリセルと選択ゲートの物理寸法、メモリセルと選択ゲートの間の間隔、トンネル誘電体としてのこうしたコンポーネントを構成するために使用する材料の誘電性質、制御ゲートとフローティングゲートの間の誘電性、選択ゲートとメモリセルの間の誘電性によって大きく異なることに言及しておく。いくつかの場合では、例えば上述の結合は、上述の２〜５％の範囲よりも広く、又は狭くなり得る。

近隣のフローティングゲート間の結合以外にも、フローティングゲートと近隣のワードライン又は制御ゲートとの間の結合も要因としてある。この結合は約２〜５％であってよいが、この割合はメモリセルの寸法及び形状に応じて増減し得る。いくつかのケースでは、特に、選択ゲートと近隣のメモリセルの間の物理距離は、２つの内部メモリセルの間の距離と同様であり、選択ゲートから近隣のフローティングゲートまでの結合は、近隣の制御ゲート（ワードライン）とフローティングゲートの間の結合と同じ範囲内で生じる。しかし、消去オペレーションの最中に、選択ゲートが制御ゲート及びフローティングゲートとは異なってバイアスされると、エンドメモリセルのフローティングゲート電圧が内部メモリセルのそれよりも高くなり、エンドメモリセルについて消去電位が以降で説明するように低下する。

図１３は、図１０のバイアス条件下で消去オペレーションのシングル消去電圧パルスを印加中における典型的なＮＡＮＤストリングのエンドメモリセルのｐウェル電圧４２０、フローティングゲート電圧４２２、制御ゲート電圧４２４を示す。消去電圧パルス印加以前のフローティングゲート電圧は０Ｖと仮定する。ｐウェル電圧４２０は０Ｖから２０Ｖのピーク値にまで上昇し、その後０Ｖへ戻る。各メモリセルに接続しているワードラインに０Ｖの電圧が供給されているので、制御ゲート電圧４２４は０Ｖに留まる。全てのセルについて同じであるように、エンドメモリセルのフローティングゲートは約４０〜５０％の割合でｐウェル領域に容量結合している。５０％の結合が予想される場合には、ｐウェル領域電圧が２０Ｖに上昇すると、この容量結合によってフローティングゲート電圧が約１０Ｖに上昇する。エンドメモリセルはさらに、これに結合している近隣の選択ゲート電圧の一部を有する。そのため、これらフローティングゲート上の電圧が、容量結合しているｐウェル電圧に比例して増加するだけでなく、選択ゲートからの２〜５％の結合によっても増加する。図１３では、選択ゲートからの結合によって、フローティングゲート電圧に１Ｖが追加されると仮定している。したがって、フローティングゲート電圧４２２は、消去電圧パルスの開始時に、図１１に示す理想的な場合では最大値で１０Ｖに上昇するのに対し、最大値で１１Ｖに上昇する。エンドメモリセルのトンネル誘電領域に亘って形成される消去電位を図１３のグラフの下方に示す。消去電位パルスの開始時における消去電位は約９Ｖであり、理想的な場合の消去電圧である１０Ｖを約１Ｖ下回る。消去電圧パルス印加以前にフローティングゲート電圧が−２Ｖであった場合には、開始フローティング電圧が−２Ｖである理想的なメモリセルの場合の関連する消去電位が１２Ｖであるのに比較して、フローティングゲート電圧は、図１１に示すように（曲線４１３）、９Ｖにまで上昇し、その結果、エンドメモリセルの消去電位が約１１Ｖに上昇する。

選択ゲートに隣接していないＮＡＮＤストリングのメモリセル（即ち、ＮＡＮＤストリングのエンドメモリセル以外のメモリセル）のことを、ここではストリングの内部メモリセルと呼ぶ。図１２では、ＮＡＮＤストリングの内部メモリセルはメモリセル５０４，５０６，５０８，５１０，５１２，５１４である。内部メモリセルは近隣のフローティングゲートからの容量結合を経験し、消去電位が低減するが（これについては以降で説明する）、この低減はエンドメモリセルのものよりも小規模である。そのため、内部メモリセルは、前述した理想的な場合と実質的に同様に動作し、１０Ｖの消去電位を有する（これは、セルが非プログラミング状態にあり、消去電圧パルス印加前にフローティングゲート電圧が約０Ｖであると仮定した場合である）。エンドメモリセルのトンネル酸化膜層に亘って形成される電位が内部メモリセルのものよりも低いため、１又は複数の消去電圧パルスの印加後に、エンドメモリセルはゆっくりと、又、内部メモリほど深くなく消去される（そのフローティングゲートから移動する電子の数も少ない）。

フローティングゲート上の電荷が所定レベル（所定レベル未満の閾電圧）を上回ると、ＮＡＮＤストリングのメモリセルが消去されたとベリファイされる。エンドメモリセルのフローティングゲートへの追加の結合のために、これらのエンドメモリセルを十分に消去するべく、消去オペレーションの総時間が増加する。第Ｎ番目の消去電圧パルスを印加すると内部メモリセルが十分消去されているのに対し、ＮＡＮＤストリングのエンドメモリセルは、Ｎ＋１又はこれよりも多くの消去電圧パルスが印加されるまでは十分に消去されない。

図１４は、シングル消去電圧パルス印加後におけるメモリセルのセットの閾電圧分布を示す（複数の消去電圧パルス印加後には、より低い全体ＶＴ値を有するこれと類似した分布が存在することがある）。分布４３０は、図１２のＷＬ１〜ＷＬ６に接続したメモリセルといったＮＡＮＤストリングの内部メモリセルの閾電圧分布を示す。分布４３２は、図１２のＷＬ０、ＷＬ７に接続しているもののようなエンドメモリセルの閾電圧分布を示す。例証しているように、１つのみの消去電圧パルスを印加した後、内部ワードラインに接続しているこうしたメモリセルは、エンドワードラインのメモリセルよりも深く消去される。いくつかのＮＡＮＤメモリ装置の実施において、内部メモリセルは、例証したエンドメモリセルよりも約０．５〜１Ｖ深く消去されると予想される。内部メモリセルの平均閾電圧はエンドワードラインのものよりも低い。これは、こうしたメモリセルのフローティングゲートから移動する電子数が、エンドワードラインに接続しているメモリセルのものよりも多いためである。一般に、内部ワードラインとエンドワードラインの両方のメモリセルは、必要よりも深く消去される。多数の書き込み／消去サイクルの後に、全て若しくは殆どのメモリセルを１つの消去電圧パルスで確実に消去するために、選択したサイズの第１消去電圧パルスを必要よりも大きくして、フレッシュ装置（多数の書き込み／消去サイクルを経験していない装置）の全てのセルを１つのパルスで消去できるようになっている。そのため、消去オペレーションの経験後に、フレッシュメモリ装置が図１４に示すような閾電圧分布を有するようになる。

図１５は、印加した消去電圧信号の関数としての、ＮＡＮＤストリングのメモリセルの平均閾電圧を示すグラフである。１６Ｖの消去電圧パルスの印加後、ＷＬ０又はＷＬ７に接続しているメモリセルの平均閾電圧は約−１Ｖとなる。ＷＬ１〜ＷＬ６に接続している内部メモリセルの平均閾電圧は約−１．５Ｖである。第２消去電圧パルスの印加後、ＷＬ０、ＷＬ７の平均閾電圧は約−１．５Ｖに降下し、一方、ＷＬ１〜ＷＬ６に接続しているメモリセルの平均閾電圧は約−２．８Ｖである。追加の消去電圧パルスの印加後、内部メモリセル及びエンドメモリセルの平均閾電圧の差が拡大する。この効果は、、図１５中の第３ライン（デルタＶｔ）によって示されている。第３ライン（デルタＶｔ）は、各消去電圧パルス印加後における内部メモリセルとエンドメモリセルの平均閾電圧の差を示している。

多数のメモリセルの消去のベリフィケーションをＮＡＮＤストリング単位又はこれよりも高い単位で実行する場合には（例えばブロック単位、あるいはストリングの別の単位で）、メモリセル間の異なる消去時間又は消去動作によって、特定のメモリセルへの過剰ストレスや過剰消去が生じる可能性がある。例えば、ストリングのエンドメモリセルを十分に消去しようとすると、ＮＡＮＤストリングの内部メモリセルが過剰消去されてしまう。先述したように、内部メモリセルはエンドメモリセルよりも高速で消去される。ＮＡＮＤストリング単位でベリフィケーションが実行されると、ストリングの各メモリセルが消去されるまで、ＮＡＮＤストリングがｐウェルでの消去電圧パルスの受信を継続する。そのため、エンドメモリセルよりも少ない数の消去電圧パルスの印加後に内部メモリセルを十分に消去できたとしても、ストリングの各メモリセルが消去されたとベリファイされるまでは、内部メモリセルが追加の消去電圧パルスを受信し続ける。

過剰消去によって内部メモリセルには必要以上のストレスがかかる。エンドメモリセルの遅い消去時間によって生じる内部メモリセルの過剰消去は、内部メモリセルと非揮発性メモリシステム全体の寿命を短縮させる可能性がある。技術上理解されているように、トランジスタのトンネル酸化膜層に対する大きな電位の印加によって酸化膜材料にストレスがかかる。十分に高い電位がトンネル酸化膜層に印加されたり、低い電位が多数回にわたって印加されることで、将来的に酸化膜層の破壊を生じる可能性がある。

メモリセルどうしの間の異なる消去動作も消去動作回数を増加させる。これは、消去後のメモリセルの閾電圧を変更するためにさらにオペレーションが実行されるためである。フラッシュメモリを消去する際、消去された全てのセルが、事前定義した負の閾電圧範囲内の負の閾電圧を有するようにすることが目標である。しかし、図に示すように、消去工程によって、負の閾電圧を有するいくつかのセルが、事前定義した負の閾電圧範囲を下回る可能性がある。この後、閾電圧が低すぎるメモリセルは正確にプログラミングされなくなるか、又は他のセルが正確にプログラミングされなくなる可能性がある（例えば、プログラミング妨害発生の可能性が増加することによる）。そのため、過剰消去された装置は、多くの場合、いわゆるソフトプログラミングが行われる。事前定義された範囲の中でも著しく低い値の閾電圧を有するメモリセルは、少量のプログラミングを受信し、閾電圧が事前定義された範囲内に上昇する。通常、ソフトプログラミングは消去オペレーションの一部として考慮されるため、ソフトプログラミング工程は追加のオペレーションの実行を必要とし、さらに消去回数が増加したことによりメモリパフォーマンスが低下する。

実施形態によれば、消去オペレーション中にｐウェル領域に消去電圧を印加した後に、ＮＡＮＤストリングの選択メモリセルに付加される電圧条件が変更される。選択メモリセルの電圧条件を変更することで、選択されたメモリセルが、ＮＡＮＤストリングの他のメモリセルの消去動作と実質的に一致する調整された消去動作を有するようになる。一実施形態では、ＮＡＮＤストリングの各ワードラインに０Ｖを印加する。次に、ｐウェル領域に消去電圧パルスを印加する。パルスの印加後、内部メモリセルの電圧条件を、消去を遅速化させるように変更する。この条件は、内部メモリセルの消去速度がエンドメモリセルの消去速度と実質的に一致するように変更することができる。一実施形態では、メモリセルの電圧条件の変更には、このメモリセルが接続しているワードラインを、電気接続を提供しないように浮遊させるという変更が含まれていてよい。

図１６Ａは、選択メモリセルの消去速度をＮＡＮＤストリング内の他のメモリセルの消去速度と一致するよう遅速化させる、一実施形態による技術のバイアス条件を示す。図１６Ｂは、こうしたバイアス条件を用いてシングル消去電圧パルスを印加している最中の、内部メモリセルのｐウェル電圧４４０、フローティングゲート電圧４４６、制御ゲート電圧４４８を示す。ここでもやはり、メモリセルの開始フローティングゲート電圧を０Ｖと仮定する。エンドメモリセルの電圧は図１３に示したものと同じである。時間ｔ０にて、ＮＡＮＤストリングがバイアスされて消去が開始される。ｐウェル電圧４４０が０Ｖから２０Ｖにまで実質的に上昇し、その後再び０Ｖへ降下する。内部ワードラインは、時間ｔ１まで０Ｖであるため、制御ゲート電圧４４６は時間ｔ１まで０Ｖに留まる。フローティングゲート電圧４４８は時間ｔ０からｔ１の間に９Ｖ上昇するので（ｐウェルへの５０％の結合を仮定する）、この時間内にｐウェルは１８Ｖにまで上がる。消去パルスとｐウェルがピーク電圧に到達する前の時間ｔ１において、内部メモリセルの制御ゲートが、これに接続しているワードラインを浮遊させることによって浮遊する。ワードラインが浮遊することによって、制御ゲートがフローティングゲートを介してｐウェルと強力に結合するようになる。これにより、フローティングゲートはｐウェル領域とより強固に容量結合する。又、ワードラインが浮遊することによって、セルの制御ゲート及びフローティングゲートは、ｐウェルに対して約１００％の割合で容量結合する。時間ｔ１にて、それぞれの内部メモリセルのフローティングゲート電圧とｐウェル電圧とが１：１の割合で上昇を開始する。ｐウェル電圧は１８Ｖからさらに２Ｖ増加してピーク値２０Ｖに達すると、フローティングゲート電圧も２Ｖ増加して１１Ｖとなる。制御ゲート電圧４４８は、ワードラインが浮遊すると０Ｖから２Ｖにまで上昇する。そのため、時間ｔ１にてワードラインを浮遊させると、典型的なオペレーションのように０Ｖに留めたときに得られる結果に比して、内部メモリセルのフローティングゲートが１Ｖ多く上昇する。

これによって、図１６のグラフの下方に示すように、各内部メモリセルのトンネル誘電領域に亘って形成される消去電位は、エンドメモリセルのものと等しくなる。消去電圧（印加したｐウェル電圧からフローティングゲート電圧を引いた値に等しい）は、ピークのｐウェル電圧２０Ｖとフローティングゲート電圧１１Ｖの間の差と同値である。これにより、ＮＡＮＤストリングの各メモリセルのトンネル誘電領域に亘って一定の電位９Ｖが生成される。開始状態がそれぞれ異なる複数のメモリセルの場合も同じ効果が得られる。例えば、開始フローティングゲート電圧が−１Ｖであるメモリセルのフローティングゲート電圧が、時間ｔ１にて８Ｖにまで上昇し、その後、ｐウェル電圧がピーク値に到達する時までにさらに２Ｖ上昇する。これにより、１０Ｖの消去電位（２０Ｖ−１０Ｖ）が生成されるが、これは、開始フローティングゲート電圧が−１Ｖのエンドメモリセルについて達成される消去電位と同値である。

図１６Ａ、図１６Ｂでは、ｐウェル領域とフローティングゲートの間の容量結合を低減するために、時間ｔ２にて各内部ワードラインに再び０Ｖを印加する。これにより制御ゲート電圧４４８が０Ｖに戻る。同様に、今度はフローティングゲート電圧４４６が、１００ではなく５０％の結合比率に従ってｐウェル電圧の降下に追随する。全ての実施形態で、時間ｔ２にて内部ワードラインに再び０Ｖを印加することは不要である。いくつかの実施形態では、ワードラインに再び０Ｖを印加して、装置の行群制御装置内のどのトランジスタにも高い電圧が存在しないようにしている。或る実施では、このことは必ずしも必要ではない。さらに、ワードラインに０Ｖを再び印加する時間を実施形態毎に変更することができる。内部ワードラインへの０Ｖの再印加については、図２１〜図２３に関連してより詳細に説明する。

一実施形態では、内部ワードラインの電圧条件の変更には、内部メモリセルの消去速度を遅速化するために、内部ワードラインに正の補正電圧を印加する変更が含まれる。この例では、内部メモリセルの消去電位を約１Ｖ低減することが望ましい。これは、内部ワードラインに正電圧を印加することで達成できる。いくつかの実施では、消去中にワードラインに印加した電圧の約５０％が、接続しているセルのフローティングゲートに結合する。そのため、内部ワードラインに２Ｖの正の補正電圧を印加すると、消去電位を約１Ｖ低減することができる。別の実施形態では、エンドワードラインの電圧条件を、消去速度を加速化するように変更できる。この場合には、エンドワードラインに負の補正電圧を印加する。この負電圧の一部がエンドメモリセルのフローティングゲートに結合することで、その消去電位と消去速度が増加する。補正電圧の直接印加のさらなる詳細については、２００４年１２月２９日に提出された米国特許出願１１／０２５，６２０号、「WORD LINE COMPENSATION IN NON-VOLATILE MEMORY ERASE OPERATIONS」を参照できる。この出願の全体は本願明細書中に組み込まれる。

図１７は、オペレーション中に選択メモリセルの電圧条件を変更して、これらセルの消去動作をＮＡＮＤストリングの他のメモリセルのものと一致させる、ＮＡＮＤストリング消去の一実施形態によるフローチャートである。図１７は、シングルＮＡＮＤストリングに関連して説明するが、当業者は、フローチャートのオペレーションを、複数のＮＡＮＤストリング上で例えば平行に実行することで、より大型のメモリセルユニット（例えば１又は複数のブロック）を消去できるようになることを理解するだろう。ステップ４６０では、ＮＡＮＤストリングのビット、ソース、ソース選択ゲート、ドレイン選択ゲートラインを浮遊させる。ステップ４６２では、ＮＡＮＤストリングのそれぞれのワードラインに０Ｖを印加する。ステップ４６４では、ＮＡＮＤストリングのｐウェル領域に消去電圧パルスを印加する。ステップ４６６では、ＮＡＮＤストリングの内部ワードラインに印加する電圧信号を変更する。この信号の変更は、消去電位を低下させるために、消去電圧パルスがピーク値に達する前に実行する。このステップ４６６では、フローティングゲートがｐウェル領域に容量結合可能となるように、内部メモリセルのワードラインを浮遊させることができる。ワードラインを浮遊させることで、セルのフローティングゲートとｐウェルの間に生成される電位が、ラインが浮遊している際のレベルに効率的に制限される。ステップ４６８では、内部ワードラインに０Ｖを再度印加する。先述したように、全ての実施形態にステップ４６８が必要なわけではない。ステップ４７０にて、ＮＡＮＤストリングが十分に消去されたかどうかのベリフィケーションを行う。実施形態に従って多数の手段を使用し、消去オペレーションの結果のベリフィケーションを行うことが可能である。例えば、ＮＡＮＤストリングを読み出して、このストリングのメモリセルの各閾電圧が指定値を下回るかどうかを決定できる。一実施形態では、消去したメモリセルをターンオンするのに十分な電圧を各メモリセルのゲートに印加し、さらに、ＮＡＮＤストリングの導電性を、例えばソースからビットラインへの方向へ検査するステップが含まれる。消去及び消去ベリフィケーションに関するさらなる詳細は、より包括的な消去ベリフィケーション技術を説明している係属中の米国特許出願番号１０／８５７，２４５号、「COMPREHENSIVE ERASE VERIFICATION FOR NON-VOLATILE MEMORY」に見ることができる。この出願の全体は本願明細書中に組み込まれる。

ステップ４７０でのベリフィケーションの結果がステップ４７２で決定されたとおりに成功であれば、ステップ４７４でＮＡＮＤストリングの合格状態が報告される。しかし、ステップ４７２でＮＡＮＤストリングの消去が不十分であると決定された場合には、ステップ４７６で、ベリファイカウンタが所定の値に対してチェックされる。ベリファイカウンタが所定値（例えば２０）未満である場合には、ステップ４７８にて、消去電圧パルスレベル（Ｖｅｒａｓｅ）が所定の値だけ増分され、ベリファイカウンタが１だけ増加される。次に、フローチャートのオペレーションはステップ４６０へと進み、増分したピーク電圧を有する消去電圧パルスをさらに付加するべくＮＡＮＤストリングを設定する。ステップ４７６でベリファイカウンタが所定の数値よりも大きい場合は、ステップ４７７にてＮＡＮＤストリングの失敗の状態が報告される。

図１８は、図１６、図１７で説明した電圧条件の変更を利用する場合における、図１２に示したようなＮＡＮＤストリングのメモリセルの平均閾電圧を示すグラフである。図１８に示した実値は例証のみであり、前述の例に関連している必要はない。このグラフは、内部ワードラインが浮遊した（Ｘ軸）場合における、Ｖｅｒａｓｅの値の関数としての閾電圧（Ｙ軸）を示す。各シナリオにおいてワードラインＷＬ０とＷＬ７は０Ｖに留まるため、内部メモリセルがいつ浮遊されるかに関係なくほとんど定電圧を示すことになる。消去電圧パルスの印加後には、ＷＬ０とＷＬ７のメモリセルの平均閾電圧は約−１．５ボルトとなる。内部ワードラインが全く浮遊されない場合には（又は、Ｖｅｒａｓｅが２０Ｖのピーク値に達した後に浮遊された場合には）、シングル消去電圧パルスの印加後における内部メモリセルの平均閾電圧は約−２．６ボルトになる。内部ワードラインが、Ｖｅｒａｓｅが１９Ｖになってから浮遊される（これにより、内部メモリセルの消去電位が０．５Ｖ低減する）場合には、ＷＬ１〜ＷＬ６のメモリセルの平均閾電圧が、消去電圧パルスの印加後に約−２ボルトにまで増加する。内部ワードラインをこれよりも早く（即ち、Ｖｅｒａｓｅがより低値の時に）浮遊させることにより、ＷＬ１〜ＷＬ６のメモリセルの平均閾電圧が増加を続ける。Ｖｅｒａｓｅが１８Ｖと等しい時点で内部ワードラインを浮遊させると（これにより、消去電位が１Ｖ低下する）、平均閾電圧が約−１．５Ｖにまで増加する。これは、ＮＡＮＤストリングのエンドメモリセルの平均閾電圧と同じ値である。そのため、Ｖｅｒａｓｅが１８Ｖと等しい時点で内部ワードラインを浮遊させた場合、内部ワードラインはＮＡＮＤストリングのエンドメモリセルとほぼ同じ速度で消去される。内部ワードラインをこれよりも早い任意の時点で（即ちＶｅｒａｓｅがさらに低値の時点で）浮遊させれば、内部メモリセルの消去速度はエンドメモリセルの消去速度よりも遅くなる。

こうすることで、内部メモリセルの消去速度がＮＡＮＤストリングのエンドメモリセルの消去速度と合うように遅速化されて、内部メモリセルの過剰消去が回避される。これにより、エンドメモリセルの閾電圧分布とＮＡＮＤストリングの内部メモリセルを標準化するか、又は実質的に一様にする効果が得られる。図１６、１７で説明した浮遊技術の適用によって、内部メモリセルの消去された閾電圧分布が正の方向に効果的にシフトされる。例えば、図１４の分布４３０を右に移動させて分布４３２と一致させる。選択メモリセルの過剰消去を最小化又は除去することに加えて、こうした技術の適用により、ソフトプログラミングの必要性を最小化又は除去することができる。消去電圧パルスの一部の最中におけるワードラインの浮遊によって、各メモリセルの分布が標準化されるので、選択メモリセルをソフトプログラミングする必要がない。これにより、メモリシステムの消去時間と、したがってプログラミング時間とが短縮される。

ＮＡＮＤストリングの選択ゲートからエンドワードラインへ容量結合した電圧に加え、又はその代わりに、隣接した又は近隣のトランジスタから結合している電圧をより精密に補正するために考慮すべき容量結合電圧が存在する。図１２では、ＮＡＮＤストリングの個々のメモリセルのフローティングゲート間の追加の容量結合効果を矢印５３６で示している。例えば、ＷＬ０及びＷＬ１の近隣するフローティングゲート間の結合は約２〜５％であるが、メモリセルの寸法及び形状に応じてこれよりも低く、又は高くなり得る。その結果、メモリセル５１６のフローティングゲートの電圧がメモリセル５１４のフローティングゲートの電圧に影響を与えたり、その反対の影響が生じる。ＷＬ２に接続しているメモリセル５１４と５１２のフローティングゲートの間等にもこれと類似の結合効果が生じる。この結合は、矢印５３６の両頭で示すように両方向に存在する。こうした結合効果は、ＮＡＮＤストリングの全てのメモリセル間に様々なレベルにて見られる。しかし、近隣の制御ゲート及びフローティングゲート上でのバイアス電圧が選択ゲート上のバイアス条件とは異なるため、結合の衝撃はエンドメモリセル上でのものよりも小さい。消去電圧パルスが存在している間、各フローティングゲートの電圧は選択ゲートにおける電圧よりも著しく低くなる。そのため、個々のメモリセルのフローティングゲート間の結合によって各フローティングゲート内で誘発される電圧の量は、近接する選択ゲートへの結合によってエンドメモリセルのフローティングゲート内で誘発される電圧よりも低くなる。しかし、ＮＡＮＤストリングの各メモリセルは、そのフローティングゲートに若干異なる電荷を有すると予想され、そのため、こうした結合によって消去動作も異なると予想される。

一実施形態によれば、ＮＡＮＤストリングの内部メモリセル又はワードラインは、１又は複数のサブセットのメモリセルに分割される。個々のサブセットの内部メモリセルには、こうした内部メモリセルのそれぞれの消去動作をさらに標準化するために、異なる時間にて変化する電圧信号が印加される。メモリセルが選択ゲートから遠く離れているほど、あるいはより反対方向に配置されているほど、メモリセルはより内部に位置するため、近隣のフローティングゲートからの容量結合電圧によって受ける影響が少なくなる。エンドメモリセルは、エンドメモリセルに結合した選択ゲート（〜Ｖｅｒａｓｅピーク電圧）における電圧の約２〜５％を有する。エンドメモリセルに近接したセルは、この結合電圧の約２〜５％を有し、これ以外も同様である。メモリセルのフローティングゲートに容量結合した電荷の量が減少すると、セルの消去速度が加速する。したがって、メモリセルの位置が内部にあるほど、消去動作を遅速化して最も正の電荷結合を有するエンドメモリセルの消去動作と一致させるために、このメモリセルのワードラインの浮遊を早まなければならない。

図１９Ａ〜図１９Ｉは、各内部メモリセルの消去動作をエンドメモリセルの消去動作と一致させるべく標準化するために、ＮＡＮＤストリングの内部ワードラインを複数の異なる時間にて浮遊させる一実施形態による方法を示す。図１９Ａは、消去電圧Ｖｅｒａｓｅに従って０Ｖから２０Ｖまで上昇するｐウェル電圧を示す。図１９Ｂ、図１９Ｃは、ワードラインＷＬ０及びＷＬ７に印加された電圧信号又は条件と、その結果得られた、これらワードラインに接続しているメモリセルのフローティングゲート電圧とを示す。これらはエンドメモリセルであり、そのワードラインは消去電圧パルスの印加中に全く浮遊されない。印加されたワードライン電圧は、このオペレーション全般にわたって０Ｖに留まる。これにより、図１３に示すように、これらメモリセルのそれぞれのフローティングゲート電圧が１１Ｖにまで上昇する。

図１９Ｄ、図１９Ｅは、ワードラインＷＬ１、ＷＬ６に印加した電圧信号と、その結果得られた、これらワードラインに接続しているメモリセルのフローティングゲート電圧とを示す。ワードラインＷＬ１、ＷＬ６は、ワードラインＷＬ０、ＷＬ７にそれぞれ隣接している。全ての内部メモリセルのうち、ＷＬ１、ＷＬ６におけるメモリセルが、そのフローティングゲートにて最大の正の電荷を有しており、エンドメモリセルと実質的に一致させるための補正量が最も少なくて済む。そのため、ＷＬ１、ＷＬ６は、消去電圧パルスがピーク値に達する直前である時間ｔ３において浮遊される。例えば、こうしたワードラインを、ｐウェルとＶｅｒａｓｅが１９Ｖにある時点で浮遊させることができる。その結果、図１９Ｅに示すように、ＷＬ１、ＷＬ６におけるメモリセルのフローティングゲート電位が、ＷＬ０、ＷＬ７におけるメモリセルのフローティングゲート電圧と同じレベルにまで、即ち１１ボルトにまで上昇する。

図１９Ｆ、図１９Ｇは、ＷＬ２、ＷＬ５に付加した電圧信号と、その結果得られた、これらに結合しているメモリセルのフローティングゲート電圧とを示す。これらワードラインはＷＬ２、ＷＬ６の内部に位置しており、そのメモリセルのフローティングゲートにおける正の電荷が少ないので、早めに浮遊させて、追加の容量結合効果をより長い時間受けさせる必要がある。ワードラインＷＬ２、ＷＬ５は時間ｔ２にて浮遊され、時間ｔ３へと続く。例えば、時間ｔ２は、ｐウェルとＶｅｒａｓｅが１８Ｖに達する時間に関連していてよい。図１９Ｇに示すように、これにより、ＷＬ２、ＷＬ５におけるメモリセルのフローティングゲート電圧が０Ｖから１１Ｖにまで上がる。こうしたメモリセルのワードラインを時間ｔ２にて浮遊させた場合には、その消去動作はエンドメモリセルの消去速度と一致しているということになる。

図１９Ｈ、図１９Ｉは、ワードラインＷＬ３、ＷＬ４に印加した電圧信号と、その結果得られた、これに接続しているメモリセルのフローティングゲート電圧とを示す。ＷＬ３、ＷＬ４は、ＮＡＮＤストリングの最も内部にあるワードラインである。これらは選択ゲートから最も離れているため、そのフローティングゲートに結合している電荷が最も小さい。これらのメモリセルはフローティングゲートに結合した正の電荷が最小量であるので、そのワードラインをさらに長い時間浮遊させて、消去動作をエンドメモリセルの消去動作と標準化する必要がある。したがって、ＷＬ３、ＷＬ４は時間ｔ１にて浮遊され、時間ｔ２、ｔ３へと続く。例えば、時間ｔ３は、ｐウェルとＶｅｒａｓｅが１７Ｖに達する時間に関連している。これらのワードラインを時間ｔ１にて浮遊させると、ＷＬ３、ＷＬ４におけるメモリセルのフローティングゲート電圧が０Ｖから１１Ｖにまで上昇し、エンドメモリセルのフローティングゲート電圧と一致するようになる。

当業者は、所与のＮＡＮＤストリング実施のいずれかについて、時間ｔ１、ｔ２、ｔ３等を、その実施の設計に基づいて選択できることを理解するだろう。実施が違えば、消去電圧と結合効果も異なる。そのため、これらの時間は実施形態毎に異なる。しかし、各場合において、メモリセルが内部にあるほど、関連するワードラインをより早く浮遊させて、メモリセルの消去動作をエンドメモリセルの消去動作と標準化させる必要がある点は変わらない。図１９Ａ〜図１９Ｉにはさらに、各ワードラインに再度０Ｖを印加する時間ｔ４、ｔ５、ｔ６が示されている。先述したように、ワードラインに再度０Ｖを印加することは全ての実施形態に必要なわけではない。先述のケースでは、浮遊可能となった時に関連した時間において、各サブセットのワードラインを０Ｖに再接続させている。しかし、別の実施形態では、全ての内部メモリセルのそれぞれのワードラインを同時に０Ｖに再接続するか、又は、図１９に示したものとは違った時間に、異なる順序でそれぞれ再接続することができる。これについては図２１〜図２３に関連して詳細に説明する。

図２０は、内部ワードラインをサブセットに分割し、これらを異なる時間で浮遊させることで、その消去動作をエンドメモリセルの消去動作とより精密に標準化させる一実施形態によるフローチャートである。当業者は、図２０で提示した例は例証のみを目的としており、他の実施形態は、ワードラインの数がこれよりも多い又は少ないＮＡＮＤストリングを含んでおり、又、これ以外のステップ構成が可能であることを理解するだろう。図２０は、図１７のステップ４６６、４６８に関連している。ステップ４８０〜４８４は内部ワードラインの電圧信号が変更されるステップ４６６に関連し、又、ステップ４８６〜４９０は内部ワードラインが０Ｖに再接続されるステップ４６８に関連している。

ステップ４８０で、最も内部にあるワードラインが浮遊される。この例では、ワードラインＷＬ３、ＷＬ４が時間ｔ１にて浮遊される。ステップ４８２で、次の最も内部に位置するワードラインが浮遊される。この例では、ワードラインＷＬ２、ＷＬ５が時間ｔ２にて浮遊される。ステップ４８４で、次の最も内部に位置したワードラインが浮遊される。実施形態に従って様々な代替形を作ることが可能である。ほぼ２つのワードラインを、特定の時間に浮遊させる１つのサブセットとしてグループ化することができる。例えば、ワードラインＷＬ３、ＷＬ４、ＷＬ２、ＷＬ５を１つのサブセットにグループ化し、同時に浮遊させることができる。したがって、ステップ４８０では、ワードラインＷＬ２，ＷＬ３，ＷＬ４，ＷＬ５が時間ｔ１にて浮遊される。こうした例ではステップ４８２は存在せず、次の時間においてワードラインＷＬ１、ＷＬ６が浮遊される。同様に、ワードラインＷＬ２，ＷＬ５，ＷＬ１，ＷＬ６をグループ化できる。ＮＡＮＤストリング中に８個よりも多いメモリセルを含む実施形態では、内部ワードラインを多数に細分化することができる。例えば、ワードラインＷＬ０〜ＷＬ１５を有する１６個のメモリセルを含んだＮＡＮＤストリングにおいて、内部ワードライン（ＷＬ１〜ＷＬ１４）を２つのサブセットに細分化することができる。第１サブセットは最も内部のワードライン（例えばＷＬ４〜ＷＬ１１）を含み、第２サブセットはこれよりも外側に位置するワードライン（ＷＬ１〜ＷＬ３、ＷＬ１２〜ＷＬ１４）を含むことができる。こうしたケースでは、ＷＬ４〜ＷＬ１１が１回目に浮遊され、次の２回目にＷＬ１〜ＷＬ３、ＷＬ１２〜ＷＬ１４が浮遊される。異なるサブセットの作成も可能である。例えば、１４個のワードラインのそれぞれを個別の時間に個別に浮遊させたり、あるいは、こうしたワードラインを対にグループ化し（例えばＷＬ１〜ＷＬ１４、ＷＬ２〜ＷＬ１３等）、各グループのワードラインを特定の時間に浮遊させるようにしてもよい。

ステップ４８６（時間ｔ４）では、ＷＬ１、ＷＬ６がゼロボルトに再接続される。ステップ４８８（時間ｔ５）では、ＷＬ２、ＷＬ５が０Ｖに再接続され、ステップ４９０（時間ｔ６）では、ＷＬ３、ＷＬ６が０Ｖに再接続される。先述したように、ステップ４８６〜４９０は全ての実施形態に必要なわけではない。さらに、各ワードラインがゼロボルトに再接続される時間を実施形態毎に変えることができる。

図２１〜図２３は、ワードラインを浮遊可能にした後の０Ｖへの再接続を示している。こうしたステップは全ての実施形態に必要なわけではない。しかし、特定の実施では、メモリシステム内のトランジスタへの損傷を防止するために、ワードラインを０Ｖといった電圧に再接続させることが必要である場合がある。図２１は、行群制御装置３０６の一実施形態を示す。行群制御装置３０６は、制御ゲートドライバ６０８と、３個のワードラインスイッチゲート６０２，６０４，６０６を備えている。図２１に示されているのは行群制御装置の一部のみである。システムの各ワードラインに１個のスイッチゲートを設けることができる。各スイッチゲート６０２、６０４、６０６は、様々なオペレーションを実行するワードラインに適切な電圧を供給する役割を果たす。例えば、制御ゲートドライバから制御ゲートドライバライン（例えば、スイッチゲート６０２のＣＧＤｎ-２）までに０Ｖの電圧を供給し、（トランジスタをターンオンするために）スイッチゲートのゲートエンドを電圧ＶＤＤで駆動することで、このスイッチゲートに接続している関連したワードラインに０Ｖの電圧を配置することが可能である。ワードラインを先述の実施形態に従って説明したとおりに浮遊させるために、制御ゲートドライバ６０８が、スイッチゲートの制御ゲートドライバライン(例えばＣＧＤｎ-２）を浮遊させることができる。制御ゲートドライバラインを浮遊させると、これに関連したスイッチゲートに接続しているワードラインも浮遊する。

ｐウェル電圧が再び０Ｖにまで降下する際に浮遊条件が維持されていると、スイッチゲートトランジスタ６０２，６０４又は６０６が損傷する可能性がある。図２２は、時間ｔ１にて浮遊され、消去電圧パルスの印加全体を通じて浮遊が継続されたワードラインのワードライン電圧を示す。ワードラインは時間ｔ１にて浮遊されるとフローティングゲートに結合し、次にこれがｐウェル領域に強力に結合する。ワードラインが浮遊可能となった瞬間から、ｐウェル電圧が増加するとワードライン電圧が上昇する。ワードラインが時間ｔ１において浮遊可能となり、その時点でｐウェル電圧が１８Ｖであり、その後ｐウェル電圧が２０Ｖにまで上がると、ワードライン電圧が２Ｖに上昇する。図２２では、時間ｔ２は、ｐウェル電圧がピーク値である２０Ｖから降下を始める時間である。ワードラインは制御ゲート及びフローティングゲートを介してｐウェルに結合しているため、その電圧はｐウェル電圧の降下に対して１：１の割合で降下する。そのため、ワードライン電圧が２Ｖから−１８Ｖにまで降下する。ワードライン上のこの大きな負電圧は、スイッチゲート６０２のソース端に現れる。ＷＬｎ−２上に非常に大きな負電圧が存在する場合には、スイッチゲート６０２が漏電を開始して、スイッチゲート６０２が損傷してしまう可能性がある。

一実施形態によれば、この状況を回避するために、消去電圧パルスの印加中に浮遊されたワードラインを０Ｖに再接続させる。図２３はこうした一例を例証する。図２３では、ワードラインは時間ｔ１にて浮遊される。しかし、ワードラインは時間ｔ３にて０Ｖに再接続する。時間ｔ３は、消去電圧パルスがピーク値である２０Ｖから１８Ｖにまで降下する時間に関連している。この２ボルトの降下によって、ワードライン電圧が２Ｖから０Ｖへ降下する。この時点でワードラインが０Ｖに再接続することで、この後も０Ｖに留まることが可能となる。これにより、例えば選択ゲート６０２のソースにおける電圧が０Ｖに留まり、ゲートを損傷することがなくなる。ワードラインは０Ｖ又は別の電圧に再接続できる。さらに、高い負電圧を回避する限り、時間は浮遊時間に関連している必要はなく、又、多数の応用が可能である。

一実施形態では、ワードラインスイッチゲート信号は、消去電圧パルスの印加中を通してＶＤＤに留まる。ワードラインを０Ｖに再接続させるために、制御ゲートドライバ６０８が制御ゲートドライバライン（例えばＣＧＤｎ−２）に０Ｖを供給する。この方法でなら、ワードラインＷＬＮ−２に０Ｖを供給しても選択ゲートに損傷は見られない。別の実施形態では、制御ゲートドライバ６０８は、制御ゲートドライバラインを浮遊可能にするのではなく、制御ゲートドライバラインにＶＤＤよりも大きな電圧を供給することができる。これによって、制御ゲートドライバライン電圧がスイッチゲート信号により提供されたものよりも大きい場合には、ワードラインが浮遊される。又別の実施形態では、行群制御装置３０６は、各選択ゲートについて別個のワードラインスイッチゲート信号を含んでいてよい。こうした実施形態では、制御ゲートドライバラインに０Ｖを提供する制御ゲートドライバ６０８と、ＶＤＤと等しい電圧を提供するワードラインスイッチゲート信号とによって、ワードラインに０Ｖを供給することが可能である。それにより、スイッチゲートに接続されているワードラインが０Ｖになる。そのような実施形態では、浮遊させたり、制御ゲートドライバラインへＶＤＤより大きな電圧を与えたりする必要はない。選択ゲートのゲートに０Ｖを供給することで、ワードラインが強制的に浮遊する。その後、ワードラインを０Ｖに再接続させることにより、選択ゲートトランジスタをターンオンし、ワードラインに０Ｖを提供するべく、スイッチゲート信号がＶＤＤによって再駆動される。

上述の例は、ＮＡＮＤ型フラッシュメモリに関連して提供された。しかし、本発明の原理は、現存のものと、開発中の新技術の使用が予想されるものを含む、直列構造を利用した別型の非揮発性メモリにも適用できる。

先述の本発明の詳細な説明は、例証及び説明の目的で提示されたものである。これは、消耗的でなく、又、上記に開示された形態に本発明を制限することを意図するものではない。上記の示唆を考慮した多くの改良及び応用が可能である。上記の実施形態は、当業者が本発明を様々な実施形態において考えられる特定の使用に適した様々な改良を加えて利用できるように、本発明の原理とその実用的な用途を最良に説明するものとして選択された。本発明の技術的範囲は、添付された特許請求の範囲によって定義されるものとする。

ＮＡＮＤストリングの平面図である。 図１に示したＮＡＮＤストリングの等価回路の線図である。 ３個のＮＡＮＤストリングを示す回路線図である。 本発明の様々な局面を実施できる一実施形態の非揮発性メモリシステムのブロック線図である。 例証的なメモリアレイ構成を示す。 本発明の実施形態に従って、選択されたワードラインに印加できる例証的なプログラム／ベリファイ電圧信号を示す。 プログラムオペレーションを実行する例証的なフローチャートを示す。 １グループのメモリセルの例証的な閾電圧を示す。 ２ビットのデータを記憶する１グループのメモリセルの例証的な閾分布を示す。 従来技術による消去オペレーションを実行するための例証的なバイアス条件を示す表である。 理想的な消去オペレーション中の、ＮＡＮＤストリングの様々な部分における電圧を示すグラフである。 ＮＡＮＤストリング内の容量結合した様々な電圧を示すＮＡＮＤストリングの断面図である。 消去オペレーション中における、ＮＡＮＤストリングのエンドメモリセルの様々な電圧を示すグラフである。 従来技術による、消去電圧パルス受信後の、ＮＡＮＤストリングの選択メモリセルの例証的閾電圧分布を示す。 印加された消去電圧パルスの大きさの関数としての、ＮＡＮＤストリングの選択メモリセルの平均閾電圧を示すグラフである。 一実施形態による、消去オペレーションを実行するためのバイアス条件を示す表である。 一実施形態による消去オペレーション中における、ＮＡＮＤストリングの内部メモリセルの様々な電圧を示すグラフである。 一実施形態によるＮＡＮＤストリングを消去するためのフローチャートである。 一実施形態に従って消去された後のＮＡＮＤストリングの選択メモリセルの例証的な平均閾電圧を示すグラフである。 一実施形態による消去オペレーション中にＮＡＮＤストリングに印加された様々な信号と、その結果生じた、ＮＡＮＤストリングのメモリセルのフローティングゲート電位とを示すタイミング線図である。 一実施形態による消去動作中に、メモリシステムの選択したワードライン上の電圧信号を変更するためのフローチャートである。 一実施形態による行群制御装置のブロック線図である。 １つのシナリオにおいて浮遊させたワードラインの電圧を示すグラフである。 別のシナリオにおいて、浮遊後に、電圧に再接続させたワードラインの電圧を示すグラフである。

Claims (30)

1. 非揮発性記憶を消去する方法であって、
   非揮発性記憶要素のセット内の各非揮発性記憶要素に第１電圧信号を印加するステップと、
   前記非揮発性記憶要素のセットのウェル領域に消去電圧を印加するステップと、
   前記ウェル領域への前記消去電圧の印加開始後に、前記セットのサブセット内の各非揮発性記憶要素に対して前記第１電圧信号を変更するステップとを備えており、
   前記第１電圧信号を変更する前記ステップは、前記ウェル領域に前記消去電圧を印加している最中に実行される方法。
2. 前記サブセット内の各非揮発性記憶要素に対して前記第１電圧信号を変更するステップは、前記サブセット内の各非揮発性記憶要素の制御ゲートを浮遊させるステップを備えている請求項１に記載の方法。
3. 前記消去電圧はピーク値を有する消去電圧パルスであり、
   前記制御ゲートの浮遊は、前記消去電圧パルスが前記ピーク値に達する前に実行される請求項２に記載の方法。
4. 前記第１電圧信号を印加するステップは、前記セット内の各非揮発性記憶要素に第１電圧を印加するステップを備えており、
   前記第１電圧信号を変更するステップは、さらに、前記サブセット内の各非揮発性記憶要素の前記制御ゲートの浮遊後に、前記サブセットの非揮発性記憶要素に前記第１電圧を再度印加するステップを備えており、前記再度印加するステップは、前記消去電圧パルスが前記ウェル領域に印加されている間であるとともに、前記消去電圧パルスが前記ピーク値に達した後に開始される請求項３に記載の方法。
5. 前記制御ゲートを浮遊させるステップは、前記サブセットの非揮発性記憶要素内の各非揮発性記憶要素に結合したワードラインに電気接続を提供しないステップを備えている請求項２に記載の方法。
6. 前記第１電圧信号を変更するステップは、前記サブセット内の各非揮発性記憶要素に対する前記第１電圧信号を１回変更するステップから成る請求項１に記載の方法。
7. 前記非揮発性記憶要素のサブセットは第１サブセットであり、
   前記非揮発性記憶要素のセットは、前記第１サブセットに含まれない各非揮発性記憶要素を備えた第２サブセットを有しており、
   前記消去電圧を印加するステップ及び前記第１電圧信号を印加するステップによって、前記第２サブセット内の各非揮発性記憶要素のフローティングゲートと前記ウェル領域の間に第１電位が存在するようになり、
   前記消去電圧を印加するステップ、前記第１電圧信号を印加するステップ、さらに、前記第１サブセット内の各非揮発性記憶要素に対して前記第１電圧信号を変更するステップとによって、前記第１サブセット内の各非揮発性記憶要素のフローティングゲートと前記ウェル領域の間に第２電位が存在するようになり、前記第１電位は前記第２電位と実質的に等しい請求項１に記載の方法。
8. 前記サブセット内の各非揮発性記憶要素に対して前記第１電圧信号を変更するステップによって、前記消去電圧の印加の最中に、前記サブセット内の各非揮発性記憶要素のトンネル領域に亘って生じるピーク消去電位が低下する請求項１に記載の方法。
9. 前記非揮発性記憶要素のサブセットは第１サブセットであり、
   前記方法はさらに、前記ウェル領域への前記消去電圧の印加を開始した後に、前記非揮発性記憶要素のセットの第２サブセット内における各非揮発性記憶要素に対して前記第１電圧信号を変更するステップを備える請求項１に記載の方法。
10. 前記セットの前記非揮発性記憶要素どうしは直列結合されており、
    前記セットの前記非揮発性記憶要素は、前記セットの第１選択ゲートに隣接した第１非揮発性記憶要素と、前記セットの第２選択ゲートに隣接した第２非揮発性記憶要素とを含んでおり、
    前記第１サブセットの非揮発性記憶要素は、前記第１及び第２非揮発性記憶要素の内部にあり、
    前記第２サブセットの非揮発性記憶要素は、前記第１サブセットの非揮発性記憶要素の内部にあり、
    前記第１サブセット内の各非揮発性記憶要素に対して前記第１電圧信号を変更する前記ステップは、前記消去電圧の印加を開始した後の第１のタイミングで実行され、
    前記第２サブセット内の各非揮発性記憶要素に対して前記第１電圧信号を変更する前記ステップは、前記消去電圧の印加を開始した後の第２のタイミングで実行され、
    前記第２のタイミングは前記第１のタイミングの前である請求項９に記載の方法。
11. 前記第１サブセットの非揮発性記憶要素は、前記第１非揮発性記憶要素に隣接した第３非揮発性記憶要素と、前記第２非揮発性記憶要素に隣接した第４非揮発性記憶要素とを含む請求項１０に記載の方法。
12. 前記第１電圧信号を変更する前記ステップは、前記ウェル領域への前記消去電圧の印加を開始した後の第１のタイミングで開始され、
    前記第１のタイミングは、非揮発性記憶要素の前記サブセットの消去動作に基づいて選択される請求項１に記載の方法。
13. 前記第１のタイミングは、前記サブセットの前記消去動作を基準の非揮発性記憶要素の消去動作と比較することで選択される請求項１２に記載の方法。
14. 前記第１電圧信号を変更する前記ステップは、前記サブセット内の各非揮発性記憶要素のフローティングゲートと前記ウェル領域との間の容量結合を増加させる請求項１に記載の方法。
15. 前記消去電圧を前記ウェル領域に印加しながら、前記非揮発性記憶要素のセット内の各非揮発性記憶要素のフローティングゲートから電荷を移動させるステップをさらに備えている請求項１に記載の方法。
16. 前記非揮発性記憶要素のセットは、ＮＡＮＤストリングである請求項１に記載の方法。
17. 前記非揮発性記憶要素のセットは、バイナリフラッシュメモリ装置のセットである請求項１に記載の方法。
18. 非揮発性記憶要素の前記セットは、多状態フラッシュメモリ装置のセットであり、
    前記多状態フラッシュメモリ装置のセットは、多状態フラッシュメモリ装置のアレイであり、
    前記アレイはホストシステムと通信しており、
    前記アレイは前記ホストシステムから取り外しが可能である請求項１に記載の方法。
19. 非揮発性メモリシステムであって、
    ウェル領域を有する非揮発性記憶要素のセットを備え、前記セットは第１及び第２サブセットの非揮発性記憶要素を含んでおり、
    前記非揮発性記憶要素のセットと通信している管理回路をさらに備えており、
    前記管理回路は、前記セットを消去する命令を受信し、
    前記管理回路は次に、この命令に応答して、前記セット内の各非揮発性記憶要素に第１電圧信号を印加し、前記ウェル領域に消去電圧を印加し、さらに前記消去電圧の印加開始後に、前記第１サブセット内の各非揮発性記憶要素に対して前記第１電圧信号を変更し、
    前記管理回路は、前記ウェル領域に前記消去電圧を印加しながら、前記第１電圧信号を変更する非揮発性メモリシステム。
20. 前記管理回路は、前記第１サブセット内の各非揮発性記憶要素の制御ゲートを浮遊させることで、前記第１サブセット内の各非揮発性記憶要素に対して前記第１電圧信号を変更する請求項１９に記載の非揮発性メモリシステム。
21. 前記消去電圧はピーク値を有する消去電圧パルスであり、
    前記管理回路は、前記消去電圧パルスが前記ピーク値に達する前に、前記第１サブセット内の各非揮発性記憶要素の制御ゲートの浮遊を開始する請求項２０に記載の非揮発性メモリシステム。
22. 前記管理回路は、前記セット内の各非揮発性記憶要素に第１電圧を印加することによって、前記第１電圧信号を付加し、
    前記管理回路は、前記第1サブセット内の各非揮発性記憶要素の前記制御ゲートを浮遊させた後に、前記第１電圧を前記第1サブセットの非揮発性記憶要素に再度印加することにより、前記第１電圧信号を変更し、前記再度印加ステップは、前記ウェル領域に前記消去電圧パルスが印加されている間であって、前記消去電圧パルスが前記ピーク値に達した後に開始される請求項２１に記載の方法。
23. 前記管理回路は、前記第１サブセット内の各非揮発性記憶要素の制御ゲートを、前記第１サブセットの各非揮発性記憶要素に結合しているワードラインへの電気接続を提供しないことによって浮遊させる請求項２２に記載の方法。
24. 前記管理回路は、前記第１サブセット内の各非揮発性記憶要素に対して前記第１電圧信号を１回変更することで、前記第１電圧信号を変更する請求項１９に記載の非揮発性メモリシステム。
25. 前記管理回路は、前記消去電圧の印加開始後に、前記非揮発性記憶要素のセットの前記第２サブセット内の各非揮発性記憶要素に対して前記第１電圧信号を変更し、
    前記管理回路は、前記消去電圧の印加中に、前記第２サブセットに対して前記第１電圧信号を変更する請求項１９に記載の非揮発性メモリシステム。
26. 前記セットの前記非揮発性記憶要素どうしは直列結合しており、
    前記セットの前記非揮発性記憶要素は、前記セットの第１選択ゲートに隣接した第１非揮発性記憶要素と、前記セットの第２選択ゲートに隣接した第２非揮発性記憶要素とを含んでおり、
    前記第１サブセットの非揮発性記憶要素は、前記第１及び第２非揮発性記憶要素の内部に位置し、
    前記第２サブセットの非揮発性記憶要素は、前記第１サブセットの非揮発性記憶要素の内部に位置し、
    前記管理回路は、前記消去電圧の印加の開始後の第１のタイミングで、前記第１サブセット内の各非揮発性記憶要素に対して前記第１電圧信号を変更し、
    前記管理回路は、前記消去電圧の印加の開始後の第２のタイミングで、前記第２サブセット内の各非揮発性記憶要素に対して前記第１電圧信号を変更し、
    前記第２のタイミングは前記第１のタイミングの前である請求項２５に記載の非揮発性メモリシステム。
27. 前記非揮発性記憶要素の第１サブセットは、前記第１非揮発性記憶要素に隣接した第３非揮発性記憶要素と、前記第２非揮発性記憶要素に隣接した第４非揮発性記憶要素とを含んでいる請求項２６に記載の非揮発性メモリシステム。
28. 前記非揮発性記憶要素のセットは、ＮＡＮＤストリングである請求項１９に記載の非揮発性メモリシステム。
29. 前記非揮発性記憶要素のセットは、多状態フラッシュメモリ装置のセットのである請求項１９に記載の非揮発性メモリシステム。
30. 前記非揮発性記憶要素のセットは、フラッシュメモリ装置のＮＡＮＤストリングであり、
    前記フラッシュメモリ装置のセットは、フラッシュメモリ装置のアレイであり、
    前記アレイはホストシステムと通信しており、
    前記アレイは前記ホストシステムから取り外すことできる請求項１９に記載の非揮発性メモリシステム。
    
    

Images