KR20080044203A - 느리게 소거되는 메모리 셀들을 보상하도록 워드라인조건들을 변경함으로서 비휘발성 메모리를 소거하는 방법 - Google Patents

느리게 소거되는 메모리 셀들을 보상하도록 워드라인조건들을 변경함으로서 비휘발성 메모리를 소거하는 방법 Download PDF

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KR20080044203A
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Abstract

비휘발성 메모리 시스템의 선택된 메모리 셀들에 인가되는 전압 조건들은 소거 동작들 동안에 변할 수도 있는바, 이는 시스템의 동시에(concurrent) 소거되는 다른 메모리 셀들의 소거 동작과 상기 선택된 메모리 셀들의 소거 동작을 같게 하기(equalize) 위함이다. 상기 변경된 조건들은 낸드 스트링 내에서 용량적으로 결합된(capacitively coupled) 전압들을 보상할 수 있다. 예를 들면, 소거 동작을 위해서 낸드 스트링을 바이어스하고 소거 전압 펄스의 인가를 개시한 이후에, 하나 이상의 안쪽 메모리 셀들의 워드라인들은 플로팅될 수 있다. 선택된 안쪽 워드라인들을 플로팅시킴으로서, 이에 커플링된 셀들의 터널 절연 영역의 양단에서 발생한 피크(peak) 소거 전위는, 정상 레벨보다 감소된다. 결과적으로, 이러한 셀들의 소거 속도는 느려지게 되며, 느리게 소거되는 말단 메모리 셀들의 소거 속도와 실질적으로 매칭된다. 서로 다른 워드라인들은 서로 다른 시간에서 플로팅될 수 있는바, 서로 다른 메모리 셀들의 소거 행동들이 서로 다른 양(amount)만큼 변화된다.
비휘발성 저장소자, 소거행동, 보상, 플로팅

Description

느리게 소거되는 메모리 셀들을 보상하도록 워드라인 조건들을 변경함으로서 비휘발성 메모리를 소거하는 방법{ERASING NON-VOLATILE MEMORY UTILIZING CHANGING WORD LINE CONDITIONS TO COMPENSATE FOR SLOWER ERASING MEMORY CELLS}
우선권 주장
본 출원은, 헤밍크(Hemink) 등에 의해서 "NON-VOLATILE MEMORY ERASE OPERATIONS WITH OVER-ERASE PROTECTION" 라는 명칭으로 2005년 3월 31일자로 미국에 출원된 가출원(가출원번호 60/667,043)의 우선권을 주장하며, 상기 가출원은 본 출원에 대한 참조로서 본 명세서에 그 전체 내용이 통합된다.
관련출원들에 대한 상호 참조
다음의 출원들은 상호 참조되며 본 출원에 대한 참조로서 본 명세서에 그 전체 내용이 통합된다.
마사키 히가시타니에 의해서 "SYSTEMS FOR ERASING NON-VOLATILE MEMORY UTILIZING CHANGING WORD LINE CONDITIONS TO COMPENSATE FOR SLOWER ERASING MEMORY CELLS" 라는 명칭으로 2005년 12월 6일자로 미국에 출원된 미국특허출원(출원번호 11/296,032 , 대리인 문서번호 SAND-01054US2).
완(Wan) 등에 의해서 "WORD LINE COMPENSATION IN NON-VOLATILE MEMORY ERASE OPERATIONS" 라는 명칭으로 2004년 12월 29일자로 미국에 출원된 미국특허출 원(출원번호 11/025,620 , 대리인 문서번호 SAND-01023US0).
헤밍크(Hemink) 등에 의해서 "ERASING NON-VOLATILE MEMORY UTILIZING INDIVIDUAL VERIFICATION AND ADDITIONAL SOFT PROGRAMMING OF SUBSETS OF MEMORY CELLS" 라는 명칭으로 2005년 12월 6일자로 미국에 출원된 미국특허출원(출원번호 11/296,055 , 대리인 문서번호 SAND-01066US0).
헤밍크(Hemink) 등에 의해서 "SYSTEM FOR ERASING NON-VOLATILE MEMORY USING INDIVIDUAL VERIFICATION AND ADDITIONAL ERASING OF SUBSETS OF MEMORY CELLS" 라는 명칭으로 2005년 12월 6일자로 미국에 출원된 미국특허출원(출원번호 11/296,028 , 대리인 문서번호 SAND-01066US1).
헤밍크(Hemink) 등에 의해서 "SOFT PROGRAMMING NON-VOLATILE MEMORY UTILIZING INDIVIDUAL VERIFICATION AND ADDITIONAL SOFT PROGRAMMING OF SUBSETS OF MEMORY CELLS" 라는 명칭으로 2005년 12월 6일자로 미국에 출원된 미국특허출원(출원번호 11/295,747 , 대리인 문서번호 SAND-01066US2).
헤밍크(Hemink) 등에 의해서 "SYSTEMS FOR SOFT PROGRAMMING NON-VOLATILE MEMORY UTILIZING INDIVIDUAL VERIFICATION AND ADDITIONAL SOFT PROGRAMMING OF SUBSETS OF MEMORY CELLS" 라는 명칭으로 2005년 12월 6일자로 미국에 출원된 미국특허출원(출원번호 11/296,071 , 대리인 문서번호 SAND-01066US3).
본 발명은 일반적으로, 비휘발성 메모리 디바이스들을 소거하는 반도체 기술에 관한 것이다.
반도체 메모리 장치는 다양한 전자 장치에서 더욱 더 일반적으로 사용되어 왔다. 예를 들어, 비휘발성 반도체 메모리는 셀룰러 전화기, 디지털 카메라, 개인 휴대정보 단말기(PDA), 휴대용 연산 장치, 비-휴대용 연산 장치 및 기타 장치에서 사용된다. 전기적으로 소거가능하고 프로그램가능한 읽기 전용 메모리(Electrical Erasable Programmable Read Only Memory : EEPROM) 및 플래시 메모리가 가장 일반적인 비휘발성 반도체 메모리이다.
플래시 메모리 시스템의 일례는 낸드(NAND) 구조를 사용하는 바, 이는 두개의 선택 게이트들 사이에서 샌드위치되어 있으며 직렬로 정렬된 복수개 트랜지스터들을 포함한다. 상기 직렬로 정렬된 트랜지스터들과 선택 게이트들은 '낸드 스트링(NAND string)' 이라고 일컬어 진다. 도1은 하나의 낸드 스트링을 도시한 평면도이다. 도2는 도1에 도시된 구조의 등가회로이다. 도1과 도2에 도시된 낸드 스트링은, 직렬로 연결되어 있으며 제 1 선택 게이트(120)과 제 2 선택 게이트(122) 사이에서 샌드위치된 4개의 트랜지스터(100, 102, 104, 106)를 포함한다. 선택 게이트(120)는 낸드 스트링을 비트라인(126)에 연결한다. 선택 게이트(122)는 낸드 스트링을 소스라인(128)에 연결한다. 적절한 전압을 선택 라인(SGD)을 통해 제어 게이트(120CG)에 인가함으로서, 선택 게이트(120)를 제어할 수 있다. 선택 게이트(122)는, 선택 라인(SGS)을 통해 제어 게이트(122CG)에 적절한 전압을 인가함으로서 제어할 수 있다. 각각의 트랜지스터(100, 102, 104, 106)들은 제어 게이트와 플로팅 게이트를 포함하며, 이들은 메모리 셀의 게이트 엘리먼트들을 형성한다. 예를 들면, 트랜지스터(100)는 제어 게이트(100CG)와 플로팅 게이트(100FG)를 갖는 다. 트랜지스터(102)는 제어 게이트(102CG)와 플로팅 게이트(102FG)를 갖는다. 트랜지스터(104)는 제어 게이트(104CG)와 플로팅 게이트(104FG)를 갖는다. 트랜지스터(106)는 제어 게이트(106CG)와 플로팅 게이트(106FG)를 갖는다. 제어 게이트(100CG)는 워드라인(WL3)에 연결되어 있고, 제어 게이트(102CG)는 워드라인(WL2)에 연결되어 있고, 제어 게이트(104CG)는 워드라인(WL1)에 연결되어 있고, 제어 게이트(106CG)는 워드라인(WL0)에 연결되어 있다.
비록, 도1 및 도2는 하나의 낸드 스트링 내의 4개의 메모리 셀들을 도시하고 있지만, 4개의 트랜지스터를 사용하는 것은 다만 일례일 뿐이다. 낸드 스트링은 4개보다 더 적은 메모리 셀들을 가질 수 있거나 또는 4개 보다 더 많은 메모리 셀들을 가질 수 있다. 예를 들면, 어떤 낸드 스트링들은 8개의 메모리 셀들을 포함할 수 있으며, 16개, 32개 등등의 메모리 셀들을 포함할 수도 있다. 본 명세서에서 논의되는 바는 하나의 낸드 스트링 내의 메모리 셀들의 갯수를 특정하게 한정하는 것이 아니다.
낸드 구조를 사용하는 플래시 메모리 시스템의 전형적인 구성은 복수개의 낸드 스트링들을 포함할 것이다. 예를 들어 도3은, 더 많은 낸드 스트링들을 보유하고 있는 메모리 어레이에서, 3개의 낸드 스트링(202, 204, 206)을 도시한 도면이다. 도3에 도시된 각각의 낸드 스트링은 4개의 메모리 셀과 2개의 선택 트랜지스터들(또는 게이트들)을 포함한다. 예를 들어, 낸드 스트링(202)는 선택 트랜지스터들(220, 230)과 메모리 셀들(222, 224, 226, 228)을 포함한다. 낸드 스트링(204)는 선택 트랜지스터들(240, 250)과 메모리 셀들(242, 244, 246, 248)을 포함한다. 각 각의 스트링은 선택 트랜지스터(예를 들면, 선택 트랜지스터 230과 선택 트랜지스터 250)에 의해 소스라인에 연결된다. 선택 라인(SGS)은 소스측(source side) 선택 게이트들을 제어하기 위해서 사용된다. 다양한 낸드 스트링들은, 선택 라인(SGD)에 의해 제어되는 선택 트랜지스터들(220, 240, 등등)에 의해 각각의 비트라인들에 연결된다. 다른 실시예들에서는, 상기 선택 라인들은 공통일 필요는 없다. 워드라인(WL3)은 메모리 셀(222)과 메모리 셀(242)의 제어 게이트들에 연결된다. 워드라인(WL2)은 메모리 셀(224)과 메모리 셀(244)의 제어 게이트들에 연결된다. 워드라인(WL1)은 메모리 셀(226)과 메모리 셀(246)의 제어 게이트들에 연결된다. 워드라인(WL0)은 메모리 셀(228)과 메모리 셀(248)의 제어 게이트들에 연결된다. 도시된 바와같이, 비트라인과 각각의 낸드 스트링은 메모리 셀 어레이의 컬럼들(columns)을 구성한다. 워드라인들(WL3, WL2, WL1, WL0)은 어레이의 로우(rows)를 구성한다. 각각의 워드라인은, 로우에 있는 각각의 메모리 셀의 제어 게이트들을 연결한다. 예를 들면, 워드라인(WL2)은 메모리 셀들(224, 244, 252)의 제어 게이트들에 연결된다.
각각의 메모리 셀은 데이터(디지탈 또는 아날로그)를 저장할 수 있다. 디지탈 데이터 1 비트를 저장할 때에, 메모리 셀의 가능한 임계전압의 범위는, 논리 데이터 "1" 과 "0"에 할당되는 2개의 범위로 나뉜다. 낸드 타입의 플래시 메모리에 관한 일 실시예에서, 메모리 셀이 소거된 이후에 임계전압은 음의 값을 갖으며, 이는 논리 "1" 로 정의된다. 프로그램 동작 이후에 임계전압은 양의 값을 갖으며, 이는 논리 "0" 로 정의된다. 임계전압이 음(negative)이며 제어 게이트에 0 볼트가 인가되어 읽기(read) 동작이 시도될 때, 상기 메모리 셀은 턴온되어 논리 "1" 을 저장하고 있음을 표시할 것이다. 임계전압이 양(positive)이며 제어 게이트에 0 볼트가 인가되어 읽기(read) 동작이 시도될 때, 상기 메모리 셀은 턴온되지 않을 것인 바, 이는 논리 "0"이 저장되어 있음을 나타낸다. 또한, 하나의 메모리 셀은 복수 레벨들의 정보를 저장할 수 있는데, 예를 들면, 복수 비트들의 디지털 데이터를 저장할 수 있다. 복수 레벨들의 데이터를 저장하는 경우에, 가능한 임계전압의 범위는 데이터의 레벨 갯수만큼 나뉘어 진다. 예를 들면, 네 개 레벨의 정보가 저장되는 경우, 데이터 값 "11", "10", "01", "00" 에 할당되는 네 개의 임계전압 범위들이 존재할 것이다. 낸드 타입 메모리에 관한 일 실시예에서, 소거 동작 이후의 임계전압은 음이며 "11"로 정의된다. 3개의 서로 다른 양의 임계전압들은 상태 "10", "01", "00"를 위해 사용된다.
낸드 타입 플래시 메모리에 관련된 실시예들과 그들의 동작은 다음의 미국 등록특허들/미국 특허출원들에서 제공되며, 이들 모든 등록특허들과 특허출원들은 참조로서 본 명세서에 편입된다. 미국 등록특허 US 5,570,315, US 5,774,397, US 6,046,935, US 6,456,528, 미국 특허출원 09/893,277(공개번호 US2003/0002348).
플래시 메모리 셀을 프로그래밍할 때에, 프로그램 전압은 제어 게이트에 인가되며(선택된 워드라인을 통해) 그리고 비트라인은 접지된다. p-웰로부터의 전자들이 플로팅 게이트로 주입된다. 플로팅 게이트에 전자들이 축적될 때, 플로팅 게이트는 음으로 충전되며 셀의 임계전압이 상승된다. 플로팅 게이트 전하 및 셀의 임계전압은 저장된 데이터에 대응하는 특정 상태를 나타낼 수 있다.
낸드 타입 플래시 메모리의 메모리 셀들을 소거하기 위해서, 전자들은 각 메모리 셀의 플로팅 게이트로부터 웰 영역 및 기판으로 옮겨진다. 각각의 메모리 셀의 플로팅 게이트로부터 웰 영역으로 전자들을 끌어당기기 위해서, 전형적으로 하나 이상의 고전압(예를 들면, 16V ∼ 20V) 소거 펄스들이 웰 영역에 인가된다. 각 메모리 셀의 워드라인은 접지되거나 또는 0V 가 인가되어 터널 산화막 영역의 양단에 높은 전위를 생성하는 바, 이는 전자들을 끌어당기기 위함이다. 만일, 소거 전압 펄스의 인가 이후에도, 낸드 스트링의 각 메모리 셀이 소거되지 않는다면, 상기 펄스의 사이즈는 증가될 수 있으며, 각 메모리 셀이 소거될때 까지 낸드 스트링에 다시 인가될 수 있다.
종래 기술들을 사용하는 전형적인 소거 동작들은, 하나의 낸드 스트링 내의 메모리 셀들 사이에서 서로 다른 소거 속도(rate)들을 야기할 수 있다. 다른 셀들에 비하여, 몇몇 메모리 셀들은, 소거 상태에 대한 목적 임계전압 레벨에 더 빠르게 또는 더 늦게 도달할 수도 있다. 이러한 점은, 더 빨리 소거되는 메모리 셀들의 과소거(over-erasure)를 야기할 수도 있는데, 이는 낸드 스트링에서 더 늦게 소거되는 메모리 셀들을 충분히 소거하기 위해 인가되는 소거 전압들이, 더 빨리 소거되는 메모리 셀들에게 계속해서 인가될 것이기 때문이다. 따라서, 이러한 서로 다른 소거 속도들은 메모리 셀 또는 낸드 스트링의 수명을 단축시킬 수도 있다. 또한, 전형적인 소거 동작들은, 하나의 낸드 스트링의 메모리 셀들 사이에서 서로 다른(disparate) 임계전압들을 야기할 수 있다. 즉, 하나 이상의 소거 전압 펄스들이 인가된 이후에, 낸드 스트링의 하나 이상의 메모리 셀들은, 상기 스트링의 다른 메 모리 셀들 또는 디바이스의 다른 메모리 셀들과 비교했을 때, 서로 다른 임계전압을 가질 수도 있다. 이러한 효과를 극복하기 위해서, 소거 이후에 하나 이상의 메모리 셀들의 임계전압들을 조정하는 소프트 프로그래밍이 사용되어 왔다. 예를 들어, 상대적으로 낮은 프로그램 전압 -실제 프로그래밍에 사용되는 것보다는 낮은 전압- 이 하나 이상의 메모리 셀들에 인가될 수도 있는바, 이는 소거된 메모리 셀들 집단의 임계전압 분포를 좁히거나 및/또는 상승시키기 위함이다. 하지만, 소프트 프로그래밍은 프로그램 시간 및 소거 시간을 증가시킬 수도 있다. 더 나아가, 서로 다른 소거 비율들은 메모리 스트링의 수명을 단축시킬 수 있다.
따라서, 앞서 언급된 바와같은 종래 소거 기술의 문제점을 해결할 수 있는 비휘발성 메모리 시스템 및 이와 관련된 소거 기술이 필요하다.
본 발명은, 일반적으로 말하자면, 메모리 셀들에 대한 좀더 효율적이며 좀더 일관적인(consistent) 소거를 제공할 수 있는 방식으로, 메모리 디바이스들을 소거하는 기술에 관한 것이다. 본 발명의 일실시예에 따르면, 소거 동작 동안에, 낸드 스트링의 하나 이상의 메모리 셀들의 소거 행동(behavior) 및 개별적인 특성들을 고려한 시스템 및 방법이 제공된다.
비휘발성 메모리 시스템의 선택된 메모리 셀들에 인가되는 전압 조건들은 소거 동작들 동안에 변경될 수도 있는바, 이는 시스템의 동시에(concurrent) 소거되는 다른 메모리 셀들의 소거 동작과 상기 선택된 메모리 셀들의 소거 동작을 같게 하기(equalize) 위함이다. 상기 변경된 조건들은 낸드 스트링 내에서 용량적으로 결합된(capacitively coupled) 전압들을 보상할 수 있다. 예를 들면, 소거 동작을 위해서 낸드 스트링을 바이어스하고 소거 전압 펄스의 인가를 개시한 이후에, 하나 이상의 안쪽 메모리 셀들의 워드라인들은 플로팅될 수 있다. 선택된 안쪽 워드라인들을 플로팅시킴으로서, 이에 커플링된 셀들의 터널 절연 영역의 양단에서 발생한 피크(peak) 소거 전위는, 정상 레벨보다 감소된다. 결과적으로, 이러한 셀들의 소거 속도는 느려지게 되며, 느리게 소거되는 말단 메모리 셀들의 소거 속도와 실질적으로 매칭된다. 서로 다른 워드라인들은 서로 다른 시간에서 플로팅될 수 있는바, 서로 다른 메모리 셀들의 소거 행동들이 서로 다른 양(amount)만큼 변화된다. 낸드 스트링의 안쪽 메모리 셀들은, 인가된 전압 조건을 변경시키기 위해서 다양한 서브세트들로 분리될 수 있다.
본 발명의 일실시예에 따르면, 비휘발성 저장소자를 소거하는 방법이 제공되는바, 상기 방법은, 비휘발성 저장소자들의 세트의 웰 영역에 소거 전압을 인가하는 단계 및 소거 전압의 인가가 개시된 이후에, 비휘발성 저장소자들의 세트의 서브세트 내의 비휘발성 저장소자들 각각의 제어 게이트를 플로팅 시키는 단계를 포함하여 이루어진다. 서브세트 내의 저장소자들의 제어 게이트들을 플로팅 시키는 것은 소거 전압이 인가되는 동안에 개시된다.
본 발명의 다른 실시예에 따르면, 비휘발성 저장소자를 소거하는 방법이 제공되는바, 상기 방법은, 비휘발성 저장소자들의 세트 내의 각 비휘발성 저장소자에 제 1 전압 신호를 인가하는 단계, 비휘발성 저장소자들의 세트의 웰 영역에 소거 전압을 인가하는 단계, 및 상기 웰 영역에 상기 소거 전압의 인가가 개시된 이후에, 상기 세트의 서브세트 내의 비휘발성 저장소자들 각각에 대한 상기 제 1 전압 신호를 변경시키는 단계를 포함하여 이루어진다. 상기 제 1 전압 신호를 변경시키는 것은, 상기 웰 영역에 상기 소거 전압이 인가된 동안에 수행된다.
본 발명의 다른 실시예에 따르면, 비휘발성 메모리 시스템이 제공되는바, 상기 시스템은, 웰 영역을 갖는 비휘발성 저장소자들의 세트, 상기 비휘발성 저장소자들의 세트와 통신하는 관리회로를 포함하여 이루어진다. 상기 관리회로는, 상기 비휘발성 저장소자들의 세트를 소거하라는 요청을 수신하고 그리고 상기 요청에 응답하여, 소거 전압을 상기 웰 영역에 인가한다. 소거 전압의 인가가 개시된 이후에, 상기 관리회로는 상기 비휘발성 저장소자들의 세트의 서브세트 내의 비휘발성 저장소자 각각의 제어 게이트를 플로팅 시킨다. 상기 관리회로는, 소거 전압이 인가되는 동안에, 제어 게이트들을 플로팅 시킨다.
본 발명의 다른 실시예에 따르면, 비휘발성 메모리 시스템이 제공되는바, 상기 시스템은, 웰 영역을 갖는 비휘발성 저장소자들의 세트, 상기 비휘발성 저장소자들의 세트와 통신하는 관리회로를 포함하여 이루어진다. 상기 세트는 비휘발성 저장소자들의 제 1 서브세트 및 제 2 서브세트를 포함한다. 제 1 서브세트는 제 2 서브세트 보다 안쪽이다. 상기 관리회로는, 상기 비휘발성 저장소자들의 세트를 소거하라는 요청을 수신하고 그리고 상기 요청에 응답하여, 상기 세트 내의 비휘발성 저장소자들 각각에 제 1 전압 신호를 인가하며, 소거 전압을 상기 웰 영역에 인가하며, 소거 전압의 인가가 개시된 이후에 상기 제 1 서브세트 내의 비휘발성 저장소자 각각에 대한 제 1 전압 신호를 변경시킨다. 상기 관리회로는, 소거 전압이 웰 영역에 인가되는 동안에, 상기 제 1 전압 신호를 변경시킨다.
본 발명의 다른 특징들, 양상들, 목적들은 발명의 상세한 설명, 도면, 청구항들을 참조하여 설명된다.
도1은 낸드 스트링의 평면도이다.
도2는 도1에 도시된 낸드 스트링의 등가회로를 도시한 도면이다.
도3은 3개의 낸드 스트링에 관한 회로도이다.
도4는 본 발명에 따른 다양한 양상들이 구현될 수 있는 비휘발성 메모리 시스템의 일 실시예에 관한 블록도면이다.
도5는 메모리 어레이의 예시적인 구조를 도시한 도면이다.
도6은 본 발명의 다양한 실시예들에 따라, 선택된 워드라인에 인가될 수 있는 예시적인 프로그램 전압신호, 검증 전압신호를 도시한 도면이다.
도7은 프로그램 동작을 수행하는 예시적인 순서도이다.
도8은 메모리 셀들 그룹의 예시적인 임계전압 분포들을 도시한 도면이다.
도9는 2 비트의 데이터를 저장하는 메모리 셀들 그룹의 예시적인 임계전압 분포들을 도시한 도면이다.
도10은 종래기술에 따른 소거 동작을 수행하기 위한 예시적인 바이어스 조건들을 도시한 테이블이다.
도11은 이상적인 소거 동작 동안에 낸드 스트링의 여러 부분들에서의 전압들을 도시한 도면이다.
도12는 낸드 스트링의 단면을 도시한 도면으로 낸드 스트링 내에서 용량적으로 결합된 다양한 전압들을 도시한 도면이다.
도13은 소거 동작 동안에 낸드 스트링의 말단 메모리 셀들의 다양한 전압들을 도시한 도면이다.
도14는 종래기술에 따라 소거 전압 펄스를 수신한 이후에 낸드 스트링의 선택된 메모리 셀들의 예시적인 임계전압 분포들을 도시한 도면이다.
도15는 낸드 스트링의 선택된 메모리 셀들의 평균 임계전압들을, 인가된 소거 전압 펄스의 크기의 함수로서 도시한 그래프이다.
도16A는 본 발명의 일실시예에 따른 소거 동작을 수행하기 위한 바이어스 조건들을 도시한 테이블이다.
도16B는 본 발명의 일실시예에 따른 소거 동작 동안에 낸드 스트링의 안쪽 메모리 셀들의 다양한 전압들을 도시한 그래프이다.
도17은 본 발명의 일실시예에 따라 낸드 스트링을 소거하는 순서도이다.
도18은 본 발명의 일실시예에 따른 소거 이후에 낸드 스트링의 선택된 메모리 셀들의 예시적인 평균 임계전압들을 도시한 그래프이다.
도19는 본 발명의 일실시예에 따른 소거 동작 동안에 낸드 스트링에 인가되는 다양한 신호들을 도시한 그래프이며, 낸드 스트링의 메모리 셀들의 결과적인 플로팅 게이트 전위도 도시되어 있다.
도20은 본 발명의 일실시예에 따른 소거 동작 동안에 메모리 시스템의 선택된 워드라인들 상의 전압 신호를 변경시키는 순서도이다.
도21은 본 발명의 일실시예에 따른 로우 제어기의 블록도이다.
도22는 본 발명의 일실시예에 따라 플로팅된 워드라인의 전압을 도시한 그래프이다.
도23은 본 발명의 다른 실시예에 따라 플로팅되고 이후에 소정 전압에 재연결된 워드라인의 전압을 도시한 그래프이다.
도4는 본 발명의 하나 이상의 실시예들을 구현하기 위해 사용될 수 있는 플래시 메모리 시스템의 일실시예에 관한 블록도이다. 다른 시스템들 및 구현예들이 사용될 수도 있다. 메모리 셀 어레이(302)는 컬럼 제어회로(304), 로우 제어회로(306), C-소스 제어회로(310) 그리고 p-웰 제어회로(308)에 의해 제어된다. 컬럼 제어회로(304)는 메모리 셀 어레이(302)의 비트라인들에 연결되어 있는 바, 이는 메모리 셀들에 저장된 데이터를 읽고, 프로그램 동작 동안에 메모리 셀들의 상태를 결정하고, 그리고 프로그래밍을 증진시키거나 또는 프로그래밍을 방해하기 위해서 비트라인들의 전위 레벨들을 제어하기 위해서이다. 로우 제어회로(306)는 워드라인들에 연결되어 있는 바, 이는 워드라인들 중에서 하나를 선택하고, 읽기 전압을 인가하고, 컬럼 제어회로(304)에 의해 제어되는 비트라인의 전위레벨들과 결합된 프로그램 전압들을 인가하고, 그리고 소거전압을 인가하기 위해서이다. C-소스 제어회로(310)는, 메모리 셀에 연결된 공통 소스 라인(Common source line)(도5에서 'C-소스' 라고 표기됨)을 제어한다. p-웰 제어회로(308)는 p-웰 전압을 제어한다.
메모리 셀들에 저장된 데이터는 컬럼 제어회로(304)에 의해 읽혀지며 그리고 데이터 입출력 버퍼(312)를 통해 외부 입출력 라인(External I/O Line)들로 출력된다. 메모리 셀에 저장될 프로그램 데이터는 외부 입출력 라인들을 통해 데이터 입출력 버퍼(312)로 입력되며 그리고 컬럼 제어회로(304)로 전달된다. 외부 입출력 라인들은 제어기(controller)(318)에 연결된다.
플래시 메모리 디바이스를 제어하기 위한 명령 데이터는 제어기(318)로 입력된다. 명령 데이터는 어떤 동작이 요구되고 있는지를 플래시 메모리에게 알려준다. 입력된 명령은 상태머신(state machine)(316)으로 전달되는 바, 상태머신은 제어회로부(control circuitry)(315)의 일부이다. 상태머신(316)은 컬럼 제어회로(304), 로우 제어회로(306), C-소스 제어회로(310), p-웰 제어회로(308) 그리고 데이터 입출력 버퍼(312)를 제어한다. 상태머신(316)은 또한, READY/BUSY, PASS/FAIL 과 같은 플래시 메모리의 상태 데이터를 출력할 수 있다.
제어기(318)는 개인 컴퓨터, 디지털 카메라, PDA(Personal Digital Assistant) 등등과 같은 호스트 시스템과 연결되어 있거나 또는 연결될 수 있다. 제어기는 호스트와 통신하는바, 호스트는 메모리 어레이(302)에 데이터를 저장하거나 또는 메모리 어레이(302)로부터 데이터를 독출(read out)하라는 것과 같은 명령들을 시동하거나 또는 이러한 데이터를 제공하거나 수신한다. 제어기(318)는 이러한 명령들을, 명령회로(314)에 의해 번역되거나 수행될 수 있는 명령 신호들로 변환하는 바, 명령회로(314)는 제어회로부(315)의 일부이다. 명령회로(314)는 상태머신(316)과 통신한다. 제어기(318)는 전형적으로 버퍼 메모리를 포함하고 있는데 이는, 메모리 어레이에 사용자 데이터를 쓰거나 또는 메모리 어레이부터 사용자 데이 터를 읽기 위해서이다.
예시적인 메모리 시스템은 하나의 집적회로를 포함하여 이루어지는데, 상기 집적회로는 제어기(318)와 하나 또는 이상의 집적회로 칩들을 포함하며, 이들 각각은 메모리 어레이 및 연관된 제어회로, 입출력 회로 그리고 상태머신 회로들을 포함한다. 메모리 어레이들과 시스템의 제어 회로들을 하나 이상의 집적회로 칩들에 함께 집적하는 것이 요즘 추세이다. 메모리 시스템은 호스트 시스템의 일부로서 내장될 수도 있으며, 또는 호스트 시스템들에 착탈 가능하게 삽입되는(removable inserted) 메모리 카드(또는 다른 패키지)내에 포함될 수도 있다. 이러한 카드는 전체 메모리 시스템(예를 들면, 상기 제어기를 포함하는)을 포함할 수도 있으며 또는 관련된 주변회로들(제어기 또는 제어기능이 호스트 내에 내장된)와 메모리 어레이만을 포함할 수도 있다. 따라서, 상기 제어기는 호스트에 내장될 수도 있으며 또는 착탈식 메모리 시스템에 포함될 수도 있다.
도5를 참조하면, 메모리 셀 어레이(302)의 예시적인 구조가 도시되어 있다. 일례로서, 1024 개의 블록들로 나뉘어진 하나의 낸드 플래시 EEPROM 이 설명된다. 각각의 블록에 저장된 데이터는 동시에 소거될 수 있다. 일 실시예에서 상기 블록은, 동시에 소거되는 셀들의 가장 작은 단위가 된다. 이러한 일례에서, 각각의 블록 내에는 8512 개의 컬럼들이 존재한다. 전형적으로, 각각의 블록은 다수의 페이지들(pages)로 나뉘어지는바, 이들은 프로그래밍의 단위가 될 수 있다. 데이터를 프로그래밍을 하는 다른 단위들 역시 가능하며 고려될 수 있다. 일 실시예에서, 개개의 페이지들은 세그먼트들(segments)로 나뉘어 질 수 있으며, 이러한 세그먼트들 은 가장 작은 갯수의 셀들을 포함할 수도 있는바, 이러한 셀들은 기본 프로그래밍 동작으로서 한번에 쓰여진다. 일반적으로, 데이터의 하나 이상의 페이지들이 메모리 셀들의 하나의 로우에 저장된다.
도5에 도시된 일례에서, 각각의 블록내에는, 짝수 컬럼들과 홀수 컬럼들로 구분된 8512 개의 컬럼들이 존재한다. 비트라인들 역시 짝수 비트라인들(BLe)과 홀수 비트라인들(BLo)로 구분된다. 홀수/짝수 비트라인 구조에서, 공통 워드라인을 따라 있으며 홀수 비트라인들에 연결된 메모리 셀들이 한 시점에서(at one time) 프로그래밍되며, 공통 워드라인을 따라 존재하며 짝수 비트라인들에 연결된 메모리 셀들이 다른 시점에서(at another time) 프로그래밍된다. 도5를 참조하면, 직렬로 연결된 4개의 메모리 셀들이 하나의 낸드 스트링을 구성하고 있음을 알 수 있다. 비록, 4개의 셀들이 각각의 낸드 스트링에 포함되어 있다고 도시되어 있지만, 4개보다 더 많거나 더 적은 갯수(예를 들면, 16, 32 등)의 셀들이 사용될 수 있다. 낸드 스트링의 한쪽 터미널은 제 1 선택 트랜지스터(또는 게이트)(선택 게이트 드레인 라인 SGD에 연결된)를 통해 대응하는 비트라인에 연결되어 있으며, 다른 한쪽 터미널은 제 2 선택 트랜지스터(선택 게이트 소스 라인 SGD에 연결됨)를 통해 C-소스에 연결되어 있다.
다른 실시예에서는, 비트라인들이 홀수 및 짝수 비트라인들로 구분되어 있지 않다. 이러한 구조들은 통상적으로 모든 비트라인 구조(all bit line architectures) 라고 지칭된다. 이러한 모든 비트라인 구조에서는, 읽기 동작 및 프로그래밍 동작 동안에, 블록의 모든 비트라인들이 동시에 선택된다. 공통 워드라 인을 따라 있으며 임의의 비트라인에 연결된 메모리 셀들이, 동시에 프로그래밍된다.
본 발명의 일실시예에 따른 읽기 동작과 프로그래밍 동작 동안에, 4256 개의 메모리 셀들이 동시에 선택된다. 선택된 메모리 셀들은 동일한 워드라인(예를 들면, WL2-i)을 가지며 그리고 같은 종류(예를 들면, 짝수 비트라인들)의 비트라인을 갖는다. 따라서, 532 바이트의 데이터가 동시에 읽혀지거나 프로그램될 수 있다. 동시에 읽혀지거나 프로그램될 수 있는 이러한 532 바이트의 데이터는 논리 페이지(logical page)를 구성한다. 그러므로, 이러한 실시예에서는, 하나의 블록은 적어도 8개의 페이지들을 저장할 수 있다. 각각의 메모리 셀이 2 비트의 데이터(예를 들면, 다중-레벨 셀)를 저장할 때, 하나의 블록은 16 페이지들을 저장한다. 다른 사이즈들의 블록들 및 페이지들 역시 이러한 실시예에서 사용될 수도 있다. 또한, 도4 및 도5에 도시된 구조와는 다른 구조들이 실시예들을 구현하기 위해서 사용될 수도 있다.
읽기 동작과 검증 동작에서, 선택된 블록의 선택 게이트들은 하나 이상의 선택 전압들로 상승되며 그리고 선택된 블록의 선택되지 못한 워드라인들(예를 들면, WL0, WL1, WL3)은 읽기 패스 전압(read pass voltage)(예를 들면, 4.5 볼트)으로 상승되어 트랜지스터들을 패스 게이트와 같이 동작하도록 만든다. 선택된 블록의 선택된 워드라인(예를 들면, WL2)은 기준 전압에 연결되며, 이러한 기준 전압의 레벨은 각각의 읽기 동작과 검증 동작에 특정된 레벨인데, 이는 관심있는 메모리 셀의 임계전압이 이러한 기준 전압 레벨보다 높은지 낮은지를 결정하기 위해서이다. 예를 들면, 1 비트 메모리 셀의 읽기 동작에서, 선택된 워드라인(WL2)은 접지되며, 따라서 임계전압이 0 볼트보다 높은지 아닌지가 검출된다. 1 비트 메모리 셀의 검증 동작에서, 선택된 워드라인(WL2)이 예를 들어, 0.8 볼트에 연결되면, 프로그래밍 프로세스로서 임계전압이 0.8 볼트에 도달하였는지 아닌지가 검증된다. 소스와 p-웰은, 읽기와 검증 동작동안에 0 볼트이다. 선택된 비트라인들(BLe)은 예를 들어 0.7 볼트로 선행 충전된다. 만일, 임계전압이 읽기 레벨 또는 검증 레벨보다 높다면, 관심있는 비트라인(BLe)의 전위 레벨은 하이(high) 레벨을 유지하는 바, 이는 도통되지 않은(non-conductive) 관련 메모리 셀 때문이다. 다른 한편으로는, 만일 임계전압이 읽기 또는 검증 레벨보다 낮다면, 관심있는 비트라인(BLe)의 전위는 낮은(low) 레벨(예를 들면, 0.5 볼트 이하)로 감소하는 바, 이는 도통된(conductive) 메모리 셀 때문이다. 메모리 셀의 상태는, 비트라인에 연결되어 있으며 비트라인의 결과적인 전압을 감지하는 감지 증폭기에 의해 검출된다. 메모리 셀이 소거되느냐 또는 프로그램되느냐의 차이점은, 음의 순(net) 전하가 플로팅 게이트에 저장되었느냐 아니냐에 의존한다. 예를 들어 만일, 음의 전하가 플로팅 게이트에 저장되면, 임계전압은 더 높아지게 되며 트랜지스터는 증가형 동작 모드(enhancement mode of operation)에 있게 된다.
본 발명의 일 실시예에서 메모리 셀을 프로그래밍할 때에, 드레인과 p-웰은 0 볼트를 인가받는 반면에 제어 게이트는, 증가된 크기들(magnitudes)을 갖는 일련의 프로그래밍 펄스들을 입력받는다. 일실시예에서, 일련의 펄스들의 크기는 12 볼트에서 24 볼트 사이의 범위를 갖는다. 다른 실시예에서는, 펄스들의 범위는 변할 수 있으며, 예를 들면, 12 볼트 이상의 시작 레벨을 가질 수 있다. 메모리 셀을 프로그래밍 하는 동안에, 프로그래밍 펄스들 사이의 기간들(periods)에서 검증동작들이 수행된다. 즉, 병렬로 프로그래밍되는 셀들의 그룹에 속한 각 셀들의 프로그래밍 레벨은, 각각의 프로그래밍 펄스 사이에서 읽혀저서 그것이 검증레벨에 도달했는가 또는 검증레벨보다 더 큰가가 판별되는데, 검증레벨은 셀들이 프로그래밍되어질 레벨이다. 프로그래밍을 검증하는 하나의 수단은, 특정한 비교 지점에서의 도통을 테스트하는 것이다. 충분히 프로그램되었다고 검증된 셀들은 록 아웃(lock out)되는 바, NAND 셀에서 예를 들면, 모든 후속 프로그래밍 펄스들에 대해서 비트라인 전압을 0 부터 Vdd(예를 들면, 2.5 볼트)까지 증가시킴으로써, 이러한 셀들에 대한 프로그래밍 프로세스를 종료한다. 몇몇 케이스에서는, 펄스들의 갯수가 제한될 것이며(일례로 20개의 펄스들) 그리고 소정의 메모리 셀이 마지막 펄스에 의해서 충분히 프로그램되지 않는다면, 에러가 추정된다. 몇몇 구현예에서는, 메모리 셀들은 프로그래밍전에 소거된다(블록단위 또는 다른 단위로).
도6에는 본 발명의 일실시예에 따른 프로그램 전압 신호가 도시되어 있다. 이 신호는 증가하는 크기들을 갖는 펄스들의 세트를 가지고 있다. 펄스들의 크기는, 기 설정된 스텝 사이즈에 의해 각 펄스마다 증가한다. 복수 비트들의 데이터를 저장하는 메모리 셀들을 포함하는 일 실시예에서, 예시적인 스텝 사이즈는 0.2 볼트(또는 0.4 볼트)이다. 각각의 프로그램 펄스들 사이에는 검증 펄스들이 존재한다. 도6의 신호는 4개의 상태를 갖는 메모리 셀을 가정한 것이며, 따라서, 3개의 검증 펄스들을 포함하고 있다. 예를 들면, 프로그래밍 펄스들(330과 332) 사이에는 3개의 연속적인 검증 펄스들이 있다. 첫번째 검증 펄스(334)는 0 볼트의 검증 전압 레벨로 도시되어 있다. 두번째 검증 펄스(336)는 두번째 검증 전압 레벨에서 상기 첫번째 검증 펄스를 후속한다. 세번째 검증 펄스(338)는 세번째 검증 전압 레벨에서 상기 두번째 검증 펄스를 후속한다. 8개 상태의 데이터를 저장할 수 있는 다중 상태 메모리 셀은, 7개의 비교 지점들에서의 검증 동작들의 수행을 필요로 할 수도 있다. 따라서, 2개의 연속적인 프로그래밍 펄스들 사이에서 7개의 검증동작들을 수행하기 위해 7개의 검증 펄스들이 차례로 인가된다. 7개의 검증 동작들에 기초하여, 시스템은 메모리 셀들의 상태를 판단할 수 있다. 검증에 관한 시간 부담을 줄이는 한 가지 방법으로 좀 더 효율적인 검증 프로세스를 사용할 수 있으며, 예를 들어, "Smart Verify for Multi-State Memories" 라는 명칭으로 2002년 12월 5일자로 미국에 출원된 미국특허출원(출원번호 10/314,055); "Method for Programming of Multi-State Non-Volatile Memory Using Smart Verify" 라는 명칭으로 2005년 10월 27일자로 미국에 출원된 미국특허출원(출원번호 , 대리인 문서번호 SAND-1051US1); "Apparatus for Programming of Multi-State Non-Volatile Memory Using Smart Verify" 라는 명칭으로 2005년 10월 27일자로 미국에 출원된 미국특허출원(출원번호 , 대리인 문서번호 SAND-1051US0) 에 개시된 내용이 그러하며, 상기의 모든 출원들은 본 발명에 대한 참조로서 본 명세서에 전체로서 편입된다.
전술한 읽기 동작 및 검증 동작은 해당 기술분야에서 공지된 기술에 따라서 수행된다. 따라서, 상세히 설명된 많은 부분들이 당업자에 의해 변경될 수 있다.
도7는 본 발명의 일실시예에 따라 비휘발성 메모리를 프로그래밍하는 방법을 서술한 순서도이다. 도7의 단계 350에서, 제어기(318)에 의해 발행된 "데이터 로드" 명령 ("data load" command)이 명령회로(314)로 입력되어, 데이터가 데이터 입력/출력 버퍼(312)로 입력되도록 한다. 상기 입력 데이터는 명령으로서 인식되며 상태 머신(316)에 의해 래치되는데, 이는 명령 래치 신호(미도시)가 명령회로(314)로 입력되기 때문이다. 단계 352에서, 페이지 어드레스를 가리키는 어드레스 데이터가, 제어기(318) 또는 호스트로부터 로우 제어기 또는 디코더(306)로 입력된다. 상기 입력된 데이터는 페이지 어드레스로 인식되며 상태 머신(316)을 통해 래치되는데, 명령회로(314)로 입력되는 어드레스 래치 신호의 영향을 받는다. 단계 354에서, 어드레스된 페이지에 대한 프로그램 데이터의 페이지가, 프로그래밍을 위해 데이터 입/출력 버퍼(312)로 입력된다. 예를 들면, 일실시예에서 532 바이트의 데이터가 입력될 수 있다. 이러한 데이터는, 선택된 비트라인들을 위해서, 적절한 레지스터들에서 래치될 수 있다. 어떤 실시예들에서는, 상기 데이터는 또한, 선택된 비트라인들을 위한 제 2 레지스터에서 래치되어 검증 동작들에서 사용된다. 단계 356에서, "프로그램" 명령이 제어기(318)에 의해 발행되어 데이터 입력/출력 버퍼(312)로 입력된다. 상기 "프로그램" 명령은, 명령 회로들(314)로 입력되는 명령 래치 신호를 통해 상태 머신(316)에 의해 래치된다.
단계 354에서 래치된 데이터는, "프로그램" 명령에 의해 트리거되어, 선택된 메모리 셀들에 프로그램되어질 것인바, 이는 적절한 워드라인에 인가되는 도6에 도시된 계단모양(stepped)의 펄스들을 사용하는 상태머신에 의해 제어된다. 단계 358 에서, 선택된 워드라인에 인가되는 프로그래밍 펄스 전압 레벨인 Vpgm은, 시작 펄스(예를 들어, 12 볼트)로 초기화되며 그리고 상태 머신(316)에 의해 유지되는 프로그램 카운터(PC)는 0으로 초기화된다. 단계 360에서, 프로그램 전압 펄스(Vpgm)가 선택된 워드라인에 인가된다. 만일, 특정 데이터 래치에 논리 "0" 이 저장되어 대응하는 메모리 셀이 프로그램되어야만 함을 나타낸다면, 대응하는 비트라인은 접지된다. 다른 한편으로, 특정 데이터 래치에 논리 "1" 이 저장되어 대응하는 메모리 셀이 현재의 데이터 상태를 그대로 유지해야 함을 나타낸다면, 대응하는 비트라인은 프로그래밍을 방지하도록 VDD에 연결된다.
단계 362에서, 선택된 메모리 셀들이 검증된다. 만일, 선택된 셀의 타겟 임계전압이 적절한 레벨에 도달했음이 검출되면, 대응하는 데이터 래치에 저장되어 있는 데이터가 논리 "1" 으로 바뀐다. 만일, 선택된 셀의 타겟 임계전압이 적절한 레벨에 도달하지 않았음이 검출되면, 대응하는 데이터 래치에 저장되어 있는 데이터는 바뀌지 않는다. 이러한 방식에 의해, 대응하는 데이터 래치에 논리 '1'이 저장되어 있는 비트라인은 프로그래밍될 필요가 없다. 모든 데이터 래치들이 논리 '1'을 저장하고 있을 때, 상기 상태머신은 선택된 모든 셀들이 프로그래밍되었다는 것을 인지한다. 단계 364에서, 모든 데이터 래치들이 논리 '1'을 저장하고 있는지가 체크된다. 만일, 그렇다면(즉, 논리 '1'을 저장하고 있다면), 프로그래밍 프로세스는 완료되며 성공적인 것이 되는데, 이는 선택된 모든 메모리 셀들이 프로그래밍되었으며, 그리고 타겟 상태에 있음이 검증되었기 때문이다. 단계 366에서, "PASS" 라는 상태(status)가 보고된다.
만일 단계 364에서, 데이터 래치들 모두가 논리 '1'을 저장하고 있는 것은 아니다 라고 결정되면, 상기 프로그래밍 프로세스는 계속된다. 단계 368에서, 프로그램 제한 값(limit value)에 대해서, 프로그램 카운터(Program Counter : PC)가 체크된다. 프로그램 제한 값은 일례로서 20 이 될 수 있다. 하지만, 다른 값들이 다양한 구현예들에서 사용될 수 있다. 만일, 프로그램 카운터(PC)가 적어도(not less than) 20 이라면, 성공적으로 프로그래밍되지 않은 비트들의 갯수가 소정 갯수와 같은지 또는 소정 숫자보다 작은지가, 단계 369에서 결정된다. 만일, 성공적으로 프로그래밍되지 않은 비트들의 갯수가 소정 숫자와 같거나 또는 소정 숫자보다 작다면, 상기 프로그래밍 프로세는 패스된 것으로 플래그되며(flagged), "패스" 라는 상태가 단계 371에서 보고된다. 성공적으로 프로그래밍되지 않은 비트들은 읽기 프로세스 동안에 에러 보정을 이용하여 정정될 수 있다. 하지만, 만일, 성공적으로 프로그래밍되지 않은 비트들의 갯수가 소정 갯수보다 크다면, 상기 프로그래밍 프로세는 실패된 것으로 플래그되며(flagged), "실패" 라는 상태가 단계 370에서 보고된다. 만일, 프로그램 카운터가 20 보다 작다면, Vpgm 레벨이 스텝 사이즈만큼 증가되며 그리고 프로그램 카운터는 단계 372 에서 증분된다. 단계 372 이후에, 상기 프로세스 루프(loop)는 단계 360 으로 되돌아가서 다음 Vpgm 펄스가 인가된다.
도7에 도시된 순서도는 이진 저장소자에 적용될 수 있는 단일-경로(single-pass) 프로그래밍 방법을 도시한 것이다. 다중-레벨 저장소자에 적용될 수 있는 2 개의 경로(two-pass) 프로그래밍 방법에서는, 예를 들면, 도7의 순서도의 단일 반복(single iteration) 내에서 다중 프로그래밍 또는 검증 단계들이 사용될 수도 있다. 프로그래밍 동작의 각각의 경로(pass)에 대해서, 단계 358 내지 372이 수행될 수도 있다. 첫번째 경로(pass)에서는, 하나 이상의 프로그래밍 펄스들이 인가되고 그 결과들이 검증될 수도 있는바, 이는 셀이 적절한 중간 상태에 있는지를 결정하기 위함이다. 2번째 경로에서는, 하나 이상의 프로그래밍 펄스들이 인가되고 그 결과들이 검증될 수도 있는바, 이는 셀이 적절한 마지막 상태에 있는지를 결정하기 위함이다.
프로그램 프로세스가 성공적으로 종료되면, 메모리 셀들의 임계전압들은, 프로그래밍된 메모리 셀들에 대한 임계전압들의 하나 이상의 분포들 내에 있어야 하며 또는 소거된 메모리 셀들에 대한 임계전압들의 하나 이상의 분포들 내에 있어야 한다. 도8은 각각의 메모리 셀이 1 비트의 데이터를 저장하고 있는 때의, 메모리 셀 어레이의 임계전압 분포들을 도시한 도면이다. 도8에는, 소거된 메모리 셀들에 대한 임계전압들의 제 1 분포(380) 및 프로그래밍된 메모리 셀들에 대한 임계전압들의 제 2 분포(382)가 도시되어 있다. 본 발명의 일실시예에서, 제 1 분포(380) 내의 임계전압 레벨들은 음(negative)의 값이고 논리 "1"에 대응하며, 반면에 제 2 분포(382) 내의 임계전압 레벨들은 양(positive)의 값이고 논리 "0"에 대응한다.
도9는, 각각의 메모리 셀이 4개의 물리적인 상태에서 2 비트의 데이터를 저장할 때의, 메모리 셀 어레이의 예시적인 임계전압 분포들을 도시하고 있다. 분포(384)는 소거된 상태("11" 을 저장)에 있는 셀들의 임계전압들의 분포를 나타내 는 바, 네가티브 임계전압 레벨들을 갖는다. 분포(386)는 제 1 프로그램 상태("10" 을 저장)에 있는 셀들의 임계전압들의 분포를 나타낸다. 분포(388)는 제 2 프로그램 상태("00" 을 저장)에 있는 셀들의 임계전압들의 분포를 나타낸다. 분포(390)는 제 3 프로그램 상태("01" 을 저장)에 있는 셀들의 임계전압들의 분포를 나타낸다. 이러한 실시예에서 하나의 메모리 셀에 저장된 2 비트들 각각은, 서로 다른 논리 페이지로부터 비롯된다. 즉, 각 메모리 셀에 저장된 2 비트들 중 각각의 비트는 서로 다른 논리 페이지의 주소를 운반한다. 사각형 안에 표시된 비트는 아래쪽(lower) 페이지에 대응한다. 원안에 표시된 비트는 위쪽(upper) 페이지에 대응한다. 어떤 실시예에서는, 그레이 코드(gray code) 시퀀스를 이용하여 논리적 상태들이 메모리 셀들의 연속적인 물리적 상태들에 할당되는 바, 만일 플로팅 게이트의 임계전압이 오류로 인해 가장 인접한 임계전압 상태 범위로 이동하여도, 오직 단 하나의 비트만이 영향을 받을 것이다. 향상된 신뢰성을 제공하기 위해, 개별적인 임계분포들은 조밀해지는 것(분포가 좁아짐)이 바람직한데, 왜나하면 좀더 조밀한 분포는 좀더 넓은 읽기 마진(read margin)(인접한 임계전압 분포들간의 거리)을 가져오기 때문이다.
물론, 만일 메모리가 4개 이상의 물리적 상태를 갖고 동작된다면, 메모리 셀들의 정의된 전압 임계 윈도우 내에는 복수개의 임계전압 분포들이 존재할 것이며 이는 상태들의 갯수와 동일하다. 더 나아가, 비록 특정한 비트 패턴들이 각각의 분포들 또는 각각의 물리적 상태들에 할당되었다 하여도, 이와 다른 비트 패턴들이 할당될 수도 있다.
통상적으로, 병렬로 프로그램되는 셀들은 하나의 워드라인을 따라 교변하는 셀들이다. 예를 들어, 도3은 하나의 워드라인(WL2) 상의 수 많은 셀들 중에서 3개의 메모리 셀(224, 244, 252)을 도시하고 있다. 교변하는 셀들의 하나의 세트(224와 252를 포함하는)는 논리 페이지 0 및 2(짝수 페이지)로부터의 비트들을 저장하는 반면에, 교변하는 셀들의 다른 하나의 세트(244를 포함하는)는 논리 페이지 1 및 3(홀수 페이지)으로부터의 비트들을 저장한다.
본 발명의 일 실시예에서, 소스 및 비트 라인들은 플로팅 시키는 반면에, p-웰을 소거 전압(예를 들면, 20 볼트)으로 상승시키고, 선택된 블록의 워드라인들을 접지하거나 또는 0 볼트를 인가함으로서, 메모리 셀들이 소거된다. 도10은 소거 동작을 수행하기 위한 예시적인 바이어스 조건들을 도시한 도면이다. 용량성 결합(capacitive coupling) 때문에, 선택되지 않은 워드라인들(예를 들면, 소거될 블록들이 아니라 선택되지 않은 블록들 내의 워드라인들), 비트라인들, 선택 라인들, 및 C-소스는 또한 포지티브 고전위(예를 들면, 20 볼트)로 상승된다. 따라서, 선택된 블록의 메모리 셀들의 터널 산화막들에는 강력한 전기장이 인가되며, 전자들이 플로팅 게이트들로부터 기판으로 방사(emit)됨에 따라, 선택된 메모리 셀들의 데이터가 소거된다. 플로팅 게이트로부터 p-웰 영역으로 충분한 전자들이 전달됨에 따라, 선택된 셀의 임계전압은 네가티브가 된다. 소거는 전체 메모리 어레이 상에서 수행될 수 있으며, 어레이의 하나 이상의 블록들 또는 셀들의 다른 단위로도 수행될 수 있다. 소거 전압 신호 Verase 는 일련의 소거 전압 펄스들로서 인가되는 것이 일반적이며, 각각의 펄스들 사이에서 소거 검증 동작이 수행된다. 만일, 소거 전압 펄스의 인가 이후에, 소정단위의 소거 셀들이 소거된 것으로 검증되지 않는다면, 또 다른 소거 전압 펄스가 p-웰 영역에 인가될 수 있다. 몇몇 실시예에서는, 소거 전압의 피크 값이 각각의 후속 펄스에 대해서 증가된다(예를 들면, 16 볼트에서 20 볼트까지, 1 볼트씩 증가됨).
도11은 일반적인 소거동작(예를 들면, 도10의 바이어스 조건하에서)을 위해서 하나의 소거 전압 펄스가 인가되는 동안의, 낸드 스트링의 다양한 부분들에서의 전압을 도시한 그래프이다. 도11에 예시된 사례는 이상적인 경우를 도시한 것이며, 아래에 설명되는 바와같은 게이트간(inter-gate) 용량성 전하 결합을 무시한 것이다. 커브(410)는 소거 전압 신호 Verase 을 인가받는 p-웰 영역의 전압을 도시하고 있다. 소거 전압 펄스에 의해, p-웰의 전압은 20 볼트로 상승한 후(ramp-up) 0 볼트로 복귀한다. 커브(414)는 스트링의 메모리 셀의 제어 게이트 전압을 나타낸다. 커브들(412, 413)은, 프로그래밍되지 않은 메모리 셀 및 프로그래밍된 메모리 셀의 플로팅 게이트 전압을 각각 나타낸다. 소거 전압 펄스가 인가되기 전에는, 상기 플로팅 게이트 전압은 메모리 셀이 프로그래밍된 상태에 좌우된다. 예를 들면, 메모리 셀이 제 1 프로그래밍된 상태(가령, 도9에서 상태 10 으로 도시됨)에 있을 때 플로팅 게이트 전압은 -1 볼트 정도 일 수도 있으며, 메모리 셀이 제 2 프로그래밍된 상태(가령, 도9에서 상태 00 으로 도시됨)에 있을 때는 -2 볼트, 메모리 셀이 프로그래밍되지 않은 상태일 때는 0 볼트 정도일 수도 있다. 제어 게이트 전 압(414)은, 소거 동작 동안에 0 볼트로 유지되는 반면에, 플로팅 게이트 전압(412, 413)들은 p-웰 전압에 비례하여 상승한다. 플로팅 게이트는, 터널 절연 영역(tunnel dielectric region)에 걸쳐서 p-웰에 용량적으로 결합한다. 많은 낸드 스트링 구현예들에 있어서, 메모리 셀의 플로팅 게이트와 p-웰 영역 간의 용량성 결합 비율은, 약 40-50% 이다. 따라서, 플로팅 게이트 전압(412)은, 약 0.5 : 1 의 비율(결합 비율이 50%인 경우)로 p-웰 전압에 비례하여 약 10 볼트까지 상승하며, 플로팅 게이트 전압(413)은 약 8 볼트까지 상승한다. 결과적인 소거 전위, 즉 소거 전압 펄스의 초기에 셀의 플로팅 게이트와 p-웰 영역 사이의 전위는 도11의 그래프에 도시된 바와같다. 소거 전위는, p-웰 전압(Verase = 20 볼트)과 플로팅 게이트 전압(VFG = 10 볼트) 사이의 차이와 같다. 도11에 도시된 시나리오의 경우, 비프로그래밍된(non-programmed) 셀(412)에 대한 첫번째 소거 전압 펄스가 인가된 초기에서의 소거 전위는 약 10 볼트 정도이며, -2 볼트의 시작 플로팅 게이트 전압을 갖는 셀(413)의 경우에는 약 12 볼트 정도이다. 상기 소거 전위는, 전자들이 플로팅 게이트로부터 p-웰로 전달됨에 따라, 실제의 소거 전압 펄스 동안에 변한다는 점을 유의해야 한다. 결과적으로, 소거 전압 펄스 이후에 p-웰이 0 볼트로 되돌아 왔을 때, 플로팅 게이트 전압은 소거 전압 펄스가 인가되기 전과 다를 것이다. 전형적으로, 플로팅 게이트 전압은, 첫번째 소거 전압 펄스 이후에 포지티브 값이 될 것이며, 이는 메모리 셀의 네가티브(소거된) 임계전압에 대응한다.
낸드 스트링 내의 실제 전압 레벨들은, 도11에 도시된 이상적인 케이스와 관 련하여 서술된 것과는 다를 것이다. 인접한 플로팅 게이트들 사이의 용량성 전하 결합(capacitive charge coupling)과 선택 게이트들 및 인접한 플로팅 게이트들 사이의 용량성 전하 결합 때문에, 동일한 소거 바이어스 조건들의 인가하에서 낸드 스트링의 서로 다른 메모리 셀들은 서로 다른 소거 전위들을 경험할 수도 있다.
도12는 8개의 메모리 셀들을 포함하고 있는 낸드 스트링의 단면을 도시한 도면이다. 비록, 본 발명에서는 도12 및 8 셀 낸드 구조에 대한 실시예들이 제공되었지만, 본 발명은 이에 제한되지 않으며, 8개 보다 많거나 적은(예를 들면, 4, 12, 16 또는 그 이상) 메모리 셀을 포함하는 다양한 낸드 구조에 따라 사용될 수도 있다. 도12에 도시된 바와같이, 낸드 스트링의 메모리 셀들은 p-웰 영역(540)에 형성된다. 각각의 메모리 셀(502, 504, 506, 508, 510, 512, 514, 및 516)은 스택 게이트 구조를 포함하는바, 이 구조는 제어 게이트(502c, 504c, 506c, 508c, 510c, 512c, 514c 및 516c) 및 플로팅 게이트(502f, 504f, 506f, 508f, 510f, 512f, 514f 및 516f)를 포함하여 구성된다. 플로팅 게이트들은 p-웰 표면 상의 산화물 또는 또 다른 유전 합성 필름(dielectric composite film)의 최상면에 형성된다. 제어 게이트는 플로팅 게이트 위에 있으며, 산화물 또는 다른 절연성 유전층이 제어 게이트와 플로팅 게이트를 분리한다. 메모리 셀들의 제어 게이트들은 워드라인에 연결되거나 또는 워드라인(WL0, WL1, WL2, WL3, WL4, WL5, WL6, 및 WL7)들을 형성한다. N+ 확산 영역(542)은 인접한 셀들 사이에서 공유되어 이에 의해 상기 셀들은 직렬로 서로 서로 연결되어 낸드 스트링을 형성한다. 이러한 N+ 확산 영역들은 각 셀들의 소스 및 드레인을 형성한다. N+ 확산 영역(526)은 낸드 스트링의 비트라인에 연 결되는 반면에, N+ 확산 영역(528)은 복수개의 낸드 스트링들을 위한 공통 소스라인에 연결된다. 선택 게이트들(520, 522)은 메모리 셀들처럼 동일한 구조로 형성되나, 게이트 영역들은 전기적으로 연결되어 있다.
소거 동작 동안에 높은 소거 전압이 p-웰에 인가될 때에, 용량성 결합때문에, 플로팅 선택 게이트들(520, 522)은 포지티브 고전위로 상승된다. p-웰 또는 p-웰의 소정 부분에 인가된 소거 전압은, 웰 영역으로부터 각각의 선택 게이트들로 결합한다. 많은 낸드 구조들에서, 대략 90-100％의 p-웰 전압이 각각의 선택 게이트들과 결합할 것이라고 예상된다. 따라서, 만약 20 볼트의 소거 전압 펄스가 p-웰에 인가된다면, 각 선택 게이트 상의 전압은 대략 18 볼트 내지 20 볼트로 상승할 것이다. 도12에서, p-웰(540)로부터 선택 게이트들(520, 522)로 결합하는 전압은 화살표(530)로 도시된다. 비록 정도는 더 낮지만, 스트링의 각 메모리 셀들은 유사한 결합 효과(coupling effect)를 경험한다. p-웰과 메모리 셀의 플로팅 게이트 사이의 결합은 통상적으로 약 40-50％ 이다. 또한, 각각의 플로팅 게이트는 대응하는 제어 게이트와 약 50-60％ 비율로 결합한다. 좀더 낮은 정도로, 각각의 플로팅 게이트는 인접한 플로팅 게이트들 및 제어 게이트들과도 결합한다. 서로 다른 모든 결합들의 총합은 100％ 이다. p-웰로부터 플로팅 게이트로 50％의 결합이 있다고 가정하면, 20 볼트의 소거 전압 펄스가 인가되는 경우에는, 각 메모리 셀의 플로팅 게이트는 대략 10볼트의 전위로 상승될 것이다. 이러한 결합 효과가 화살표(532)로 도시되어 있다. 각각의 메모리 셀들의 플로팅 게이트에 결합된 전압은, 터널 산화 막 양단에서 생성된 소거 전압 Verase 전위에 영향을 끼친다. 예를 들면, 소거 전에는 0 볼트의 플로팅 게이트 전압을 갖는 메모리 셀에 대해 20볼트의 소거 전압 펄스가 p-웰에 인가되는 경우에, 대략 10볼트(20볼트 - 10볼트)의 소거 전위가 생성된다.
스트링의 각각의 메모리 셀은, 인접한 메모리 셀들 및/또는 트랜지스터들로부터 소정의 용량성 전하 결합을 경험할 것이다. 이러한 결합은 셀의 플로팅 게이트의 전위에 영향을 끼칠 수 있으며, 결과적으로 셀에 대한 소거 전위에 영향을 끼칠 수 있다. 낸드 스트링의 말단(end)메모리 셀들(예를 들면, 도12의 메모리 셀 502 와 516), 즉, 낸드 스트링의 첫번째 워드라인 및 마지막(또는 말단) 워드라인에 연결되어 있으며 낸드 스트링의 선택 게이트들과 인접한 메모리 셀들은, 인접한 선택 게이트들로부터의 용량성 전하 결합을 경험할 것이다. 도12에서, 선택 게이트(520)로부터 메모리 셀(502)의 플로팅 게이트(502f)로의 이러한 용량성 결합은 화살표(534)로 도시되어 있으며, 선택 게이트(522)로부터 메모리 셀(516)의 플로팅 게이트(516f)로의 이러한 용량성 결합은 화살표(538)로 도시되어 있다. 메모리 셀들(502, 516)에 결합된 전압은, 이러한 셀들의 터널 절연 영역들(예를 들면, 터널 산화막) 양단에서 생성된 전기장을, 각각의 선택 게이트에서의 전압의 양에 비례하여 감소시킬 것이다.
화살표들(538, 534)로 표시되는 결합은 양 방향(both directions)으로 발생되는바, 이는 소거 동작동안에 선택 게이트들 역시 플로팅 상태이기 때문이다. 결 과적으로, 메모리 셀들(516, 502)의 플로팅 게이트 전압은 선택 게이트들(522, 520) 상의 전압에 소정의 영향을 받을 것이다. 하지만, p-웰로부터 선택 게이트들로의 결합에 비하면, 플로팅 게이트로부터 선택 게이트로의 결합은 매우 작으며, 따라서, 선택 게이트 전압은 거의 전적으로 p-웰 전압에 의해 결정된다.
많은 낸드 스트링 구현예들에서, 선택 게이트들로부터 낸드 스트링의 말단 메모리 셀들의 플로팅 게이트들로의 용량성 결합은 약 2 내지 5% 정도로 예상될 수 있다. 만일, 20볼트의 소거 전압이 p-웰에 인가된다면, p-웰과 선택 게이트 간의 커플링 비율이 90% 인 경우, 각각의 선택 게이트의 전압은 대략 18 볼트로 증가할 것이다. 다음으로, 2-5% 정도인 선택 게이트로부터 인접한 플로팅 게이트로의 결합때문에, 인접한 플로팅 게이트들(516f, 502f)의 전압은 약 0.4 내지 1볼트 정도 상승할 것이다. 스트링의 말단 메모리 셀들의 터널 산화막 양단의 결과적인 전압은, 도11에 도시된 이상적인 경우에서의 전압보다 약 0.4 내지 1볼트 정도 작아질 것이다. 앞서 언급된 바와같은 용량성 결합은, 메모리 셀들 및 선택 게이트들의 물리적인 치수들(dimensions), 메모리 셀들 및 선택 게이트들 간의 간격에 크게 좌우되어 변할 수도 있으며, 가령, 터널 절연물(tunnel dielectrics), 제어 게이트와 플로팅 게이트 사이의 유전물, 선택 게이트와 메모리 셀 사이의 유전물과 같은 구성요소들을 만드는데 사용되는 물질의 유전 성질(dielectric propertiy)에 크게 좌우되어 변할 수도 있음을 유의해야 한다. 몇몇 경우에서 예를 들면, 앞서 언급된 결합은 앞서 언급된 2-5% 정도보다 더 크거나 더 작을 수도 있다.
인접한 플로팅 게이트들 간의 결합이외에, 또 다른 인자(factor)가 플로팅 게이트와 인접한 워드라인들(또는 제어 게이트들) 사이에서 결합된다. 이러한 결합 역시, 2-5% 정도일 수도 있지만, 메모리 셀들의 치수들 및 형상에 따라 더 크거나 더 작을 수도 있다. 몇몇 경우에서, 특히 선택 게이트들과 인접한 메모리 셀들 사이의 물리적인 거리가 2개의 안쪽 메모리 셀들 간의 거리와 유사한 경우, 선택 게이트로부터 인접한 플로팅 게이트로의 결합은, 인접한 제어 게이트(워드라인) 및 플로팅 게이트로부터의 결합과 유사한 범위내에 있게 될 것이다. 하지만 소거 동작 동안에, 선택 게이트는 제어 게이트들 및 플로팅 게이트들에 비해 상이하게 바이어스되기 때문에, 말단 메모리 셀들의 플로팅 게이트 전압은 안쪽 메모리 셀들의 플로팅 게이트 전압보다 더 높을 것이며 따라서, 소거 전위는 말단 메모리 셀들에서 더 낮아지게 될 것인바, 이에 대해서는 후술한다.
도13은, 도10의 바이어스 조건들에서의 소거 동작을 위해서 단일 소거 전압 펄스가 인가되는 동안에, 낸드 스트링의 전형적인 말단 메모리 셀에 대한 p-웰 전압(420), 플로팅 게이트 전압(422), 제어 게이트 전압(424)을 도시한 도면이다. 소거 전압 펄스가 인가되기 전의 플로팅 게이트 전압은 0 볼트라고 가정하자. p-웰 전압(420)은 0 볼트에서 20 볼트의 피크값으로 상승하며 이후 다시 0 볼트로 되돌아 온다. 제어 게이트 전압(424)은 0 볼트로 남아있는데, 이는 각 메모리 셀에 연결된 워드라인들이 0 볼트를 공급받기 때문이다. 모든 셀들과 마찬가지로, 말단 메모리 셀들의 플로팅 게이트들은, p-웰 영역과 약 40-50 % 정도로 용량적으로 결합된다. p-웰 영역 전압이 20 볼트로 증가함에 따라, 이러한 용량성 결합은 플로팅 게이트 전압을 약 10 볼트 정도로 증가시킨다(50% 의 결합비율을 가정하면). 말단 메모리 셀들은, 인접한 선택 게이트와 말단 메모리 셀들 간의 결합으로 인한 추가적인 전압 부분을 갖는다. 따라서, 이러한 플로팅 게이트들의 전압은 p-웰 전압(플로팅 게이트들에 용량적으로 결합된)에 비례하여 증가될 뿐만 아니라, 선택 게이트들로부터의 2-5% 정도의 결합으로 인해서도 증가될 것이다. 도13에서는, 선택 게이트들로부터의 결합으로 인해, 추가적으로 1 볼트가 플로팅 게이트 전압에 더해진다고 가정된다. 따라서, 플로팅 게이트 전압(422)은, 소거 전압 펄스의 초기에서 11 볼트의 최대값으로 상승하는바, 이는 도11에 도시된 이상적인 경우의 10 볼트의 최대값과 대비된다. 말단 메모리 셀들에 대한 터널 절연 영역 양단의 소거 전위는 도13에 도시된 바와같다. 소거 전압 펄스의 초기에서 상기 소거 전위는, 약 9 볼트이며 또는 이상적인 케이스에서의 소거 전위인 10 볼트 보다 약 1 볼트 작다. 만일, 소거 전압 펄스가 인가되기 전의 플로팅 게이트 전압이 -2 볼트였다면, 플로팅 게이트 전압은 9볼트로 상승할 것이며, 결과적으로 말단 메모리 셀에 대해서 약 11 볼트 정도의 소거 전위를 야기할 것인바, 이는 도11의 커브(413)로 도시된 바와같이 -2 볼트의 시작 플로팅 게이트 전압을 갖는 이상적인 메모리 셀에 대한 12 볼트의 대응 소거 전위와 비교된다.
낸드 스트링의 메모리 셀들 중, 선택 게이트에 인접하고 있지 않은 메모리 셀들(즉, 낸드 스트링에서 말단 메모리 셀들을 제외한 모든 메모리 셀들)은, 본 명세서에서 '안쪽(interior) 메모리 셀들' 이라고 지칭될 수도 있다. 도12에서, 낸드 스트링의 이러한 안쪽 메모리 셀들은, 메모리 셀들(504, 506, 508, 510, 512, 및514) 이다. 비록, 안쪽 메모리 셀들 역시 인접한 플로팅 게이트들로부터의 용량성 결합(이들의 소거 전위를 감소시키는)을 경험하게 되겠지만, 이는 말단 메모리 셀들의 경우보다 더 작은 정도의 용량성 결합이다. 따라서, 안쪽 메모리 셀들은, 앞서 설명된 이상적인 경우와 실질적으로 동일하게 행동할 것이며, 약 10 볼트의 소거 전위를 갖게될 것이다(이러한 안쪽 메모리 셀들은, 소거 전압 펄스가 인가되기 전에 약 0 볼트의 플로팅 게이트 전압을 갖는 비프로그래밍된(non-programmed) 상태에 있었다고 가정하면). 안쪽 메모리 셀들과 비교하여, 말단 메모리 셀들의 플로팅 게이트의 터널 산화막 양단에는 더 낮은 전위가 걸리게 되므로, 말단 메모리 셀들은 안쪽 메모리 셀들 보다 더 느리게 소거될 것이며, 하나 이상의 소거 전압 펄스들이 인가된 이후에 안쪽 메모리 셀들처럼 깊게(deeply) 소거되지는 않을 것이다(즉, 플로팅 게이트들로부터 더 적은 수의 전자들이 전달될 것이다).
낸드 스트링의 메모리 셀들은, 플로팅 게이트의 전하가 소정 레벨 이상일 때(즉, 임계전압이 소정 레벨 이하일 때), 소거되었다고 검증된다. 말단 메모리 셀들의 플로팅 게이트들로의 추가적인 결합때문에, 소거 동작의 전체 시간이 증가하는바, 이는 이러한 말단 메모리 셀들을 충분히 소거시키기 위함이다. 상기 안쪽 메모리 셀들은, N 개의 소거 전압 펄스들이 인가된 이후에 충분히 소거될 수도 있지만, 반면에 낸드 스트링의 상기 말단 메모리 셀들은 N+1 개 또는 그 이상의 소거 전압 펄스들이 인가된 이후에도 충분히 소거되지 않을 수도 있다.
도14는 하나의 소거 전압 펄스가 인가된 이후에, 메모리 셀들의 세트의 임계전압 분포들을 도시한 도면이다(다수의 소거 전압 펄스들인 인가된 이후에는 더 낮 은 전체 VT 값들을 갖는 유사한 분포가 존재할 수도 있다). 분포(430)는, 낸드 스트링의 안쪽 메모리 셀들(가령, 도12의 WL1 내지 WL6에 연결된 메모리 셀들과 같은)에 대한 임계전압 분포를 나타낸다. 분포(432)는, 낸드 스트링의 말단 메모리 셀들(가령, 도12의 WL0 및 WL7에 연결된 메모리 셀들과 같은)에 대한 임계전압 분포를 나타낸다. 도시된 바와같이, 단 하나의 소거 전압 펄스가 인가된 이후에, 안쪽 워드라인들에 연결된 메모리 셀들은, 말단 워드라인들에 연결된 메모리 셀들보다 더 깊게(deeper) 소거된다. 몇몇 낸드 메모리 디바이스 구현예들에서는, 도시된 일례에서, 안쪽 메모리 셀들이 말단 메모리 셀들보다 약 0.5-1 볼트 정도 더 깊게 소거될 것이라고 예상될 수 있다. 안쪽 메모리 셀들의 평균 임계전압은 말단 메모리 셀들의 평균 임계전압보다 더 낮은데, 이는 안쪽 메모리 셀들의 플로팅 게이트들로부터 전달된 전자들의 갯수가, 말단 워드라인들에 연결된 메모리 셀들의 플로팅 게이트들로부터 전달된 전자들의 갯수보다 더 많기 때문이다. 안쪽 및 말단 워드라인들 모두의 메모리 셀들은, 요구되는 것보다 더 깊게 소거되는 것이 일반적이다. 여러번의 기록/소거 싸이클 이후에 하나의 소거 전압 펄스만으로도 모든(또는 대부분)의 메모리 셀들이 소거될 수 있는 것을 보장하기 위해서, 첫번째 소거 전압 펄스의 선택된 사이즈는, 프레시(fresh) 디바이스(수많은 기록/소거 싸이클들을 경험하지는 않은 디바이스)의 모든 셀들을 단 하나의 펄스로 소거하기 위해서 필요한 사이즈보다, 더 큰 것이 일반적이다. 따라서, 프레시 메모리 디바이스는, 소거 동작이 수행된 이후에 도14에 도시된 바와같은 임계전압 분포들을 가질 수도 있다.
도15는 낸드 스트링의 메모리 셀들의 평균 임계전압을, 인가된 소거 전압 신호의 함수로서 도시한 그래프이다. 16 볼트의 소거 전압 펄스를 인가한 이후에, 워드라인 WL0 또는 WL7 에 연결된 메모리 셀의 평균 임계전압은 거의 -1 볼트이다. 안쪽 메모리 셀들, 즉 워드라인 WL1 내지 WL6 에 연결된 메모리 셀들의 평균 임계전압은 약 -1.5 볼트이다. 제 2 소거 전압 펄스가 인각된 이후에, WL0 및 WL7 에 대한 평균 임계전압은 약 -1.5 볼트로 감소하였다. 반면에 워드라인 WL1 내지 WL6에 연결된 메모리 셀들의 평균 임계전압은 약 -2.8 볼트이다. 추가 소거 전압 펄스가 인가된 이후에, 안쪽 메모리 셀들의 평균 임계전압과 말단 메모리 셀들의 평균 임계전압 사이의 차이는 증가하였다. 이러한 효과가 도15의 제 3 라인(델타 Vt)으로 도시되어 있으며, 상기 제 3 라인은 각각의 소거 전압 펄스들을 인가한 이후에 안쪽 메모리 셀들의 평균 임계전압과 말단 메모리 셀들의 평균 임계전압과의 차이를 나타낸다.
낸드 스트링 레벨에서 또는 더 상위의 레벨에서(예를 들면, 블록 단위로 또는 다른 단위의 스트링들로) 다수의 메모리 셀들에 대한 소거 검증이 수행될 때, 메모리 셀들 간의 전혀 다른 소거 시간들 및 소거 행동들은, 소정의 메모리 셀들에 대한 과도한 스트레스(over stressing) 및 과도 소거(over erasing)를 야기할 수 있다. 예를 들면, 낸드 스트링의 말단 메모리 셀들을 충분히 소거하고자 시도하는 동안에, 낸드 스트링의 안쪽 메모리 셀들이 과도 소거될 수도 있다. 앞서 설명된 바와같이, 안쪽 메모리 셀들은 말단 메모리 셀들보다 더 빨리 소거될 것이다. 만 일, 낸드 스트링 레벨에서 검증이 수행된다면, 상기 낸드 스트링은 스트링의 각 메모리 셀이 소거될 때까지 계속해서 소거 전압 펄스를 p-웰에 인가받을 것이다. 그러므로, 안쪽 메모리 셀들은, 말단 메모리 셀들에 비해 더 작은 갯수의 소거 전압 펄스들이 인가된 이후에도 충분히 소거될 수도 있지만, 상기 안쪽 메모리 셀들은, 스트링의 각각의 메모리 셀들이 소거되었다고 검증될 때까지 추가적인 소거 전압 펄스들을 인가받게 될 것이다.
필요한 것보다 더 큰 스트레스가 안쪽 메모리 셀들에 가해지는데, 이는 과도소거때문이다. 말단 메모리 셀들이 더 느리게 소거되는 것 때문에 야기되는 안쪽 메모리 셀들의 과도소거는, 안쪽 메모리 셀들 및 전체 비휘발성 메모리 시스템의 수명(life span)을 감소시킬 수 있다. 해당 기술분야에서 이해된 바와같이, 트랜지스터의 터널 산화막 양단에 인가된 큰 전위는 산화막 물질에 스트레스를 준다. 터널 산화막 양단에 충분히 큰 전위를 인가하거나 또는 낮은 전위를 여러번 인가하는 것은, 결과적으로 산화막의 파괴(breakdown)를 야기할 수 있다.
메모리 셀들간의 서로 다른 소거 행동은 또한, 소거 동작 시간을 증가시킬 수 있는바, 이는 추가적인 소거 동작때문이며, 이러한 추가적인 소거 동작은 소거된 이후의 메모리 셀의 임계전압을 변화시키기 위해 수행될 수도 있다. 플래시 메모리 셀들이 소거될 때, 그 목표는, 소거된 모든 셀들이 네가티브 임계전압들의 소정 범위내에 있는 네가티브 임계전압을 갖도록 하는 것이다. 하지만 이미 설명된 바와같이, 소거 프로세스는, 몇몇 셀들로 하여금 소정 범위보다 더 낮은 네가티브 임계전압들을 갖게 할 수도 있다. 너무 낮은 임계전압들을 갖는 메모리 셀들은, 후 속으로 적절히 프로그래밍되지 않을 수도 있으며 또는 다른 셀들로 하여금 적절히 프로그래밍되지 못하게 할 수도 있다(예를 들면, 프로그램 방해(disturb)가 발생할 확률을 높임으로서). 따라서, 과도소거된 디바이스들에 대해서는 소프트 프로그래밍이라고 불리우는 과정이 종종 수행된다. 소정 범위보다 훨씬 더 낮은 임계전압 값들을 갖는 메모리 셀들은, 작은 규모의 프로그래밍을 인가받을 것인바 이는 임계전압이 상기 소정 범위내에 있도록 상승시키기 위함이다. 소프트 프로그램 프로세스는 추가 동작이 수행되어야 함을 요구하며, 증가된 소거 시간으로 인해 메모리 성능을 감소시키고 있는바, 소프트 프로그래밍은 일반적으로 소거 동작의 일부로서 고려되기 때문이다.
본 발명의 일 실시예에 따르면, 소거 동작 동안에 p-웰 영역에 소거 전압이 인가된 이후에, 낸드 스트링의 선택된 메모리 셀들에 인가되는 전압 조건이 변한다. 선택된 메모리 셀들의 전압 조건을 변경시킴으로써, 이러한 선택된 메모리 셀들의 소거 행동은, 낸드 스트링의 다른 메모리 셀들의 소거 행동과 실질적으로 매칭되도록 조정될 수 있다. 본 발명에 따른 일실시예에서, 낸드 스트링의 각 워드라인에 0 볼트가 인가된다. 이후, 소거 전압 펄스가 p-웰 영역에 인가된다. 상기 펄스를 인가한 이후에, 안쪽 메모리 셀들에 대한 전압 조건이 변경할 수 있으며 이에 따라 이들 안쪽 메모리 셀들은 더 느리게 소거된다. 이러한 전압 조건은, 안쪽 메모리 셀들의 소거 속도를 말단 메모리 셀들의 소거 속도와 실질적으로 매칭시키도록 변할 수도 있다. 본 발명의 일실시예에서, 메모리 셀에 대한 전압 조건을 변경하는 것은, 메모리 셀이 연결된 워드라인을 플로팅시키는 것을 포함할 수 있는바, 그 어떤 전기적인 연결도 워드라인에 제공되지 않는다.
도16A는 선택된 메모리 셀들의 소거 속도를 느리게 하여 낸드 스트링의 다른 메모리 셀들의 소거 속도와 매칭되도록 하는, 본 발명의 일실시예에 따른 기법에서 사용되는 바이어스 조건들을 도시한 것이다. 도16B는 이러한 바이어스 조건들을 사용하여 하나의 소거 전압 펄스가 인가되는 동안의 안쪽 메모리 셀의 p-웰 전압(440), 플로팅 게이트 전압(446), 및 제어 게이트 전압(448)을 도시한 것이다. 메모리 셀의 플로팅 게이트의 초기 전압은 0 볼트라고 다시 한번 가정하자. 말단 메모리 셀들에 대한 전압들은 도13에서 도시된 바와 동일할 것이다. 시간 t0 에서, 낸드 스트링은 소거가 개시되도록 바이어스 된다. 이후, p-웰 전압(440)은 0 볼트에서 20 볼트로 상승하며 이후 0 볼트로 되돌아 온다. 안쪽 워드라인들은 시간 t1 까지 0 볼트이며 따라서 제어 게이트 전압(448)은 시간 t1 까지 0 볼트로 남아있는다. 플로팅 게이트 전압(446)은 시간 t0 에서 t1 동안 9 볼트로 상승하며(p-웰과 50％ 결합한다고 가정하면), 동일한 시간 동안(t0 에서 t1) p-웰 전압은 18 볼트까지 상승한다. 소거 펄스 및 p-웰 전압이 피크치에 도달하기 전인 시간 t1 에서, 안쪽 메모리 셀들이 연결된 워드라인들을 플로팅시킴으로써, 안쪽 메모리 셀들의 제어 게이트들이 플로팅된다. 상기 워드라인들이 플로팅된 상태에서, 제어 게이트들은, 플로팅 게이트들을 통하여 p-웰에 강력하게 결합한다. 또한, 상기 플로팅 게이트들이 p-웰 영역에 한층 더 강력하게 용량적으로 결합한다. 워드라인들이 플로팅된 상 태에서, 셀의 제어 게이트 및 플로팅 게이트는 약 100% 정도로 상기 p-웰 영역에 용량적으로 결합한다. 시간 t1 에서, 안쪽 메모리 셀들 각각의 플로팅 게이트 전압은, p-웰 전압이 상승하는 것만큼(즉, 1:1의 비율로) 상승하기 시작할 것이다. p-웰 전압이 18 볼트에서 그 피크치인 20 볼트로 2 볼트만큼 상승함에 따라서, 플로팅 게이트 전압 역시, 9 볼트에서 2 볼트만큼 증가하여 11 볼트까지 상승할 것이다. 일단, 워드라인들이 플로팅되면, 제어 게이트 전압들(448)은 0 볼트에서 2 볼트로 증가할 것이다. 따라서, 시간 t1 에서 이들 안쪽 메모리 셀들이 연결된 워드라인들을 플로팅시킴으로써, 안쪽 메모리 셀들의 플로팅 게이트 전압은 만일, 상기 워드라인들이 종래의 동작하에서 0 볼트로 남아있었던 경우에 비하여, 추가로 1 볼트만큼 더 상승하게 된다.
도16에서 도시된 바와같이, 안쪽 메모리 셀들 각각의 터널 절연 영역 양단에서 생성된 소거 전위는, 이제 말단 메모리 셀들의 소거 전위와 동일해질 것이다. 소거 전위(p-웰에 인가된 전압에서 플로팅 게이트 전압을 뺀 것과 동일한 값)는, p-웰에 인가된 전압의 피크치인 20 볼트와 플로팅 게이트 전압인 11 볼트 사이의 차이와 대등해진다. 따라서, 낸드 스트링의 각 메모리 셀은, 터널 절연 영역 양단에서 생성된 9 볼트의 일관된 소거 전위를 갖게 될 것이다. 서로 다른 시작 상태들을 갖는 메모리 셀들의 경우에도, 이러한 효과는 동일할 것이다. 예를 들면, 플로팅 게이트의 초기 전압이 -1 볼트인 메모리 셀의 경우, 시간 t1 에서 플로팅 게이트 전압은 8 볼트까지 상승할 것이며, 이후 p-웰 전압이 피크치까지 상승하는 동안에 플로팅 게이트 전압은 추가로 2 볼트만큼 더 상승할 것이다. 따라서, 10 볼트의 소거 전위(20볼트 - 10볼트)가 생성될 것이며, 이는 -1 볼트의 초기 플로팅 게이트 전압을 갖는 말단 메모리 셀들에 대한 소거 전위와 동일하다.
도16A 및 도16B을 참조하면, 시간 t2 에서, 안쪽 워드라인들 각각에는 0 볼트가 다시 인가되는바, 이는 p-웰 영역과 플로팅 게이트 사이의 용량성 결합을 감소시키기 위함이다. 제어 게이트 전압(448)은 0 볼트로 되돌아 갈 것이다. 이와 유사하게, 플로팅 게이트 전압(446)은 이제, p-웰 전압의 감소를 따라갈(track) 것인바, 100%의 결합비율이라기 보다는 50%의 결합비율에 의해서 감소할 것이다. 시간 t2 에서 안쪽 워드라인들에 0 볼트를 재인가하는 것은, 모든 실시예들에 있어서 필수적인 것은 아니다. 몇몇 실시예들에서는, 상기 워드라인들은 0 볼트를 다시 인가받는바, 이는 디바이스의 로우 제어기 내의 임의의 트랜지스터들에서 큰 전압이 나타나지 않게 한다. 하지만, 몇몇 실시예들에서는 이러한 것이 필요하지 않을 수도 있다. 또한, 0 볼트가 워드라인에 재인가되는 시점은 실시예들에 따라서 가변적이다. 안쪽 워드라인들에게 0 볼트를 재인가하는 것에 관한 자세한 내용은 도21 내지 도23을 참조하여 후술될 것이다.
본 발명의 일실시예에서, 안쪽 워드라인들에 대한 전압 조건을 변경하는 것은, 안쪽 메모리 셀들의 소거 속도를 느리게 하기 위해서 안쪽 워드라인들에 포지티브(positive) 보상전압을 인가하는 것을 포함한다. 일례에 따르면, 안쪽 메모리 셀들에 대한 소거 전위를 약 1 볼트 감소시키는 것이 바람직하다. 이는 포지티브 전압을 안쪽 워드라인들에 인가함에 의해 성취될 수 있다. 몇몇 실시예들에서는, 소거 동안에 워드라인에 인가된 전압의 약 50% 정도가 상기 워드라인에 연결된 셀의 플로팅 게이트에 결합할 것이다. 따라서, 만약 2 볼트의 포지티브 보상전압이 안쪽 워드라인들에 인가된다면, 소거 전위는 약 1 볼트 정도 감소될 수 있다. 본 발명의 다른 실시예에서는, 말단 워드라인들의 소거 속도를 증가시키기 위해서 말단 워드라인들의 전압 조건이 변할 수 있다. 이러한 경우, 네가티브(negative) 보상전압이 말단 워드라인들에 인가될 수 있다. 이러한 네가티브 보상전압 부분은 말단 메모리 셀들의 플로팅 게이트들과 결합할 것이며, 따라서 이들의 소거 전위 및 소거 속도를 증가시킬 것이다. 보상전압들의 직접 인가에 대한 좀더 상세한 내용은, "WORD LINE COMPENSATION IN NON-VOLATILE MEMORY ERASE OPERATION"라는 명칭으로 2004년 12월 29일에 미국에 출원된 미국특허출원(출원번호 11/025,620)을 참조하기 바라며, 상기 출원은 본 발명에 대한 참조로서 그 전체내용이 본 명세서에 통합된다.
도17은 본 발명의 일실시예에 따라 낸드 스트링을 소거하는 순서도인바, 본 발명의 일실시예에서는, 선택된 메모리 셀들의 소거 행동을 낸드 스트링의 다른 메모리 셀들의 소거 행동과 대등하게 만들기 위해서, 선택된 메모리 셀들에 대한 전압 조건이 상기 동작 동안에 변경된다. 비록, 도17이 하나의 낸드 스트링에 관하여 설명될 것이지만, 도17의 순서도에 도시된 동작이, 큰 단위의 메모리 셀들(즉, 하나 이상의 블록)을 소거하기 위해서 다중 낸드 스트링들 상에서 가령, 병렬로 수행될 수도 있음을, 해당 기술분야의 당업자라면 능히 이해할 수 있을 것이다. 단계 460 에서, 낸드 스트링의 비트, 소스, 소스 선택 게이트, 및 드레인 선택 게이트 라인들이 플로팅된다. 단계 462 에서, 낸드 스트링의 각 워드라인에 0 볼트가 인가된다. 단계 464 에서, 낸드 스트링의 P-웰 영역에 소거 전압 펄스가 인가된다. 단계 466 에서, 낸드 스트링의 안쪽 워드라인들에 인가된 전압 신호가 변경된다. 상기 전압 신호는, 소거 전압 펄스가 그 피크치에 도달하기 전에 변경되는바, 이는 결과적인 소거 전위를 낮추기 위함이다. 단계 466 은, 안쪽 메모리 셀들의 플로팅 게이트들이 p-웰 영역에 용량적으로 결합하도록, 안쪽 메모리 셀들의 워드라인들을 플로팅시키는 것을 포함한다. 상기 워드라인들을 플로팅시키는 것은, 이러한 셀들의 플로팅 게이트들과 p-웰 영역 사이에서 생성된 전위를, 상기 라인들이 플로팅된 때의 레벨로 효율적으로 제한할 것이다. 단계 468 에서, 0 볼트가 안쪽 워드라인들에 재인가된다. 먼저 논의된 바와같이, 단계 468 은, 모든 실시예들에서 필수적이지 않을 수도 있다. 상기 낸드 스트링이 충분히 소거되었는지를 판별하기 위해, 단계 470 에서 검증이 수행된다. 본 발명의 실시예들에서는 소거 동작의 결과를 검증하기 위해서 수 많은 수단(means)들이 사용될 수 있다. 예를 들면, 낸드 스트링의 각 메모리 셀의 임계전압이 특정 값보다 이하인지를 판별하기 위하여 상기 낸드 스트링이 읽혀질 수도 있다. 본 발명의 일실시예에서, 이는 소거된 메모리 셀을 턴온시키기에 충분한 전압을 각 메모리 셀의 게이트에 인가하는 것 및 가령, 소스에서 비트라인으로의 방향으로 낸드 스트링의 도통을 테스트하는 것을 포함할 수 있다. 소거 및 소거 검증에 관한 좀더 상세한 내용은, "COMPREHENSIVE ERASE VERIFICATION FOR NON-VOLATILE MEMORY" 라는 명칭으로 본 출원과 함께 미국에 출 원중인 미국출원번호 10/875,245 를 참조하기 바라며, 이 출원(10/875,245)은 본 발명에 대한 참조로서 전체 내용이 본 명세서에 통합된다.
만일, 단계 470 에서의 검증 결과가 단계 472에서 성공이라고 판별되었다면, 낸드 스트링에 대한 "패스" 라는 상태가 단계 474 에서 보고된다. 하지만, 만일 낸드 스트링이 충분히 소거되지 않았다고 단계 472 에서 판별되면, 단계 476 에서 소정 값에 대하여 검증 카운터가 체크된다. 만일, 검증 카운터가 소정 값(예를 들면, 20) 보다 작다면, 단계 478에서 소거 검증 펄스 레벨(Verase)은 기결정된 값에 의해 증분되며, 검증 카운터는 1 만큼 증가된다. 순서도의 동작은 이후, 증가된 피크값을 갖는 추가 소거 전압 펄스를 인가하기 위해서 낸드 스트링을 세팅하는 단계 460 으로 계속된다. 만일, 단계 476 에서 검증 카운터가 소정 값 보다 크다면, 낸드 스트링에 대한 "실패" 라는 상태가 단계 477 에서 보고된다.
도18은, 도16 및 도17에서 도시된 바와같은 전압 조건 변경을 이용하는 경우의, 가령 도12에 도시된 바와같은 낸드 스트링의 메모리 셀들의 평균 임계전압을 도시한 그래프이다. 도18에 도시된 값들은 단지 예시적인 것들이며 앞서 논의된 일례들과 대응될 필요는 없다. 도18의 그래프는 임계전압(Y 축)을, 안쪽 워드라인들이 플로팅 되었을 때의 Verase 값(X 축)의 함수로서 도시하고 있다. 각각의 시나리오에서, 워드라인 WL0 및 WL7 은 0 볼트로 남아있으며, 따라서 안쪽 메모리 셀들이 언제 플로팅되는지에 상관없이 거의 일정한 값을 나타내고 있다. 소거 전압 펄스를 인가한 이후에, 워드라인 WL0 및 WL7 의 메모리 셀들의 평균 임계전압은 약 -1.5 볼트이다. 만일, 안쪽 워드라인들이 전혀 플로팅되지 않는다면(또는, Verase 가 그 피크치인 20 볼트에 도달한 이후에 안쪽 워드라인들이 플로팅되는 경우), 하나의 소거 전압 펄스가 인가된 이후에 안쪽 메모리 셀들의 평균 임계전압은 약 -2.6 볼트이다. 만일, Verase 가 19 볼트일 때(따라서, 안쪽 메모리 셀들에 대한 소거 전위가 0.5 볼트 정도 감소함), 안쪽 워드라인들이 플로팅된다면, 소거 전압 펄스가 인가된 이후에 WL1 내지 WL6의 메모리 셀들에 대한 평균 임계전압은 약 -2 볼트로 상승한다. 안쪽 워드라인들을 더 빨리(즉, Verase 가 더 작을 때) 플로팅시킴으로써, WL1 내지 WL6의 메모리 셀들에 대한 평균 임계전압은 계속해서 증가한다. 만일, Verase 가 18 볼트와 동등할 때(따라서 소거 전위는 1 볼트 정도 감소함), 안쪽 워드라인들이 플로팅된다면, 평균 임계전압은 약 -1.5 볼트로 증가한다. 이 값은 낸드 스트링의 말단 메모리 셀들에 대한 값과 동일하다. 따라서, 만일 Verase 가 18 볼트와 동등할 때 안쪽 워드라인들이 플로팅된다면, 이들 안쪽 메모리 셀들은, 낸드 스트링의 말단 메모리 셀들과 대략 동일한 속도로 소거될 것이다. 만일, 안쪽 워드라인들이 더 빨리(Verase 가 보다 더 작을 때) 플로팅된다면, 안쪽 메모리 셀들은 말단 메모리 셀들보다 더 느리게 소거되기 시작할 것이다.
이러한 방식으로, 낸드 스트링의 말단 메모리 셀들의 소거 속도에 매칭되도록 안쪽 메모리 셀들의 소거 속도를 느리게 함으로써, 안쪽 메모리 셀들에 대한 과도 소거가 회피된다. 이러한 방식의 효과는, 낸드 스트링의 말단 메모리 셀들 및 안쪽 메모리 셀들의 임계전압 분포들을 정규화(normalize) 하는 것 또는 실질적으로 동일하게 만드는 것이다. 도16 및 도17에 도시된 바와같은, 플로팅 기법을 적용하면, 안쪽 메모리 셀들의 소거된 임계전압 분포가 포지티브 방향으로 효율적으로 천이된다. 예를 들면, 도14의 분포(430)는, 분포(432)에 실질적으로 매칭되기 위하여 오른쪽으로 천이할 것이다. 선택된 메모리 셀들에 대한 과도 소거를 최소화하거나 또는 제거하는 것 이외에도, 이러한 기법을 적용하게 되면, 소프트 프로그래밍에 대한 필요성을 최소화하거나 또는 제거할 수 있다. 소거 전압 펄스 부분 동안에(during a portion of the erase voltage pulse) 워드라인들을 플로팅시키는 것에 의해서, 각 메모리 셀들의 임계전압 분포들이 정규화될 것이기 때문에, 선택된 메모리 셀들을 소프트 프로그래밍할 필요가 없을 수도 있다. 이러한 점은 소거에 소요되는 시간을 감소시키며 결과적으로 메모리 시스템을 프로그래밍하는 시간을 감소시킨다.
선택 게이트들로부터 낸드 스트링의 말단 워드라인들로의 용량적으로 결합된 전압들 이외에도(또는), 인접한(adjacent) 또는 이웃한(neighboring) 트랜지스터들로부터 결합된 전압들을 좀더 미세하게 보상하기 위해서 고려될 수 있는, 또 다른 용량적으로 결합된 전압들이 존재한다. 도12는 낸드 스트링의 개별 메모리 셀들의 플로팅 게이트들 사이에서의 추가 용량성 결합 효과를 화살표(536)로 도시하고 있다. 예를 들면, 워드라인 WL0 및 WL1 상의 인접한 플로팅 게이트들 사이에서의 결합은 대략 2 - 5% 정도일 수도 있으나, 메모리 셀들의 치수 및 형상에 의존하여 이보다 더 작거나 또는 더 클 수도 있다. 그 결과, 메모리 셀(516)의 플로팅 게이트 상에 존재하는 전압은, 메모리 셀(514)의 플로팅 게이트 전압에 영향을 미칠 것이며, 그 반대의 경우도 마찬가지다. 유사한 결합 효과가, 메모리 셀들(514)의 플로팅 게이트와 WL2에 연결되어 있는 메모리 셀(512)의 플로팅 게이트 사이에서도 존재할 것이며, 그외의 경우도 마찬가지이다. 이러한 결합은 2개의 방향들을 갖는바, 이는 화살표 머리가 2개인 화살표(536)로 표시되었다. 이러한 결합 효과들은 다양한 레벨들에서 낸드 스트링의 모든 메모리 셀들 사이에서 보여질 것이나, 이러한 결합효과는 말단 메모리 셀들에서의 그것보다는 더 작을 것인바, 이는 인접한 제어 게이트들 및 플로팅 게이트들에 인가되는 바이어스 전압들이, 선택 게이트들에 인가되는 바이어스 조건과 서로 다르기 때문이다. 소거 전압 펄스의 존재 동안에, 각 플로팅 게이트의 전압은 선택 게이트들에 존재하는 전압에 비해 매우 작다. 따라서, 개별 메모리 셀들의 플로팅 게이트들 간의 결합으로 인해서 각 플로팅 게이트에 야기되는(induced) 전압의 크기는, 인접한 선택 게이트들로의 결합으로 인해 말단 메모리 셀들의 플로팅 게이트들에 야기되는 전압보다 작을 것이다. 그럼에도 불구하고, 낸드 스트링의 각각의 메모리 셀은, 미세하게 다른 순 전하를 그의 플로팅 게이트에서 가질 것이라고 예상될 수 있으며, 이러한 결합으로 인해 결과적으로 서로 다른 소거 행동을 가질 것이라고 예상될 수 있다.
본 발명의 일실시예에 따르면, 낸드 스트링의 안쪽 메모리 셀들 또는 워드라인들은 하나 이상의 메모리 셀들의 서브세트들로 분할된다. 안쪽 메모리 셀들의 이러한 개별 서브세트들은, 메모리 셀들 각각의 소거 행동을 좀더 정규화하기 위해서, 서로 다른 시간들에서 변하게 되는 전압 신호를 가질 것이다. 메모리 셀이 선 택 게이트들로부터 멀면 멀수록, 메모리 셀은 더 안쪽에 있게 되며, 인접한 플로팅 게이트들로부터 용량적으로 결합된 전압들에 의해 덜 영향을 받게될 것이다. 말단 메모리 셀들에는, 선택 게이트에서의 전압(~ Verase 피크치)의 약 2-5% 정도가 결합되게 될 것이다. 말단 메모리 셀들에 인접한 셀들에는, 이와같이 결합된 전압의 약 2-5% 정도 등등이 결합되게 될 것이다. 메모리 셀의 플로팅 게이트에 용량적으로 결합된 전하의 양이 감소함에 따라, 셀이 소거되는 속도는 증가한다. 따라서, 메모리 셀이 더 안쪽에 있을수록, 그 메모리 셀의 워드라인은 더 빨리 플로팅되어야만 하는바, 이는 가장 큰 양의 전하가 결합된 말단 메모리 셀들의 소거 행동과 안쪽 메모리 셀의 소거 행동이 매칭되도록 안쪽 메모리 셀의 소거 행동을 느리게 만들기 위함이다.
도19A 내지 도19I는, 말단 메모리 셀들의 소거행동과 안쪽 메모리 셀들의 소거 행동이 일치하도록 안쪽 메모리 셀들 각각의 소거 행동을 정규화하기 위해서, 낸드 스트링의 안쪽 워드라인들을 서로 다른 시간에서 플로팅시키는, 본 발명의 일실시예에 따른 방법을 도시한 도면이다. 도19A는, 소거 전압 Verase 을 따라, 0 볼트에서 20 볼트까지 증가하는 p-웰 전압을 도시한 도면이다. 도19B는 워드라인 WL0 및 WL7 에 인가되는 전압 신호(또는, 전압 조건)를 도시한 도면이며, 도19C는 이러한 워드라인들에 연결된 메모리 셀들의 결과적인 플로팅 게이트 전압들을 도시한 도면이다. 워드라인 WL0 및 WL7 에 연결된 메모리 셀들은 말단 메모리 셀들이며, 말단 메모리 셀들의 워드라인들은 소거 전압 펄스가 인가되는 내내 플로팅되지 않 는다. 워드라인에 인가된 전압은 동작하는 내내 0 볼트로 남아있는다. 따라서, 이러한 메모리 셀들 각각의 플로팅 게이트들은 도13에 도시된 바와같이 11 볼트로 증가한다.
도19D 및 도19E는, 워드라인 WL1 과 WL6 에 인가된 전압신호 및 이들 워드라인들에 연결된 메모리 셀들의 결과적인 플로팅 게이트 전압을 각각 도시한 도면이다. 워드라인 WL1 및 WL6 각각은, WL0 및 WL7 에 바로 인접해 있는 워드라인들이다. 모든 안쪽 메모리 셀들 중에서, 워드라인 WL1 및 WL6 의 메모리 셀들은, 가장 큰 포지티브 전하를 플로팅 게이트에서 가질 것이며, 따라서 말단 메모리 셀들과 실질적으로 매칭되기 위해서는 가장 작은 보상량을 필요로 한다. 그러므로, 워드라인 WL1 및 WL6 은, 시간 t3 에서 플로팅되는바, t3 는 소거 전압 펄스가 피크치에 도달하기 바로 직전이다. 예를 들면, 이러한 워드라인들은, p-웰 전압 및 Verase 가 19 볼트일 때 플로팅될 수도 있다. 도19E에 도시된 바와같이, 워드라인 WL1 및 WL6 의 메모리 셀들의 플로팅 게이트 전위는, 결과적으로 워드라인 WL0 및 WL7의 메모리 셀들의 플로팅 게이트 전위와 동일한 레벨 즉, 11 볼트로 상승된다.
도19F 및 도19G는, 워드라인 WL2 및 WL5 에 인가된 전압신호 및 이들 워드라인들에 연결된 메모리 셀들의 결과적인 플로팅 게이트 전압을 각각 도시한 도면이다. 워드라인 WL2 및 WL5 는 워드라인 WL1 및 WL6 보다 안쪽이며, 워드라인 WL2 및 WL5의 메모리 셀들의 플로팅 게이트에서 더 적은 포지티브 전하를 갖고 있기 때문에, 더 오랜 시간동안 추가 용량성 결합 효과를 얻기 위해서는, 이들 워드라인들의 메모리 셀들은 좀더 일찍 플로팅될 필요가 있다. 워드라인 WL2 및 WL5 은 t3 보다 선행하여 t2 에서 플로팅된다. 예를 들어 시간 t2 는, p-웰 전압 및 Verase 가 18 볼트에 도달할 때에 대응할 수도 있다. 도19G에 도시된 바와같이, 이러한 결과로 WL2 및 WL5 에서의 메모리 셀들의 플로팅 게이트 전압은 0 볼트에서 11 볼트까지 상승한다. 이러한 메모리 셀들의 워드라인들을 시간 t2 에서 플로팅시킴으로써, 이러한 메모리 셀들의 소거 행동을 말단 메모리 셀들의 소거행동과 매칭되도록 만들수 있다.
도19H 및 도19I는, 워드라인 WL3 및 WL4 에 인가된 전압신호 및 이들 워드라인들에 연결된 메모리 셀들의 결과적인 플로팅 게이트 전압을 각각 도시한 도면이다. 워드라인 WL3 및 WL4 는 낸드 스트링에서 가장 안쪽에 위치한 워드라인들이다. 이들 워드라인들은 선택 게이트들로부터 가장 멀리 떨어져 있기 때문에, 이들의 플로팅 게이트에 결합된 전하는 가장 작다. 이들 메모리 셀들의 플로팅 게이트에는 가장 작은 양(amount)의 포지티브 전하가 결합되어 있기 때문에, 이들 메모리 셀들의 워드라인들은 더욱 더 오랜 기간동안 플로팅되어야 하는바, 이는 이들 메모리 셀들의 소거 행동을 말단 메모리 셀들의 소거 행동에 맞게 정규화시키기 위함이다. 따라서, 워드라인 WL3 및 WL4 은 t2 및 t3 보다도 선행하여 t1 에서 플로팅된다. 예를 들어 시간 t1 는, p-웰 전압 및 Verase 가 17 볼트에 도달할 때에 대응할 수도 있다. 이러한 메모리 셀들의 워드라인들을 시간 t1 에서 플로팅시킴으로써, WL3 및 WL4 의 메모리 셀들에 대한 플로팅 게이트 전압은 결과적으로 0 볼트에서 11 볼트로 상승하여 말단 메모리 셀들의 전압과 매칭된다.
해당 기술분야의 당업자라면, 임의의 소정 낸드 스트링 구현예에 대한 상기 시간들 t1, t2, t3 등등은, 상기 구현예의 디자인에 의존하여 선택될 수 있음을 이해할 것이다. 소거 전압들 및 결합 효과들은 다양한 구현예들에서 가변적일 것이다. 따라서, 전술한 바와같은 시간들(t1, t2, t3 등등)은 실시예에 따라서 서로 다를 것이다. 하지만, 각각의 케이스에 있어서, 메모리 셀이 더 안쪽에 위치할 수록, 그 메모리 셀의 대응 워드라인은 더 일찍 플로팅되어야만 하며, 이는 이들 메모리 셀의 소거행동과 말단 메모리 셀의 소거 행동을 정규화시키기 위함이다. 도19A 내지 도19I 는, 시간 t4, t5, t6 를 또한 도시하고 있는데, 시간 t4, t5, t6 는 0 볼트가 각각의 워드라인에 다시 인가되는 시간이다. 앞서 설명된 바와같이 워드라인들에 0 볼트를 재인가하는 것은 모든 실시예들에서 필수적인 것은 아니다. 현재 실시예에서는, 워드라인들의 각 서브세트는, 각 서브세트가 플로팅되는 것이 허여된 때에 해당하는 시간에 0 볼트에 재연결(reconnect)된다. 하지만, 다른 실시예들에서는, 모든 안쪽 메모리 셀들의 워드라인들 각각은 동일한 시간에 0 볼트에 재연결될 수 있으며, 또는 도19에 도시된 것과는 서로 다른 순서, 서로 다른 시간에서 0 볼트에 재연결될 수도 있다. 좀더 상세한 내용은 도21 내지 도23을 참조하여 후술한다.
도20은, 안쪽 메모리 셀들의 소거행동과 말단 메모리 셀들의 소거행동을 좀 더 정밀하게 정규화하기 위해서, 안쪽 워드라인들이 서로 다른 시간들에서 플로팅되는 서브세트들로 분할되는 일 실시예에 따른 순서도를 도시한 도면이다. 해당 기술분야의 당업자라면, 도20에 도시된 일례는 다만 예시적인 목적일 뿐이라는 것을 이해할 것이며, 다른 실시예들에서는 더 많거나 더 적은 워드라인들을 포함하는 낸드 스트링들이 사용될 수 있음을 이해할 것이다. 또한, 본 명세서에서 개시된 것과는 다른 단계들의 구성이 사용될 수 있음 역시 이해할 것이다. 도20은 도17의 단계 466 및 단계 468 에 대응한다. 단계 480 내지 단계 484 는 안쪽 워드라인들의 전압 신호가 변경되는 단계 466 에 대응하며, 단계 486 내지 단계 490 는 안쪽 워드라인들이 0 볼트에 재연결되는 단계 468 에 대응한다.
단계 480 에서, 가장 안쪽의 워드라인들이 플로팅된다. 본 실시예에서는, 워드라인 WL3 및 WL4 가 시간 t1 에서 플로팅된다. 단계 482 에서, 그 다음으로 안쪽에 위치한 워드라인들이 플로팅된다. 본 실시예에서는 워드라인 WL2 및 WL5 가 시간 t2 에서 플로팅된다. 단계 484 에서, 그 다음으로 안쪽에 위치한 워드라인들이 플로팅된다. 실시예에 따라서 다양한 변형예들이 사용될 수도 있다. 특정 시간에서 플로팅되는 워드라인들을 갖는 서브세트로서, 2개 보다 많은 워드라인 또는 2개 보다 적은 워드라인이 그룹지워질 수도 있다. 예를 들면, 워드라인 WL3, WL4, WL2, 및 WL5 가 하나의 서브세트로서 함께 그룹지워져서 동시에 플로팅될 수도 있다. 따라서, 이 경우 단계 480 은, 워드라인 WL2, WL3, WL4, 및 WL5 모두를 시간 t1 에서 플로팅시키는 것을 포함할 것이다. 이러한 일례에서는, 단계 482 는 존재하지 않을 것이며, 다음 시간에서 워드라인 WL1, WL6 이 플로팅될 것이다. 이와 유사하게, 워드라인 WL2, WL5, WL1, 및 WL6 가 하나의 서브세트로서 함께 그룹지워질 수 있다. 낸드 스트링에 8개 보다 많은 메모리 셀들이 포함되고 있는 실시예들에서는, 안쪽 워드라인들에 대한 다양한 분할예들이 만들어질 수 있다. 예를 들어, WL0 에서 WL15 까지의 16개의 워드라인들을 갖는 낸드 스트링에서는, 안쪽 워드라인들(WL1 에서 WL14 까지)은 2개의 서브세트들로 분할될 수 있다. 제 1 서브세트는 가장 안쪽의 워드라인들(가령, WL4 에서 WL11 까지)을 포함할 수 있으며, 제 2 서브세트는 그보다는 덜 안쪽의 워드라인들(WL1-WL3 및 WL12-WL14)을 포함할 수 있다. 이러한 경우, 워드라인 WL4-WL11 은 제 1 시간에서 플로팅될 것이며, 워드라인 WL1-WL3 및 WL12-WL14 은 제 1 시간보다 나중인 제 2 시간에서 플로팅될 것이다. 이와 다른 서브세트들 역시 사용될 수 있다. 예를 들면, 14개의 워드라인들(WL1-WL14)은 별개의 시간에서 개별적으로 플로팅될 수 있으며, 또는 14개의 워드라인들은 쌍으로 그룹지워질 수 있으며(예를 들면, WL1-WL14, WL2-WL13, 등등등) 각각의 그룹은 특정 시간에서 대응 워드라인들을 플로팅시킬 수 있다.
단계 486 에서(시간 t4), 워드라인 WL1 및 WL6 은, 0 볼트에 재연결된다. 단계 488 에서(시간 t5), 워드라인 WL2 및 WL5 은, 0 볼트에 재연결된다. 단계 490 에서(시간 t6), 워드라인 WL3 및 WL4 은, 0 볼트에 재연결된다. 앞서 설명된 바와같이, 단계 486 내지 단계 490 이 모든 실시예들에서 필수적인 것은 아니다. 또한, 각 워드라인들이 0 볼트에 재연결되는 시간은 실시예에 따라 다를 수 있다.
도21 내지 도23은, 워드라인이 플로팅되는 것이 허용된 이후에, 워드라인을 0 볼트에 재연결하는 단계를 도시한 도면이다. 이러한 단계는 모든 실시예들에서 필수적인 것은 아니다. 하지만, 몇몇 실시예들에서는, 워드라인을 가령 0 볼트와 같은 전압에 재연결하는 단계가 필요할 수도 있는바, 이는 메모리 시스템 내의 트랜지스터에 대한 손상을 회피하기 위해서이다. 도21은 로우 제어회로(row controller)(306)에 대한 일실시예를 도시한 도면이다. 로우 제어회로(306)는, 하나의 제어 게이트 드라이버(608) 및 3개의 워드라인 스위치 게이트(602, 604, 606)를 포함한다. 도21은 로우 제어회로의 일부만을 도시한 도면이다. 스위치 게이트는, 시스템의 각 워드라인에 대해서 제공될 수도 있다. 각각의 스위치 게이트(602, 604, 606)는, 다양한 동작들을 수행하는 워드라인들에 적절한 전압들을 공급하는 책임이 있다. 예를 들면, 제어 게이트 드라이버로부터 제어 게이트 드라이버 라인(예를 들면, 스위치 게이트 602 의 CGDn-2)에 0 볼트를 공급하고, 스위치 게이트의 게이트단을 VDD 전압(트랜지스터를 턴온시키도록)으로 구동함에 의해서, 0 볼트가 상기 스위치 게이트에 연결된 해당 워드라인에 인가될 수 있다. 전술한 실시예에 따라 워드라인을 플로팅시키기 위해서는, 제어 게이트 드라이버(608)가 스위치 게이트(예를 들면, CGDn-2)의 제어 게이트 드라이버 라인을 플로팅시킬 수 있다. 제어 게이트 드라이버 라인을 플로팅시킴으로써, 해당 스위치 게이트에 연결된 워드라인 역시 플로팅될 것이다.
p-웰 전압이 0 볼트로 다시 감소함에도 만일 플로팅 조건이 유지된다면, 스 위치 게이트 트랜지스터들(602, 604 또는 606)은 손상을 받을 수 있다. 도22는, 시간 t1 에서 플로팅되며, 소거 전압 펄스가 인가되는 동안 내내 계속해서 플로팅되는 것이 허여된 워드라인의 워드라인 전압을 도시한 도면이다. 워드라인이 시간 t1 에서 플로팅될 때, 워드라인은 플로팅 게이트에 커플링되며, 플로팅 게이트는 p-웰 영역에 강하게 결합(coupling)되어 있다. 워드라인 전압은, 워드라인이 플로팅되는 것이 허용되는 순간부터 p-웰 전압에서의 증가에 의해서, 상승할 것이다. 만일, 시간 t1 에서 워드라인이 플로팅되는 것이 허용되면, p-웰 전압이 18 볼트에서 향후 20 볼트로 상승할 때, 워드라인 전압은 2 볼트로 상승할 것이다. 도22에서, 시간 t2 는, p-웰 전압이 20 볼트의 피크치에서 감소하기 시작하는 시점이다. 워드라인은 제어 게이트들 및 플로팅 게이트들을 통해서 p-웰에 결합되어 있기 때문에, 워드라인의 전압은 p-웰 전압의 감소와 더불어 1:1 의 비율로 감소할 것이다. 따라서, 워드라인 전압은 2 볼트에서 -18 볼트로 감소할 것이다. 워드라인 상의 이러한 큰 음의 전압은 스위치 게이트(602)의 소스 말단에서 관찰될 것이다. 만일 매우 큰 음의 전압이 WLn-2 상에 제공된다면, 스위치 게이트(602)는 전류를 누설(leak)하기 시작할 수 있으며, 결과적으로 스위치 게이트(602)에 손상을 야기한다.
본 발명의 일실시예에 따르면, 소거 전압 펄스의 인가동안에 플로팅되는 워드라인은 0 볼트에 재연결되는바, 이는 이러한 손상이 발생하는 것을 방지하기 위해서이다. 도23은 이러한 일례를 도시한 것이다. 도23에서, 워드라인은 시간 t1 에 서 플로팅된다. 하지만, 상기 워드라인은 시간 t3 에서 0 볼트에 재연결된다. 시간 t3 는 소거 전압 펄스가 그 피크치인 20 볼트에서 18 볼트로 감소하는 시점에 대응할 수 있다. 상기 2 볼트의 감소때문에, 워드라인은 2 볼트에서 0 볼트로 감소할 것이다. 이 시점에서 워드라인은 0 볼트에 재연결되며, 따라서 이후 워드라인은 0 볼트로 남아있을 것이다. 따라서, 예를 들면, 선택 게이트(602)의 소스에서의 전압은 0 볼트로 남아있을 것이며, 상기 게이트를 손상시키지 않을 것이다. 워드라인은 0 볼트 또는 또 다른 전압에 연결될 수 있다. 더 나아가, 높은 음전압을 회피할 수만 있다면, 상기 시간은 플로팅되는 시간에 해당될 필요는 없으며, 다양한 변형예들이 적용될 수 있다.
본 발명의 일 실시예에 따르면, 소거 전압 펄스가 인가되는 내내, 워드라인 스위치 게이트 신호는 VDD 로 유지된다. 워드라인을 0 볼트에 재연결하기 위해서, 제어 게이트 드라이버(608)는 제어 게이트 드라이버 라인(예를 들면, CGDn-2)에 0 볼트를 공급할 것이다. 이러한 방식으로, 0 볼트가 워드라인 WLn-2 상에 공급될 것이며, 선택 게이트에서의 손상은 관찰되지 않을 것이다. 대안적인 실시예에서, 제어 게이트 드라이버(608)는, 제어 게이트 드라이버 라인의 플로팅을 허용하는 전압이라기 보다는 VDD 보다 더 큰 전압을 제어 게이트 드라이버 라인에 제공할 수 있다. 만일, 제어 게이트 드라이버 라인 전압이 스위치 게이트 신호에 의해서 제공되는 전압보다 더 크다면, 이는 또한 워드라인의 플로팅을 야기할 것이다. 본 발명의 또 다른 실시예에서, 로우 제어회로(306)는 각각의 선택 게이트에 대한 개별적인 워드라인 스위치 게이트 신호들을 포함할 수도 있다. 이러한 실시예에서는, VDD 와 동등한 신호를 제공하는 워드라인 스위치 게이트 신호 및 제어 게이트 드라이버 라인 상에 0 볼트를 공급하는 제어 게이트 드라이버(608)에 의해서, 0 볼트가 워드라인에 공급될 수 있다. 이러한 것은, 스위치 게이트에 연결되어 있는 워드라인이 0 볼트가 되도록 야기할 것이다. 이러한 실시예에서는, 플로팅 또는 제어 게이트 드라이버 라인에 VDD 보다 더 큰 전압을 공급할 필요가 없다. 선택 게이트의 게이트에 0 볼트를 공급함으로써, 워드라인은 강제로 플로팅된다. 이후에, 워드라인을 0 볼트에 재연결하기 위해서, 스위치 게이트 신호는 다시 한번 VDD 로 구동될 수 있는바, 이는 선택 게이트 트랜지스터를 턴온하고 워드라인에 0 볼트를 공급하기 위해서이다.
전술한 실시예들은 NAND 플래시 메모리에 관해 제공되었다. 하지만, 본 발명의 원리들은 직렬 구조를 이용하는 다른 타입의 비휘발성 메모리들에도 응용될 수 있으며, 이러한 다른 타입의 비휘발성 메모리들에는 현존하는 메모리들 뿐만 아니라 현재 개발되고 있는 새로운 기술을 이용하기 위해 기획된 비휘발성 메모리들이 포함된다.
본 발명의 실시예들에 관한 전술한 내용들은 예시와 설명을 위해 제공되었다. 실시예에 대한 모든 것을 속속들이 규명한다던가 또는 개시된 실시예들만으로 본 발명을 제한하고자 의도된 것이 아님을 유의해야 한다. 전술한 가르침에 비추어 볼때, 해당 기술분야의 당업자에게는 다양한 변형예와 수정예들이 자명할 것이다. 본 발명의 기술적 사상과 실질적인 응용을 최적으로 설명하기 위해, 본 발명의 실시예들이 선택되고 기술되었으며, 따라서 해당 기술분야의 당업자들은 다양한 실시예들에 따른 본 발명 및 고려중인 특정한 사용에 적합한 다양한 변형예들을 가장 잘 활용할 수 있을 것이다. 본 발명의 범위는 첨부된 청구항들에 의해서 정의되어야 한다.

Claims (30)

  1. 비휘발성 저장소자들의 세트 내의 각각의 비휘발성 저장소자에 제 1 전압 신호를 인가하는 단계;
    비휘발성 저장소자들의 상기 세트의 웰 영역에 소거 전압을 인가하는 단계; 및
    상기 웰 영역에 상기 소거 전압의 인가를 개시한 이후에, 상기 세트의 서브세트 내의 각 비휘발성 저장소자에 대해서 상기 제 1 전압 신호를 변경하는 단계 -상기 제 1 전압 신호를 변경하는 단계는 상기 웰 영역에 상기 소거 전압이 인가되는 동안에 수행됨-
    를 포함하는 것을 특징으로 하는 비휘발성 저장소자를 소거하는 방법.
  2. 제 1 항에 있어서,
    상기 서브세트 내의 각 비휘발성 저장소자에 대해서 상기 제 1 전압 신호를 변경하는 단계는,
    상기 서브세트 내의 각 비휘발성 저장소자의 제어 게이트를 플로팅시키는 단계
    를 포함하는 것을 특징으로 하는 비휘발성 저장소자를 소거하는 방법.
  3. 제 2 항에 있어서,
    상기 소거 전압은 피크치를 갖는 소거 전압 펄스이며; 그리고
    상기 제어 게이트를 플로팅시키는 단계는, 상기 소거 전압 펄스가 상기 피크치에 도달하기 전에 수행되는 것을 특징으로 하는 비휘발성 저장소자를 소거하는 방법.
  4. 제 3 항에 있어서,
    상기 제 1 전압 신호를 인가하는 단계는,
    상기 세트 내의 각각의 비휘발성 저장소자에 제 1 전압을 인가하는 것을 포함하며; 그리고
    상기 제 1 전압 신호를 변경하는 단계는,
    상기 서브세트 내의 각각의 비휘발성 저장소자의 상기 제어 게이트를 플로팅시킨 이후에 비휘발성 저장소자들의 상기 서브세트에 상기 제 1 전압을 재인가하는 단계를 더 포함하며,
    상기 재인가하는 단계는, 상기 소거 전압 펄스가 상기 웰 영역에 인가되고 있는 동안 및 상기 소거 전압 펄스가 상기 피크치에 도달한 이후에 개시되는 것을 특징으로 하는 비휘발성 저장소자를 소거하는 방법.
  5. 제 2 항에 있어서,
    상기 제어 게이트를 플로팅시키는 단계는,
    비휘발성 저장소자들의 상기 서브세트 내의 각각의 비휘발성 저장소자에 결 합된 워드라인들에게 전기적 연결을 제공하지 않는 단계
    를 포함하는 것을 특징으로 하는 비휘발성 저장소자를 소거하는 방법.
  6. 제 1 항에 있어서,
    상기 제 1 전압 신호를 변경하는 상기 단계는,
    상기 서브세트 내의 각 비휘발성 저장소자에 대해서 상기 제 1 전압 신호를 한번 변경하는 것을 특징으로 하는 비휘발성 저장소자를 소거하는 방법.
  7. 제 1 항에 있어서,
    비휘발성 저장소자들의 상기 서브세트는 제 1 서브세트이며;
    비휘발성 저장소자들의 상기 세트는, 상기 제 1 서브세트에 속하지 않은 각각의 비휘발성 저장소자들로 이루어진 제 2 서브세트를 포함하며;
    상기 소거 전압을 인가하는 단계 및 상기 제 1 전압 신호를 인가하는 단계는, 상기 제 2 서브세트 내의 각 비휘발성 저장소자의 플로팅 게이트와 상기 웰 영역 사이에서 제 1 전위가 존재하도록 야기하며; 그리고
    상기 소거 전압을 인가하는 단계, 상기 제 1 전압 신호를 인가하는 단계 및 상기 제 1 서브세트 내의 각 비휘발성 저장소자에 대해서 상기 제 1 전압 신호를 변경하는 단계는, 상기 제 1 서브세트 내의 각 비휘발성 저장소자의 플로팅 게이트와 상기 웰 영역 사이에서 제 2 전위가 존재하도록 야기하며, 상기 제 1 전위는 상기 제 2 전위와 실질적으로 동일한 것을 특징으로 하는 비휘발성 저장소자를 소거 하는 방법.
  8. 제 1 항에 있어서,
    상기 서브세트 내의 각 비휘발성 저장소자에 대해서 상기 제 1 전압 신호를 변경하는 단계는,
    상기 소거 전압을 인가하는 동안에 상기 서브세트 내의 각 비휘발성 저장소자의 터널 영역 양단에서 생성된 피크 소거 전위를 낮추는 것을 특징으로 하는 비휘발성 저장소자를 소거하는 방법.
  9. 제 1 항에 있어서,
    비휘발성 저장소자들의 상기 서브세트는 제 1 서브세트이며; 그리고
    상기 방법은,
    상기 소거 전압을 상기 웰 영역에 인가하기 시작한 이후에, 비휘발성 저장소자들의 상기 세트의 제 2 서브세트 내의 각 비휘발성 저장소자에 대해서 상기 제 1 전압 신호를 변경하는 단계
    를 더 포함하는 것을 특징으로 하는 비휘발성 저장소자를 소거하는 방법.
  10. 제 9 항에 있어서,
    상기 세트의 상기 비휘발성 저장소자들은, 직렬로 서로 결합되어 있으며 그리고 상기 세트에 대한 제 1 선택 게이트에 인접한 제 1 비휘발성 저장소자를 포함 하고 상기 세트에 대한 제 2 선택 게이트에 인접한 제 2 비휘발성 저장소자를 포함하며;
    비휘발성 저장소자들의 상기 제 1 서브세트는, 상기 제 1 비휘발성 저장소자 및 상기 제 2 비휘발성 저장소자 보다 안쪽에 있으며;
    비휘발성 저장소자들의 상기 제 2 서브세트는, 비휘발성 저장소자들의 상기 제 1 서브세트 보다 안쪽에 있으며;
    상기 제 1 서브세트 내의 각 비휘발성 저장소자에 대해서 상기 제 1 전압 신호를 변경하는 상기 단계는, 상기 소거 전압을 인가하기 시작한 이후의 제 1 시간에서 수행되며;
    상기 제 2 서브세트 내의 각 비휘발성 저장소자에 대해서 상기 제 1 전압 신호를 변경하는 상기 단계는, 상기 소거 전압을 인가하기 시작한 이후의 제 2 시간에서 수행되며; 그리고
    상기 제 2 시간은 상기 제 1 시간보다 더 앞선 것
    을 특징으로 하는 비휘발성 저장소자를 소거하는 방법.
  11. 제 10 항에 있어서,
    비휘발성 저장소자들의 상기 제 1 서브세트는, 상기 제 1 비휘발성 저장소자에 인접한 제 3 비휘발성 저장소자와 상기 제 2 비휘발성 저장소자에 인접한 제 4 비휘발성 저장소자를 포함하는 것을 특징으로 하는 비휘발성 저장소자를 소거하는 방법.
  12. 제 1 항에 있어서,
    상기 제 1 전압 신호를 변경하는 상기 단계는,
    상기 소거 전압을 상기 웰 영역에 인가하기 시작한 이후의 제 1 시간에서 개시되며; 그리고
    상기 제 1 시간은, 비휘발성 저장소자들의 상기 서브세트의 소거 행동에 근거하여 선택되는 것을 특징으로 하는 비휘발성 저장소자를 소거하는 방법.
  13. 제 12 항에 있어서,
    상기 제 1 시간은,
    상기 서브세트의 상기 소거 행동을 기준 비휘발성 저장소자의 소거 행동과 비교함에 의해서 선택되는 것을 특징으로 하는 비휘발성 저장소자를 소거하는 방법.
  14. 제 1 항에 있어서,
    상기 제 1 전압 신호를 변경하는 상기 단계는,
    상기 서브세트 내의 각 비휘발성 저장소자의 플로팅 게이트와 상기 웰 영역 사이에서의 용량성 결합을 증가시키는 것을 특징으로 하는 비휘발성 저장소자를 소거하는 방법.
  15. 제 1 항에 있어서,
    상기 소거 전압을 상기 웰 영역에 인가하는 동안에, 비휘발성 저장소자들의 상기 세트 내의 각 비휘발성 저장소자의 플로팅 게이트로부터 전하를 전달하는 단계
    를 더 포함하는 것을 특징으로 하는 비휘발성 저장소자를 소거하는 방법.
  16. 제 1 항에 있어서,
    비휘발성 저장소자들의 상기 세트는, 낸드 스트링인 것을 특징으로 하는 비휘발성 저장소자를 소거하는 방법.
  17. 제 1 항에 있어서,
    비휘발성 저장소자들의 상기 세트는, 이진 플래시 메모리 디바이스들의 세트인 것을 특징으로 하는 비휘발성 저장소자를 소거하는 방법.
  18. 제 1 항에 있어서,
    비휘발성 저장소자들의 상기 세트는, 다중-상태 플래시 메모리 디바이스들의 세트이며;
    상기 다중-상태 플래시 메모리 디바이스들의 세트는, 다중-상태 플래시 메모리 디바이스들의 어레이의 일부이며;
    상기 어레이는 호스트 시스템과 통신하며; 그리고
    상기 어레이는 상기 호스트 시스템으로부터 착탈가능한 것(removable)을 특징으로 하는 비휘발성 저장소자를 소거하는 방법.
  19. 비휘발성 메모리 시스템에 있어서,
    웰 영역을 갖는 비휘발성 저장소자들의 세트, 상기 세트는 비휘발성 저장소자들의 제 1 서브세트 및 제 2 서브세트를 포함하며;
    비휘발성 저장소자들의 상기 세트와 통신하는 관리회로, 상기 관리회로는 상기 세트를 소거하라는 요청을 수신하며, 상기 관리회로는, 상기 요청에 응답하여, 제 1 전압 신호를 상기 세트 내의 각 비휘발성 저장소자에 인가하며, 소거 전압을 상기 웰 영역에 인가하며, 그리고 상기 소거 전압이 인가되기 시작한 이후에 상기 제 1 서브세트 내의 각 비휘발성 저장소자에 대해서 상기 제 1 전압 신호를 변경하며, 상기 관리회로는 상기 소거 전압이 상기 웰 영역에 인가되는 동안에 상기 제 1 전압 신호를 변경하는 것을 특징으로 하는 비휘발성 메모리 시스템.
  20. 제 19 항에 있어서,
    상기 관리회로는,
    상기 제 1 서브세트 내의 각 비휘발성 저장소자의 플로팅 게이트를 플로팅시킴으로써, 상기 제 1 서브세트 내의 각 비휘발성 저장소자에 대해서 상기 제 1 전압 신호를 변경하는 것을 특징으로 하는 비휘발성 메모리 시스템.
  21. 제 20 항에 있어서,
    상기 소거 전압은 피크치를 갖는 소거 전압 펄스이며; 그리고
    상기 관리회로는, 상기 소거 전압 펄스가 상기 피크치에 도달하기 전에 상기 제 1 서브세트 내의 각 비휘발성 저장소자의 제어 게이트를 플로팅시키기 시작하는 것을 특징으로 하는 비휘발성 메모리 시스템.
  22. 제 21 항에 있어서,
    상기 관리회로는, 상기 세트 내의 각 비휘발성 저장소자에 제 1 전압을 인가함으로써, 상기 제 1 전압 신호를 인가하며; 그리고
    상기 관리회로는, 상기 제 1 서브세트 내의 각 비휘발성 저장소자의 상기 제어 게이트를 플로팅시킨 이후에 비휘발성 저장소자들의 상기 제 1 서브세트에 상기 제 1 전압을 재인가함으로써, 상기 제 1 전압 신호를 변경하며,
    상기 제 1 전압을 재인가하는 것은, 상기 소거 전압 펄스가 상기 웰 영역에 인가되는 중이며 상기 소거 전압 펄스가 상기 피크치에 도달한 이후에, 개시되는 것을 특징으로 하는 비휘발성 메모리 시스템.
  23. 제 22 항에 있어서,
    상기 관리회로는,
    상기 제 1 서브세트의 각 비휘발성 저장소자에 결합된 워드라인들에게 전기적 연결을 제공하지 않음으로써, 상기 제 1 서브세트 내의 각 비휘발성 저장소자의 제어 게이트를 플로팅시키는 것을 특징으로 하는 비휘발성 메모리 시스템.
  24. 제 19 항에 있어서,
    상기 관리회로는,
    상기 제 1 서브세트 내의 각 비휘발성 저장소자에 대해서 상기 제 1 전압 신호를 한번 변경함으로써, 상기 제 1 전압 신호를 변경하는 것을 특징으로 하는 비휘발성 메모리 시스템.
  25. 제 19 항에 있어서,
    상기 관리회로는, 상기 소거 전압이 인가되기 시작한 이후에 비휘발성 저장소자들의 상기 세트의 상기 제 2 서브세트 내의 각 비휘발성 저장소자에 대해서 상기 제 1 전압 신호를 변경하며,
    상기 관리회로는, 상기 소거 전압이 인가되는 동안에 상기 제 2 서브세트에 대해서 상기 제 1 전압 신호를 변경하는 것을 특징으로 하는 비휘발성 메모리 시스템.
  26. 제 25 항에 있어서,
    상기 세트의 상기 비휘발성 저장소자들은, 직렬로 서로 결합되어 있으며 그리고 상기 세트에 대한 제 1 선택 게이트에 인접한 제 1 비휘발성 저장소자를 포함하고 상기 세트에 대한 제 2 선택 게이트에 인접한 제 2 비휘발성 저장소자를 포함 하며;
    비휘발성 저장소자들의 상기 제 1 서브세트는, 상기 제 1 비휘발성 저장소자 및 상기 제 2 비휘발성 저장소자 보다 안쪽에 있으며;
    비휘발성 저장소자들의 상기 제 2 서브세트는, 비휘발성 저장소자들의 상기 제 1 서브세트 보다 안쪽에 있으며;
    상기 관리회로는, 상기 소거 전압을 인가하기 시작한 이후의 제 1 시간에서 상기 제 1 서브세트 내의 각 비휘발성 저장소자에 대한 상기 제 1 전압 신호를 변경하며;
    상기 관리회로는, 상기 소거 전압을 인가하기 시작한 이후의 제 2 시간에서 상기 제 2 서브세트 내의 각 비휘발성 저장소자에 대한 상기 제 1 전압 신호를 변경하며; 그리고
    상기 제 2 시간은 상기 제 1 시간보다 더 앞선 것
    을 특징으로 하는 비휘발성 메모리 시스템.
  27. 제 26 항에 있어서,
    비휘발성 저장소자들의 상기 제 1 서브세트는, 상기 제 1 비휘발성 저장소자에 인접한 제 3 비휘발성 저장소자와 상기 제 2 비휘발성 저장소자에 인접한 제 4 비휘발성 저장소자를 포함하는 것을 특징으로 하는 비휘발성 메모리 시스템.
  28. 제 19 항에 있어서,
    비휘발성 저장소자들의 상기 세트는, 낸드 스트링인 것을 특징으로 하는 비휘발성 메모리 시스템.
  29. 제 19 항에 있어서,
    비휘발성 저장소자들의 상기 세트는, 다중-상태 플래시 메모리 디바이스들의 세트인 것을 특징으로 하는 비휘발성 메모리 시스템.
  30. 제 19 항에 있어서,
    비휘발성 저장소자들의 상기 세트는, 플래시 메모리 디바이스들의 낸드 스트링이며;
    플래시 메모리 디바이스들의 상기 세트는, 플래시 메모리 디바이스들의 어레이의 일부이며;
    상기 어레이는 호스트 시스템과 통신하며; 그리고
    상기 어레이는 상기 호스트 시스템으로부터 착탈가능한 것
    을 특징으로 하는 비휘발성 메모리 시스템.
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