KR20010102910A - 비휘발성 메모리 디바이스 내에서의 페이지 소거 및 소거확인 방법 - Google Patents

비휘발성 메모리 디바이스 내에서의 페이지 소거 및 소거확인 방법 Download PDF

Info

Publication number
KR20010102910A
KR20010102910A KR1020017004996A KR20017004996A KR20010102910A KR 20010102910 A KR20010102910 A KR 20010102910A KR 1020017004996 A KR1020017004996 A KR 1020017004996A KR 20017004996 A KR20017004996 A KR 20017004996A KR 20010102910 A KR20010102910 A KR 20010102910A
Authority
KR
South Korea
Prior art keywords
erase
voltage
word line
page
memory cells
Prior art date
Application number
KR1020017004996A
Other languages
English (en)
Other versions
KR100564378B1 (ko
Inventor
첸포-링
청마이클에스.씨.
홀머쉐인챨스
령빈센트
르빈쾅
야노마사루
Original Assignee
토토라노 제이. 빈센트
어드밴스드 마이크로 디바이시즈, 인코포레이티드
아끼구사 나오유끼
후지쯔 가부시끼가이샤
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 토토라노 제이. 빈센트, 어드밴스드 마이크로 디바이시즈, 인코포레이티드, 아끼구사 나오유끼, 후지쯔 가부시끼가이샤 filed Critical 토토라노 제이. 빈센트
Publication of KR20010102910A publication Critical patent/KR20010102910A/ko
Application granted granted Critical
Publication of KR100564378B1 publication Critical patent/KR100564378B1/ko

Links

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/34—Determination of programming status, e.g. threshold voltage, overprogramming or underprogramming, retention
    • G11C16/3436—Arrangements for verifying correct programming or erasure
    • G11C16/344—Arrangements for verifying correct erasure or for detecting overerased cells
    • G11C16/3445—Circuits or methods to verify correct erasure of nonvolatile memory cells
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/10—Programming or data input circuits
    • G11C16/14—Circuits for erasing electrically, e.g. erase voltage switching circuits
    • G11C16/16—Circuits for erasing electrically, e.g. erase voltage switching circuits for erasing blocks, e.g. arrays, words, groups
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/34—Determination of programming status, e.g. threshold voltage, overprogramming or underprogramming, retention
    • G11C16/3436—Arrangements for verifying correct programming or erasure
    • G11C16/344—Arrangements for verifying correct erasure or for detecting overerased cells

Abstract

비휘발성 메모리 디바이스는 각 워드 라인들(16 및 18) 상의 메모리 셀들(8a, 10a 및 8b, 10b) 내에 저장된 메모리의 개별적인 페이지들이 개별적으로 소거 및 소거 확인될 수 있도록 각 워드 라인들(16 및 18)에 연결된 다수의 MOS 트랜지스터들(34 및 36)을 포함한다. 메모리 셀들의 페이지 소거 방법은 선택된 워드 라인 상의 선택된 메모리 페이지를 소거하기 위하여, 워드 라인들 중 선택된 것에 소거 전압을 인가하는 단계와; 그리고 선택되지 않은 워드 라인 상의 페이지 소거에 대하여 선택되지 않은 메모리 페이지를 유지하기 위하여, 워드 라인들 중 선택되지 않은 것에 초기 소거-금지 플로팅 전압을 인가하는 단계를 포함한다. 소거 확인 모드에서, 소거 확인 전압은 소거 모드에서 페이지 소거에 선택되었던 워드 라인에 인가되며, 그리고 소거 확인 비선택 전압은 페이지 소거에 선택되지 않았던 워드 라인들에 인가된다.

Description

비휘발성 메모리 디바이스 내에서의 페이지 소거 및 소거 확인 방법{A SCHEME FOR PAGE ERASE AND ERASE VERIFY IN A NON-VOLATILE MEMORY ARRAY}
가령 컴퓨터 및 디지털 통신에 다양하게 적용하기 위하여, 반도체 집적 회로에 의해 비휘발성 메모리 디바이스들이 개발되었다. 비휘발성 메모리 디바이스들의 예로는 일반적인 전기적으로 소거/프로그램가능한 판독 전용 메모리들(EEPROMs) 및 플래시 메모리들이 있다. 일반적인 EEPROM은 전형적으로 반도체 칩 상의 어레이 내에 배열된 다수의 듀얼-게이트 NAND 메모리 게이트들을 포함한다.
일반적인 NAND 비휘발성 메모리 어레이에서, NAND 메모리 게이트들은 다수의 로우들 및 칼럼들 내에 배열되며, NAND 게이트들의 각 로우는 각 워드 라인에 연결되며 NAND 게이트들의 각 칼럼은 각 비트 라인에 연결된다. 각 NAND 게이트는 전형적으로 듀얼-게이트 구조를 갖는데, 이 듀얼-게이트 구조는 플로팅 게이트, 컨트롤 게이트, 및 플로팅 게이트와 컨트롤 게이트 사이의 폴리실리콘간 절연층을 포함한다. NAND 플래시 메모리 회로가 실리콘-기반 반도체 칩 상에서 구현될 때, 플로팅 게이트들은 패턴화된 제 1 폴리실리콘(POLY-1)층에 의해 형성되며, 컨트롤 게이트들은 폴리실리콘간 절연층과 POLY-1층의 꼭대기 위에서 패턴화된 제 2 폴리실리콘(POLY-2)층에 의해 형성된다. 비트 라인들은 반도체 칩 상에서 NAND 메모리 게이트들의 각 칼럼들을 가로질러 연결된 금속층 스트립들로서 구현되며, 워드 라인들은 NAND 메모리 게이트들의 각 로우들의 컨트롤 게이트들을 가로질러 연결된 POLY-2층 스트립들로서 구현된다.
일반적인 NAND 플래시 메모리 어레이에서, 각 워드 라인 상의 NAND 게이트들은 다수의 비트들로 구성된 이진 워드를 저장할 수 있다. 일반적인 NAND 플래시 메모리 디바이스는 프로그램 모드, 프로그램 확인 모드, 판독 모드, 소거 모드, 및 소거 확인 모드를 포함하는 다섯 개의 동작 모드를 갖는다. 페이지는 단일 워드 라인 상의 메모리 기억장치의 한 워드로서 규정된다. 섹터는 다수의 페이지들, 예를 들어 16 페이지의 메모리 기억장치로서 규정된다. 일반적인 NAND 플래시 메모리 어레이가 소거 모드에서 동작하는 동안, 메모리 셀들의 전체 섹터가 한번에 소거된다. 일반적인 NAND 플래시 메모리 어레이가 소거 동작 이후 소거 확인 모드에 있을 때, 메모리 셀들의 전체 섹터는 한번에 소거 확인이 된다.
메모리 셀들의 다중 페이지들의 전체 섹터를 한번에 소거하게 되면, 응용시 메모리 셀들의 동일한 섹터 내의 다른 것들을 유지하면서 일부 워드들을 소거해야할 필요가 있다는 단점을 갖는다. 메모리 셀들의 전체 섹터를 한번에 소거해야만 하는 불편함때문에, 만일 섹터 내의 일부 워드들이 유지되는 것이 바람직한 경우, 일반적인 NAND 플래시 메모리 디바이스는 메모리 셀들의 전체 섹터를 소거한 후, 유지시키고자 하는 워드들을 재기록할 것이다. 따라서, 전체 섹터를 소거하지 않으면서 메모리 셀들의 일부 섹터들을 소거하는 NAND 플래시 메모리 디바이스 및 그 방법의 제공에 대한 필요성이 대두되었다.
본 발명은 비휘발성 메모리 디바이스 및 비휘발성 메모리 디바이스에서의 메모리 페이지의 소거 및 소거 확인 방법에 관한 것이다.
도 1은 각각 다수의 메모리 셀들의 페이지들을 포함하는 다수의 섹터들을 도시한 본 발명에 다른 비휘발성 메모리 디바이스의 회로도이다.
도 1A는 본 발명에 따른 도 1에 도시된 메모리 셀들의 섹터들 중 하나에 대한 MOS 트랜지스터들, 디코더들 및 워드 라인 펌프를 도시한 회로도이다.
도 2는 선택되지 않은 워드 라인이 소거 모드에서 플로팅 전압 VCC-Vtn로부터 약 20V의 기판 전압까지 결합될 때의 전압 곡선이다.
본 발명은 상기의 필요성을 만족시킨다. 본 발명은 메모리 셀들의 각 로우들에 연결된 다수의 워드 라인들 내에 배열된 다수의 메모리 셀들로 구성되는 비휘발성 메모리 디바이스 내에서의 메모리 페이지 소거 방법을 제공하며, 상기 워드 라인들은 다수의 금속 산화막 반도체(MOS) 트랜지스터들에 각각 결합되고, 상기 각 금속 산화막 반도체 트랜지스터는 게이트, 소스 및 드레인을 포함한다. 본 발명에 따르면, 페이지 소거 방법은 일반적으로:
(a) 선택된 워드 라인 상의 선택된 메모리 페이지를 소거하기 위하여, 워드 라인들 중 선택된 것에 소거 전압을 인가하는 단계와; 그리고
(b) 선택되지 않은 워드 라인 상의 페이지 소거에 대하여 선택되지 않은 메모리 페이지를 유지하기 위하여, 워드 라인들 중 선택되지 않은 것에 초기 소거-금지 플로팅 전압을 인가하는 단계를 포함한다.
실시예에서, 선택된 워드 라인에 연결된 선택된 MOS 트랜지스터에 인가된 소거 전압은 약 0V 정도이며, 선택되지 않은 워드 라인에 인가된 초기 소거-금지 플로팅 전압은 VCC-Vtn인데, 이는 전형적으로 약 1.7V 내지 2.3V이다. 선택되지 않은 워드 라인들은 본질적으로 한번에 플로팅된다. 소거 모드에서, 약 20V 정도의 전압이 기판에 인가될 때, 선택되지 않은 워드 라인들은 기판 전압에 결합된다. 또한,MOS 트랜지스터들이 n-채널 MOS(NMOS) 트랜지스터들을 포함하는 실시예에서, NMOS 트랜지스터들의 소스들은 각 워드 라인들에 연결되며, 소거 모드에서 소거 전압이 선택된 NMOS 트랜지스터의 드레인에 인가되어 선택된 워드 라인 상의 메모리를 소거한다.
다른 실시예에서는, 약 20V 정도의 기판 전압이 기판의 p-웰에 인가되며, 약 2.7V 내지 3.3V의 게이트 턴온 전압이 소거 모드에서 NMOS 트랜지스터들의 게이트에 인가된다. 초기에 플로팅되는 선택되지 않는 워드 라인들은 이후, 약 20V의 기판 전압이 기판의 p-웰에 인가될 때 약 20V의 전압에 결합된다.
또 다른 실시에에서, 페이지 소거 확인 모드에서, 본 발명에 따른 방법은 또한:
(c) 선택된 메모리 페이지가 소거되었는 지를 확인하기 위하여 선택된 워드 라인에 소거 전압을 인가하는 단계에 이어서, 선택된 워드 라인에 소거 확인 전압을 인가하는 단계와; 그리고
(d) 소거-금지되었던 선택되지 않은 메모리 페이지의 소거 확인을 피하기 위하여 선택되지 않은 워드 라인에 초기 소거-금지 플로팅 전압을 인가하는 단계에 이어서, 선택되지 않은 워드 라인에 소거 확인 비선택 전압을 인가하는 단계를 포함한다.
실시예에서, 선택된 워드 라인이 연결된 선택된 MOS 트랜지스터에 인가된 소거 확인 전압은 약 0V이며, 그리고 선택되지 않은 워드 라인들에 연결된 선택되지 않은 MOS 트랜지스터들에 인가된 소거 확인 비선택 전압은 약 4.5V 정도이다. MOS트랜지스터들이 NMOS 트랜지스터들을 포함하는 실시예에서는, 소거 확인 전압 및 소거 확인 비선택 전압이 NMOS 트랜지스터들의 드레인에 인가된다.
다른 실시예에서는, 약 0.7V 정도의 어레이 접지 전압이 소거 확인 모드에서 플래시 메모리 어레이의 어레이 접지에 인가된다. 또 다른 실시예에서는, 약 7 내지 8V의 게이트 턴온 전압이 선택되지 않은 워드 라인들을 약 4.5V로 구동시키기 위하여 NMOS 트랜지스터들의 게이트들에 인가된다. 기판의 p-웰은 소거 확인 모드에서 0V로 접지된다.
본 발명은 또한 비휘발성 메모리 디바이스를 제공하며, 이 디바이스는 일반적으로:
(a) 소거 모드에서 제 1 기판 전압이 인가되어 메모리 디바이스를 세트시킬 수 있는 반도체 기판과;
(b) 상기 기판 상의 다수의 로우들 내에 배열된 메모리 셀들의 어레이와, 여기서 상기 메모리 셀들은 각 비트를 저장할 수 있으며;
(c) 상기 메모리 셀들의 로우들에 각각 연결된 다수의 워드 라인들과; 그리고
(d) 상기 각 워드 라인들에 각각 연결된 다수의 MOS 트랜지스터들을 포함하며, 상기 각 워드 라인들은 상기 각 워드 라인 상의 메모리 셀들에 저장된 비트들을 소거하기 위한 소거 전압을 수신할 수 있고, 소거 모드에서 각 워드 라인 상의 메모리 셀들 내에 저장된 비트들을 유지하기 위한 초기 소거-금지 플로팅 전압을 수신할 수 있는 것을 특징으로 한다.
실시예에서, 본 발명에 다른 비휘발성 메모리 디바이스는 또는 MOS 트랜지스터들의 게이트들에 게이트 턴온 전압을 제공하기 위하여 연결된 워드 라인 펌프를 포함한다. 다른 실시예에서, 비휘발성 메모리 디바이스는 또한 게이트 턴온 전압을 발생시키기 위하여 워드 라인 펌프에 연결된 X-디코더를 포함한다. X-디코더 및 워드 라인 펌프는 메모리 셀들의 각 섹터 내의 MOS 트랜지스터들에 제공된다.
다른 실시예에서, 본 발명에 다른 비휘발성 메모리 디바이스는 또한, 소거 모드에서 각 MOS 트랜지스터들에 소거 전압을 제공하고, 소거 확인 모드에서 각 MOS 트랜지스터들에 소거 확인 및 소거 확인 비선택 전압들을 제공하도록 연결된 XT-디코더를 포함한다.
소거 모드에서는 약 20V 정도의 기판 전압이 비휘발성 메모리 디바이스의 기판의 p-웰에 인가되는 반면, 소거 확인 모드에서 기판의 p-웰은 0V로 접지된다.
다른 실시예에서, 메모리 어레이의 각 섹터는 다수의 선택 드레인 디바이스들 및 다수의 선택 소스 디바이스들을 포함한다. 선택 드레인 디바이스들의 게이트들 및 선택 소스 디바이스들의 게이트들은 초기에는 플로팅되며, 이후 소거 모드에서 약 20V의 기판 전압에 결합된다. 소거 확인 모드에서, 선택 드레인 디바이스들의 게이트들 및 선택 소스 디바이스들의 게이트들은 약 4.5V의 전압으로 구동되며, 어레이 접지에는 약 0.7V가 인가된다.
유익하게는, 본 발명에 다른 비휘발성 메모리 디바이스 내에서의 메모리 셀들의 페이지를 소거 및 소거-확인하는 비휘발성 메모리 디바이스 및 그 방법은, 사용자로 하여금 모든 워드 라인들 상의 모든 메모리 셀들의 페이지를 개별적으로 소거할 수 있게 하며, 이로써 섹터 내의 모든 페이지들이 소거될 필요가 없는 응용들에서 메모리 셀들의 다중 페이지들의 전체 섹터를 소거해야 하는 필요성을 없앤다.
이제, 도면을 참조하여 설명되는 본 발명의 특정한 실시예들에 대하여 설명된다.
도 1은 메모리 셀들의 개별적인 페이지들이 본 발명에 따라 소거되고 소거 확인될 수 있는 비휘발성 메모리 디바이스의 회로도이다. 본 발명에 따른 비휘발성 메모리 디바이스는, 가령 도 1에 도시된 섹터들(100 및 200)과 같은 다수의 메모리 셀들의 섹터들과, 페이지 버퍼(2)와, 그리고 각각 메모리 셀들의 각 칼럼에 연결된 다수의 비트 라인들(4 및 6)을 포함한다. 제 1 섹터(100) 내에서, 메모리 셀들은 각각 비트 라인들(4 및 6)을 따라 있는 다수의 NAND 게이트들(8a, 8b,...및 10a, 10b)로서 도시된다. 제 2 섹터(200) 내에서, 메모리 셀들은 각각 비트 라인들(4 및6)을 따라 있는 다수의 NAND 게이트들(12a, 12b,...및 14a, 14b)로서 도시된다.
섹터(100)에서, 가령 워드 라인들(16 및 18)과 같은 다수의 워드 라인들은 각각 NAND 메모리 셀들(8a, 10a,...및 8b, 10b)의 각 로우들을 가로질러 연결된다. 각 워드 라인들의 NAND 메모리 셀들은 메모리의 한 페이지를 저장한다. 메모리의 각 섹터는 다수의 페이지들, 예를 들어 전형적인 NAND 어레이 내에서 16개의 워드 라인들을 따라 배열된 메모리 셀들의 16개의 페이지들을 포함한다. 각 메모리 셀들(8a, 8b, 10a, 10b,..)은 각 비트를 저장할 수 있다.
각 섹터들 내에서, 메모리 셀들의 각 칼럼은 선택 드레인 디바이스의 게이트 및 선택 소스 디바이스의 게이트에 연결되는데, 이들 게이트에는 각각 전압 Vd와 전압 Vs가 공급된다. 예를 들어, 제 1 섹터(100) 내에서, 선택 드레인 디바이스들(19 및 21)의 게이트들은 각각 비트 라인들(4 및 6)을 따라 있는 코어 메모리 셀들(8a, 8b, 및 10a, 10b,...)의 각 칼럼들에 연결된다. 또한, 선택 소스 게이트들(20 및 22)은 제 1 섹터(100) 내의 메모리 셀들(8a, 8b,...및 10a, 10b,...)의 각 칼럼들에 연결된다. 유사하게, 제 2 섹터(200)에서, 선택 드레인 디바이스들(24 및 26)의 게이트들은 각 비트 라인들(4 및 6)을 따라 있는 코아 메모리 셀들 (12a, 12b,...및 14a, 14b,...)의 각 칼럼들에 연결된다. 또한, 선택 소스 게이트들(28 및 30)은 제 2 섹터(200) 내의 메모리 셀들(12a, 12b,...및 14a, 14b,...)의 각 칼럼들에 연결된다.
플래시 메모리 디바이스가 소거 모드에 있을 때, 선택 드레인 디바이스들(19및 21)과 선택 소스 디바이스들(20 및 22)의 게이트들은 특정한 DC 전압들로 구동되지 않는다. 선택 드레인 및 선택 소스 디바이스들의 게이트들은 플래시 메모리가 소거 모드로 설정될 때 초기에 VCC-Vtn의 전압에서 플로팅되며, 이후 기판 전압에 결합되는데, 이 기판 전압은 소거 동작 동안 플래시 메모리 디바이스의 기판에 인가되는 전압으로서, 전형적으로 약 20V 정도이다. 플래시 메모리 디바이스가 소거 확인 모드로 설정될 때, 기판(32)은 OV로 접지되며, 선택 드레인 디바이스들(19 및 21) 및 선택 소스 디바이스들(20 및 22)의 게이트들은 약 4.5V 정도의 전압으로 구동된다. 본 발명에 따른 플래시 메모리 디바이스의 소거 및 소거 확인 동작은 하기에서 좀 더 상세히 설명된다.
메모리 셀들 중, 섹터들(100 및 200) 내의 선택 드레인 게이트들 및 선택 소스 게이트들은 단일 반도체 기판(32) 상에 배열된다. 코어 메모리 셀들(8a, 8b, 10a, 10b, 12a, 12b, 14a, 14b,...)은 기판(32)의 p-웰 상에 위치된다. 기판, p-웰, NAND 메모리 셀들, 선택 드레인 게이트들 및 선택 소스 게이트들은 당업자들에게 널리 공지된 종래의 방법들을 이용하여 제조될 수도 있다.
본 발명에 따른 비휘발성 메모리 디바이스는 프로그램 모드, 프로그램 확인 모드, 판독 모드, 소거 모드 및 소거 확인 모드에서 메모리 동작을 할 수 있다. 본 발명은 소거 및 소거 확인 모드들에만 관심을 두기 때문에, 소거 및 소거 확인 동작들 만이 상세히 설명될 것이다. 프로그램, 프로그램 확인, 및 판독 모드들에서, 본 발명에 따른 비휘발성 메모리 디바이스는 당업자들에게 널리 공지된 종래의 방법들을 이용하여 동작된다.
본 발명에 따르면, 가령 n-채널 MOS(NMOS) 트랜지스터들과 같은 다수의 금속 산화막 반도체(MOS)은 각 섹터들 내의 워들 라인들에 각각 연결된다. 예를 들어, 제 1 섹터(100)에서, NMOS 트랜지스터들(34 및 36)은 각각 워드 라인들(16 및 18)에 연결된다. 제 2 섹터(200)에서, NMOS 트랜지스터들(38 및 40)은, 각각 메모리 셀들(12a, 14a,...및 12b, 14b,...)의 각 칼럼들을 가로질러 연결된 워드 라인들(42 및 44)에 연결된다. 소거 모드에서, 각각의 MOS 트랜지스터들은 각 워드 라인 상의 메모리 셀들 내에 저장된 비트들을 소거하기 위한 소거 전압을 수신할 수 있으며, 또한 각 워드 라인 상의 메모리 셀들 내에 저장된 비트들을 유지하기 위한 초기 소거-금지 플로팅 전압을 수신할 수 있다.
비휘발성 메모리 디바이스가 본 발명에 따라 소거 모드에 있을 때, 약 20V 정도의 기판 전압이 기판(32)의 p-웰에 인가된다. 실시예에서, 소거될 것으로 선택된 워드 라인에 인가된 소거 전압은 약 0V이며, 페이지 소거에 선택되지 않은 워드 라인들 상에서 초기 소거-금지 플로팅 전압은 VCC-Vtn이고, 여기서 VCC는 전형적으로 약 2.7V 내지 3.3V이며, Vtn은 MOS 트랜지스터의 임계 전압이다. 소거 전압은 단순히 0V의 접지 전압이 될 수도 있다.
초기 소거-금지 플로팅 전압은, 선택되지 않은 워드 라인들이 기판 전압에 결합되기 전에, 소거 모드에서 선택되지 않은 워드 라인들 상에서의 전압이다. V는 전형적으로 약 2.7V 내지 3.3V이고 문턱 전압 Vtn는 전형적으로 약 1V 정도이기 때문에, 초기 소거-금지 플로팅 전압은 전형적으로 소거-금지 동작에 대하여 선택되지 않은 워드 라인들에 대하여 약 1.7V 내지 2.3V이다. 전형적으로 약 20V 정도인 기판 전압 Vsub이 소거 모드에서 플래시 메모리 디바이스의 기판(32)에 인가된 후, 선택되지 않은 워드 라인들은 이후 소거-금지될 기판 전압 Vsub에 결합된다.
상기 설명된 소거 및 소거-금지 전압들의 범위는 단지 본 발명에 따른 비휘발성 메모리 디바이스의 주어진 섹터에서의 페이지 소거 동작의 예이다. 그러나, 본 발명의 원리는 이러한 전압 범위에 한정되지 않는다. 다른 소거 및 소거-금지 전압들이 다른 실시예에서 워드 라인들에 인가될 수도 있다.
다른 실시예에서는, 워드 라인 펌프가 각 섹터들 내의 MOS 트랜지스터들의 게이트들에 연결되며, X-디코더가 각 워드 라인에 연결되어 각 섹터 내의 MOS 트랜지스터들의 게이트들에서의 전압을 제어한다. 예를 들어, 제 1 섹터(100) 내에서, 제 1 X-디코더(46)는 제 1 워드 라인 펌프(48)에 연결되며, 이 제 1 워드 라인 펌프(48)는 소거 모드에서 MOS 트랜지스터들(34 및 36)의 게이트들에 게이트 턴온 전압을 제공하도록 연결된다. 메모리셀들의 제 2 섹터(200)에 대해서도 유사하게, 제 2 X-디코더(50)가 제 2 워드 라인 펌프(52)에 연결되며, 이 제 2 워드 라인 펌프(52)는 MOS 트랜지스터들(38 및 40)의 게이트들에 연결된다.
또 다른 실시예에서, 각 섹터들 내의 MOS 트랜지스터들은 소거 모드에서 각 MOS 트랜지스터들에 구동 전압들을 제공하는 XT-디코더에 연결된다. MOS 트랜지스터가 n-채널 MOS(NMOS) 트랜지스터를 포함하는 실시예에서, XT-디코더들은 MOS 트랜지스터들의 드레인들에 연결되어 소거 및 초기 소거-금지 플로팅 전압들을 제공한다. 예를 들어, 도 1에 도시한 바와 같이, XT-디코더(54)는 제 1 섹터(100) 내에서 NMOS 트랜지스터들(34 및 36)의 드레인들, 및 제 2 섹터(200) 내에서 NMOS 트랜지스터들(38 및 40)의 드레인들에 연결된다.
도 1A는 본 발명에 따른 메모리 셀들의 제 1 섹터(100) 내에서의 페이지 소거 동작을 위한 디코더, 워드 라인 펌프 및 MOS 트랜지스터들을 도시한다. 예시의 목적으로, 비트 라인(6)을 따라 있는 선택 드레인 게이트(21) 및 선택 소스 게이트(22)에 연결된 코어 메모리 셀들(10a, 10b,...)중 단지 하나의 칼럼 만이 도시된다. 페이지 소거 및 소거 확인 동작들의 원리는 또한, 메모리 섹터(100) 내의 다른 비트들을 따라 있는 다른 메모리 셀들에도 적용된다. MOS 트랜지스터들(34 및 36)은 워드 라인들(16 및 18)에 각각 연결된 소스들(34a 및 36a)을 갖는 NMOS 트랜지스터들로서 도시된다. NMOS 트랜지스터들(34 및 36)의 드레인들(34b 및 36b)은 XT-디코더(54)에 연결되며, 이 XT-디코더(54)는 각 NMOS 트랜지스터들의 드레인들에 대한 소거 및 초기 소거-금지 플로팅 전압들을 발생시킨다. 워드 라인 펌프(48)는 NMOS 트랜지스터들(34 및 36)의 게이트들(34c 및 36c)에 각각 연결되어, 소거 모드에서 X-디코더(46)에 의한 턴온 명령에 응답하여 게이트 턴온 전압을 발생시킨다.
NMOS 트랜지스터들(34 및 36)의 드레인들(34b 및 36b)에 연결된 XT-디코더(54)는 각각의 NMOS 트랜지스터들에 소거 전압 또는 초기 소거-금지 플로팅 전압을 제공한다. 이러한 방식에 있어서, 섹터(100) 내의 메모리 셀들은 한번에한 페이지씩 선택적으로 소거될 수 있다. 예를 들어, 만일 워드 라인(18) 상의 메모리 셀들의 페이지가 소거될 필요가 있다면, XT-디코더(54)는 NMOS 트랜지스터(36)의 드레인(36b)에 약 0V 정도의 소거 전압을 공급한다. 동시에, XT-디코더(54)는 NMOS 트랜지스터들의 드레인들에 약 1.7V 내지 약 2.3V의 초기 소거-금지 플로팅 전압 VCC-Vtn를 공급하여, 소거-금지될 선택되지 않은 워드 라인들이 초기에 플로팅되게 한다. 약 20V 정도의 기판 전압 Vsub이 소거 모드에서 기판(32)에 인가되면, 선택되지 않은 워드 라인들은 약 20V의 기판 전압까지 결합된다.
소거 모드에서 플로팅 전압 VCC-Vtn에서 기판 전압 Vsub까지의 선택되지 않은 워드 라인들의 결합이 도 2의 전압 곡선에 의해 도시된다. 메모리 셀들의 페이지들이 소거되지 않게 될, 선택되지 않은 워드 라인들은 초기에 VCC-Vtn로 플로팅될 수 있다. 예를 들어, 초기 소거-금지 플로팅 전압이 도 1A에 도시된 NMOS 트랜지스터(34)의 드레인(34b)에 인가되어, 메모리 디바이스가 소거 모드에 있을 때, 선택되지 않은 워드 라인(16)을 따라 있는 메모리 셀(10a)을 포함하는 메모리 셀들의 선택되지 않은 페이지 내에 저장된 비트들을 유지시킬 수 있게 된다.
소거 모드에서는, 워드 라인 펌프(48)에 의해 약 2.7V 내지 약 3.3V의 전압(VCC)이 MOS 트랜지스터들이 게이트들에 공급되어, MOS 트랜지스터들(34 및 36)이 턴온된다. 약 1.7V 내지 2.3V의 초기 소거-금지 플로팅 전압 VCC-Vtn이 NMOS 트랜지스터(36)의 드레인(36b)에 인가되면, 예를 들어 NMOS 트랜지스터(36)의게이트(36c)가 턴온되어, 선택되지 않은 워드 라인(18)을 초기에 플로팅 전압 VCC-Vtn으로 플로팅시킨다. 약 20V 정도의 기판 전압(Vsub)이 기판(32)에 인가되면, 선택되지 않은 워드 라인(18) 상의 전압은 약 20V의 기판 전압에 가까운 더 높은 전압에 결합된다. 이에 따라, 선택되지 않은 원드 라인(18)은 소거 모드에서 기판(32)에 약 20V의 전압(Vsub)을 인가한 것에 응답하여 소거-금지된다.
반면에, NMOS 트랜지스터(34)의 드레인(34b)이 OV로 접지되면, 예를 들어 NMOS 트랜지스터(34)의 소스(34a)가 또한 접지되며, 이로써 워드 라인(16)을 접지시켜 워드 라인(16)을 따라 있는 메모리 셀들의 페이지를 소거한다. 선택 드레인 디바이스(21) 및 선택 소스 디바이스(22)의 게이트들은 초기에 전압 VCC-Vtn으로 플로팅되며, 이후 약 20V의 기판 전압이 소거 모드에서 기판(32)의 p-웰에 인가될 때 약 20V까지 결합된다. 어레이 접지(23) 또한 초기에 VCC-Vtn로 플로팅되며, 이후 소거 모드에서 약 20V까지 결합된다.
본 발명에 따른 비휘발성 메모리 디바이스는 또한, 소거 모드에서의 메모리 디바이스의 페이지 소거 동작에 이어서 소거 확인 모드에서도 동작한다. 소거 확인 모드에서, 기판(32)의 p-웰은 OV로 접지된다. 선택된 워드 라인 상의 메모리 셀들의 선택된 페이지가 소거되었음을 확인하기 위하여, 소거 확인 전압이 선택된 워드 라인이 연결된 MOS 트랜지스터에 인가되어, 워드 라인을 따라 메모리 셀들이 "판독"됨으로써, 워드 라인 상의 메모리 셀들의 페이지가 소거되었음을 확인한다. 예를 들어, 워드 라인(18)을 따라 메모리 셀들이 소거 모드에서 소거된 후, 메모리 디바이스는 기판(32)의 p-웰을 접지시킴으로써 소거 확인 모드에서 작동할 수 있도록 설정된다. 디바이스가 소거 확인 모드에 있을 때, 약 0V의 소거 확인 전압이 XT-디코더(54)에 의해 NMOS 트랜지스터(36)의 드레인(36b)에 공급되어 워드 라인(18)을 약 0V로 구동시킨다. 소거 확인 모드에서, 선택 드레인 디바이스(21) 및 선택 소스 디바이스(22)의 게이트들에는 약 4.5V의 전압이 인가되고, 어레이 접지는 약 0.7V의 전압 VARRSS으로 구동된다.
소거 모드에서 소거-금지되었던 메모리 셀들의 선택되지 않은 페이지들에 대해서는, XT-디코더(54)에 의해 소거 확인 비선택 전압이, 소거-금지된 워드 라인들이 연결되었던 NMOS 트랜지스터들의 드레인들에 공급된다. 예를 들어, 소거 확인 비선택 전압은 NMOS 트랜지스터(34)의 드레인(34b)에 연결될 수 있으며, 상기 NMOS 트랜지스터(34)의 소스(34a)는 이전 예에서는 페이지 소거에 선택되지 않았었던, 선택되지 않은 워드 라인(16)에 연결된다. NMOS 트랜지스터(34)의 드레인(34b)에 소거 확인 비선택 전압을 인가함으로써, 워드 라인(16)을 따라 있는 메모리 셀들은 소거-금지된 워드 라인(16)이 소거 모드에서 각 메모리 셀들 내에 저장된 비트들을 유지시키기 때문에 "판독" 동작에 대하여 선택되지 않는다. 실시예에서, 소거 확인 비선택 전압은 약 4.5V 정도이다.
소거 확인 모드에서, 드레인으로부터 소스로 약 4.5V의 전압을 통과시키기에 충분한 게이트 턴온 전압, 예를 들어 약 7V 내지 8V의 전압이 X-디코더(48)에 의해섹터(100) 내의 MOS 트랜지스터들(34 및 36)의 게이트들(34c)에 공급되어 MOS 트랜지스터들을 턴온시킨다. 약 4.5V 정도의 선택 드레인 게이트 전압이 선택 드레인 디바이스(21)의 게이트에 인가되고, 동일한 전압이 소거 확인 모드에서 선택 소스 디바이스(22)의 게이트에 인가된다. 어레이 접지(23)는 약 0.7V의 전압(VARRSS)으로 구동된다. 메모리 셀들의 페이지들이 본 발명에 따라 소거 확인 모드에서 소거 확인이 되면, 소거 모드에서 페이지 소거에 선택되었던 워드 라인 만이 소거 확인 모드에서 소거 확인이 된다. 소거 모드에서 페이지 소거에 대하여 선택되지 않았던 워드 라인들은 소거 확인 모드에서 소거 확인에 대하여 선택되지 않는다. 섹터(100) 내의 메모리 셀들의 페이지 소거 및 페이지 소거 확인 동작들은 또한, 가령 도 1에 도시된 섹터(200)와 같은, 메모리 디바이스 내의 다른 섹터들에서 적용할 수 있다.
플래시 메모리 디바이스가 본 발명에 따라 소거 및 소거 확인 모드에서 작동할 때, 선택된 워드 라인 상의 전압, 선택되지 않은 워드 라인들 상의 전압, NMOS 게이트들 상의 전압, 선택 소스 및 선택 드레인 디바이스들의 게이트들 상의 전압, 어레이 접지 상의 전압, 및 기판 상의 전압이 하기의 표에 리스트된다.
모드
소거 소거 확인
선택된 워드 라인 -0V ~0V
선택되지 않은 워드 라인 VCC-Vtn에서 플로팅된 다음,~20V까지 결합 ~4.5V
NMOS 게이트 VCC:2.7~3.3V 7~8V
선택 드레인 디바이스들의 게이트들 선택되지 않은 워드 라인과 동일 ~4.5V
선택 소스 디바이스들의 게이트들 선택되지 않은 워드 라인과 동일 ~4.5V
어레이 접지 선택되지 않은 워드 라인과 동일 ~0.7V
기판 ~20V ~0V
본 발명은 비휘발성 메모리 디바이스들, 특히 NAND 플래시 메모리 디바이스들에 적용가능하다. 본 발명에 따른 회로 및 방법은 NAND 플래시 메모리 어레이가 한번에 한 페이지씩 소거 및 소거 확인이 될 수 있게 함으로써, NAND 어레이의 어떠한 섹터 내의 각 워드 라인 상의 메모리 셀들의 어떠한 개별적인 페이지의 선택적인 소거가 바람직할 때, 사용자 또는 프로그래머에게 유연성을 제공한다. 따라서, 본 발명은 NAND 어레이 내의 메모리 셀들의 다중 페이지들의 전체 섹터를 소거해야 하는 필요성, 및 섹터 내의 모든 셀들의 모든 페이지들이 모두 다 소거될 필요가 없는 경우, 이후 일부 페이지들을 재기록해야 하는 필요성을 없앤다.
지금까지 본 발명은 특정한 실시예들에 관련하여 설명되었지만, 하기의 청구범위에서 규정되는 본 발명의 범위 내에서 다양한 변형들이 이루어질 수 있다.

Claims (10)

  1. 각 섹터들이 메모리 셀들의 다수의 로우들에 각각 연결된 다수의 워드 라인들을 포함하는, 다수의 섹터들 내에 배열된 다수의 메모리 셀들을 포함하는 비휘발성 메모리 디바이스 내에서의 메모리 페이지 소거 방법으로서,
    (a) 선택된 워드 라인 상의 선택된 메모리 페이지를 소거하기 위하여, 상기 워드 라인들 중 선택된 것에 소거 전압을 인가하는 단계와; 그리고
    (b) 선택되지 않은 워드 라인 상의 페이지 소거에 대하여 선택되지 않은 메모리 페이지를 유지하기 위하여, 상기 워드 라인들 중 선택되지 않은 것에 초기 소거-금지 플로팅 전압을 인가하는 단계를 포함하는 것을 특징으로 하는 방법.
  2. 제 1 항에 있어서, 상기 선택된 워드 라인에 인가되는 소거 전압은 0V인 것을 특징으로 하는 방법.
  3. 제 1 항 내지 제 2 항 중의 한 항에 있어서, 상기 선택되지 않은 워드 라인 상에서의 초기 소거-금지 플로팅 전압은 1.7V 내지 2.3V인 것을 특징으로 하는 방법.
  4. 제 1 항 내지 제 3 항 중의 한 항에 있어서, 상기 메모리 셀들은 반도체 기판 위에 배열되며, 상기 기판에 20V의 기판 전압을 인가하는 단계를 더 포함하는것을 특징으로 하는 방법.
  5. 제 4 항에 있어서, 상기 선택되지 않은 워드 라인은 상기 기판에 20V의 기판 전압을 인가하는 단계에 응답하여, 상기 기판 전압에 결합되는 것을 특징으로 하는 방법.
  6. 제 1 항 내지 제 5 항 중의 한 항에 있어서,
    (c) 선택된 메모리 페이지가 소거되었는 지를 확인하기 위하여 상기 선택된 워드 라인에 소거 전압을 인가하는 단계에 이어서, 상기 선택된 워드 라인에 소거 확인 전압을 인가하는 단계와; 그리고
    (d) 소거-금지되었던 선택되지 않은 메모리 페이지의 소거 확인을 피하기 위하여 선택되지 않은 워드 라인에 초기 소거-금지 플로팅 전압을 인가하는 상기 단계에 이어서, 상기 선택되지 않은 워드 라인에 소거 확인 비선택 전압을 인가하는 단계를 더 포함하는 것을 특징으로 하는 방법.
  7. 제 6 항에 있어서, 상기 선택된 워드 라인에 인가된 상기 소거 확인 전압은 0V이며, 상기 선택되지 않은 워드 라인에 인가된 소거 확인 비선택 전압은 4.5V인 것을 특징으로 하는 방법.
  8. (a) 소거 모드에서 제 1 기판 전압이 인가되어 메모리 디바이스를 세트시킬수 있는 반도체 기판과;
    (b) 상기 기판 상의 다수의 로우들 내에 배열된 메모리 셀들의 어레이와, 여기서 상기 메모리 셀들은 각 비트를 저장할 수 있으며;
    (c) 상기 메모리 셀들의 로우들에 각각 연결된 다수의 워드 라인들과; 그리고
    (d) 상기 워드 라인들에 각각 연결된 다수의 MOS 트랜지스터들을 포함하며,
    상기 각 워드 라인들은 페이지 소거에 선택된 경우에는 상기 각 워드 라인 상의 메모리 셀들에 저장된 비트들을 소거하기 위한 소거 전압을 수신할 수 있고, 상기 페이지 소거에 선택되지 않은 경우에는 상기 워드 라인 상의 메모리 셀들 내에 저장된 비트들을 유지하기 위한 초기 소거-금지 플로팅 전압을 수신할 수 있으며, 상기 소거-확인 모드에서 상기 각 워드 라인들은 상기 소거 모드에서 페이지 소거에 선택되었던 경우에는 상기 워드 라인 상의 메모리 셀들이 소거되었는 지를확인하기 위한 소거 확인 전압을 수신할 수 있고, 상기 소거 모드에서 페이지 소거에 선택되지 않았던 경우에는 소거 확인에 대하여 상기 워드 라인을 선택하지 않기 위한 소거 확인 비선택 전압을 수신할 수 있는 것을 특징으로 하는 비휘발성 메모리 디바이스.
  9. 제 8 항에 있어서, 상기 제 1 기판 전압은 20V이고, 상기 소거 전압은 0V이며, 그리고 상기 초기 소거-금지 플로팅 전압은 1.7V 내지 2.3V인 것을 특징으로 하는 비휘발성 메모리 디바이스.
  10. 제 8 항 내지 제 9 항 중의 한 항에 있어서, 상기 제 2 기판 전압은 0V이고, 상기 소거 확인 전압은 0V이며, 그리고 상기 소거 확인 비선택 전압은 4.5V인 것을 특징으로 하는 비휘발성 메모리 디바이스.
KR1020017004996A 1998-10-20 1999-10-05 비휘발성 메모리 어레이에서의 페이지 소거 및 소거 검증 KR100564378B1 (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US09/175,646 1998-10-20
US09/175,646 US5995417A (en) 1998-10-20 1998-10-20 Scheme for page erase and erase verify in a non-volatile memory array

Publications (2)

Publication Number Publication Date
KR20010102910A true KR20010102910A (ko) 2001-11-17
KR100564378B1 KR100564378B1 (ko) 2006-03-27

Family

ID=22641071

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020017004996A KR100564378B1 (ko) 1998-10-20 1999-10-05 비휘발성 메모리 어레이에서의 페이지 소거 및 소거 검증

Country Status (7)

Country Link
US (1) US5995417A (ko)
EP (1) EP1125302B1 (ko)
JP (1) JP2002528841A (ko)
KR (1) KR100564378B1 (ko)
DE (1) DE69904856T2 (ko)
TW (1) TW455873B (ko)
WO (1) WO2000024002A1 (ko)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100495308B1 (ko) * 2002-07-18 2005-06-14 주식회사 하이닉스반도체 플래시 메모리 소자의 로우 디코더

Families Citing this family (145)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5914904A (en) * 1996-10-01 1999-06-22 Altera Corporation Compact electrically erasable memory cells and arrays
US6671769B1 (en) * 1999-07-01 2003-12-30 Micron Technology, Inc. Flash memory with fast boot block access
US6172915B1 (en) * 1999-09-30 2001-01-09 Eon Silicon Devices, Inc. Unified erase method in flash EEPROM
US6215702B1 (en) 2000-02-16 2001-04-10 Advanced Micro Devices, Inc. Method of maintaining constant erasing speeds for non-volatile memory cells
US6400603B1 (en) * 2000-05-03 2002-06-04 Advanced Technology Materials, Inc. Electronically-eraseable programmable read-only memory having reduced-page-size program and erase
FR2816751A1 (fr) * 2000-11-15 2002-05-17 St Microelectronics Sa Memoire flash effacable par page
JP3940570B2 (ja) * 2001-07-06 2007-07-04 株式会社東芝 半導体記憶装置
US7057935B2 (en) * 2001-08-30 2006-06-06 Micron Technology, Inc. Erase verify for non-volatile memory
JP4053825B2 (ja) * 2002-01-22 2008-02-27 株式会社東芝 半導体集積回路装置
US6587383B1 (en) * 2002-03-19 2003-07-01 Micron Technology, Inc. Erase block architecture for non-volatile memory
US6735114B1 (en) * 2003-02-04 2004-05-11 Advanced Micro Devices, Inc. Method of improving dynamic reference tracking for flash memory unit
US7180785B2 (en) 2003-04-17 2007-02-20 Spansion Llc Nonvolatile semiconductor memory device with a plurality of sectors
US20050227049A1 (en) * 2004-03-22 2005-10-13 Boyack James R Process for fabrication of printed circuit boards
JP4157065B2 (ja) * 2004-03-29 2008-09-24 株式会社東芝 半導体記憶装置
KR100705221B1 (ko) * 2004-09-03 2007-04-06 에스티마이크로일렉트로닉스 엔.브이. 플래쉬 메모리 소자 및 이를 이용한 플래쉬 메모리 셀의소거 방법
US7450433B2 (en) * 2004-12-29 2008-11-11 Sandisk Corporation Word line compensation in non-volatile memory erase operations
US7403428B2 (en) * 2005-03-31 2008-07-22 Sandisk Corporation Systems for erasing non-volatile memory utilizing changing word line conditions to compensate for slower erasing memory cells
US7457166B2 (en) * 2005-03-31 2008-11-25 Sandisk Corporation Erase voltage manipulation in non-volatile memory for controlled shifts in threshold voltage
KR100909720B1 (ko) * 2005-03-31 2009-07-29 샌디스크 코포레이션 소거 속도가 느린 메모리 셀들을 보상하도록 워드라인 조건들을 변경함으로써 비휘발성 메모리를 소거하는 방법
US7522457B2 (en) * 2005-03-31 2009-04-21 Sandisk Corporation Systems for erase voltage manipulation in non-volatile memory for controlled shifts in threshold voltage
KR100706797B1 (ko) * 2005-08-23 2007-04-12 삼성전자주식회사 각각의 워드 라인에 다른 레벨의 소거 전압을 인가하는낸드 플래시 메모리 장치
US20070076502A1 (en) * 2005-09-30 2007-04-05 Pyeon Hong B Daisy chain cascading devices
KR101260632B1 (ko) * 2005-09-30 2013-05-03 모사이드 테크놀로지스 인코퍼레이티드 출력 제어 메모리
US11948629B2 (en) 2005-09-30 2024-04-02 Mosaid Technologies Incorporated Non-volatile memory device with concurrent bank operations
US7652922B2 (en) * 2005-09-30 2010-01-26 Mosaid Technologies Incorporated Multiple independent serial link memory
US7747833B2 (en) * 2005-09-30 2010-06-29 Mosaid Technologies Incorporated Independent link and bank selection
US7436733B2 (en) * 2006-03-03 2008-10-14 Sandisk Corporation System for performing read operation on non-volatile storage with compensation for coupling
US7499319B2 (en) * 2006-03-03 2009-03-03 Sandisk Corporation Read operation for non-volatile storage with compensation for coupling
US8069328B2 (en) * 2006-03-28 2011-11-29 Mosaid Technologies Incorporated Daisy chain cascade configuration recognition technique
US8364861B2 (en) * 2006-03-28 2013-01-29 Mosaid Technologies Incorporated Asynchronous ID generation
US8335868B2 (en) * 2006-03-28 2012-12-18 Mosaid Technologies Incorporated Apparatus and method for establishing device identifiers for serially interconnected devices
US7551492B2 (en) * 2006-03-29 2009-06-23 Mosaid Technologies, Inc. Non-volatile semiconductor memory with page erase
JP5183946B2 (ja) * 2006-03-31 2013-04-17 株式会社半導体エネルギー研究所 不揮発性半導体記憶装置
US7760552B2 (en) * 2006-03-31 2010-07-20 Semiconductor Energy Laboratory Co., Ltd. Verification method for nonvolatile semiconductor memory device
ATE488009T1 (de) * 2006-03-31 2010-11-15 Mosaid Technologies Inc Flash-speichersystem-steuerverfahren
CN103208309B (zh) 2006-05-12 2016-03-09 苹果公司 存储设备中的失真估计和消除
KR100739256B1 (ko) * 2006-05-12 2007-07-12 주식회사 하이닉스반도체 소거 동작시 메모리 셀 블록의 크기를 선택적으로 변경하는기능을 가지는 플래시 메모리 장치 및 그 소거 동작 방법
US8239735B2 (en) 2006-05-12 2012-08-07 Apple Inc. Memory Device with adaptive capacity
US8156403B2 (en) 2006-05-12 2012-04-10 Anobit Technologies Ltd. Combined distortion estimation and error correction coding for memory devices
US7457163B2 (en) * 2006-06-01 2008-11-25 Sandisk Corporation System for verifying non-volatile storage using different voltages
US7440331B2 (en) * 2006-06-01 2008-10-21 Sandisk Corporation Verify operation for non-volatile storage using different voltages
US7310272B1 (en) * 2006-06-02 2007-12-18 Sandisk Corporation System for performing data pattern sensitivity compensation using different voltage
US7904639B2 (en) * 2006-08-22 2011-03-08 Mosaid Technologies Incorporated Modular command structure for memory and memory system
US8060806B2 (en) * 2006-08-27 2011-11-15 Anobit Technologies Ltd. Estimation of non-linear distortion in memory devices
US7593259B2 (en) * 2006-09-13 2009-09-22 Mosaid Technologies Incorporated Flash multi-level threshold distribution scheme
US8700818B2 (en) * 2006-09-29 2014-04-15 Mosaid Technologies Incorporated Packet based ID generation for serially interconnected devices
US7499338B2 (en) * 2006-10-13 2009-03-03 Sandisk Corporation Partitioned soft programming in non-volatile memory
US7535766B2 (en) * 2006-10-13 2009-05-19 Sandisk Corporation Systems for partitioned soft programming in non-volatile memory
US7499317B2 (en) * 2006-10-13 2009-03-03 Sandisk Corporation System for partitioned erase and erase verification in a non-volatile memory to compensate for capacitive coupling
US7495954B2 (en) * 2006-10-13 2009-02-24 Sandisk Corporation Method for partitioned erase and erase verification to compensate for capacitive coupling effects in non-volatile memory
WO2008053472A2 (en) 2006-10-30 2008-05-08 Anobit Technologies Ltd. Reading memory cells using multiple thresholds
KR100781980B1 (ko) 2006-11-02 2007-12-06 삼성전자주식회사 불휘발성 메모리 장치에서의 디코더 및 그에 의한 디코딩방법
US7817470B2 (en) * 2006-11-27 2010-10-19 Mosaid Technologies Incorporated Non-volatile memory serial core architecture
US7924648B2 (en) * 2006-11-28 2011-04-12 Anobit Technologies Ltd. Memory power and performance management
US8151163B2 (en) 2006-12-03 2012-04-03 Anobit Technologies Ltd. Automatic defect management in memory devices
US7853727B2 (en) 2006-12-06 2010-12-14 Mosaid Technologies Incorporated Apparatus and method for producing identifiers regardless of mixed device type in a serial interconnection
US8331361B2 (en) * 2006-12-06 2012-12-11 Mosaid Technologies Incorporated Apparatus and method for producing device identifiers for serially interconnected devices of mixed type
US8010709B2 (en) * 2006-12-06 2011-08-30 Mosaid Technologies Incorporated Apparatus and method for producing device identifiers for serially interconnected devices of mixed type
US7818464B2 (en) * 2006-12-06 2010-10-19 Mosaid Technologies Incorporated Apparatus and method for capturing serial input data
US8271758B2 (en) 2006-12-06 2012-09-18 Mosaid Technologies Incorporated Apparatus and method for producing IDS for interconnected devices of mixed type
US7529149B2 (en) * 2006-12-12 2009-05-05 Mosaid Technologies Incorporated Memory system and method with serial and parallel modes
US7900102B2 (en) 2006-12-17 2011-03-01 Anobit Technologies Ltd. High-speed programming of memory devices
US8984249B2 (en) * 2006-12-20 2015-03-17 Novachips Canada Inc. ID generation apparatus and method for serially interconnected devices
US7539066B2 (en) * 2006-12-28 2009-05-26 Intel Corporation Method, apparatus, and system for improved erase operation in flash memory
US7440324B2 (en) * 2006-12-29 2008-10-21 Sandisk Corporation Apparatus with alternating read mode
US7518923B2 (en) 2006-12-29 2009-04-14 Sandisk Corporation Margined neighbor reading for non-volatile memory read operations including coupling compensation
US7495962B2 (en) * 2006-12-29 2009-02-24 Sandisk Corporation Alternating read mode
US7606070B2 (en) * 2006-12-29 2009-10-20 Sandisk Corporation Systems for margined neighbor reading for non-volatile memory read operations including coupling compensation
US7751240B2 (en) 2007-01-24 2010-07-06 Anobit Technologies Ltd. Memory device with negative thresholds
US8151166B2 (en) 2007-01-24 2012-04-03 Anobit Technologies Ltd. Reduction of back pattern dependency effects in memory devices
US8010710B2 (en) * 2007-02-13 2011-08-30 Mosaid Technologies Incorporated Apparatus and method for identifying device type of serially interconnected devices
US20080201588A1 (en) * 2007-02-16 2008-08-21 Mosaid Technologies Incorporated Semiconductor device and method for reducing power consumption in a system having interconnected devices
US7796462B2 (en) * 2007-02-22 2010-09-14 Mosaid Technologies Incorporated Data flow control in multiple independent port
US8086785B2 (en) 2007-02-22 2011-12-27 Mosaid Technologies Incorporated System and method of page buffer operation for memory devices
US8046527B2 (en) 2007-02-22 2011-10-25 Mosaid Technologies Incorporated Apparatus and method for using a page buffer of a memory device as a temporary cache
US7577059B2 (en) * 2007-02-27 2009-08-18 Mosaid Technologies Incorporated Decoding control with address transition detection in page erase function
US7804718B2 (en) * 2007-03-07 2010-09-28 Mosaid Technologies Incorporated Partial block erase architecture for flash memory
WO2008111058A2 (en) 2007-03-12 2008-09-18 Anobit Technologies Ltd. Adaptive estimation of memory cell read thresholds
KR100826653B1 (ko) * 2007-04-06 2008-05-06 주식회사 하이닉스반도체 낸드 플래시 메모리소자의 소거검증 방법
US8001320B2 (en) 2007-04-22 2011-08-16 Anobit Technologies Ltd. Command interface for memory devices
US7577029B2 (en) * 2007-05-04 2009-08-18 Mosaid Technologies Incorporated Multi-level cell access buffer with dual function
US8429493B2 (en) * 2007-05-12 2013-04-23 Apple Inc. Memory device with internal signap processing unit
US8234545B2 (en) 2007-05-12 2012-07-31 Apple Inc. Data storage with incremental redundancy
US7925936B1 (en) 2007-07-13 2011-04-12 Anobit Technologies Ltd. Memory device with non-uniform programming levels
US8259497B2 (en) * 2007-08-06 2012-09-04 Apple Inc. Programming schemes for multi-level analog memory cells
US8174905B2 (en) 2007-09-19 2012-05-08 Anobit Technologies Ltd. Programming orders for reducing distortion in arrays of multi-level analog memory cells
US8527819B2 (en) 2007-10-19 2013-09-03 Apple Inc. Data storage in analog memory cell arrays having erase failures
US8000141B1 (en) 2007-10-19 2011-08-16 Anobit Technologies Ltd. Compensation for voltage drifts in analog memory cells
US8068360B2 (en) 2007-10-19 2011-11-29 Anobit Technologies Ltd. Reading analog memory cells using built-in multi-threshold commands
WO2009063450A2 (en) 2007-11-13 2009-05-22 Anobit Technologies Optimized selection of memory units in multi-unit memory devices
US7913128B2 (en) * 2007-11-23 2011-03-22 Mosaid Technologies Incorporated Data channel test apparatus and method thereof
US8225181B2 (en) * 2007-11-30 2012-07-17 Apple Inc. Efficient re-read operations from memory devices
US8209588B2 (en) 2007-12-12 2012-06-26 Anobit Technologies Ltd. Efficient interference cancellation in analog memory cell arrays
US8456905B2 (en) * 2007-12-16 2013-06-04 Apple Inc. Efficient data storage in multi-plane memory devices
US7983099B2 (en) 2007-12-20 2011-07-19 Mosaid Technologies Incorporated Dual function compatible non-volatile memory device
US8085586B2 (en) 2007-12-27 2011-12-27 Anobit Technologies Ltd. Wear level estimation in analog memory cells
US7940572B2 (en) * 2008-01-07 2011-05-10 Mosaid Technologies Incorporated NAND flash memory having multiple cell substrates
US8156398B2 (en) 2008-02-05 2012-04-10 Anobit Technologies Ltd. Parameter estimation based on error correction code parity check equations
US7924587B2 (en) 2008-02-21 2011-04-12 Anobit Technologies Ltd. Programming of analog memory cells using a single programming pulse per state transition
US7864573B2 (en) * 2008-02-24 2011-01-04 Anobit Technologies Ltd. Programming analog memory cells for reduced variance after retention
US8230300B2 (en) 2008-03-07 2012-07-24 Apple Inc. Efficient readout from analog memory cells using data compression
US8400858B2 (en) 2008-03-18 2013-03-19 Apple Inc. Memory device with reduced sense time readout
US8059457B2 (en) 2008-03-18 2011-11-15 Anobit Technologies Ltd. Memory device with multiple-accuracy read commands
US7978527B2 (en) * 2008-06-03 2011-07-12 Sandisk Technologies Inc. Verification process for non-volatile storage
US8498151B1 (en) 2008-08-05 2013-07-30 Apple Inc. Data storage in analog memory cells using modified pass voltages
US7924613B1 (en) 2008-08-05 2011-04-12 Anobit Technologies Ltd. Data storage in analog memory cells with protection against programming interruption
US8169825B1 (en) 2008-09-02 2012-05-01 Anobit Technologies Ltd. Reliable data storage in analog memory cells subjected to long retention periods
US8949684B1 (en) 2008-09-02 2015-02-03 Apple Inc. Segmented data storage
US8000135B1 (en) 2008-09-14 2011-08-16 Anobit Technologies Ltd. Estimation of memory cell read thresholds by sampling inside programming level distribution intervals
US8482978B1 (en) 2008-09-14 2013-07-09 Apple Inc. Estimation of memory cell read thresholds by sampling inside programming level distribution intervals
US8239734B1 (en) 2008-10-15 2012-08-07 Apple Inc. Efficient data storage in storage device arrays
US8713330B1 (en) 2008-10-30 2014-04-29 Apple Inc. Data scrambling in memory devices
US8208304B2 (en) 2008-11-16 2012-06-26 Anobit Technologies Ltd. Storage at M bits/cell density in N bits/cell analog memory cell devices, M>N
US8248831B2 (en) 2008-12-31 2012-08-21 Apple Inc. Rejuvenation of analog memory cells
US8397131B1 (en) 2008-12-31 2013-03-12 Apple Inc. Efficient readout schemes for analog memory cell devices
US8924661B1 (en) 2009-01-18 2014-12-30 Apple Inc. Memory system including a controller and processors associated with memory devices
US8254174B2 (en) * 2009-02-04 2012-08-28 Micron Technology, Inc. Memory segment accessing in a memory device
US8228701B2 (en) * 2009-03-01 2012-07-24 Apple Inc. Selective activation of programming schemes in analog memory cell arrays
US8832354B2 (en) 2009-03-25 2014-09-09 Apple Inc. Use of host system resources by memory controller
US8259506B1 (en) 2009-03-25 2012-09-04 Apple Inc. Database of memory read thresholds
US8238157B1 (en) 2009-04-12 2012-08-07 Apple Inc. Selective re-programming of analog memory cells
US8479080B1 (en) 2009-07-12 2013-07-02 Apple Inc. Adaptive over-provisioning in memory systems
US8495465B1 (en) 2009-10-15 2013-07-23 Apple Inc. Error correction coding over multiple memory pages
US8677054B1 (en) 2009-12-16 2014-03-18 Apple Inc. Memory management schemes for non-volatile memory devices
US8694814B1 (en) 2010-01-10 2014-04-08 Apple Inc. Reuse of host hibernation storage space by memory controller
US8677203B1 (en) 2010-01-11 2014-03-18 Apple Inc. Redundant data storage schemes for multi-die memory systems
US8694853B1 (en) 2010-05-04 2014-04-08 Apple Inc. Read commands for reading interfering memory cells
US8572423B1 (en) 2010-06-22 2013-10-29 Apple Inc. Reducing peak current in memory systems
US8595591B1 (en) 2010-07-11 2013-11-26 Apple Inc. Interference-aware assignment of programming levels in analog memory cells
US9104580B1 (en) 2010-07-27 2015-08-11 Apple Inc. Cache memory for hybrid disk drives
US8645794B1 (en) 2010-07-31 2014-02-04 Apple Inc. Data storage in analog memory cells using a non-integer number of bits per cell
US8856475B1 (en) 2010-08-01 2014-10-07 Apple Inc. Efficient selection of memory blocks for compaction
US8694854B1 (en) 2010-08-17 2014-04-08 Apple Inc. Read threshold setting based on soft readout statistics
US9021181B1 (en) 2010-09-27 2015-04-28 Apple Inc. Memory management for unifying memory cell conditions by using maximum time intervals
EP2498259B1 (en) * 2011-03-08 2018-11-07 Linear Technology Corporation Methods and system for erasing data stored in nonvolatile memory in low power applications
KR101753767B1 (ko) 2011-07-12 2017-07-07 에스케이하이닉스 주식회사 반도체 메모리 장치 및 그 동작 방법
US9588883B2 (en) 2011-09-23 2017-03-07 Conversant Intellectual Property Management Inc. Flash memory system
US8713406B2 (en) * 2012-04-30 2014-04-29 Freescale Semiconductor, Inc. Erasing a non-volatile memory (NVM) system having error correction code (ECC)
JP2014053056A (ja) 2012-09-06 2014-03-20 Toshiba Corp 半導体記憶装置
US9225356B2 (en) 2012-11-12 2015-12-29 Freescale Semiconductor, Inc. Programming a non-volatile memory (NVM) system having error correction code (ECC)
US8923054B1 (en) 2013-06-14 2014-12-30 Sandisk Technologies Inc. Pseudo block operation mode in 3D NAND
KR20210111051A (ko) * 2020-03-02 2021-09-10 에스케이하이닉스 주식회사 반도체 메모리 장치 및 이의 동작 방법
TWI761183B (zh) * 2021-04-19 2022-04-11 旺宏電子股份有限公司 對記憶體裝置執行操作之方法
US11556416B2 (en) 2021-05-05 2023-01-17 Apple Inc. Controlling memory readout reliability and throughput by adjusting distance between read thresholds
US11847342B2 (en) 2021-07-28 2023-12-19 Apple Inc. Efficient transfer of hard data and confidence levels in reading a nonvolatile memory

Family Cites Families (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS62266798A (ja) * 1986-05-13 1987-11-19 Mitsubishi Electric Corp 不揮発性半導体記憶装置
US4931997A (en) * 1987-03-16 1990-06-05 Hitachi Ltd. Semiconductor memory having storage buffer to save control data during bulk erase
US5283758A (en) * 1989-06-13 1994-02-01 Mitsubishi Denki Kabushiki Kaisha Non-volatile semiconductor memory device
US5126808A (en) * 1989-10-23 1992-06-30 Advanced Micro Devices, Inc. Flash EEPROM array with paged erase architecture
KR930000869B1 (ko) * 1989-11-30 1993-02-08 삼성전자 주식회사 페이지 소거 가능한 플래쉬형 이이피롬 장치
WO1992005560A1 (en) * 1990-09-25 1992-04-02 Kabushiki Kaisha Toshiba Nonvolatile semiconductor memory
US5185718A (en) * 1991-02-19 1993-02-09 Catalyst Semiconductor Corporation Memory array architecture for flash memory
US5270980A (en) * 1991-10-28 1993-12-14 Eastman Kodak Company Sector erasable flash EEPROM
EP0562737B1 (en) * 1992-03-26 1998-06-17 Hitachi, Ltd. Flash memory
EP0596198B1 (en) * 1992-07-10 2000-03-29 Sony Corporation Flash eprom with erase verification and address scrambling architecture
JP3199882B2 (ja) * 1993-01-13 2001-08-20 株式会社東芝 不揮発性半導体記憶装置
US5365484A (en) * 1993-08-23 1994-11-15 Advanced Micro Devices, Inc. Independent array grounds for flash EEPROM array with paged erase architechture
KR0142367B1 (ko) * 1995-02-04 1998-07-15 김광호 열 리던던씨를 가지는 불휘발성 반도체 메모리의 소거 검증회로
KR0169412B1 (ko) * 1995-10-16 1999-02-01 김광호 불휘발성 반도체 메모리 장치
JP2838993B2 (ja) * 1995-11-29 1998-12-16 日本電気株式会社 不揮発性半導体記憶装置
US5835414A (en) * 1996-06-14 1998-11-10 Macronix International Co., Ltd. Page mode program, program verify, read and erase verify for floating gate memory device with low current page buffer
US5801994A (en) * 1997-08-15 1998-09-01 Programmable Microelectronics Corporation Non-volatile memory array architecture

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100495308B1 (ko) * 2002-07-18 2005-06-14 주식회사 하이닉스반도체 플래시 메모리 소자의 로우 디코더

Also Published As

Publication number Publication date
TW455873B (en) 2001-09-21
WO2000024002A1 (en) 2000-04-27
DE69904856T2 (de) 2003-11-06
EP1125302B1 (en) 2003-01-08
US5995417A (en) 1999-11-30
DE69904856D1 (de) 2003-02-13
KR100564378B1 (ko) 2006-03-27
JP2002528841A (ja) 2002-09-03
EP1125302A1 (en) 2001-08-22

Similar Documents

Publication Publication Date Title
KR100564378B1 (ko) 비휘발성 메모리 어레이에서의 페이지 소거 및 소거 검증
US7502263B2 (en) Non-volatile memory devices and methods of programming the same
US8520436B2 (en) Programming memory devices
US6804150B2 (en) Non-volatile semiconductor memory device with improved program inhibition characteristics and method of programming the same
KR100470572B1 (ko) 반도체 기억 장치 및 그 동작 방법
US7212439B2 (en) NAND flash memory device and method of programming the same
JP3886673B2 (ja) 不揮発性半導体記憶装置
US6031764A (en) Nonvolatile semiconductor memory device
KR100699852B1 (ko) Ｈｐｍｏｓ를 이용한 불휘발성 메모리 장치의 워드라인디코더
US6285587B1 (en) Memory cell string structure of a flash memory device
JP3652453B2 (ja) 半導体メモリ装置
KR100374640B1 (ko) 전하펌프를 구비하지 않는 디코더 및 이를 구비하는 비휘발성메모리장치
JP2007506207A (ja) フラッシュメモリ用昇圧基板／タブプログラミング
JP2008140488A (ja) 半導体記憶装置
KR100206696B1 (ko) 불휘발성 반도체 메모리의 프로그램 방법
KR100193449B1 (ko) 분리된 소오스 라인을 가지는 비휘발성 기억소자
US6178117B1 (en) Background correction for charge gain and loss
JP2006277926A (ja) 不揮発性半導体メモリ
EP0453812B1 (en) Worldline driver circuit for nonvolatile memory cell array
JP2006228432A (ja) 不揮発性半導体メモリ
KR20000072960A (ko) 낸드 타입 셀 어레이를 포함하는 불휘발성 메모리 장치의 프로그램 방법

Legal Events

Date Code Title Description
N231 Notification of change of applicant
A201 Request for examination
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20130227

Year of fee payment: 8

FPAY Annual fee payment

Payment date: 20140321

Year of fee payment: 9

FPAY Annual fee payment

Payment date: 20150224

Year of fee payment: 10

FPAY Annual fee payment

Payment date: 20160218

Year of fee payment: 11

FPAY Annual fee payment

Payment date: 20170220

Year of fee payment: 12

FPAY Annual fee payment

Payment date: 20180219

Year of fee payment: 13