CN101944504B - 集成电路阻挡层和集成电路结构的制备方法 - Google Patents

集成电路阻挡层和集成电路结构的制备方法 Download PDF

Info

Publication number
CN101944504B
CN101944504B CN2009101695863A CN200910169586A CN101944504B CN 101944504 B CN101944504 B CN 101944504B CN 2009101695863 A CN2009101695863 A CN 2009101695863A CN 200910169586 A CN200910169586 A CN 200910169586A CN 101944504 B CN101944504 B CN 101944504B
Authority
CN
China
Prior art keywords
layer
integrated circuit
metal
preparation
treatment process
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN2009101695863A
Other languages
English (en)
Other versions
CN101944504A (zh
Inventor
林江宏
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Nanya Technology Corp
Original Assignee
Nanya Technology Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Nanya Technology Corp filed Critical Nanya Technology Corp
Publication of CN101944504A publication Critical patent/CN101944504A/zh
Application granted granted Critical
Publication of CN101944504B publication Critical patent/CN101944504B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76841—Barrier, adhesion or liner layers
    • H01L21/76843—Barrier, adhesion or liner layers formed in openings in a dielectric
    • H01L21/76846—Layer combinations
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76841—Barrier, adhesion or liner layers
    • H01L21/76853—Barrier, adhesion or liner layers characterized by particular after-treatment steps
    • H01L21/76855—After-treatment introducing at least one additional element into the layer
    • H01L21/76856—After-treatment introducing at least one additional element into the layer by treatment in plasmas or gaseous environments, e.g. nitriding a refractory metal liner
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76841—Barrier, adhesion or liner layers
    • H01L21/76867—Barrier, adhesion or liner layers characterized by methods of formation other than PVD, CVD or deposition from a liquids

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Plasma & Fusion (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Electrodes Of Semiconductors (AREA)

Abstract

本发明提供一种集成电路阻挡层和集成电路结构的制备方法，该集成电路结构的制备方法包含形成第一介电层于包含第一导电层的基板上，形成第二介电层于第一介电层上，形成孔洞于第二介电层中且孔洞暴露第一导电层，形成阻挡层于孔洞内，以及形成第二金属层于阻挡层上。形成阻挡层的一实施例包含形成金属层于孔洞内，以及在包含等离子体的环境中进行处理工艺以形成氧化金属层于金属层上，其中等离子体由包含氧化剂的气体形成。形成阻挡层的另一实施例包含形成金属层及氮化金属层于孔洞内，以及在包含等离子体的环境中进行处理工艺以形成氧化金属层于金属层及氮化金属层上，其中等离子体由包含氧化剂的气体形成。本发明可提供有效的铜扩散阻障能力。

Description

集成电路阻挡层和集成电路结构的制备方法
技术领域
本发明涉及一种集成电路阻挡层的制备方法和集成电路结构的制备方法，尤其涉及一种借由在包含氧化剂的环境中使用等离子体加强处理工艺以形成阻挡层的集成电路结构的制备方法。
背景技术
铝(Al)及其合金已经广泛地应用于制备集成电路结构的电路连线。随着电路元件的尺寸缩小，电路连线的元件数目持续增加，因而需要使用非常细电路连线的先进电路设计。然而，铝(Al)及其合金的电致迁移及热致空洞(thermally induce voiding)现象限制了在高密度电路连线的应用。此外，铝合金的另一重要问题为其电阻高于其它导电材料。
为了避免铝(Al)及其合金的缺点，其它金属(金、铜、银)已被尝试用以取代铝(Al)及其合金。铜由于具有较低的电阻，因而成为主要替代选择。然而，铜在集成电路材料(例如硅及氧化硅)中的扩散相当迅速，因而无法在集成电路中直接以铜线取代铝线。因此，需要特殊的工艺及材料克服铜的扩散及粘附问题，方可实现以铜取代铝作为电路连线。
发明内容
为了解决现有技术的问题，本发明的一实施例提供一种集成电路阻挡层的制备方法，其借由在包含氧化剂的环境中进行等离子体加强处理工艺以便提供有效的铜扩散阻障能力。该集成电路阻挡层的制备方法的一实施例包含形成一第一金属层于一基板上；形成一氮化金属层于该第一金属层之上；在一等离子体的环境中进行一处理工艺以形成第一氧化金属层于该第一金属层与该氮化金属层之间；以及于该等离子体环境中进行一处理工艺，以形成第二氧化金属层于该氮化金属层上；其中该等离子体由包含氧化剂的气体形成，且在形成该第二氧化金属层于该氮化金属层上的步骤之后该氮化金属层中包含氧原子。
本发明的另一实施例提供一种集成电路结构的制备方法，其借由在包含氧化剂的环境中使用等离子体加强处理工艺。该集成电路结构的制备方法的一实施例包含形成一第二介电层于一基板上，其中该基板包括第一导电层以及一第一介电层；形成一孔洞于该第二介电层中且该孔洞暴露该第一导电层；形成一阻挡层于该孔洞内，以及形成一第二金属层于该阻挡层上。形成该阻挡层的一实施例包含形成一金属层于该孔洞内；形成一氮化金属层于该金属层之上；于一等离子体环境中进行该处理工艺以形成第一氧化金属层于该金属层与该氮化金属层之间；以及于该等离子体环境中进行一处理工艺，以形成第二氧化金属层于该氮化金属层上；其中该等离子体是由包含氧化剂的气体形成，且在形成该第二氧化金属层于该氮化金属层上的步骤之后该氮化金属层中包含氧原子。
本发明可提供有效的铜扩散阻障能力。
上文已相当广泛地概述本发明的技术特征，使下文的本发明详细描述得以获得较佳了解。构成本发明的专利保护范围标的的其它技术特征将描述于下文。本领域普通技术人员应了解，可相当容易地利用下文揭示的概念与特定实施例可作为修改或设计其它结构或工艺而实现与本发明相同的目的。本领域普通技术人员也应了解，这类等效建构无法脱离所附的权利要求所界定的本发明的精神和范围。
附图说明
借由参照前述说明及下列附图，本发明的技术特征得以获得完全了解。
图1例示本发明一实施例的阻挡层制备方法的流程图；
图2及图3例示本发明一实施例的集成电路结构的制备方法；
图4至图7例示本发明一实施例的阻挡层的制备方法；
图8至图10例示本发明另一实施例的阻挡层的制备方法。
其中，附图标记说明如下：
10         集成电路结构
12         基板
14         第一介电层
16         第一导电层
18         第二介电层
20         孔洞
22         第一金属层
24         氮化金属层
26         第一氧化金属层
28         第二氧化金属层
30         第二金属层
32         第一金属层
34         氮化金属层
36         第一氧化金属层
38         第二氧化金属层
40         第二金属层
50         阻挡层
50A        阻挡层
50B        阻挡层
52         第二导电层
100        阻挡层制备方法
102-110  步骤
120        反应器
140        反应室
142        真空系统
144        载台
146        基板
148        莲蓬头
150        气体源
152        电力供应器
具体实施方式
图1例示本发明一实施例的阻挡层制备方法100的流程图。该制备方法100包含在基板（例如硅晶片）上制造集成电路的工艺步骤。在某些实施例中，所述工艺步骤依附图的顺序实施。在其它实施例中，所述工艺步骤的至少两个步骤可同时实施或以不同的顺序实施。例如，步骤108及步骤110可以相反顺序实施，也即先实施步骤110再实施步骤108。次要步骤或辅助步骤（例如在反应室之间移动基板、处理控制步骤或其相似的步骤），均为此一技术领域的公知常识，故在此予以省略。该制备方法100的一部分可使用整合处理系统的反应模块，例如美商应用材料公司的ENDURA整合处理系统即为此类系统之一。下文即参照图7简要地说明适合的反应器120。
图2及图3例示本发明一实施例的集成电路结构10的制备方法。首先，形成一第二介电层18于一基板12上，该基板12包含一第一导电层16（例如设置于一第一介电层14内的铜层）。该基板12可还包含设置于该第一介电层14下方的硅基板、导体及绝缘材料。之后，利用光刻及蚀刻工艺形成一孔洞20于该第二介电层18内，且该孔洞20暴露该第一导电层16。然后，形成一阻挡层50于该孔洞20内及该第二介电层18上，再形成一第二导电层52（例如铝层）于该阻挡层50上，如图3所示。该阻挡层50覆盖该孔洞20的底面及侧壁，以便防止该第一导电层16内铜原子与该第二导电层52内铝原子的交互扩散。
图4至图6例示本发明一实施例的阻挡层50A的制备方法，其中图4及图5可视为图3的预定区域54的局部放大图。参考图4，在形成该孔洞20于该第二介电层18内部之后，形成一第一金属层22于该孔洞20内及一氮化金属层24于该第一金属层22上。在本发明的一实施例中。该第一金属层22以物理气相沉积技术（例如溅镀技术）制备于该第一导电层16上的钛(Ti)层或钽(Ta)层，该氮化金属层24以物理气相沉积技术（例如反应性溅镀技术）制备于该第一金属层22上的氮化钛(TiN)层或氮化钽(TaN)层。
参考图5，在包含等离子体的环境中进行一处理工艺以形成一第一氧化金属层26于该第一金属层22上，其中该等离子体由包含氧化剂（例如氧气或臭氧）的气体形成。该处理工艺可视为一回火(annealing)工艺。此外，该处理工艺也形成一第二氧化金属层28于该氮化金属层24上。在本发明的一实施例中，该第一氧化金属层26及该第二氧化金属层28是氧化钛(TiO)层或氧化钽(TaO)层。在该处理工艺之后，形成一第二金属层30于该第二氧化金属层28上。在本发明的一实施例中，该第二金属层30以物理气相沉积技术（例如溅镀技术）制备于该第二氧化金属层28上的钛(Ti)层或钽(Ta)层。
在本发明的一实施例中，该处理工艺的实施步骤包含：将具有该第一金属层22及该氮化金属层24的基板12置放于一反应室中，输入包含氧化剂的气体至该反应室，施加射频能量至该反应室中以进行等离子体加强氧化工艺。施加射频能量（1000至2000Watt）于包含氧化剂的气体，该氧化剂（氧气）即离子化而形成等离子体。离子化的氧气具有较佳的氧化能力。若未施加射频能量，氧气必须被加热至270°C以上的高温方可离子化，而如此高温将大幅地提升该第一导电层16内铜原子的扩散能力。相对地，本发明借由施加射频能量于氧气，该处理工艺可在较低的温度下实施，至少可调降至100°C，甚至可调降至室温。
图6例示该阻挡层50A在该处理工艺后的纵深分析图。在实施该处理工艺之前，该氮化金属层24具有柱状晶体结构，而该第一导电层16内的铜原子即沿着柱状晶体结构的晶界扩散。参考图5及图6可知，该氮化金属层24内含氧原子，也即具有柱状晶体结构的氮化金属层24在该处理工艺中被氧化。换言之，该氮化金属层24的柱状晶体结构的晶界被氧原子填塞，因此该处理工艺提升了该阻挡层50A对该第一导电层16内铜原子与该第二导电层52内铝原子的交互扩散的阻障能力。
除了填塞该氮化金属层24的柱状晶体结构的晶界，该处理工艺也形成该第一氧化金属层26于该第一金属层22。该第一氧化金属层26并非柱状晶体结构，因而没有晶界，也即该第一氧化金属层26可以有效地防止该第一导电层16内铜原子与该第二导电层52内铝原子的交互扩散。由于实施该处理工艺即可形成该第一氧化金属层26于该第一金属层22，且该第一氧化金属层26可以有效地防止该第一导电层16内铜原子与该第二导电层52内铝原子的交互扩散，因此图1的步骤110的处理工艺可以在步骤108（形成该氮化金属层24）之前实施。
图7例示一等离子体氧化反应器120，其可用于实施图1所示的工艺方法100的部分步骤。特而言之，图7所示的反应器实施例仅用以例示说明，不应用以限缩解释本发明的范围。本领域普通技术人员应可了解本发明的方法也可用其它反应器或处理系统实施。
参考图7，该等离子体氧化反应器120包含一反应室140，其由真空系统142维持在真空状态。该反应室140的内部配置一载台144，用以承载一待处理基板146。该载台144具有一内嵌式电极（未显示于图中）。在该载台144上方设有一莲蓬头148，其具有一气体入口电极（未显示于图中），气体源150的气体经由该莲蓬头148分散进入该反应室140内部。换言之，该反应室140协助将该气体转变成该等离子体于该载台144上方。该等离子体氧化反应器120还包含一射频电力供应器，其借由气体入口电极耦合于该莲蓬头148，并借由内嵌式电极耦合于该载台144。实施等离子体氧化工艺的功率约为1000至2000Watt，且该反应室140的压力约介于5至20mTorr。
图8至图10例示本发明另一实施例的阻挡层50B的制备方法，其中图8及图9可视为图3的预定区域54的局部放大图。参考图8，在形成该孔洞20于该第二介电层18内部之后，形成一第一金属层32于该孔洞20内及一氮化金属层34于该第一金属层32上。在本发明的一实施例中，该第一金属层32以物理气相沉积技术（例如溅镀技术）制备于该第一导电层16上的钛(Ti)层或钽(Ta)层，该氮化金属层34以物理气相沉积技术（例如反应性溅镀技术）制备于该第一金属层32上的氮化钛(TiN)层或氮化钽(TaN)层。
参考图9，在包含等离子体的环境中进行一处理工艺以形成一第一氧化金属层36于该第一金属层32与该氮化金属层34之间。此外，该处理工艺也形成一第二氧化金属层38于该氮化金属层34上。该等离子体由包含氧化剂（例如氧气或臭氧）及还原剂（例如氢气）的气体形成。较佳地，氧气与氢气的流量介于200至600sccm，氢气的流量比介于60至90%。在本发明的一实施例中，该第一氧化金属层36及该第二氧化金属层38是氧化钛(TiO)层或氧化钽(TaO)层。在该处理工艺之后，形成一第二金属层40于该第二氧化金属层38上。在本发明的一实施例中。该第二金属层40以物理气相沉积技术（例如溅镀技术）制备于该第二氧化金属层38上的钛(Ti)层或钽(Ta)层。
在本发明的一实施例中，该处理工艺的实施步骤包含：将具有该第一金属层32及该氮化金属层34的基板12置放于一反应室中，输入包含氧化剂及还原剂的气体至该反应室，施加射频能量至该反应室中以进行等离子体加强氧化工艺。施加射频能量（1000至2000Watt）于包含氧化剂及还原剂的气体，该氧化剂（氧气）及还原剂（氢气）即离子化而形成等离子体。若未施加射频能量，氧气必须被加热至270°C以上的高温方可离子化，而如此高温将大幅地提升该第一导电层16内的铜原子的扩散能力。相对地，本发明借由施加射频能量于氧气，该处理工艺可在较低的温度下实施，至少可调降至100°C，甚至可调降至室温。
图10例示该阻挡层50B在该处理工艺后的纵深分析图。在实施该处理工艺之前，该氮化金属层34具有柱状晶体结构，而该第一导电层16内的铜原子即沿着柱状晶体结构的晶界扩散。参考图9及图10可知，该氮化金属层34内含氧原子，也即具有柱状晶体结构的氮化金属层34在该处理工艺中被氧化。换言之，该氮化金属层34的柱状晶体结构的晶界被氧原子填塞，因此该处理工艺提升了该阻挡层50B对该第一导电层16内铜原子与该第二导电层52内铝原子的交互扩散的阻障能力。
除了填塞该氮化金属层34的柱状晶体结构的晶界，该处理工艺也形成该第一氧化金属层36及该第二氧化金属层38，其可视为该阻挡层50B的一部分。该第一氧化金属层36及该第二氧化金属层38并非柱状晶体结构，因而没有晶界，也即该第一氧化金属层36及该第二氧化金属层38可以有效地防止该第一导电层16内铜原子与该第二导电层52内铝原子的交互扩散。
此外，图10所示的氮化金属层34的含氧率小于图6所示的氮化金属层24的含氧率，此一结果是由于在该处理工艺中加入还原剂（氢气），其有助于降低氧气对该氮化金属层34的氧化能力。换言之，本发明可借由改变氧气/氢气比率而调整该处理工艺的氧化能力。若未加入氢气，则工艺条件（例如射频功率、反应时间及反应压力等）必须细心控制，以便避免该氮化金属层34发生过度氧化而产生过多的金属氧化物，其增加了该阻挡层50B的电阻。相对地，借由加入还原剂（氢气），本发明除了细心控制工艺条件之外，也可借由改变氧气/氢气比率而调整该处理工艺的氧化能力而避免发生过度氧化。
本发明的技术内容及技术特点已揭示如上，然而本领域普通技术人员应了解，在不背离所附权利要求所界定的本发明精神和范围内，本发明的教示及揭示可作种种的替换及修饰。例如，上文揭示的许多工艺可以不同的方法实施或以其它工艺予以取代，或者采用上述二种方式的组合。
此外，本发明的权利范围并不局限于上文揭示的特定实施例的工艺、机台、制造、物质的成份、装置、方法或步骤。本领域普通技术人员应了解，基于本发明教示及揭示工艺、机台、制造、物质的成份、装置、方法或步骤，无论现在已存在或日后开发的，其与本发明实施例揭示的以实质相同的方式执行实质相同的功能，而达到实质相同的结果，也可使用于本发明。因此，所附的权利要求用以涵盖用以此类工艺、机台、制造、物质的成份、装置、方法或步骤。

Claims (12)

1.一种集成电路阻挡层的制备方法，包含如下步骤：
形成一第一金属层于一基板上；
形成一氮化金属层于该第一金属层之上；
于一等离子体环境中进行一处理工艺，以形成第一氧化金属层于该第一金属层与该氮化金属层之间；以及
于该等离子体环境中进行一处理工艺，以形成第二氧化金属层于该氮化金属层上；
其中该等离子体是由包含氧化剂的气体形成，且在形成该第二氧化金属层于该氮化金属层上的步骤之后该氮化金属层中包含氧原子。
2.根据权利要求1所述的集成电路阻挡层的制备方法，其特征在于该处理工艺在100°C以下的温度进行。
3.根据权利要求1或2所述的集成电路阻挡层的制备方法，其特征在于形成该等离子体是借由施加1000至2000Watt的射频能量于该气体。
4.根据权利要求1所述的集成电路阻挡层的制备方法，其特征在于该处理工艺在压力介于5至20mTorr进行。
5.根据权利要求1所述的集成电路阻挡层的制备方法，其特征在于该气体还包含还原剂。
6.根据权利要求5所述的集成电路阻挡层的制备方法，其特征在于该氧化剂是氧气，该还原剂是氢气，该基板是硅晶片。
7.一种集成电路结构的制备方法，包含如下步骤：
形成一第二介电层于一基板上，该基板包含一第一导电层及一第一介电层；
形成一孔洞于该第二介电层中，该孔洞暴露该第一导电层；
形成一阻挡层于该孔洞内，其中形成该阻挡层的步骤包含：
形成一金属层于该孔洞内；
形成一氮化金属层于该金属层之上；
于一等离子体环境中进行一处理工艺以形成第一氧化金属层于该金属层和该氮化金属层之间；以及
于该等离子体环境中进行一处理工艺，以形成第二氧化金属层于该氮化金属层上；以及
形成一第二金属层于该阻挡层上；
其中该等离子体是由包含氧化剂的气体形成，且在形成该第二氧化金属层于该氮化金属层上的步骤之后该氮化金属层中包含氧原子。
8.根据权利要求7所述的集成电路结构的制备方法，其特征在于该处理工艺在100°C以下的温度进行。
9.根据权利要求7所述的集成电路结构的制备方法，其特征在于形成该等离子体是借由施加1000至2000Watt的射频能量于该气体。
10.根据权利要求7所述的集成电路结构的制备方法，其特征在于该处理工艺在压力介于5至20mTorr进行。
11.根据权利要求7所述的集成电路结构的制备方法，其特征在于该气体还包含还原剂。
12.根据权利要求11所述的集成电路结构的制备方法，其特征在于该氧化剂是氧气，该还原剂是氢气，该基板是硅晶片。
CN2009101695863A 2009-07-08 2009-09-10 集成电路阻挡层和集成电路结构的制备方法 Active CN101944504B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US12/499,622 2009-07-08
US12/499,622 US7939421B2 (en) 2009-07-08 2009-07-08 Method for fabricating integrated circuit structures

Publications (2)

Publication Number Publication Date
CN101944504A CN101944504A (zh) 2011-01-12
CN101944504B true CN101944504B (zh) 2013-07-17

Family

ID=43427801

Family Applications (1)

Application Number Title Priority Date Filing Date
CN2009101695863A Active CN101944504B (zh) 2009-07-08 2009-09-10 集成电路阻挡层和集成电路结构的制备方法

Country Status (3)

Country Link
US (1) US7939421B2 (zh)
CN (1) CN101944504B (zh)
TW (1) TWI389255B (zh)

Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8921228B2 (en) * 2011-10-04 2014-12-30 Imec Method for selectively depositing noble metals on metal/metal nitride substrates
WO2013177620A1 (en) 2012-05-29 2013-12-05 Zydex Pty Ltd Device for making an object and a method for making an object
CN105226050A (zh) * 2014-06-09 2016-01-06 旺宏电子股份有限公司 半导体结构及其制造方法
US10153175B2 (en) 2015-02-13 2018-12-11 Taiwan Semiconductor Manufacturing Company, Ltd. Metal oxide layered structure and methods of forming the same
EP3600834A4 (en) 2017-03-20 2020-12-16 Pty Ltd Zydex DEVICE AND METHOD FOR MANUFACTURING A STEREOLITHOGRAPHIC OBJECT
WO2018170545A1 (en) 2017-03-21 2018-09-27 Zydex Pty Ltd Apparatus and method for making a stereolithographic object

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20020132472A1 (en) * 2001-03-14 2002-09-19 Jusung Engineering Co., Ltd. Method for forming metal plug
CN1397988A (zh) * 2001-07-13 2003-02-19 精工爱普生株式会社 半导体装置及其制造方法
CN101000892A (zh) * 2006-01-09 2007-07-18 旺宏电子股份有限公司 可编程电阻存储器及其制造方法
CN101047033A (zh) * 2006-03-31 2007-10-03 株式会社半导体能源研究所 非易失性半导体存储装置的验证方法

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP1001459B1 (en) * 1998-09-09 2011-11-09 Texas Instruments Incorporated Integrated circuit comprising a capacitor and method
JP2004119754A (ja) 2002-09-27 2004-04-15 Seiko Epson Corp 配線、配線の製造方法、半導体装置及びその製造方法
JP2005150228A (ja) * 2003-11-12 2005-06-09 Matsushita Electric Ind Co Ltd 半導体装置の製造方法
US7166543B2 (en) * 2004-08-30 2007-01-23 Micron Technology, Inc. Methods for forming an enriched metal oxide surface for use in a semiconductor device
KR100735470B1 (ko) * 2006-05-19 2007-07-03 삼성전기주식회사 질화물계 반도체 발광소자의 제조방법
US7790634B2 (en) * 2006-05-30 2010-09-07 Applied Materials, Inc Method for depositing and curing low-k films for gapfill and conformal film applications
JP2008091835A (ja) 2006-10-05 2008-04-17 Toshiba Corp 半導体装置およびその製造方法
US20100006976A1 (en) * 2007-03-19 2010-01-14 Ippei Kume Semiconductor device and manufacturing method thereof
KR100996191B1 (ko) * 2007-04-25 2010-11-24 주식회사 하이닉스반도체 비휘발성 메모리 소자 및 그 제조 방법
US7862627B2 (en) * 2007-04-27 2011-01-04 Front Edge Technology, Inc. Thin film battery substrate cutting and fabrication process
US7892942B2 (en) * 2007-07-09 2011-02-22 Micron Technology Inc. Methods of forming semiconductor constructions, and methods of forming isolation regions

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20020132472A1 (en) * 2001-03-14 2002-09-19 Jusung Engineering Co., Ltd. Method for forming metal plug
CN1397988A (zh) * 2001-07-13 2003-02-19 精工爱普生株式会社 半导体装置及其制造方法
CN101000892A (zh) * 2006-01-09 2007-07-18 旺宏电子股份有限公司 可编程电阻存储器及其制造方法
CN101047033A (zh) * 2006-03-31 2007-10-03 株式会社半导体能源研究所 非易失性半导体存储装置的验证方法

Also Published As

Publication number Publication date
TWI389255B (zh) 2013-03-11
TW201103103A (en) 2011-01-16
CN101944504A (zh) 2011-01-12
US20110008961A1 (en) 2011-01-13
US7939421B2 (en) 2011-05-10

Similar Documents

Publication Publication Date Title
CN101944504B (zh) 集成电路阻挡层和集成电路结构的制备方法
US6451685B1 (en) Method for multilevel copper interconnects for ultra large scale integration
CN101313393B (zh) 等离子体氧化处理方法和半导体装置的制造方法
KR20010052609A (ko) 저항율 감소를 위한 증착막 처리 방법
CN103081066A (zh) 半导体构造和在开口内提供导电材料的方法
CN101490811B (zh) 半导体装置的制造方法
CN101728357B (zh) 配线结构和配线结构的制造方法
Zeng et al. Processing and encapsulation of silver patterns by using reactive ion etch and ammonia anneal
JP5082411B2 (ja) 成膜方法
KR20040016908A (ko) Ｔｆｔ 기판, 그것을 사용한 액정 표시장치 및 그 제조 방법
CN105514028A (zh) 扩大Ti/TiN应力窗口的工艺方法
CN101736314B (zh) 氧化硅薄膜及金属-绝缘体-金属型电容的形成方法
CN102760722A (zh) 包含铜-铝电路连线的集成电路结构及其制备方法
CN102169905B (zh) 薄膜晶体管基板及显示器件
CN101419916A (zh) 薄膜晶体管的制造方法
CN102803552B (zh) 等离子体处理方法
CN103400802B (zh) 阵列基板及其制作方法和显示装置
CN108766972A (zh) 薄膜晶体管及其制作方法、显示基板
JP6842614B2 (ja) スイッチ回路とこれを用いた半導体装置およびスイッチ方法
CN101016630A (zh) 楔形结构的等离子体刻蚀
JP2008251809A (ja) 薄膜トランジスタ製造方法、液晶表示装置製造方法
CN102194892A (zh) 晶体管及使用它的显示装置、电子设备及半导体装置
CN103258725B (zh) 薄膜配线形成方法及薄膜配线
WO2019203169A1 (ja) 半導体装置
TW200539354A (en) Low temperature method for metal deposition

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C14 Grant of patent or utility model
GR01 Patent grant