CN101313393B - 等离子体氧化处理方法和半导体装置的制造方法 - Google Patents

等离子体氧化处理方法和半导体装置的制造方法 Download PDF

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Abstract

本发明对具有硅层和含有高熔点金属的层的构造体进行等离子体氧化处理，形成硅氧化膜，该等离子体氧化处理包括：使用至少含有氢气和氧气的处理气体，在1.33～66.67Pa的处理压力下，进行第一等离子体氧化处理的工序；和在第一等离子体氧化处理之后，使用至少含有氢气和氧气的处理气体，在133.3～1333Pa的处理压力下，进行第二等离子体氧化处理的工序。

Description

等离子体氧化处理方法和半导体装置的制造方法
技术领域
本发明涉及使用等离子体对半导体基板进行处理的等离子体氧化处理方法和半导体装置的制造方法。
背景技术
最近，由于LSI的高集成化和高速化的要求，构成LSI的半导体元件的设计规则越来越微细化。与此相伴，要求用于DRAM和闪存等的晶体管的栅电极的低电阻化。作为栅电极，以往一直使用多晶硅，但是多晶硅有薄层电阻(sheet resistance)高的缺点。因此，作为电阻值低、与硅的密着性以及加工性优异的金属，已提出在多晶硅层上叠层钨等高熔点金属的硅化物层。具体地说，例如多晶硅-硅化钨(WSi/poly-Si的叠层膜)等多晶硅-金属硅化物结构的栅电极受到关注。
可是，晶体管的栅，通常按照阱、栅绝缘膜、栅电极的顺序形成。在形成栅电极时，实施蚀刻处理。由此，栅电极中的多晶硅层的侧面露出，因此，当向栅电极施加电压时，在该露出部分产生电场集中，成为引起漏电流增大等制品不良的原因。因此，需要进行将栅电极中的多晶硅的露出部分氧化以形成绝缘膜的氧化处理。该多晶硅的氧化，以往通过热氧化进行，但最近提出了利用等离子体进行的等离子体氧化(例如，WO2004/073073号公报)。
在利用等离子体进行的多晶硅层的氧化中，通过选择等离子体氧化的条件，抑制含金属层的氧化，能够选择性地仅对多晶硅层进行氧化，并且，能够抑制在多晶硅层的边缘部形成被称为鸟嘴的氧化膜的侵入部分。
但是，当在利用等离子体对多晶硅层进行氧化时过度抑制鸟嘴的形成时，多晶硅层的边缘部的形状几乎不发生变化，成为锐角，从而在该部位电场集中、产生使漏电流增大的问题。因此，与上述相反，通过选择等离子体氧化的条件，能够有意地在多晶硅层的边缘部使氧化向横向进行，形成所谓的鸟嘴。
然而，对于多晶硅-金属硅化物结构的栅电极，在利用等离子体氧化处理对多晶硅层进行氧化、并且要在其边缘部形成鸟嘴时，必须选择氧化作用比较强的处理条件，因此，相对于金属硅化物层中的金属，多晶硅的氧化选择性降低。结果，金属硅化物层中的金属被氧化，会发生金属硅化物层的膨胀等形状变化和由金属氧化物引起的颗粒的产生等问题，使半导体装置的可靠性大大降低。
发明内容
本发明的目的在于，提供一种在对具有硅层和含金属层的构造体中的硅层进行氧化以形成硅氧化膜的情况下，能够使硅层的边缘部的氧化膜成为适当厚度的鸟嘴形状、同时能够抑制含金属层中的金属的氧化的等离子体氧化处理方法。
本发明的第一方面提供一种等离子体氧化处理方法，其对至少具有硅层和含金属层的构造物进行氧化处理，至少在上述硅层上形成硅氧化膜，其特征在于，包括：使用至少含有氢气和氧气的处理气体，在1.33～66.67Pa的处理压力下，进行第一等离子体氧化处理的工序；和在进行上述第一等离子体氧化处理后，使用至少含有氢气和氧气的处理气体，在133.3～1333Pa的处理压力下，进行第二等离子体氧化处理的工序。
本发明的第二方面提供一种半导体装置的制造方法，其特征在于，包括：在半导体基板上形成绝缘膜的工序；在该绝缘膜上形成至少具有多晶硅层和含金属层的叠层膜的工序；对上述叠层膜进行蚀刻处理，形成多晶硅层和金属硅化物层的叠层体的工序；使用至少含有氢气和氧气的处理气体，在1.33～66.67Pa的处理压力下，对上述叠层体进行第一等离子体氧化处理的工序；和在上述第一等离子体氧化处理之后，使用至少含有氢气和氧气的处理气体，在133.3～1333Pa的处理压力下，进行第二等离子体氧化处理的工序。
本发明的第三方面提供一种等离子体氧化处理方法，其对从下面开始依次形成有氧化膜、第一多晶硅层、绝缘膜、第二多晶硅层、和含金属层的基板进行氧化处理，至少在上述第一和第二多晶硅层上形成硅氧化膜，其特征在于，包括：使用至少含有氢气和氧气的处理气体，在1.33～66.67Pa的处理压力下，进行第一等离子体氧化处理的工序；在上述第一等离子体氧化处理之后，使用至少含有氢气和氧气的处理气体，在133.3～1333Pa的处理压力下，进行第二等离子体氧化处理的工序。
在上述第一方面中，典型地，上述硅层由多晶硅层构成，上述含金属层由金属硅化物层构成，上述构造体是将它们叠层而形成的叠层体。作为金属硅化物层，能够使用硅化钨层。
在上述第一～第三方面中，在硅层为多晶硅层、含金属层为金属硅化物的情况下，上述第一等离子体氧化处理的处理温度和上述第二等离子体氧化处理的处理温度优选为250～800℃。
另外，上述第一等离子体氧化处理，可以将上述多晶硅层的表面氧化，并且将上述金属硅化物层的表面的硅氧化，在上述多晶硅层的表面和上述金属硅化物层的表面形成硅氧化膜，在该情况下，上述第二等离子体氧化处理，能够进一步进行上述多晶硅层的表面和上述金属硅化物层的表面的氧化，并且进行上述多晶硅层的边缘部的氧化。
另外，在上述第一～第三方面中，等离子体氧化处理能够使用利用具有多个缝隙的平面天线向处理室内导入微波以产生等离子体的等离子体处理装置进行。
在上述第二方面中，作为上述半导体装置，能够使用MOS型半导体装置。
在上述第二方面中，能够形成为上述多晶硅层包括第一多晶硅层和第二多晶硅层、在它们之间设置有绝缘膜的结构。在该情况下，上述第一多晶硅层能够够成浮栅电极，并且上述第二多晶硅层能够构成控制栅电极。另外，作为上述绝缘膜，能够通过将氧化膜、氮化膜、氧化膜依次叠层而形成。作为具有这样的结构的半导体装置，例如能够举出闪存(flash memory)元件。
本发明的第四方面提供一种存储介质，其存储有控制等离子体处理装置的程序，其特征在于：上述程序在执行时，使计算机控制上述处理装置，使其进行等离子体氧化处理方法，该等离子体氧化处理方法用于对至少具有硅层和含金属层的构造体进行氧化处理、至少在上述多晶硅层的表面形成硅氧化膜，包括：使用至少含有氢气和氧气的处理气体，在1.33～66.67Pa的处理压力下，进行第一等离子体氧化处理的工序；和在进行上述第一等离子体氧化处理后，使用至少含有氢气和氧气的处理气体，在133.3～1333Pa的处理压力下，进行第二等离子体氧化处理的工序。
本发明的第五方面提供一种等离子体处理装置，其特征在于，包括：用于使用等离子体对被处理体进行处理的能够真空排气的处理室；向上述处理室内导入微波的具有多个缝隙的平面天线；和控制部，进行控制，使得在上述处理容器内进行等离子体氧化处理方法，该等离子体氧化处理方法用于对至少具有硅层和含金属层的构造体进行氧化处理、至少在上述多晶硅层的表面形成硅氧化膜，包括：使用至少含有氢气和氧气的处理气体，在1.33～66.67Pa的处理压力下，进行第一等离子体氧化处理的工序；和在进行上述第一等离子体氧化处理后，使用至少含有氢气和氧气的处理气体，在133.3～1333Pa的处理压力下，进行第二等离子体氧化处理的工序。
根据本发明，在对至少包括硅层和含金属层的构造体进行氧化处理、在多晶硅层的表面形成硅氧化膜时，通过进行上述那样的2阶段的等离子体氧化处理，能够适当地控制硅层的边缘部的氧化，使该部分的氧化膜成为适当厚度的鸟嘴形状，同时抑制含有高熔点金属的层中的金属的氧化。
即，在处理压力不同的2阶段的等离子体氧化处理中，首先，在相对于金属、硅的氧化选择性高的条件的第一等离子体氧化处理中，在含金属层、典型地为金属硅化物层的表面形成氧化膜，由此，该氧化膜作为保护膜起作用，在比第一等离子体氧化处理的压力高的压力下进行的第二等离子体氧化处理中，能够抑制金属硅化物中的金属的氧化。因此，能够防止由金属氧化物引起的颗粒的产生、金属硅化物层的膨胀等。
另外，在比第一等离子体氧化处理的压力高的压力下进行的第二等离子体氧化处理，能够积极地进行硅层的边缘部的氧化，因此能够使硅层的边缘部的氧化膜成为适当厚度的鸟嘴形状。由此，能够抑制半导体装置中的漏电流，从而提高电特性。
另外，在使用利用具有多个缝隙的平面天线向处理室内导入微波以产生等离子体的等离子体处理装置的情况下，能够利用高密度的等离子体进行低电子温度下的处理，因此，能够对基板的损伤少、并且控制性良好地形成氧化膜，特别是能够控制性良好地在硅膜的边缘部形成鸟嘴形状的氧化膜。
附图说明
图1是表示适合于实施本发明方法的等离子体处理装置的一个例子的概略截面图。
图2是表示平面天线部件的结构的图。
图3是示意性地表示栅电极的结构的图。
图4A是示意性地表示等离子体氧化处理前的栅电极的图。
图4B是示意性地表示第一氧化工序后的栅电极的图。
图4C是示意性地表示第二氧化工序后的栅电极的图。
图5是表示等离子体氧化处理的主要的工序顺序的流程图。
图6A是表示在6.7Pa下进行了处理的情况下的栅电极的多晶硅层下部的边缘部分的形状的TEM照片。
图6B是表示在400Pa下进行了处理的情况下的栅电极的多晶硅层下部的边缘部分的形状的TEM照片。
图7是由使用XPS装置的表面分析得到的钨2p谱的图。
图8是由使用XPS装置的表面分析得到的钨2p谱的图。
图9A是示意性地表示闪存元件的结构的图。
图9B是表示对图9A所示的闪存元件实施等离子体氧化处理后的状态的图。
图10是表示氧化处理后的闪存元件的状态的TEM照片。
具体实施方式
以下，适当参照附图，具体地说明本发明的实施方式。图1是示意性地表示能够适合在本发明的等离子体氧化处理方法中利用的等离子体处理装置的一个例子的截面图。该等离子体处理装置100被构成为利用具有多个缝隙的平面天线、特别是RLSA(Radial Line SlotAntenna：径向线缝隙天线)向处理室内导入微波以产生等离子体，从而能够产生高密度且低电子温度的微波激发等离子体的RLSA微波等离子体处理装置，能够利用1×1010～5×1012/cm3的等离子体密度、0.7～2.0eV的低电子温度的等离子体进行低损伤的等离子体处理。因此，能够适合用于各种半导体装置的制造过程中的硅氧化膜的形成等目的。
上述等离子体处理装置100具有被气密地构成、并被接地的大致圆筒状的腔室1。在腔室1的底壁1a的大致中央部，形成有圆形的开口部10，在底壁1a上设置有与该开口部10连通并向下方突出的排气室11。该排气室11通过排气管23与排气装置24连接。
在腔室1内，为了水平地支撑作为被处理基板的硅晶片(以下，仅称为“晶片”)W，设置有由热传导性高的AlN等陶瓷构成的载置台2。该载置台2被从排气室11的底部中央向上方延伸的圆筒状的由AlN等陶瓷构成的支撑部件3支撑。在载置台2上，设置有用于覆盖其外边缘部、并对晶片W进行导向的盖环4。该盖环4例如由石英、AlN、Al2O3、SiN等电介质构成。
在载置台2中埋入有电阻加热型的加热器5，该加热器5通过由加热器电源5a供电而对载置台2进行加热，利用其热量将作为被处理基板的晶片W均匀地加热。另外，在载置台2中配备有热电偶6，其能够在例如从室温到900℃的范围内对晶片W的加热温度进行温度控制。在载置台2中，相对于载置台2的表面能够突出没入地设置有用于支撑晶片W并使其升降的晶片支撑销(未图示)。
在腔室1的内周，设置有由石英构成的圆筒状的衬里7，防止由腔室构成材料引起的金属污染。另外，在载置台2的外周侧，呈环状设置有用于对腔室1内进行均匀排气的挡板8，该挡板8由多根支柱9支撑。
在腔室1的侧壁上，设置有环状的气体导入部15，气体供给系统16与该气体导入部15连接。气体导入部可以配置成喷嘴状或喷淋状。气体供给系统16例如包括Ar气供给源17、O2气供给源18和H2气供给源19，Ar气、O2气和H2气分别通过气体管线20而到达气体导入部15，从气体导入部15被导入腔室1内。在各气体管线20中，分别设置有质量流量控制器21和其前后的开关阀22。此外，也可以使用例如Kr气、Xe气、He气等其它的稀有气体代替Ar气。
排气管23与上述排气室11的侧面连接，包括高速真空泵的上述排气装置24与该排气管23连接。于是，通过使该排气装置24运转，将腔室1内的气体通过挡板8向排气室11的空间11a内均匀地排出，并通过排气管23进行排气。由此，能够将腔室1内高速地减压至规定的真空度、例如0.133Pa。
在腔室1的侧壁上设置有：用于在与和等离子体处理装置100相邻的搬送室(未图示)之间进行晶片W的搬入搬出的搬入搬出口25；和对该搬入搬出口25进行开关的闸阀26。
腔室1的上部成为开口部，环状的顶板27与该开口部接合。顶板27的内周下部，向内侧的腔室内空间突出，形成环状的支撑部27a。在该支撑部27a上，通过密封部件29气密地设置有由电介质、例如石英或Al2O3、AlN等陶瓷构成的、透过微波的微波透过板28。因此，腔室1内保持气密。
在透过板28的上方，以与载置台2相对的方式设置有圆板状的平面天线部件31。此外，平面天线部件31的形状并不限于圆板状，例如也可以是四角板状。该平面天线部件31与腔室1的侧壁上端卡止。平面天线部件31例如是由表面被镀金或镀银的铜板或铝板构成的、按照规定的图案贯通形成有放射微波的多个缝隙状的微波放射孔32的结构。
微波放射孔32，例如如图2所示形成为长槽状，典型地，相邻的微波放射孔32彼此配置成“T”字状，这些多个微波放射孔32呈同心圆状配置。微波放射孔32的长度和排列间隔根据微波的波长(λg)决定，例如配置成使得微波放射孔32的间隔为λg/4、λg/2或λg。此外，在图2中，形成为同心圆状的相邻的微波放射孔32之间的间隔用Δr表示。此外，微波放射孔32也可以是圆形状、圆弧状等其它形状。另外，微波放射孔32的配置形态没有特别的限定，除了同心圆状以外，也可以配置成例如螺旋状、放射状。
在该平面天线部件31的上面上，设置有介电常数比真空大的滞波材料33。因为在真空中微波的波长变长，所以该滞波材料33具有使微波的波长缩短从而调整等离子体的功能。此外，平面天线部件31与透过板28之间、以及滞波材料33与平面天线部件31之间，分别既可以密着又可以分离，优选密着。
在腔室1的上面上，以覆盖这些平面天线部件31和滞波材料33的方式，设置有例如由铝、不锈钢等金属材料构成的屏蔽盖体34。腔室1的上面和屏蔽盖体34由密封部件35密封。在屏蔽盖体34中形成有冷却水流路34a，通过向其中流通冷却水，对屏蔽盖体34、滞波材料33、平面天线部件31和透过板28进行冷却。此外，屏蔽盖体34被接地。
在屏蔽盖体34的上壁的中央，形成有开口部36，波导管37与该开口部36连接。产生微波的微波发生装置39通过匹配电路38与该波导管37的端部连接。由此，由微波发生装置39产生的例如频率为2.45GHz的微波，通过波导管37向上述平面天线部件31传播。作为微波的频率，也可以使用8.35GHz、1.98GHz等。
波导管37包括：从上述屏蔽盖体34的开口部36向上方延伸的截面为圆形状的同轴波导管37a；和通过模式转换器40与该同轴波导管37a的上端部连接的、在水平方向上延伸的矩形波导管37b。矩形波导管37b与同轴波导管37a之间的模式转换器40，具有将在矩形波导管37b内以TE模式传播的微波转换成TEM模式的功能。内导体41在同轴波导管37a的中心延伸，内导体41在其下端部与平面天线部件31的中心连接并固定。由此，微波通过同轴波导管37a的内导体41，呈放射状高效并均匀地向平面天线部件31传播。
等离子体处理装置100的各构成部，与包括CPU的过程控制器50连接并受其控制。用户接口51与过程控制器50连接，该用户接口51由工序管理者为了对等离子体处理装置100进行管理而进行命令的输入操作等的键盘、和将等离子体处理装置100的运转状况可视化并进行显示的显示器等构成。
另外，存储部52与过程控制器50连接，该存储部52存储有记录有用于在过程控制器50的控制下实现在等离子体处理装置100中进行的各种处理的控制程序(软件)和处理条件数据等的方案。
根据需要，按照来自用户接口51的指示等，从存储部52调出任意的方案，并由过程控制器50执行，由此，在过程控制器50的控制下，在等离子体处理装置100中进行期望的处理。此外，上述控制程序和处理条件等的方案，也能够利用存储在例如CD-ROM、硬盘、软盘、闪存等计算机可读取的存储介质中的状态的方案，或者，也能够从其它装置通过例如专用线路随时传送并联机利用。
这样构成的等离子体处理装置100，能够在800℃以下的低温下对基底膜等进行无损伤的等离子体处理，并且，等离子体均匀性优异，能够实现处理的均匀性。
该等离子体处理装置100，如上所述，能够适合用于例如栅电极的多晶硅层的氧化处理。作为栅电极，由于与LSI的高集成化和高速化相伴的设计规则的微细化的要求，要求栅电极的侧壁氧化的高精度控制和栅电极的低电阻化，使用如图3所示的，在Si基板61上隔着栅绝缘膜62形成多晶硅层63、进一步在其上形成硅化钨(WSi)层64作为含金属层而得到的多晶硅-硅化钨结构的栅。作为构成含金属层的金属，并不限定于钨，还能够举出例如钼、钽、钛等其它的高熔点金属。另外，也可以是高熔点以外的其它金属。另外，除了它们的硅化物以外，还可以是将它们的氮化物、合金、单质金属等成膜而得到的栅电极。
此外，在图3中，符号67是在对栅电极进行蚀刻时使用的、例如由氮化硅(SiN)等绝缘膜构成的硬掩模层，符号68是通过选择氧化而形成的硅氧化膜。
接着，以构成MOS型半导体装置(MOS场效应晶体管)的栅电极为例，对本发明方法的半导体装置的制造工序进行说明。图4A～4C示意性地表示在具有硅化钨层64的多晶硅-硅化钨结构上形成硅氧化膜68的情形。图4A表示蚀刻后的栅电极200。符号61是Si基板。
作为栅电极200的制作顺序，首先，在硅基板61上形成掺杂有p型杂质或n型杂质的P+或N+阱区域(扩散区域，未图示)，接着，通过热氧化处理等，形成栅绝缘膜62(SiO2膜)。在栅绝缘膜62上，利用CVD进行多晶硅的成膜，形成多晶硅层63，出于为了使栅电极200高速化而降低电阻率的目的，在其上进一步形成作为高熔点电极材料的硅化钨层64。在硅化钨层64的形成中，例如能够利用：通过直接堆积进行硅化钨层64的成膜的CVD法；和在利用溅射法形成钨膜后，利用热退火处理形成硅化钨层64的方法等。
在硅化钨层64上，事先形成氮化硅等硬掩模层67、并进一步形成光致抗蚀剂膜(未图示)。
此后，利用光刻法，以光致抗蚀剂膜作为掩模，对硬掩模层67进行蚀刻，进一步以光致抗蚀剂膜+硬掩模层67作为掩模或以硬掩模层67作为掩模，依次对硅化钨层64、多晶硅层63进行蚀刻，从而形成栅电极200。通过一系列的蚀刻处理，在栅电极200的侧面上，成为多晶硅层63和硅化钨层64的侧壁露出、而且栅绝缘膜62也被蚀刻的状态。
使用等离子体处理装置100，改变处理压力，对这样形成的栅电极200实施第一氧化工序和第二氧化工序。该等离子体氧化处理的主要的工序顺序如图5所示。
首先，将闸阀26打开，从搬入搬出口25将形成有栅电极200的晶片W搬入到腔室1内并载置在基座2上(步骤S 1)。然后，实施第一氧化工序。在第一氧化工序中，首先，对腔室1内进行抽真空(步骤S2)，从气体供给系统16的Ar气供给源17、O2气供给源18和H2气供给源19，将Ar气、H2气和O2气以规定的流量通过气体导入部件15而导入到腔室1内(步骤S3)。作为此时的条件，例如流量优选为：Ar气0～2000mL/min(sccm)、H2气10～500mL/min(sccm)、O2气10～500mL/min(sccm)。在此，H2与O2的流量比(H2/O2)优选为1以上，进一步优选为2以上、例如2～8。通过这样使H2的量为O2的量以上，能够控制为对多个膜的最佳的氧化处理。
接着，将腔室1内设定为第一氧化工序的处理压力(步骤S4)。从抑制硅化钨层64中的钨的氧化而仅对硅进行氧化、从而在硅化钨层64的表面形成氧化膜的观点出发，腔室内压力优选为1.33～66.67Pa，更优选为1.33～6.67Pa。另外，按照相同的观点，处理温度(作为晶片温度)优选为250～800℃，更优选为300～500℃。
接着，将来自微波发生装置39的微波经过匹配电路38导入波导管37。此时，微波功率优选为1000～4000W。微波依次通过矩形波导管37b、模式转换器40、和同轴波导管37a而被供给至平面天线部件31，从平面天线部件31经过微波透过板28向腔室1内的晶片W的上方空间放射。微波在矩形波导管37b内以TE模式传播，该TE模式的微波由模式转换器40转换成TEM模式，在同轴波导管37a内向平面天线部件31传播。
利用从平面天线部件31的微波放射孔32经过微波透过板28向腔室1放射的微波，在腔室1内形成电磁场，将H2气、Ar气和O2气等离子体化(步骤S5)。利用该等离子体，对在晶片W的栅电极200上露出的多晶硅层63的侧壁选择性地进行氧化，形成硅氧化膜(步骤S6)。由于微波从平面天线部件31的多个微波放射孔32放射，该微波等离子体成为大致1×1010～5×1012/cm3的电子密度或其以上的高密度的等离子体，其电子温度为0.7～2.0eV左右，等离子体密度的均匀性为±5％以下。因此，能够在低温下、并且在短时间内对多晶硅层63表面选择性地进行氧化，形成硅氧化膜68。而且，还有离子等对基底膜造成的等离子体损伤小的优点。这样，如图4B所示，能够一边抑制硅化钨层64中的钨的氧化，一边在露出的多晶硅层63的表面选择性地形成硅氧化膜(SiO2)68。
因为这样在低温下、在短时间内，并且利用由含有H2的气体形成的高密度等离子体进行多晶硅层63表面的氧化处理，所以能够极力抑制因钨(W)的氧化而形成WOx(WO3、WO2或WO)，从而进行高精度的处理。
关于处理气体中的氢抑制钨的氧化的机理，可以认为是由于下述的(1)式和(2)式的反应。
即，在处理气体为Ar/O2的情况下，仅发生式(1)的反应，因此，钨被氧化，成为WO3。但是，在处理气体为Ar/O2/H2的情况下，发生式(2)的反应，在式(1)中生成的WO3与H*反应，发生将WO3还原的反应，反应向生成钨的方向进行，因此钨的氧化被抑制。
W+3O*→WO3…(1)
WO3+3H*→W+3OH*…(2)
这样，通过在低压力条件下进行处理，如图4B的栅电极201所示，能够一边选择性地氧化硅化钨层64中的硅，一边在硅化钨层64的表面也薄薄地形成硅氧化膜(SiO2膜)。
即，在上述低压力处理中，通过使H2/O2比为1以上、优选为2～8，相对于对钨等金属的氧化速率，提高硅的氧化速率，从而提高硅的氧化的选择性，如图4B所示，不仅多晶硅层63、而且硅化钨层64(和硬掩模层67)的表面也形成有硅氧化膜68。在此，硅化钨层64的表面的硅氧化膜68，在后面进行的第二氧化工序中，能够作为抑制硅化钨层64中的钨(W)的氧化的保护膜而起作用。
进行等离子体氧化处理直到硅氧化膜68达到规定的膜厚后，将微波功率切断(OFF)，结束第一氧化工序(步骤S7)。
接着，在第一氧化工序之后，为了在栅氧化膜的两端形成鸟嘴形状部分，在高压力条件下进行氧化处理中的第二氧化工序。
首先，对腔室1内进行抽真空(步骤S8)，接着从气体供给系统16的Ar气供给源17、O2气供给源18和H2气供给源19，将Ar气、H2气和O2气以规定的流量通过气体导入部件15而导入到腔室1内(步骤S9)。接着，将腔室1内设定为规定的压力(步骤S10)。在第二氧化工序中，设定为比第一氧化工序的处理压力相对较高的压力，进行氧化处理。
作为第二氧化工序的条件，腔室内压力优选为133.3～1333Pa的高压力，更优选为266.6～666.5Pa。另外，处理温度(作为晶片温度)优选为250～800℃，更优选为300～500℃。作为其它条件，例如流量优选为：Ar气0～2000mL/min(sccm)、H2气10～500mL/min(sccm)、O2气10～500mL/min(sccm)。在此，H2与O2的流量比(H2/O2)优选为1以上，更优选为2以上、例如2～8。
此外，第二氧化工序能够在进行第一氧化工序的等离子体处理装置100的同一腔室内继续实施，也能够与第一氧化工序在不同的等离子体处理装置中实施。
接着，将来自微波发生装置39的微波经过匹配电路38导入波导管37。此时，微波功率优选为100～4000W。然后，与第一氧化工序同样，利用从平面天线部件31经过微波透过板28向腔室1放射的微波，在腔室1内形成电磁场，将H2气、Ar气和O2气等离子体化(步骤S11)。利用该等离子体使氧化进一步进行，此时通过设定为比第一氧化工序高的处理压力来进行氧化处理，使多晶硅层63的下面边缘部的氧化进行，在栅氧化膜的两端部形成适当的鸟嘴形状部分69(步骤S12)。另外，由于此时的等离子体氧化处理，硅氧化膜68自身的膜厚也稍微增大。由此，成为图4C所示的栅电极202那样的状态。
另外，如上所述，在第一氧化工序中，在硅化钨层64的表面也选择性地形成有硅氧化膜68，该硅氧化膜68在第二氧化工序中作为抑制硅化钨层64中的钨(W)的氧化的保护膜起作用。因此，硅化钨层64中的钨的氧化(氧化物WOx生成并飞散)受到抑制，可避免由该氧化物引起的晶片W的颗粒污染、硅化钨层64的膨胀等。因此，能够确保使用栅电极202的半导体装置的可靠性。另外，也能够抑制处理腔室1内的颗粒污染。
在进行等离子体氧化处理直到硅氧化膜68达到规定的膜厚之后，将微波功率切断(OFF)，结束第二氧化工序(步骤S13)。此后，对腔室1内进行抽真空(步骤S14)，将闸阀26打开，从搬入搬出口25将晶片W搬出(步骤S15)。这样，对1块晶片W的处理结束。
接着，对作为本发明基础的试验结果进行说明。
使用图1所示的等离子体处理装置100，改变处理压力，对与图4A同样结构的栅电极200实施多晶硅层63的侧壁氧化。处理压力设为低压的6.7Pa(50mTorr)和高压的400Pa(3Torr)。
作为等离子体氧化处理中的处理气体，按照流量比Ar/O2/H2＝1000/100/200mL/min(sccm)供给Ar、O2和H2，处理温度为设定温度600℃(晶片温度450℃)，向等离子体供给的功率为3400W，处理时间设定为使得在多晶硅层63的侧壁上形成的硅氧化膜68的膜厚达到10nm。
在等离子体氧化处理的前后，利用TEM(透过型电子显微镜)观察多晶硅层63的下部的边缘部分的形状，确认：如图6A所示，在低压条件(6.7Pa)下，边缘部分(圆包围的部位)没有被氧化，没有形成鸟嘴形状部分，而如图6B所示，在高压条件(400Pa)下，边缘部分(同上)的氧化进行，形成有鸟嘴形状部分。
接着，准备在硅基板上形成有钨层的晶片，使用等离子体处理装置100，改变处理压力，实施等离子体氧化处理。处理压力设为6.7Pa(50mTorr)和400Pa(3Torr)。作为等离子体氧化处理中的处理气体，以流量比Ar/O2/H2＝1000/100/200mL/min(sccm)供给Ar气、O2气和H2气，处理温度为设定温度600℃(晶片温度450℃)，向等离子体供给的功率为3400W，处理时间设定为使得在多晶硅层63的侧壁上形成的硅氧化膜68的膜厚达到10nm。
图7和图8表示在等离子体处理的前后，利用XPS分析装置(X-RayPhotoelectron Spectroscopy Analysis：X射线光电子谱分析)对上述无图形晶片(blanket wafer)的中央(中心)与边缘(周边)的钨层进行表面分析而得到的结果。图7是将等离子体氧化处理的处理压力设为6.7Pa(50mTorr)时的结果，图8是将处理压力设为400Pa(3Torr)时的结果。此外，在两图中，曲线A表示As depo(未处理，未进行氧化的状态)的测定结果，曲线C表示等离子体处理后的中央部的测定结果，曲线E表示等离子体处理后的边缘部的测定结果。
从图7与图8的比较可以确认：在低压条件(图7，6.7Pa)下，等离子体处理后的钨(W)的峰比As depo大，具有还原性，钨的氧化被抑制；而在高压条件(图8，400Pa)下，WOx的峰比As depo大，与低压条件(6.7Pa)相比，还原性不足，钨被氧化。
综合以上的基础实验的结果，确认：在等离子体处理装置1中，为了在多晶硅层63的边缘部的氧化膜上形成鸟嘴形状部分，与低压条件(6.7Pa)相比，优选在高压条件(400Pa)下进行等离子体氧化处理，另一方面，在低压条件(6.7Pa)下，钨(W)的氧化难以进行，因此，能够适用于抑制例如硅化钨层64中含有的钨的氧化、同时仅对硅进行氧化的目的。因此，可推测：通过将低压条件(1.33～66.67Pa)下的氧化处理与高压条件(133.3～1333Pa)下的氧化处理组合，能够抑制硅化钨层64的钨的氧化，同时在多晶硅层63的下面的栅氧化膜62的边缘部形成适当的鸟嘴形状部分。
接着，对确认本发明效果的试验结果进行说明。
制作闪存元件，使用图1的等离子体处理装置100，改变处理压力，实施2步骤的等离子体氧化处理。
在该试验中，对如图9A所示的结构的闪存元件300实施等离子体氧化处理。
即，在硅基板301上，在由LOCOS氧化膜302划分的存储单元区域上以规定膜厚形成有隧道氧化膜304，在隧道氧化膜304上形成有作为浮栅的第一多晶硅层305(FG Poly)，进一步在其上依次形成有第一硅氧化膜306、氮化膜307、第二硅氧化膜308，即形成有所谓的ONO叠层结构的绝缘膜(ONO叠层膜330)。进一步，在ONO叠层膜330上，形成有作为控制栅的第二多晶硅层309(CG Poly)、和硅化钨层310(WSi)。进一步，在硅化钨层310(WSi)上，形成有SiN等蚀刻停止层(未图示)。于是，通过蚀刻等，形成为第一多晶硅层305(FGPoly)和第二多晶硅层309(CG Poly)、以及硅化钨层310(WSi)的侧面露出的结构。
接着，将多晶硅和硅化钨露出的上述结构的硅基板301搬入到腔室1内，将处理压力设为6.7Pa(50mTorr)，使用Ar、O2和H2作为处理气体，将流量比设为Ar/O2/H2＝1000/100/200mL/min(sccm)，将处理温度设为设定温度800℃(晶片温度650℃)，将向等离子体供给的功率设为3.4kW，将处理时间设定为使得在硅基板301上形成的氧化膜的膜厚达到4nm，在腔室1内实施低压条件的第一氧化工序。
在第一氧化工序后，将处理压力设为400Pa(3Torr)，使用Ar、O2和H2作为处理气体，将流量比设为Ar/O2/H2＝1000/100/200mL/min(sccm)，将处理温度设为设定温度800℃(晶片温度650℃)，将向等离子体供给的功率设为3.4kW，将处理时间设定为使得在硅基板301上形成的氧化膜的膜厚达到8nm，在腔室1内实施高压条件的第二氧化工序，在第一多晶硅层305(FG Poly)和第二多晶硅层309(CG Poly)、以及硅化钨层310(WSi)的露出面上选择性地形成硅氧化膜。
利用TEM(透过型电子显微镜)观察如上所述进行了等离子体氧化处理的闪存元件300。其结果如图10所示。从该图10可确认，在作为浮栅的第一多晶硅层305(FG Poly)、作为控制栅的第二多晶硅层309(CG Poly)、和硅化钨层310(WSi)的侧部，以大致均匀的膜厚形成有硅氧化膜。另外，没有发现硅化钨层310(WSi)的膨胀，钨(W)的氧化被抑制。
在第一多晶硅层305(FG Poly)的下部的边缘部分(图10中用圆圈包围的部位)，氧化进行，形成鸟嘴形状部分。从以上的结果可确认，通过实施低压条件和高压条件的2步骤的等离子体氧化处理，钨等高熔点金属的氧化被抑制，能够避免颗粒的产生和形状异常。另外，因为在多晶硅层的边缘部能够形成适当的鸟嘴，所以可抑制来自边缘部分的漏电流的增加，能够制造出能够应对微细化的可靠性高的闪存元件。
示意性地表示以上的等离子体氧化处理后的闪存元件300，如图9B所示。即，在作为浮栅的第一多晶硅层305(FG Poly)的侧壁上，以均匀的厚度形成有硅氧化膜311，在作为控制栅的第二多晶硅层309(CG Poly)的侧壁上，以均匀的厚度形成有硅氧化膜312，在硅化钨层310(WSi)的侧壁上，以均匀的厚度形成有极薄的硅氧化膜313。另外，在第一多晶硅层305(FG Poly)下面的隧道氧化膜304的边缘部形成有鸟嘴形状部分311a，在第一多晶硅层305上面的第一硅氧化膜306的边缘部形成有鸟嘴形状部分311b。另外，在作为控制栅的第二多晶硅层309(CG Poly)下面的第二硅氧化膜308的边缘部形成有鸟嘴形状部分312a。
此外，本发明并不限定于上述实施方式，能够进行各种变形。例如，在上述实施方式中，对将本发明应用于多晶硅层与硅化钨层的叠层体的氧化处理的例子进行了说明，但是，并不限定于此，能够使用其它高熔点金属的硅化物层代替硅化钨层，也能够使用硅化物以外的含金属层。另外，也可以使用多晶硅层以外的硅层。另外，在上述实施方式中，对多晶硅层与硅化钨层形成叠层体的例子进行了说明，但是不一定需要叠层。另外，作为等离子体处理装置，并不限定于RLSA微波等离子体处理装置，也能够使用ICP(感应耦合型等离子体)方式、表面波等离子体方式、ECR等离子体方式、磁控管方式等各种等离子体处理装置。
另外，除了晶体管的栅电极和闪存元件以外，本发明还能够应用于例如需要抑制金属硅化物中的金属的氧化，同时选择性地氧化含硅的材料的各种半导体装置的制造。另外，作为半导体基板，并不限于硅基板，可以使用化合物半导体基板，另外，也不限于半导体基板，也能够应用于液晶装置用的玻璃基板等其它基板。

Claims (24)

1.一种等离子体氧化处理方法，对至少具有硅层和含金属层的构造体进行氧化处理，至少在所述硅层的侧壁上形成硅氧化膜，其特征在于，包括：
使用至少含有氢气和氧气的处理气体，在1.33～66.67Pa的处理压力下，进行第一等离子体氧化处理的工序；和
在进行所述第一等离子体氧化处理后，使用至少含有氢气和氧气的处理气体，在133.3～1333Pa的处理压力下，进行第二等离子体氧化处理的工序。
2.根据权利要求1所述的等离子体氧化处理方法，其特征在于：
所述硅层由多晶硅层构成，所述含金属层由金属硅化物层构成，所述构造体是将它们叠层而形成的叠层体。
3.根据权利要求2所述的等离子体氧化处理方法，其特征在于：
所述金属硅化物层为硅化钨层。
4.根据权利要求1所述的等离子体氧化处理方法，其特征在于：
所述第一等离子体氧化处理的处理温度为250～800℃。
5.根据权利要求1～4中任一项所述的等离子体氧化处理方法，其特征在于：
所述第二等离子体氧化处理的处理温度为250～800℃。
6.根据权利要求1所述的等离子体氧化处理方法，其特征在于：
使用利用具有多个缝隙的平面天线向处理室内导入微波以产生等离子体的等离子体处理装置进行。
7.一种半导体装置的制造方法，其特征在于，包括：
在半导体基板上形成第一绝缘膜的工序；
在该第一绝缘膜上形成至少具有多晶硅层和含金属层的叠层膜的工序；
对所述叠层膜进行蚀刻处理，形成多晶硅层和含金属层的叠层体的工序；
使用至少含有氢气和氧气的处理气体，在1.33～66.67Pa的处理压力下，对所述叠层体进行第一等离子体氧化处理的工序；和
在所述第一等离子体氧化处理之后，使用至少含有氢气和氧气的处理气体，在133.3～1333Pa的处理压力下，进行第二等离子体氧化处理的工序。
8.根据权利要求7所述的半导体装置的制造方法，其特征在于：
所述含金属层为金属硅化物层。
9.根据权利要求8所述的半导体装置的制造方法，其特征在于：
金属硅化物层为硅化钨层。
10.根据权利要求7所述的半导体装置的制造方法，其特征在于：
所述第一等离子体氧化处理的处理温度为250～800℃。
11.根据权利要求7～9中任一项所述的半导体装置的制造方法，其特征在于：
所述第二等离子体氧化处理的处理温度为250～800℃。
12.根据权利要求7所述的半导体装置的制造方法，其特征在于：
使用利用具有多个缝隙的平面天线向处理室内导入微波以产生等离子体的等离子体处理装置进行。
13.根据权利要求7～9中任一项所述的半导体装置的制造方法，其特征在于：
所述半导体装置为MOS型晶体管。
14.根据权利要求7所述的半导体装置的制造方法，其特征在于：
所述多晶硅层包括第一多晶硅层和第二多晶硅层，在它们之间设置有第二绝缘膜。
15.根据权利要求14所述的半导体装置的制造方法，其特征在于：
所述第一绝缘膜为隧道氧化膜。
16.根据权利要求14所述的半导体装置的制造方法，其特征在于：
所述第一多晶硅层为浮栅电极，所述第二多晶硅层为控制栅电极。
17.根据权利要求14所述的半导体装置的制造方法，其特征在于：
所述第二绝缘膜通过将氧化膜、氮化膜、氧化膜依次叠层而形成。
18.根据权利要求14～17中任一项所述的半导体装置的制造方法，其特征在于：
所述半导体装置为闪存元件。
19.一种等离子体氧化处理方法，对从下面开始依次形成有氧化膜、第一多晶硅层、绝缘膜、第二多晶硅层、和含金属层的基板进行氧化处理，至少在所述第一和第二多晶硅层的侧壁上形成硅氧化膜，其特征在于，包括：
使用至少含有氢气和氧气的处理气体，在1.33～66.67Pa的处理压力下，进行第一等离子体氧化处理的工序；
在所述第一等离子体氧化处理之后，使用至少含有氢气和氧气的处理气体，在133.3～1333Pa的处理压力下，进行第二等离子体氧化处理的工序。
20.根据权利要求19所述的等离子体氧化处理方法，其特征在于：
所述含金属层为金属硅化物层。
21.根据权利要求20所述的等离子体氧化处理方法，其特征在于：
金属硅化物层为硅化钨层。
22.根据权利要求19所述的等离子体氧化处理方法，其特征在于：
所述第一等离子体氧化处理的处理温度为250～800℃。
23.根据权利要求19～22中任一项所述的等离子体氧化处理方法，其特征在于：
所述第二等离子体氧化处理的处理温度为250～800℃。
24.根据权利要求19所述的等离子体氧化处理方法，其特征在于：
使用利用具有多个缝隙的平面天线向处理室内导入微波以产生等离子体的等离子体处理装置进行。
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