KR20090068020A - 전하트랩층을 갖는 불휘발성 메모리소자의 게이트 형성방법 - Google Patents
전하트랩층을 갖는 불휘발성 메모리소자의 게이트 형성방법 Download PDFInfo
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Abstract
소자의 특성을 열화시키지 않으면서 게이트 식각공정에서 발생된 식각 손상을 제거할 수 있는 불휘발성 메모리소자의 게이트 형성방법은, 반도체기판 상에 터널링층, 전하트랩층, 블로킹층 및 컨트롤게이트층을 형성하는 단계와, 컨트롤게이트층 상에, 게이트가 형성될 영역을 한정하는 하드마스크를 형성하는 단계와, 하드마스크를 식각 마스크로 사용하여 컨트롤게이트층, 블로킹층, 전하트랩층 및 터널링층을 식각하여 게이트 패턴을 형성하는 단계, 및 1 ∼ 10mT의 초저압 플라즈마를 이용하여 게이트 패턴의 측면에 식각보상막을 형성하는 단계를 포함한다.
불휘발성 메모리, 전하트랩층, 게이트 식각, 플라즈마 손상, 측면 산화
Description
본 발명은 불휘발성 메모리소자의 제조방법에 관한 것으로서, 특히 전하트랩층을 갖는 불휘발성 메모리소자의 게이트 형성방법에 관한 것이다.
일반적으로, 데이터를 저장하기 위해 사용되는 반도체 메모리소자는 휘발성(volatile) 메모리소자와 불휘발성(non-volatile) 메모리소자로 구별될 수 있다. 휘발성 메모리소자는 전원 공급이 중단됨에 따라 저장된 데이터가 소실되지만, 불휘발성 메모리소자는 전원 공급이 중단되더라도 저장된 데이터가 유지된다. 따라서 이동전화시스템, 음악 및/또는 영상 데이터를 저장하기 위한 메모리카드 및 그 밖의 다른 응용 장치에서와 같이, 전원을 항상 사용할 수 없거나 종종 중단되거나, 또는 낮은 파워 사용이 요구되는 상황에서는 불휘발성 메모리소자가 폭넓게 사용된다. 이와 같은 불휘발성 메모리소자의 대표적인 예가 일괄 소거가 가능한 플래시(flash) 메모리이다.
플래시 메모리소자의 셀 트랜지스터는, 일반적인 불휘발성 메모리소자와 마찬가지로 적층된 게이트(stacked gate) 구조를 갖는 것이 대표적이다. 적층된 게이 트 구조의 대표적인 것이 폴리실리콘막을 아이피오(IPO; Inter-Poly Oxide)로 캡핑(capping)하고 있는 플로팅게이트형 구조이다. 플로팅게이트형 플래시 메모리소자는 확장성(extendibility)이 우수하여 최근에는 멀티 레벨 칩(multi-level chip)까지 개발이 진행되고 있다. 그러나, 최근에는 플로팅게이트를 적용한 플래시 메모리소자의 고집적화가 급격히 이루어짐에 따라, 인접 셀의 차지(charge) 상태에 따라 문턱전압이 급격하게 변화되는 상호간섭(interference) 또는 커플링(coupling) 문제가 심각하게 대두되고 있다. 따라서, 이러한 인접 셀 간의 상호간섭을 극복하기 위한 새로운 셀 구조에 대한 시도가 이루어지고 있다.
최근에는 집적도가 증가하더라도 셀 간에 간섭현상이 덜 발생하는 전하트랩층(charge trapping layer)을 갖는 불휘발성 메모리소자에 대한 관심이 증대되고 있다. 전하트랩층을 갖는 불휘발성 메모리소자는, 채널영역을 갖는 기판 상에 터널링층(tunneling layer), 전하트랩층, 블로킹층(blocking layer) 및 컨트롤게이트전극이 순차적으로 적층된 구조를 갖는 것이 일반적이다.
한편, 반도체 메모리소자의 디자인 룰(design rule)이 점차 미세해지면서 게이트 패턴을 형성하기 위한 식각공정이 더욱 어려워지고 있다. 예컨대 전하트랩형 불휘발성 메모리소자에서 게이트 구조를 형성하기 위해서는 반도체기판 상에 터널링층, 전하트랩층, 블로킹층 및 컨트롤게이트 전극층을 차례로 적층한 후, 디자인 룰에 따라 적층 막들을 요구하는 스케일로 패터닝하는 공정이 필수적이다. 이러한 패터닝공정은 통상 높은 에너지를 사용하는 건식식각 공정으로 이루어지는데, 이 과정에서 게이트 구조를 이루고 있는 여러 막들이 손상(damage)을 입게 된다. 특 히, 전하트랩층과 터널링층의 가장자리 부분에 이러한 손상이 집중될 수 있다.
전하트랩형 불휘발성 메모리소자에서, 프로그램 또는 소거 동작과 같은 동작들이 반복적으로 이루어지는 싸이클링(cycling)에서 전하트랩층에 트랩된 전자들이 인접 셀 또는 상부로 누설되지 않도록 하는 전하저장특성, 즉 리텐션(retention)은 소자의 특성을 결정하는 중요한 요소가 되고 있다. 프로그램 동작에 의해 전하트랩층에 트랩된 전자가 읽기동작을 수행하는 동안 인접 셀로 이동하게 되면 메모리 셀의 문턱전압이 변화하게 되고 결국 소자의 불량이 발생하는 것이다. 게이트 패터닝 과정에서 발생한 전하트랩층 또는 터널링층의 손상은 전하(charge) 손실을 유발하므로, 게이트 패터닝 공정 후 열처리 등을 통하여 이러한 손상을 회복시키는 공정이 수반된다.
최근에는 디자인 룰의 감소에 따라 게이트의 선폭이 작아지면서 발생하는 저항문제를 해결하기 위하여, 기존의 폴리실리콘이나 텅스텐 실리사이드(WSi) 외에 텅스텐(W), 티타늄나이트라이드(TiN), 탄탈륨나이트라이드(TaN), 루테늄(Ru)과 같은 새로운 저저항 게이트물질을 사용하게 되었다. 이에 따라, 게이트 식각 공정의 난이도는 급격하게 높아지고, 식각공정에서 발생한 손상(damage)을 치유하기 위한 공정은 더욱 까다로워졌다. 게이트 식각공정에서 발생한 손상을 치유하는 방법으로 널리 사용되는 것은, 고온의 플라즈마를 이용하여 게이트 패턴의 측벽을 산화시키는 방법이다. 그러나, 새롭게 사용되는 상기 저저항 게이트 도전체들은 산화반응이 매우 빠르게 일어나기 때문에, 고온 플라즈마 산화방법을 적용할 경우 손상된 부분만 선택적으로 산화시키기가 매우 어렵다. 특히, 텅스텐(W)을 게이트 도전체로 사 용할 경우에는 텅스텐(W)의 산화반응이 너무 쉽게 일어나기 때문에 실리콘나이트라이드를 보호막으로 사용하기도 하지만 게이트의 특성을 열화시키는 문제점이 있다.
본 발명이 이루고자 하는 기술적 과제는, 소자의 특성을 열화시키지 않으면서 게이트 식각공정에서 발생한 식각 손상을 제거할 수 있는 불휘발성 메모리소자의 게이트 형성방법을 제공하는 데 있다.
상기 기술적 과제를 이루기 위하여 본 발명에 따른 불휘발성 메모리소자의 게이트 형성방법은, 반도체기판 상에 터널링층, 전하트랩층, 블로킹층 및 컨트롤게이트층을 형성하는 단계와, 컨트롤게이트층 상에, 게이트가 형성될 영역을 한정하는 하드마스크를 형성하는 단계와, 하드마스크를 식각 마스크로 사용하여 컨트롤게이트층, 블로킹층, 전하트랩층 및 터널링층을 식각하여 게이트 패턴을 형성하는 단계, 및 1 ∼ 10mT의 초저압 플라즈마를 이용하여 게이트 패턴의 측면에 식각보상막을 형성하는 단계를 포함하는 것을 특징으로 한다.
상기 컨트롤게이트층은 폴리실리콘막, 텅스텐(W)막, 텅스텐실리사이드(WSi)막, 텅스텐나이트라이드(WN)막, 탄탈륨나이트라이드(TaN)막, 티타늄나이트라이드(TiN), 루테늄(Ru) 중의 어느 하나 또는 둘 이상의 적층막으로 형성할 수 있다.
상기 식각보상막을 형성하는 단계는 고밀도 플라즈마(HDP) 방식을 이용하여 상기 게이트 패턴의 측면을 산화시키는 단계를 포함할 수 있다.
상기 게이트 패턴의 측면을 산화시키는 단계는, 1 ∼ 100mT의 압력과, 200 ∼ 500℃의 온도에서 실시할 수 있다.
상기 게이트 패턴의 측면을 산화시키는 단계는 산소(O2), 헬륨(He), 아르곤(Ar) 또는 수소(H2) 중의 어느 하나 또는 둘 이상을 조합하여 사용하여 수행할 수 있다.
상기 게이트 패턴의 측면을 산화시키는 단계에서, 상기 게이트 패턴 측면에 10 ∼ 100Å의 산화막이 형성되도록 하는 것이 바람직하다.
상기 전하트랩층은 스토이키오메트릭(sotichiometric) 실리콘나이트라이드(Si3N4)막, 실리콘-리치(Si-rich) 실리콘나이트라이드(SixNy)막, 또는 스토이키오메트릭 실리콘나이트라이드(Si3N4)막과 실리콘-리치(Si-rich) 실리콘나이트라이드(SixNy)막이 적층된 구조로 형성할 수 있다.
본 발명에 따르면, 저온 초저압의 플라즈마를 이용하여 산소 라디칼(radical)을 생성하여 게이트 패턴의 측면을 강제로 산화시킴으로써 게이트 패터닝 공정에서 발생하는 식각 손상을 소자의 특성을 열화시키지 않으면서 효과적으로 제거할 수 있다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하기로 한다. 그러나, 본 발명의 실시예들은 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 아래에서 상술하는 실시예들로 인해 한정되는 것으로 해석되 어서는 안된다.
본 발명은 저온 초저압 플라즈마를 이용하여 산소 라디칼(radical)을 생성하여 게이트 패턴의 측면을 강제로 산화시키고 부산물을 초저압에서 빼내는 것을 특징으로 한다.
도 1 내지 도 3은 본 발명의 일 실시예에 따른 반도체 메모리소자의 게이트 형성방법을 설명하기 위한 단면도들로서, 전하트랩층을 갖는 불휘발성 메모리소자의 게이트 형성 과정을 나타내는 단면도들이다.
도 1을 참조하면, 소자분리막(102)이 형성된 반도체기판(100) 상에 터널링층(110)을 형성한다. 터널링층(110)은 습식산화(wet oxidation) 공정, 건식산화(dry oxidation) 공정 또는 라디컬산화(radical oxidation) 공정을 이용하여 옥사이드막으로 형성할 수 있다. 터널링층(110)을 형성한 후에는, NO 분위기 또는 N2O 분위기에서 열처리(anneal)를 수행하여 반도체기판(100)과 터널링층(110) 사이의 계면특성을 개선시킬 수 있다.
다음에 터널링층(110) 상에 전하트랩층(120)을 형성한다. 전하트랩층(120)은 스토이키오메트릭(sotichiometric) 실리콘나이트라이드(Si3N4)막, 실리콘-리치(Si-rich) 실리콘나이트라이드(SixNy)막, 또는 스토이키오메트릭 실리콘나이트라이드(Si3N4)막과 실리콘-리치(Si-rich) 실리콘나이트라이드(SixNy)막이 적층된 구조로 형성할 수 있다.
다음에, 전하트랩층(120) 상에, 전하트랩층(120)에 트랩된 전자가 컨트롤게 이트전극으로 빠져 나가는 것을 방지하기 위한 블로킹층(130)을 형성한다. 블로킹층(130)은 알루미늄옥사이드(Al2O3)막, 하프늄옥사이드(HfO2) 또는 하프늄알루미늄옥사이드(HfAlO)막과 같은 하이-케이(high-K) 물질을 포함하는 구조로 형성할 수 있다.
도 2를 참조하면, 블로킹층(130) 위에, 컨트롤게이트전극(140)과 저저항층(150)을 형성한다. 컨트롤게이트전극(140)은 예를 들어 n형 불순물이 고농도로 도핑된 폴리실리콘막으로 형성하거나, 일함수(work function)가 높은 금속, 예를 들어 텅스텐(W)막, 텅스텐실리사이드(WSi)막, 텅스텐나이트라이드(WN)막, 탄탈륨나이트라이드(TaN)막, 티타늄나이트라이드(TiN), 루테늄(Ru)막의 단일층 또는 이들의 적층막으로 형성할 수 있다. 저저항층(150)은 컨트롤게이트전극(140)의 저항을 낮추기 위한 것으로서, 폴리실리콘막/텅스텐실리사이드막 구조나, 또는 텅스텐나이트라이드(WN)막/텅스텐(W)막 구조로 형성한다.
저저항층(150) 위에, 게이트 패턴을 형성하기 위한 하드마스크(160)를 형성한다. 하드마스크(160)는 소정 두께의 실리콘질화막으로 형성한다. 다음, 상기 하드마스크(160)를 식각마스크로 사용하여 저저항층(150), 컨트롤게이트전극(140), 블로킹층(130), 전하트랩층(120) 및 터널링층(110)을 차례로 식각한다. 상기 식각공정은 높은 에너지의 플라즈마를 이용한 건식식각으로 이루어지는데, 이 과정에서 게이트 구조를 이루고 있는 막질들의 측면이 손상(damage)을 받게 되어 소자의 특성에 좋지 않은 영향을 미치게 된다. 특히 전하트랩층(120)의 측면에 발생한 손상 은 전하트랩층(120)에 트랩된 전하의 누설통로가 되어 소자의 정보저장 특성, 즉 리텐션 특성을 저하시키는 원인이 된다.
이러한 게이트 패턴의 손상을 제거하기 위하여 통상적으로, 게이트 패터닝 후 세정공정을 진행하는데, 게이트 저항을 감소시키기 위하여 도입된 새로운 게이트 도전물질로 인해 세정공정에 많은 제한이 따르며 공정이 까다로워진다. 따라서, 게이트 측면 손상의 불충분한 제거로 인해 누설전류가 발생하여 제품의 신뢰성이 저하되는 결과가 초래될 수 있다. 본 발명에서는 식각공정으로 인한 게이트 패턴의 손상을 치유하기 위하여 다음과 같은 공정을 수행한다.
도 3을 참조하면, 이방성 건식식각으로 인해 게이트 패턴이 손상을 입은 상태에서 저온, 저압의 플라즈마 산화공정을 실시하여 게이트 패턴의 측면을 얇게 산화시켜 산화막(170)이 형성되도록 한다. 상기 저온, 저압 플라즈마 산화공정은 고밀도 플라즈마(HDP) 방식으로서 200 ∼ 500℃의 온도에서 산화반응이 일어나며, 공정 압력은 1 ∼ 100mT의 범위가 바람직하다. 상기 산화공정에서의 플라즈마를 형성하는 물질로는 산소(O2), 헬륨(He), 아르곤(Ar) 또는 수소(H2)를 하나 또는 둘 이상을 조합하여 사용할 수 있다. 상기 저온, 저압 플라즈마 산화공정에 의해 게이트 패턴 측면에 형성되는 산화막(170)의 두께는 게이트 패턴의 손상 정도 또는 게이트 도전층의 종류에 따라 달라질 수 있는데, 실리콘단결정을 기준으로 10 ∼ 100Å 정도가 형성되도록 하는 것이 바람직하다.
상기한 저온, 저압 플라즈마 산화공정에 의해 게이트 패턴 측면의 손상 부위 가 산화되면서 손상이 제거된다.
이상 본 발명을 바람직한 실시예를 들어 상세하게 설명하였으나, 본 발명은 상기 실시예에 한정되지 않으며, 본 발명의 기술적 사상 내에서 당 분야에서 통상의 지식을 가진 자에 의하여 여러 가지 변형이 가능함은 당연하다.
도 1 내지 도 3은 본 발명의 일 실시예에 전하트랩층을 갖는 불휘발성 메모리소자의 게이트 형성 과정을 나타내는 단면도들이다.
Claims (8)
- 반도체기판 상에 터널링층, 전하트랩층, 블로킹층 및 컨트롤게이트층을 형성하는 단계;상기 컨트롤게이트층 상에, 게이트가 형성될 영역을 한정하는 하드마스크를 형성하는 단계;상기 하드마스크를 마스크로 사용하여 상기 컨트롤게이트층, 블로킹층, 전하트랩층 및 터널링층을 식각하여 게이트 패턴을 형성하는 단계; 및1 ∼ 10mT의 초저압 플라즈마를 이용하여 상기 게이트 패턴의 측면에 식각보상막을 형성하는 단계를 포함하는 것을 특징으로 하는 전하트랩층을 갖는 불휘발성 메모리소자의 게이트 형성방법.
- 제1항에 있어서,상기 컨트롤게이트층은 폴리실리콘막, 텅스텐(W)막, 텅스텐실리사이드(WSi)막, 텅스텐나이트라이드(WN)막, 탄탈륨나이트라이드(TaN)막, 티타늄나이트라이드(TiN), 루테늄(Ru) 중의 어느 하나 또는 둘 이상의 적층막으로 형성하는 것을 특징으로 하는 전하트랩층을 갖는 불휘발성 메모리소자의 게이트 형성방법.
- 제1항에 있어서,상기 식각보상막을 형성하는 단계는,고밀도 플라즈마(HDP) 방식을 이용하여 상기 게이트 패턴의 측면을 산화시키는 단계를 포함하는 것을 특징으로 하는 전하트랩층을 갖는 불휘발성 메모리소자의 게이트 형성방법.
- 제3항에 있어서,상기 게이트 패턴의 측면을 산화시키는 단계는,1 ∼ 100mT의 압력에서 실시하는 것을 특징으로 하는 전하트랩층을 갖는 불휘발성 메모리소자의 제조방법.
- 제3항에 있어서,상기 게이트 패턴의 측면을 산화시키는 단계는, 200 ∼ 500℃의 온도에서 실시하는 것을 특징으로 하는 전하트랩층을 갖는 불휘발성 메모리소자의 제조방법.
- 제3항에 있어서,상기 게이트 패턴의 측면을 산화시키는 단계에서,산소(O2), 헬륨(He), 아르곤(Ar) 또는 수소(H2) 중의 어느 하나 또는 둘 이상을 조합하여 사용하는 것을 특징으로 하는 전하트랩층을 갖는 불휘발성 메모리소자의 제조방법.
- 제1항에 있어서,상기 식각보상막은 상기 게이트 패턴의 측면에 10 ∼ 100Å의 산화막이 형성되도록 하는 것을 특징으로 하는 전하트랩층을 갖는 불휘발성 메모리소자의 제조방법.
- 제1항에 있어서,상기 전하트랩층은 스토이키오메트릭(sotichiometric) 실리콘나이트라이드(Si3N4)막, 실리콘-리치(Si-rich) 실리콘나이트라이드(SixNy)막, 또는 스토이키오메트릭 실리콘나이트라이드(Si3N4)막과 실리콘-리치(Si-rich) 실리콘나이트라이드(SixNy)막이 적층된 구조로 형성하는 것을 특징으로 하는 전하트랩층을 갖는 불휘발성 메모리소자의 제조방법.
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