KR20090101592A - 산화막 형성 방법 및 이를 이용한 게이트 형성 방법 - Google Patents

산화막 형성 방법 및 이를 이용한 게이트 형성 방법

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KR20090101592A
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oxide film
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최길현
박희숙
백종민
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삼성전자주식회사
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Abstract

산화막 형성 및 이를 이용한 게이트 형성 방법에서, 상기 산화막을 형성하기 위한 방법으로 실리콘을 포함하는 막에, 산소를 포함하는 가스와 수소를 사용하고 상기 수소의 유량이 전체 유량의 50%보다 낮아지도록 핼륨을 첨가하여 플라즈마 처리한다. 이로써, 상기 실리콘을 포함하는 막 상에 선택적으로 산화막이 형성된다. 상기 방법에 의하면, 트랩 사이트가 감소되어 높은 신뢰성을 가지면서 실리콘을 포함하는 막 상에만 산화막을 형성할 수 있다.

Description

산화막 형성 방법 및 이를 이용한 게이트 형성 방법{Method of forming an oxide layer and method of forming a gate using the same}
본 발명은 산화막 형성 방법 및 이를 이용한 게이트 형성 방법에 관한 것이다. 보다 상세하게는, 실리콘만을 선택적으로 산화시켜 높은 신뢰성을 갖는 실리콘 산화막을 형성하는 방법 및 이를 이용한 게이트 형성 방법에 관한 것이다.
반도체 소자를 형성하기 위하여 폴리실리콘, 산화막 등과 같은 박막형성 공정 및 이들 박막의 패터닝 공정이 수반되어야 한다. 예를들어, 트랜지스터의 게이트를 형성하는 공정은 게이트 박막을 형성한 후, 플라즈마 식각이나 반응성 이온 식각(reactive ion etching; RIE)등의 건식 식각 공정이 수반된다. 그러나, 상기 건식 식각 공정을 이용하여 게이트를 형성하는 경우, 게이트 산화막의 가장자리가 식각에 의해 손상되는 문제가 있다. 이러한 게이트 산화막의 가장자리의 손상은 상기 게이트 산화막의 절연 파괴 전압(breakdown voltage)에 영향을 주어 소자의 신뢰성을 저해하는 요소가 된다. 따라서, 이러한 게이트 산화막의 식각 손상을 치유하기 위하여 상기 게이트 패턴을 형성한 후, 재산화공정(reoxidation process)이라고 불리는 추가적인 산화공정을 수행하고 있다.
한편, 반도체 소자의 디자인 룰이 감소함에 따라 배선의 저항 감소가 요구되고 있다. 특히, 게이트의 경우에는 게이트 전극의 저항을 낮추는 동시에 게이트 전극의 높이 및 선폭을 감소시키기 위하여, 폴리실리콘막 상에 낮은 비저항을 갖는 금속층 또는 금속 실리사이드층을 적층시킨 금속 게이트 전극을 사용하고 있다.
상기 금속 게이트 전극을 형성함에 있어서 문제로 제기되는 것 중의 하나는 상기 게이트 산화막을 큐어링하기 위한 재산화 공정 시에 상기 금속 게이트 전극의 표면이 산화된다는 것이다. 특히, 상기 금속 게이트 전극이 내산화성이 약한 물질을 포함하는 경우에 상기 재산화 공정중에 상기 금속 게이트 전극 표면이 빠른 속도로 산화되어, 게이트 전극의 형태가 불량해지고 게이트 전극의 저항이 크게 증가하게 될 뿐 아니라 이웃하는 게이트 전극들이 서로 쇼트되는 등의 불량이 발생된다. 따라서, 이러한 문제점을 방지하기 위하여, 상기 금속 게이트 전극의 재산화 공정 시에 금속 물질이 산화되는 것을 억제시키면서 폴리실리콘막 및 실리콘 기판을 선택적으로 산화시키기 위한 이른바 선택적 산화 공정이 적용된다. 예를들어, 상기 산화 공정 시에 산소 뿐 아니라 수소를 유입함으로써 상기 금속 게이트 전극의 산화를 억제하고 폴리실리콘 및 기판을 선택적으로 산화시킬 수 있다. 그러나, 전극, 베리어막, 오믹막을 구성하는 물질중에서 적어도 어느 하나를 티타늄과 같은 내산화성이 취약한 물질로 사용하는 경우, 기존의 퍼니스를 사용하는 고온의 라디컬 산화 공정에서 선택적 산화가 불가능해진다. 따라서, 이를 극복하기 위해서는 금속 측벽에 산화 방지막을 형성하여야 하지만 이 경우 소자의 집적도를 향상시키기가 어렵다. 따라서, 이러한 문제를 감소시키기 위해서 플라즈마 방식의 선택적 산화 공정을 수행하고 있다.
그런데, 상기 플라즈마 방식의 선택적 산화 공정을 수행하더라도 산화 공정 온도를 상승시키는 경우 상기 금속 게이트 전극이 산화될 수 있다. 때문에, 상기 선택적 산화 공정 시에 산화 온도를 500℃이상으로 상승시키는 것이 어렵다. 그런데, 상기 선택적 산화 공정 시의 산화 온도가 낮은 경우에는 상기 재산화에 의한 게이트 산화막 패턴의 큐어링 특성이 양호하지 않아서 양질의 게이트 산화막 패턴을 수득하는 것이 용이하지 않다. 특히, 낮은 온도에서 게이트의 재산화가 이루어지는 경우에는 트랜지스터의 절연 파괴 전압이 낮아지게 된다.
힌편, 상기 금속 게이트 전극의 산화를 억제시키기 위해서는 상기 산화 공정 시에 수소의 유입량을 크게 증가시켜야 한다. 특히, 상기 산화 공정을 고온에서 수행하기 위해서는 상기 수소의 유입량을 더욱 증가시켜야 한다. 그러나, 상기 수소의 유입량이 증가되면 실리콘과 게이트 산화막 사이의 계면 부위에 수소에 의한 트랩 사이트가 생성될 수 있다. 때문에, 상기 수소 유입량이 증가되면 상기 게이트 산화막 내의 생성된 트랩 사이트에 의해 트랜지스터의 신뢰성이 나빠지게 된다.
이와같이, 상기 재산화 공정에서 상기 금속 게이트 전극의 산화를 억제시키면서 게이트 산화막의 큐어링 특성을 양호하게 하는 것이 용이하지 않다. 이로인해, 절연 파괴 전압이 상승되고 높은 신뢰성을 갖는 금속 게이트 전극을 포함하는 트랜지스터를 제조하는 것이 용이하지 않다.
본 발명의 목적은 금속에 대한 산화가 억제되고 트랩 사이트가 감소되고 높은 신뢰성을 갖는 양질의 산화막 형성 방법을 제공하는데 있다.
본 발명의 다른 목적은 상기한 산화막을 포함하는 게이트 형성 방법을 제공하는데 있다.
상기한 목적을 달성하기 위한 본 발명의 일 실시예에 따른 산화막 형성 방법으로, 실리콘을 포함하는 막에, 산소를 포함하는 가스와 수소를 사용하고, 상기 수소의 유량이 전체 유량의 50%보다 낮아지도록 핼륨을 첨가하여 플라즈마 처리함으로써, 상기 실리콘을 포함하는 막 상에 선택적으로 산화막을 형성한다.
상기 산소를 포함하는 가스와 수소의 유량의 합에 대해 상기 수소의 유량은 15% 내지 97%일 수 있다.
상기 산소를 포함하는 가스는 O2, O3, NO 및 N2O로 이루어지는 군에서 선택된 적어도 하나일 수 있다.
상기 플라즈마 처리 시의 공정온도는 200 내지 1000℃일 수 있다.
상기 실리콘을 포함하는 막은 단결정 실리콘 기판 또는 폴리실리콘막을 포함할 수 있다.
상기 산화막을 형성하기 이 전에, 상기 실리콘을 포함하는 막의 일부 영역에 금속 물질을 형성할 수 있다.
상기한 목적을 달성하기 위한 본 발명의 일 실시예에 따른 게이트 형성 방법으로, 기판 상에 게이트 산화막, 폴리실리콘막 및 금속을 포함하는 도전막을 적층한다. 상기 도전막, 폴리실리콘막 및 게이트 산화막을 순차적으로 패터닝하여 게이트 산화막 패턴, 폴리실리콘막 패턴 및 도전막 패턴을 형성한다. 다음에, 상기 기판에, 산소를 포함하는 가스와 수소 및 상기 수소의 유량이 전체 유량의 50%보다 낮아지도록 핼륨을 첨가하여 플라즈마 처리함으로써, 상기 기판 및 폴리실리콘 패턴의 측벽에 선택적으로 산화막을 형성하는 단계를 포함한다.
상기 산소를 포함하는 가스와 수소의 유량의 합에 대해 상기 수소의 유량은 15% 내지 97%일 수 있다.
상기 플라즈마 시의 공정온도는 200 내지 1000℃일 수 있다.
상기 도전막은 텅스텐을 포함할 수 있다.
상기 폴리실리콘막과 도전막 사이에 베리어 금속막을 형성할 수 있다. 상기 베리어 금속막은 텅스텐 질화물, 티타늄 질화물, 탄탈륨 질화물을 포함할 수 있다.
상기 도전막 상에 하드 마스크 패턴을 형성할 수 있다.
상기한 목적을 달성하기 위한 본 발명의 다른 실시예에 따른 게이트 형성 방법으로, 기판 상에 터널 산화막, 폴리실리콘막, 유전막 및 금속을 포함하는 도전막을 적층한다. 상기 도전막, 유전막, 폴리실리콘막 및 터널 산화막을 순차적으로 패터닝하여 터널 산화막 패턴, 플로팅 게이트 패턴, 유전막 패턴 및 콘트롤 게이트 패턴을 형성한다. 상기 기판에, 산소를 포함하는 가스와 수소 및 상기 수소의 유량이 전체 유량의 50%보다 낮아지도록 핼륨을 첨가하여 플라즈마 처리함으로써, 상기 기판 및 플로팅 게이트 패턴의 측벽에 선택적으로 산화막을 형성한다.
상기 산소를 포함하는 가스와 수소의 유량의 합에 대해 상기 수소의 유량은 15% 내지 97%일 수 있다.
상기 플라즈마 시의 공정온도는 200 내지 1000℃일 수 있다.
상기 도전막은 텅스텐을 증착시켜 형성할 수 있다.
상기 도전막은 폴리실리콘 및 텅스텐을 포함하는 금속 물질을 적층시켜 형성할 수 있다.
상기 플라즈마 처리에 의해 상기 콘트롤 게이트 패턴에 포함된 폴리실리콘 표면에도 산화막을 형성할 수 있다.
본 발명의 방법에 의하면, 수소 분압을 낮추면서 고온으로 플라즈마 산화 공정을 수행하여 산화막을 형성할 수 있다. 상기 수소 분압이 0.5 이하로 충분히 낮음에도 불구하고 금속물질은 거의 산화시키지 않고 실리콘만을 산화시켜 실리콘 산화막을 형성할 수 있다. 또한, 상기 수소 분압이 낮음에 따라 형성되는 실리콘 산화막과 실리콘 사이의 계면에 트랩 사이트가 감소됨으로써 실리콘 산화막의 특성이 양호해진다. 더구나, 고온에서 산화하더라도 금속물질의 산화가 억제되기 때문에, 재산화 공정 시에 식각 손상을 방지하는 효과가 더욱 높아진다. 특히, 본 발명에서와 같이, 핼륨을 첨가함으로써 수소 분압을 낮추어 플라즈마 산화 공정을 수행하더라도 핼륨을 첨가하지 않는 경우와 비교할 때 실리콘의 산화율이 거의 감소되지 않는다. 그러므로, 상기 핼륨을 첨가하더라도 산화막 형성을 위한 공정 시간이 증가되지 않는다.
도 1은 본 발명의 실시예 1에 따른 실리콘 산화막의 형성 방법을 나타내는 단면도들이다.
도 2 내지 도 4는 본 발명의 실시예 2에 따른 게이트 형성 방법을 나타내는 단면도들이다.
도 5 은 본 발명의 실시예 3에 따른 트랜지스터의 제조 방법을 나타내는 단면도이다.
도 6 내지 도 8은 본 발명의 실시예 4에 따른 비휘발성 메모리 소자의 게이트의 제조 방법을 나타내는 단면도들이다.
도 9는 본 발명의 실시예 5에 따른 비휘발성 메모리 셀의 제조 방법을 나타내는 단면도이다.
도 10은 플라즈마 산화 공정 시의 온도에 따른 트랜지스터의 항복 전압 특성을 나타내는 그래프이다.
도 11은 플라즈마 산화 공정 시의 공정 조건별로 산화율(oxidation rate)을 나타내는 그래프이다.
도 12는 플라즈마 산화 공정 시의 수소 분압 조건을 달리하여 트랜지스터들을 제조하고 각 트랜지스터의 신뢰성을 측정한 그래프이다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하고자 한다.
본문에 개시되어 있는 본 발명의 실시예들에 대해서, 특정한 구조적 내지 기능적 설명들은 단지 본 발명의 실시예를 설명하기 위한 목적으로 예시된 것으로, 본 발명의 실시예들은 다양한 형태로 실시될 수 있으며 본문에 설명된 실시예들에 한정되는 것으로 해석되어서는 안된다.
본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 본문에 상세하게 설명하고자 한다. 그러나, 이는 본 발명을 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다.
실시예 1
도 1은 본 발명의 실시예 1에 따른 실리콘 산화막의 형성 방법을 나타내는 단면도들이다.
도 1을 참조하면, 단결정 실리콘 기판(100)이 마련된다. 도시되지는 않았지만, 상기 단결정 실리콘 기판(100) 상에는 실리콘을 포함하는 패턴 및 금속을 포함하는 패턴 중 적어도 어느 하나의 패턴이 형성될 수 있다. 또는, 도시된 것과 같이, 상기 단결정 실리콘 기판(100) 상에 어떠한 패턴도 형성되지 않을 수도 있다.
상기 단결정 실리콘 기판(100)을 챔버 내에 인입하고, 상기 챔버 내의 단결정 실리콘 기판(100)으로 산소를 포함하는 가스, 수소 및 핼륨을 첨가하여 플라즈마 산화 공정을 수행한다. 즉, 상기 플라즈마 산화 공정에 의해 상기 단결정 실리콘 기판(100)의 표면이 산화됨으로써 실리콘 산화막(102)을 형성한다.
상기 산소를 포함하는 가스는 단결정 실리콘 기판(100)을 산화시키기 위한 산화제로써 제공된다. 상기 산소를 포함하는 가스의 예로는 O2, O3, NO, N2O 등을 들 수 있다. 상기 가스들은 단독 또는 2 이상으로 사용될 수 있다.
상기 수소는 금속 물질의 산화를 억제하고 상기 단결정 실리콘 기판(100) 또는 실리콘 물질 표면에만 산화가 수행되도록 하기 위하여 제공된다.
상기 금속 물질의 산화를 억제하기 위하여, 상기 산소를 포함하는 가스 및 수소의 유량의 합에 대해 수소의 유량의 백분율은 15% 내지 97%인 것이 바람직하다. 즉, 상기 수소의 유량/산소를 포함하는 가스의 유량 + 수소의 유량은 0.15 내지 0.97인 것이 바람직하다.
통상적으로, 핼륨을 첨가시키지 않은 선택적인 플라즈마 산화 공정에서, 금속 물질을 산화시키지 않기 하기 위하여 상기 산소를 포함하는 가스 및 수소의 유량의 합에 대해 수소의 유량의 백분율은 90% 이상이 되도록 하여야 한다. 그러나, 본 실시예에서와 같이 핼륨을 첨가시킨 선택적 플라즈마 산화 공정에서는 상기 산소를 포함하는 가스 및 수소의 유량의 합에 대한 수소의 유량의 백분율의 범위가 15% 내지 97% 로써, 종래에 비해 상기 백분율의 범위가 상당히 넓어진다. 즉, 상기 산소를 포함하는 가스 및 수소의 유량의 합에 대해 수소의 유량을 15%수준까지 감소시키더라도 금속 물질이 산화되지 않으면서 실리콘을 산화시킬 수 있다.
상기 핼륨은 상기 수소의 분압을 낮추기 위하여 제공된다. 즉, 상기 핼륨의 유입량을 증가시킴으로써 상기 수소의 분압을 낮출 수 있다. 여기서, 상기 분압은 챔버에 유입되는 전체 가스 유량에서 특정 가스 유량의 비율을 의미한다.
상기 수소의 유량이 전체 유량의 50%보다 높을 경우 생성되는 실리콘 산화막에 트랩 사이트가 증가되기 때문에, 양질의 실리콘 산화막을 형성하기에 바람직하지 않다. 그러므로, 상기 핼륨은 상기 수소 유량이 전체 유량의 50%보다 낮아지게 되도록 첨가시키는 것이 바람직하다. 즉, 상기 플라즈마 산화 공정에서 수소 분압은 0.5 이하가 되도록 한다. 보다 바람직하게는, 상기 핼륨은 수소 분압이 0.2 이하가 되도록 첨가시킨다.
상기 플라즈마 산화 공정에서, 핼륨을 첨가시켜 수소 분압을 낮추는 경우 금속이 거의 산화되지 않으면서 실리콘만을 산화시킬 수 있다. 또한, 상기 핼륨을 첨가시키더라도 상기 핼륨이 첨가되지 않을 때에 비해 실리콘의 산화율이 낮아지지 않는다. 따라서, 상기 핼륨 첨가에 의해 실리콘 산화막을 형성하는데 소요되는 시간이 증가되지 않는다.
상기 플라즈마 산화 공정은 200℃ 내지 1000℃의 온도로 수행될 수 있다. 특히, 상기 핼륨을 첨가시킴으로써 500℃ 이상의 높은 온도에서 산화 공정을 수행하더라도 금속 산화를 억제시킬 수 있다. 때문에, 높은 온도에서 산화 공정을 수행함으로써 양질의 실리콘 산화막을 형성할 수 있다.
실시예 2
도 2 내지 도 4는 본 발명의 실시예 2에 따른 게이트 형성 방법을 나타내는 단면도들이다.
도 2를 참조하면, 단결정 실리콘 기판(200) 상에 게이트 산화막(202), 폴리실리콘막(204) 및 금속을 포함하는 도전막(206)을 적층한다.
상기 게이트 산화막(202)은 열산화 공정을 통해 형성된 실리콘 산화물로 형성될 수 있다. 상기 폴리실리콘막(204)은 화학기상 증착 공정을 통해 형성될 수 있다. 또한, 상기 금속을 포함하는 도전막(206)은 텅스텐, 텅스텐 실리사이드, 티타늄, 티타늄 실리사이드 등과 같은 물질로 이루어질 수 있다. 이들은 단독 또는 2층 이상 적층시켜 형성할 수 있다. 본 실시예에서, 상기 도전막은 텅스텐으로 형성된다.
상기 폴리실리콘막(204)과 금속을 포함하는 도전막(206) 사이에는 폴리실리콘막(204)과 도전막(206)의 접촉 특성을 향상시키기 위한 금속 질화막(도시안됨)이 형성될 수 있다. 예를들어, 상기 금속 질화막은 텅스텐 질화물, 티타늄 질화물, 탄탈륨 질화물 등으로 이루어질 수 있다. 이들은 단독으로 증착되거나 2가지 물질 이상이 적층될 수 있다.
다음에, 상기 도전막(206) 상에 하드 마스크 패턴(208)을 형성한다. 상기 하드 마스크 패턴(208)은 실리콘 질화막을 증착하고 패터닝함으로써 형성할 수 있다.
도 3을 참조하면, 상기 하드 마스크 패턴(208)을 식각 마스크로 사용하여 상기 도전막(206), 폴리실리콘막(204) 및 게이트 산화막(202)을 이방성 식각한다. 상기 공정을 통해, 게이트 산화막 패턴(202a), 폴리실리콘 패턴(204a), 도전막 패턴(206a)이 적층된 게이트 구조를 형성한다. 상기 이방성 식각은 플라즈마 식각 또는 반응성 이온 식각과 같은 건식 식각 공정을 통해 수행된다.
상기 이방성 식각 공정을 수행하면, 상기 게이트 산화막 패턴(202a)의 양측 가장자리 부위에 식각 손상이 발생하게 된다. 그러므로, 상기 식각 손상을 큐어링하기 위한 재산화 공정이 요구된다.
도 4를 참조하면, 상기 게이트 구조를 포함하는 기판(200)을 재산화함으로써 상기 기판(200) 및 폴리실리콘 패턴(204a) 표면 상에 실리콘 산화막(210)을 형성한다. 상기 재산화 공정 시에 상기 금속 물질을 포함하는 도전막 패턴(206a)의 측벽에는 실리콘 산화막(210)이 형성되지 않아야 한다.
구체적으로, 상기 게이트 구조물을 포함하는 기판(200)을 챔버 내에 인입하고 상기 챔버 내의 실리콘 기판(200)으로 산소를 포함하는 가스, 수소 및 핼륨을 첨가하여 플라즈마 산화 공정을 수행한다.
이 때, 상기 핼륨은 상기 수소의 분압을 낮추기 위하여 제공된다. 상기 핼륨은 상기 수소의 분압이 0.5 이하가 되도록 유입된다. 상기 수소의 분압이 낮아짐으로써 실리콘 산화막과 실리콘 기판의 사이 계면에 수소 트랩 사이트가 감소된다.
또한, 상기 산소를 포함하는 가스 및 수소의 유량의 합에 대해 수소의 유량의 백분율은 15 내지 97% 가 되도록 한다.
상기 플라즈마 산화 공정은 200℃ 내지 1000℃의 온도로 수행될 수 있다. 보다 바람직하게는, 상기 플라즈마 산화 공정은 500 내지 800℃의 온도로 수행될 수 있다. 특히, 상기 플라즈마 산화 공정을 500℃ 이상의 온도에서 수행하는 경우에는 형성되는 실리콘 산화막의 특성(quality)이 우수해지며 완성되는 트랜지스터의 항복 전압 특성이 개선된다.
상기 재산화 공정은 상기 실시예 1의 산화막 형성 방법과 동일하게 수행될 수 있다.
상기 재산화 공정을 수행하면, 상기 기판(200) 및 폴리실리콘 패턴(204a) 표면 상에 실리콘 산화막(210)이 선택적으로 형성됨으로써 상기 게이트 산화막 패턴(202a)이 큐어링된다. 또한, 상기 재산화 공정 시에 수소 분압이 낮아지게 되므로 게이트 산화막 패턴(202a)과 실리콘 기판(200) 계면에서 트랩 사이트가 감소되고, 이로인해 게이트 산화막 패턴(202a)의 특성이 우수해진다. 따라서, 상기 게이트 구조물을 포함하는 트랜지스터의 항복 전압이 높아지게 된다.
그리고, 상기 재산화 공정을 수행하더라도 상기 금속으로 이루어진 도전막 패턴(206a)의 산화가 거의 이루어지지 않는다. 만일, 상기 도전막 패턴(206a)이 산화되면 상기 도전막 패턴(206a) 측방으로 금속 산화물이 성장하게 되고 상기 금속 산화물에 의해 이웃하는 도전막 패턴(도시안됨)들이 서로 쇼트되는 불량이 발생될 수 있다. 그러나, 상기 방법에 의하면, 수소 분압이 낮음에도 불구하고 상기 도전막 패턴(206a)이 거의 산화되지 않기 때문에 상기 도전막 패턴(206a)의 산화에 따른 불량을 방지할 수 있다.
상기 재산화 공정을 수행함으로써, 게이트 산화막 패턴이 큐어링된 게이트가 완성된다.
실시예 3
도 5 은 본 발명의 실시예 3에 따른 트랜지스터의 제조 방법을 나타내는 단면도이다.
도 5의 트랜지스터는 실시예 2의 방법에 의해 게이트를 형성한 후, 이하에서 설명하는 공정들을 계속하여 진행함으로써 형성될 수 있다.
도 5를 참조하면, 상기 실시예 2의 방법에 의해 형성된 게이트(212) 양측의 실리콘 기판(200) 표면 아래로 불순물을 주입하여 저농도 소오스/드레인(216a)을 형성한다. 다음에, 상기 게이트(212) 양측벽에 스페이서(214)를 형성하고, 상기 스페이서(214) 양측의 실리콘 기판(200) 표면 아래로 불순물을 주입하여 고농도의 소오스/드레인(216b)을 형성한다.
이와는 달리, 상기 저농도 소오스/드레인(216a)을 형성하는 공정을 생략하고, 상기 스페이서를 형성한 후 고농도 소오스/드레인(216b)을 형성하여 트랜지스터를 형성할 수도 있다.
본 실시예에 따른 트랜지스터는 높은 항복 전압 특성을 가지며 신뢰성이 우수하다.
본 실시예에 따른 트랜지스터는 반도체 소자의 스위칭 소자로써 사용될 수 있다. 예를들어, 상기 트랜지스터는 디램 소자 또는 에스램 소자의 셀 트랜지스터로 사용될 수 있다. 즉, 상기 방법으로 트랜지스터를 형성한 후 통상적인 디램 제조 공정 또는 에스램 제조 공정을 수행함으로써 디램 소자 또는 에스램 소자를 제조할 수 있다. 또한, 상기 트랜지스터는 메모리 소자의 페리 회로의 스위칭 소자로써 사용될 수 있다.
실시예 4
도 6 내지 도 8은 본 발명의 실시예 4에 따른 비휘발성 메모리 소자의 게이트의 제조 방법을 나타내는 단면도들이다.
도 6을 참조하면, 단결정 실리콘 기판(300)에 셸로우 트렌치 소자 분리를 수행하여 소자 분리막 패턴(도시안됨)을 형성한다.
상기 소자 분리막 패턴이 형성된 단결정 실리콘 기판(300) 상에 터널 산화막(302)을 형성한다. 상기 터널 산화막(302)은 열산화 공정을 통해 형성된 실리콘 산화물로 이루어질 수 있다. 상기 터널 산화막(302) 상에 플로팅 게이트용 폴리실리콘막(도시안됨)을 형성한다. 상기 폴리실리콘막을 패터닝하여 상기 소자 분리막 패턴과 동일한 방향으로 연장되는 라인 형상의 예비 플로팅 게이트 패턴(304)을 형성한다.
상기 예비 플로팅 게이트 패턴(304) 상에 유전막(306)을 형성한다. 상기 유전막(306)은 실리콘 산화물, 실리콘 질화물, 실리콘 산화물이 적층된 형상을 가질 수 있다. 이와는 달리, 상기 유전막(306)은 실리콘 질화물에 비해 높은 유전율을 갖는 금속 산화물을 증착시켜 형성할 수 있다. 상기 금속 산화물은 알루미늄 산화막(AlO), 하프늄 산화막(HfO), 지르코늄 산화막(ZrO), 란타늄 산화막(LaO), 하프늄 실리콘 산화막(HfSiO), 하프늄 알루미늄 산화막(HfAlO), 티타늄 산화막(TiO), 탄탄륨 산화막(TaO)등을 포함한다. 상기 금속 산화물은 단독 또는 이들의 조합에 의한 적층막으로 형성될 수 있다.
상기 유전막(306) 상에 금속을 포함하는 도전막(308)을 형성한다. 상기 도전막(308)으로 사용될 수 있는 금속 물질의 예로는 텅스텐, 텅스텐 실리사이드, 코발트 실리사이드, 니켈 실리사이드, 티타늄 실리사이드 등을 들 수 있다. 이들은 단독으로 사용되거나 또는 2 이상이 적층될 수 있다. 상기 유전막(306)과 도전막(308) 사이에는 이들 박막들의 접착성(adhesion)을 향상시키기 위해 금속 질화막(도시안됨)을 개재할 수 있다. 상기 금속 질화막은 텅스텐 질화막, 티타늄 질화막, 탄탈륨 질화막 등으로 이루어질 수 있다. 이들은 단독으로 증착되거나 또는 2 이상이 적층될 수 있다.
상기 도전막(308) 상에 하드 마스크 패턴(310)이 구비된다. 상기 하드 마스크 패턴(310)은 실리콘 질화막을 증착하고 패터닝함으로써 형성될 수 있다.
도 7을 참조하면, 상기 하드 마스크 패턴(310)을 식각 마스크로 사용하여 상기 도전막(308), 유전막(306), 예비 플로팅 게이트 패턴(304) 및 터널 산화막(302)을 식각한다. 상기 공정을 수행하면, 상기 단결정 실리콘 기판(300) 상에는 터널 산화막 패턴(302a), 플로팅 게이트 패턴(304a), 유전막 패턴(306a) 및 콘트롤 게이트 패턴(308a)이 적층된 게이트 구조물(312)이 형성된다.
도 8을 참조하면, 상기 게이트 구조물(312)을 재산화함으로써 상기 실리콘 기판(300) 및 플로팅 게이트 패턴(304a)의 표면 상에 실리콘 산화막(314)을 형성한다. 상기 재산화 공정 시에 상기 금속 물질을 포함하는 콘트롤 게이트 패턴(308a)의 측벽에는 실리콘 산화막이 형성되지 않아야 한다.
이를 위하여, 상기 게이트 구조물(312)이 형성된 실리콘 기판(300)을 챔버 내에 인입하고 상기 챔버 내의 실리콘 기판(300)으로 산소를 포함하는 가스 및 수소를 유입하고 상기 수소의 분압이 0.5 이하가 되도록 핼륨을 첨가하여 플라즈마 산화 공정을 수행한다. 이 때, 상기 산소를 포함하는 가스 및 수소의 유량의 합에 대해 수소의 유량의 백분율은 15 내지 97% 가 되도록 한다. 또한, 상기 플라즈마 산화 공정은 200℃ 내지 1000℃의 온도로 수행될 수 있다.
상기 재산화 공정은 상기 실시예 1의 산화막 형성 방법 및 실시예 2의 재산화 공정과 동일하다.
상기 재산화 공정을 수행하면, 상기 실리콘 기판(300) 및 플로팅 게이트 패턴(304a) 표면 상에 실리콘 산화막(314)이 선택적으로 형성됨으로써 상기 터널 산화막 패턴(302a)이 큐어링된다. 이로인해, 비휘발성 메모리 소자의 게이트 구조물이 완성된다.
실시예 5
도 9는 본 발명의 실시예 5에 따른 비휘발성 메모리 셀의 제조 방법을 나타내는 단면도이다.
도 9의 비휘발성 메모리 셀은 실시예 5의 방법에 의해 게이트 구조물을 형성한 후, 이하에서 설명하는 공정들을 계속하여 진행함으로써 형성될 수 있다.
도 9를 참조하면, 상기 실시예 4에 의해 형성된 게이트 구조물(312) 양측의 기판(300) 표면 아래로 불순물을 주입하여 소오스/드레인(316)을 형성함으로써 비휘발성 메모리 셀을 완성한다.
상기 비휘발성 메모리 셀은 NAND 플래시 메모리 소자의 셀로 사용될 수 있다. 또는, 상기 비휘발성 메모리 셀은 NOR 플래시 메모리 소자의 셀로 사용될 수도 있다.
이하에서는, MOS 트랜지스터의 게이트 산화막을 재산화하는 공정 조건에 따른 MOS 트랜지스터의 특성들을 비교하고자 한다.
도 10은 플라즈마 산화 공정 시의 온도에 따른 트랜지스터의 항복 전압 특성을 나타내는 그래프이다.
본 실험에서 사용된 트랜지스터의 게이트들은 본 실시예에서와는 달리 헬륨을 첨가하지 않고 산소 및 수소만을 이용한 플라즈마 산화 공정을 수행함으로써 형성된 것이다. 즉, 기판 상에 게이트를 패터닝하고 불순물 영역을 형성한다. 또한, 상기 산소 및 수소만을 이용한 플라즈마 산화 공정을 수행하여 트랜지스터들을 형성한 것이다. 또한, 각 트랜지스터들은 상기 플라즈마 산화 공정 시의 온도를 각각 450℃, 700℃ 및 800℃로 하여 형성된 것이다.
상기와 같이 플라즈마 산화 공정 온도를 달리하여 형성된 각 트랜지스터들의 항복 전압을 측정하여 도 10에 나타낸 것이다.
도 10에 도시된 것과 같이, 플라즈마 산화 공정 온도가 상승할수록 트랜지스터의 항복 전압이 상승함을 알 수 있다. 그러므로, 상기 플라즈마 산화 공정 시의 온도가 증가될수록 상기 게이트 산화막의 내구성이 우수해짐을 알 수 있다.
그런데, 본 실시예에서는 상기 플라즈마 산화 공정 시의 공정 온도를 200 내지 1000℃ 하에서 수행할 수 있으며, 특히 500℃ 이상의 온도 하에서 플라즈마 산화 공정을 수행하더라도 금속 산화가 발생되지 않는다. 때문에, 본 실시예의 방법에 의하면, 상기 플라즈마 산화 공정 시의 온도를 증가시킴으로써 항복 전압이 높은 트랜지스터를 형성할 수 있다.
도 11은 플라즈마 산화 공정 시의 공정 조건별로 산화율(oxidation rate)을 나타내는 그래프이다.
본 실험에서 사용된 트랜지스터들은 게이트를 패터닝한 후 다음과 같은 조건으로 플라즈마 산화하여 형성된 것이다.
도 11을 참조하면, 본 발명의 실시예에 따라 산화 공정이 수행된 시료 1(150) 및 시료 2(152)와, 종래의 방법에서와 같이 핼륨이 첨가되지 않은 상태에서 플라즈마 산화 공정이 수행된 시료 3(154)을 비교할 때 산화율이 서로 비슷한 수준임을 알 수 있다. 즉, 본 발명의 실시예에 따라 상기 수소의 분압을 낮추기 위하여 다량의 핼륨을 첨가하더라도 산화율이 감소되지 않음을 알 수 있었다.
이에반해, 수소의 분압을 낮추기 위하여 불활성 가스로써 아르곤을 첨가하여 산화 공정이 수행된 시료 4(156) 및 시료 5(158)와, 종래의 방법에서와 같이 산소 및 수소만으로 산화 공정이 수행된 시료 3(154)을 비교할 때 상기 시료 4 및 5(156, 158)에서의 산화율이 매우 낮음을 알 수 있다.
이와같이, 본 실시예에서와 같이 핼륨 가스를 사용하지 않고 아르곤 가스를 사용하여 수소의 분압을 낮추는 경우에는 산화율이 매우 감소됨을 알 수 있었다. 특히, 상기 아르곤 가스를 증가시키는 경우 산화율이 급격하게 감소되므로, 상기 산화율을 유지하기 위해서는 상기 아르곤 가스의 유입량도 감소되어야 한다. 때문에, 상기 수소의 분압이 충분하게 낮아질 수 있도록 다량의 상기 아르곤 가스를 유입하기는 어렵다.
상기 결과를 참조할 때, 본 실시예의 방법에 따르면, 수소의 분압을 낮추면서도 높은 산화율로 실리콘 산화막을 형성할 수 있음을 알 수 있다.
도 12는 플라즈마 산화 공정 시의 수소 분압 조건을 달리하여 트랜지스터들을 제조하고 각 트랜지스터의 신뢰성을 측정한 그래프이다.
본 실험에서 사용된 트랜지스터들은 게이트를 패터닝한 후 각각 수소 분압이 95%(250), 66%(252), 50%(254) 및 1%(256) 이하의 조건으로 플라즈마 산화하여 형성된 것이다.
도 12를 참조하면, 수소의 분압이 낮아질수록 트랜지스터의 게이트 산화막의 신뢰성이 높음을 알 수 있다. 따라서, 본 발명의 방법에 의하면, 낮은 수소 분압을 가지면서 플라즈마 산화 공정이 수행되기 때문에 높은 신뢰성을 갖는 게이트 산화막을 수득할 수 있다.
상기 설명한 것과 같이, 본 발명은 게이트 구조물을 형성할 때 식각 손상을 큐어링하기 위한 재산화 공정에 이용될 수 있다. 그러나, 상기 재산화 공정 이외에도 반도체 소자에 사용되는 산화막 형성 시에 다양하게 적용될 수 있다. 예를들어, 반도체 소자 제조 공정 중에서 게이트 산화막, 터널 산화막, 블록킹 유전막 형성 공정과 같이 얇은 두께의 실리콘 산화막 형성에 이용될 수 있다. 또한, 트렌치 소자 분리막을 형성할 시에 트렌치 측벽 큐어링을 위한 내벽 산화막 형성에도 이용될 수 있다.

Claims (19)

  1. 실리콘을 포함하는 막 상에 산소를 포함하는 가스와 수소를 사용하고, 상기 수소의 유량이 전체 유량의 50%보다 낮아지도록 핼륨을 첨가하여 플라즈마 처리함으로써, 상기 실리콘을 포함하는 막 상에 선택적으로 산화막을 형성하는 단계를 포함하는 것을 특징으로 하는 산화막 형성 방법.
  2. 제1항에 있어서, 상기 산소를 포함하는 가스와 수소의 유량의 합에 대해 상기 수소의 유량은 15% 내지 97%인 것을 특징으로 하는 산화막 형성 방법.
  3. 제1항에 있어서, 상기 산소를 포함하는 가스는 O2, O3, NO 및 N2O로 이루어지는 군에서 선택된 적어도 하나인 것을 특징으로 하는 산화막 형성 방법.
  4. 제1항에 있어서, 상기 플라즈마 처리 시의 공정온도는 200 내지 1000℃인 것을 특징으로 하는 산화막 형성 방법.
  5. 제1항에 있어서, 상기 실리콘을 포함하는 막은 단결정 실리콘 기판 또는 폴리실리콘막을 포함하는 것을 특징으로 하는 산화막 형성 방법.
  6. 제1항에 있어서, 상기 산화막을 형성하기 이 전에, 상기 실리콘을 포함하는 막의 일부 영역에 금속 물질을 형성하는 단계를 더 포함하는 것을 특징으로 하는 산화막 형성 방법.
  7. 기판 상에 게이트 산화막, 폴리실리콘막 및 금속을 포함하는 도전막을 적층하는 단계;
    상기 도전막, 폴리실리콘막 및 게이트 산화막을 순차적으로 패터닝하여 게이트 산화막 패턴, 폴리실리콘막 패턴 및 도전막 패턴을 형성하는 단계; 및
    상기 기판에, 산소를 포함하는 가스와 수소를 사용하고, 상기 수소의 유량이 전체 유량의 50%보다 낮아지도록 핼륨을 첨가하여 플라즈마 처리함으로써, 상기 기판 및 폴리실리콘 패턴의 측벽에 선택적으로 산화막을 형성하는 단계를 포함하는 것을 특징으로 하는 게이트 형성 방법.
  8. 제7항에 있어서, 상기 산소를 포함하는 가스와 수소의 유량의 합에 대해 상기 수소의 유량은 15% 내지 97%인 것을 특징으로 하는 게이트 형성 방법.
  9. 제7항에 있어서, 상기 플라즈마 처리 시의 공정온도는 200 내지 1000℃인 것을 특징으로 하는 게이트 형성 방법.
  10. 제7항에 있어서, 상기 도전막은 텅스텐을 포함하는 것을 특징으로 하는 게이트 형성 방법.
  11. 제7항에 있어서, 상기 폴리실리콘막과 도전막 사이에 베리어 금속막을 형성하는 단계를 더 포함하는 것을 특징으로 하는 게이트 형성 방법.
  12. 제11항에 있어서, 상기 베리어 금속막은 텅스텐 질화물, 티타늄 질화물, 탄탈륨 질화물로 이루어지는 군에서 선택된 적어도 하나를 포함하는 것을 특징으로 하는 게이트 형성 방법.
  13. 제7항에 있어서, 상기 도전막 상에 하드 마스크 패턴을 형성하는 단계를 더 포함하는 것을 특징으로 하는 게이트 형성 방법.
  14. 기판 상에 터널 산화막, 폴리실리콘막, 유전막 및 금속을 포함하는 도전막을 적층하는 단계;
    상기 도전막, 유전막, 폴리실리콘막 및 터널 산화막을 순차적으로 패터닝하여 터널 산화막 패턴, 플로팅 게이트 패턴, 유전막 패턴 및 콘트롤 게이트 패턴을 형성하는 단계; 및
    상기 기판에, 산소를 포함하는 가스와 수소를 사용하고, 상기 수소의 유량이 전체 유량의 50%보다 낮아지도록 핼륨을 첨가하여 플라즈마 처리함으로써, 상기 기판 및 플로팅 게이트 패턴의 측벽에 선택적으로 산화막을 형성하는 단계를 포함하는 것을 특징으로 하는 게이트 형성 방법.
  15. 제14항에 있어서, 상기 산소를 포함하는 가스와 수소의 유량의 합에 대해 상기 수소의 유량은 15% 내지 97%인 것을 특징으로 하는 게이트 형성 방법.
  16. 제14항에 있어서, 상기 플라즈마 처리 시의 공정온도는 200 내지 1000℃인 것을 특징으로 하는 게이트 형성 방법.
  17. 제14항에 있어서, 상기 도전막은 텅스텐을 증착시켜 형성하는 것을 특징으로 하는 게이트 형성 방법.
  18. 제14항에 있어서, 상기 도전막은 폴리실리콘 및 텅스텐을 포함하는 금속 물질을 적층시켜 형성하는 것을 특징으로 하는 게이트 형성 방법.
  19. 제18항에 있어서, 상기 플라즈마 처리에 의해 상기 콘트롤 게이트 패턴에 포함된 폴리실리콘 표면에도 산화막을 형성하는 것을 특징으로 하는 게이트 형성 방법.
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