CN106972053A - 半导体器件 - Google Patents

Abstract

本发明提供一种半导体器件。该半导体器件包括：包含第一区域和第二区域的基板；在第一区域中的第一和第二栅电极，在基板上彼此平行地形成并且彼此间隔开第一距离；在第二区域中的第三和第四栅电极，在基板上彼此平行地形成并且彼此间隔开大于第一距离的第二距离；在第一区域中形成在基板上在第一和第二栅电极之间的第一凹槽；在第二区域中形成在基板上在第三和第四栅电极之间的第二凹槽；填充第一凹槽的第一外延源极/漏极；以及填充第二凹槽的第二外延源极/漏极，其中第一外延源极/漏极的上表面的最高部分高于第二外延源极/漏极的上表面的最高部分。

Description

半导体器件

技术领域

本公开涉及一种半导体器件。

背景技术

作为提高半导体器件的密度的按比例缩小技术之一，已经提出了多栅晶体管，在该多栅晶体管中，鳍形或纳米线形的硅主体形成在基板上，然后栅极形成在硅主体的表面上。

因为多栅晶体管使用三维沟道，所以这种多栅晶体管允许容易的按比例缩小。此外，可以增强电流控制能力而不增加多栅晶体管的栅长度。此外，可以有效地抑制短沟道效应(SCE)，该短沟道效应是沟道区的电势受漏极电压影响的现象。

发明内容

本公开的一个技术目的是提供一种具有改善的操作特性的半导体器件。

根据本公开的目的不限于以上阐述的那些，对于本领域的技术人员而言，除了以上阐述的那些之外的目的将从以下描述被清楚地理解。

根据本发明构思的一方面，提供一种半导体器件，该半导体器件包含：包含第一区域和第二区域的基板；在第一区域中的第一和第二栅电极，在基板上彼此平行地延伸并且彼此间隔开第一距离；在第二区域中的第三和第四栅电极，在基板上彼此平行地延伸并且彼此间隔开大于第一距离的第二距离；在第一区域中的形成在基板上在第一和第二栅电极之间的第一凹槽；在第二区域中的形成在基板上在第三和第四栅电极之间的第二凹槽；填充第一凹槽的第一外延源极/漏极；以及填充第二凹槽的第二外延源极/漏极，其中第一外延源极/漏极的上表面的最高部分比第二外延源极/漏极的上表面的最高部分高。

根据本发明构思的另一方面，提供一种半导体器件，该半导体器件包含：包含第一至第四区域的基板；在第一区域中的第一和第二栅电极，在基板上彼此平行地延伸并且彼此间隔开第一距离；在第二区域中的第三和第四栅电极；在基板上彼此平行地延伸并且彼此间隔开不同于第一距离的第二距离；在第三区域中的第五和第六栅电极，在基板上彼此平行地延伸并且彼此间隔开第一距离；在第四区域中的第七和第八栅电极，在基板上彼此平行地延伸并且彼此间隔开第二距离；在第一区域中的在基板上在第一和第二栅电极之间形成的第一凹槽；在第二区域中的在基板上在第三和第四栅电极之间形成的第二凹槽；在第三区域中的在基板上在第五和第六栅电极之间形成的第三凹槽；在第四区域中的在基板上在第七和第八栅电极之间形成的第四凹槽；以及分别填充第一至第四凹槽的第一至第四外延源极/漏极，其中第一和第二外延源极/漏极的上表面的高度彼此不同，第三和第四外延源极/漏极的上表面的高度彼此相等。

根据本发明构思的另一方面，提供一种半导体器件，该半导体器件包含：包含第一区域和第二区域的基板；在第一和第二区域中的分别从基板伸出的第一和第二鳍型图案；在第一鳍型图案上交叉第一鳍型图案的第一栅电极；在第二鳍型图案上交叉第二鳍型图案的第二栅电极；形成在第一栅电极的两侧的第一外延源极/漏极；以及形成在第二栅电极的两侧的第二外延源极/漏极，其中第一外延源极/漏极的宽度小于第二外延源极/漏极的宽度，第一外延源极/漏极的上表面比第二外延源极/漏极的上表面高。

根据本发明构思的另一方面，提供一种半导体器件，该半导体器件包含：包含第一至第三区域的基板；分别形成在第一至第三区域中的第一至第三栅电极；形成在第一栅电极的两侧的第一外延源极/漏极；形成在第二栅电极的两侧的第二外延源极/漏极；以及形成在第三栅电极的两侧的第三外延源极/漏极，其中第一外延源极/漏极的宽度小于第二外延源极/漏极的宽度，第二外延源极/漏极的宽度小于第三外延源极/漏极的宽度，第一外延源极/漏极的上表面高于第二外延源极/漏极的上表面，第二外延源极/漏极的上表面高于第三外延源极/漏极的上表面。

根据本公开的一实施方式，一种半导体器件包含：包含第一和第二鳍型有源图案的基板；分别形成在第一和第二鳍型有源图案上的第一和第二栅电极；形成在第一和第二鳍型有源图案之间的第一源极/漏极图案；分别形成在第一和第二栅电极与第一和第二鳍型有源图案之间的栅绝缘体层；以及形成在第一和第二栅电极与第一源极/漏极图案之间的栅间隔物，其中第一源极/漏极图案的顶表面的中心部分低于第一源极/漏极图案的顶表面的边缘部分，其中第一源极/漏极图案的中心部分的深度小于第一源极/漏极图案的高度的60％且大于第一源极/漏极图案的高度的10％，其中第一源极/漏极图案的高度是在截面图中第一源极/漏极图案的下表面的最低点与第一源极/漏极图案的上表面的最高点之间的竖直距离，其中该中心部分的深度是在截面图中第一源极/漏极图案的上表面的中心部分的最低点与第一源极/漏极图案的上表面的最高点之间的竖直距离。

根据本公开的一实施方式，一种半导体器件包含：形成在基板上的第一和第二鳍型有源图案；分别形成在第一和第二鳍型有源图案上的第一和第二栅电极；形成在第一和第二鳍型有源图案之间的第一源极/漏极图案；分别形成在第一和第二栅电极与第一和第二鳍型有源图案之间的栅绝缘体层；以及形成在第一和第二栅电极与第一源极/漏极图案之间的栅间隔物，其中第一源极/漏极图案的顶表面的中心部分高于第一源极/漏极图案的顶表面的边缘部分，其中第一鳍型有源图案的高度在第一源极/漏极图案的高度的50％至90％之间，其中第一源极/漏极图案的高度是在截面图中第一源极/漏极图案的下表面的最低点与第一源极/漏极图案的上表面的最高点之间的竖直距离，其中第一鳍型有源图案的高度是在截面图中第一源极/漏极图案的下表面的最低点与第一源极/漏极图案的上表面的最高点之间的竖直距离。

附图说明

对于本领域的普通技术人员而言，通过参考附图详细描述本公开的示例性实施方式，本公开的以上和其它的目的、特征和优点将变得更明显，在图中：

图1是提供用来说明根据一些示例性实施方式的半导体器件的布局图；

图2是沿图1的线A-A'和B-B'截取的截面图；

图3是沿图1的线C-C'截取的截面图；

图4是沿图1的线D-D'截取的截面图；

图5是提供用来说明根据一些示例性实施方式的半导体器件的布局图；

图6是沿图5的线A-A'和B-B'截取的截面图；

图7是提供用来说明根据一些示例性实施方式的半导体器件的布局图；

图8是沿图7的线A-A'和B-B'截取的截面图；

图9是提供用来说明根据一些示例性实施方式的半导体器件的比较截面图；

图10是提供用来说明根据一些示例性实施方式的半导体器件的比较截面图；

图11是提供用来说明根据一些示例性实施方式的半导体器件的截面图；

图12是提供用来说明根据一些示例性实施方式的半导体器件的截面图；

图13是提供用来说明根据一些示例性实施方式的半导体器件的截面图；

图14是提供用来说明根据一些示例性实施方式的半导体器件的扩大截面图；

图15是提供用来说明根据一些示例性实施方式的半导体器件的扩大截面图；

图16是提供用来说明根据一些示例性实施方式的半导体器件的截面图；

图17是提供用来说明在图16的第二区域中的硅化物的形状的放大图；

图18是提供用来说明在图16的第四区域中的硅化物的形状的放大图；

图19是提供用来说明在图16的第六区域中的硅化物的形状的放大图；

图20是包括依照根据示例性实施方式的半导体器件制造方法的半导体器件的系统上芯片(SoC)系统的框图；和

图21是包括依照根据示例性实施方式的半导体器件制造方法的半导体器件的电子系统的框图。

具体实施方式

现在，在下文中将参考附图更全面地描述本发明构思的示例实施方式的方面。然而，本发明可以以许多不同的形式实施且不应被理解为限于此处阐述的实施方式。相反地，这些示例实施方式仅是示例而且不需要在此处提供的细节的许多实施例和变型是可能的。同时应该强调，本公开提供替代示例的细节，但是这样的替代物的列举是不详尽的。此外，在不同示例之间细节的任何一致性不应被解释为需要这种细节—列出在此处描述的每个特征的每种可能变化是不实际的。在确定本发明的必需物中，应该引用权利要求的语言。贯穿整个说明书，相同的参考数字表示相同的组件。在附图中，为了清楚，层和区域的厚度可以被夸大。

将理解，当元件或层被称为“连接到”或“联接到”另一元件或层时，它可以直接连接到或直接联接到另一元件或层，或者可以存在居间元件或层。相反，当元件被称为“直接连接到”或“直接联接到”另一元件或层时，没有居间元件或层存在。相同的附图标记始终指代相同的元件。在此使用时，术语“和/或”包括一个或更多相关列举项目的任意和所有组合。

还将理解，当一层被称为“在”另一层或基板“上”时，它可以直接在所述另一层或基板上，或者也可以存在居间层。相反，当一元件被称为“直接在”另一元件“上”时，不存在居间元件。

将理解，虽然术语第一、第二等可以在此使用以描述不同的元件，但是这些元件不应受到这些术语限制。这些术语仅用于区分一个元件与另一元件。因而，例如，以下讨论的第一元件、第一部件或第一部分可以被称为第二元件、第二部件或第二部分，而不脱离本发明构思的教导。

在描述本发明的文本中(特别是在权利要求的文本中)术语“一”和“所述”以及类似指示物的使用将被理解为涵盖单数和复数二者，除非在此另有表示或者明显与上下文矛盾。术语“包含”、“具有”、“包括”和“含有”将被理解为开放式术语(即，指的是“包括，但不限于”)，除非另外说明。

除非另外限定，在此使用的所有技术和科学术语具有与本发明所属领域中的普通技术人员通常理解的相同含义。注意到，在此提供的任何和所有示例或示例性术语的使用仅旨在更好地说明本发明，而不是对本发明范围的限制，除非另作说明。此外，除非另外限定，在通用字典中定义的所有术语不能被过度地解释。

在下文，根据一些示例性实施方式的半导体器件将参考图1至10描述。

图1是提供用来说明根据一些示例性实施方式的半导体器件的布局图，图2是沿图1的线A-A'和B-B'截取的截面图。图3是沿图1的线C-C'截取的截面图，图4是沿图1的线D-D'截取的截面图。图5是提供用来说明根据一些示例性实施方式的半导体器件的布局图，图6是沿图5的线A-A'和B-B'截取的截面图。图7是提供用来说明根据一些示例性实施方式的半导体器件的布局图，图8是沿图7的线A-A'和B-B'截取的截面图。图9是提供用来说明根据一些示例性实施方式的半导体器件的比较截面图，图10是提供用来说明根据一些示例性实施方式的半导体器件的比较截面图。

为了说明的方便，图1、图5和图7均是第一区域I至第六区域VI的布局图。此外，图2至图4、图6和图8均是图1、图5和图7的截面图。此外，为了比较每个区域，图9显示第一区域I、第三区域III和第五区域V的比较截面图，图10显示第二区域II、第四区域IV和第六区域VI的比较截面图。

首先，参考图1至4，根据一些示例性实施方式的半导体器件可以包括基板10、第一鳍型图案F1、第二鳍型图案F2、第一至第六浅沟槽ST1-ST6、第一至第三沟槽T1-T3、第一层间绝缘膜20、第二层间绝缘膜30、第一栅电极200、第二栅电极300、第三栅电极201、第四栅电极301、栅绝缘膜130和140、栅间隔物160、第一源极/漏极E1、第二源极/漏极E2等等。

例如，基板10可以是体硅或绝缘体上硅(SOI)。备选地，基板10可以是硅基板，或可以包括其它材料，诸如硅锗、铟锑化物、铅碲化物化合物、铟砷化物、铟磷化物、镓砷化物或镓锑化物。备选地，基板10可以是在其上形成有外延层的基底基板。

基板10可以包括第一区域I和第二区域II。第一区域I和第二区域II可以是彼此邻近或彼此间隔开的区域。因此，在第一区域I中的第一鳍型图案F1和在第二区域II中的第二鳍型图案F2可以沿彼此不同的方向延伸。然而，为了说明的方便，此处将说明在第一区域I中的第一鳍型图案F1和在第二区域II中的第二鳍型图案F2在彼此相同的方向上延伸

不同导电类型的晶体管可以形成在第一区域I和第二区域II中。例如，第一区域I可以是形成PMOS的区域，第二区域II可以是形成NMOS的区域，尽管示例性实施方式不限于此。

第一区域I和第二区域II可以由第一沟槽T1、第二沟槽T2和第三沟槽T3限定。第一沟槽T1可具有彼此相对的第一和第二侧表面。第一沟槽T1可以在第一侧表面处与第一区域I接触，并且可以在第二侧表面处与第二区域II接触。

第一区域I可以包括第一有源区ACT1，第二区域II可以包括第二有源区ACT2。第一有源区ACT1和第二有源区ACT2可以彼此邻近，或彼此间隔开。

第二沟槽T2可以与第一区域I接触。例如，第一区域I可以位于第一沟槽T1和第二沟槽T2之间。第三沟槽T3可以与第二区域II接触。例如，第二区域II可以位于第一沟槽T1和第三沟槽T3之间。

参考图1，第一鳍型图案F1和第二鳍型图案F2可以在第一方向X上纵向延伸。如图1所示，第一鳍型图案F1和第二鳍型图案F2可具有矩形形状，尽管示例性实施方式不限于此。如果第一鳍型图案F1和第二鳍型图案F2是矩形形状，则第一鳍型图案F1和第二鳍型图案F2可以包括在第一方向X上延伸的长边和在第二方向Y上延伸的短边。在这种情况下，第二方向Y可以是不平行于第一方向X而是交叉第一方向X的方向。

第一鳍型图案F1可以是多个，而且第一鳍型图案F1可以在第二方向Y上互相间隔开。第二鳍型图案F2可以是多个，而且第二鳍型图案F2可以在第二方向Y上互相间隔开。

多个第一鳍型图案F1可以通过第一至第三浅沟槽ST1-ST3限定。此外，多个第二鳍型图案F2可以通过第四至第六浅沟槽ST4-ST6限定。例如，在第一区域I中，第一鳍型图案F1可以由第一沟槽T1、第二沟槽T2和第一至第三浅沟槽ST1-ST3限定，在第二区域II中，第二鳍型图案F2可以由第一沟槽T1、第三沟槽T3和第四至第六浅沟槽ST4-ST6限定。

第一至第六浅沟槽ST1-ST6的深度可以小于或等于第一至第三沟槽T1-T3的深度。然而，第一至第六浅沟槽ST1-ST6的宽度可以小于第一至第三沟槽T1-T3的宽度。因此，形成在第一至第三沟槽T1-T3中的第一层间绝缘膜20的体积可以大于形成在第一至第六浅沟槽ST1-ST6中的第一层间绝缘膜20的体积。

第一鳍型图案F1和第二鳍型图案F2可以通过蚀刻基板10的一部分形成，而且可以包括自基板10生长的外延层。第一鳍型图案F1和第二鳍型图案F2可以包括诸如例如硅或锗的元素半导体材料。第一鳍型图案F1和第二鳍型图案F2可以包括诸如例如IV-IV族化合物半导体或III-V族化合物半导体的化合物半导体。

例如，在第一和第二鳍型图案F1和F2是IV-IV族化合物半导体的情况下，第一鳍型图案F1和第二鳍型图案F2可以是包括碳(C)、硅(Si)、锗(Ge)和锡(Sn)中的至少两种或更多种的二元化合物或三元化合物，或用IV族元素掺杂的这些化合物。

在例如第一和第二鳍型图案F1和F2是III-V族化合物半导体的情况下，第一鳍型图案F1和第二鳍型图案F2可以是由III族元素和V族元素的组合形成的二元化合物、三元化合物和四元化合物中的一种。III族元素可以是铝(Al)、镓(Ga)和铟(In)中的至少之一，V族元素可以是磷(P)、砷(As)和锑(Sb)中的一种。

在根据示例性实施方式的半导体器件中，第一鳍型图案F1和第二鳍型图案F2可以包括硅。

第一层间绝缘膜20可以部分地填充第一至第六浅沟槽ST1-ST6和第一至第三沟槽T1-T3。第一层间绝缘膜20可以部分地围绕第一和第二鳍型图案F1和F2的侧表面。

例如，第一层间绝缘膜20可以包括硅氧化物、硅氮化物、硅氮氧化物和具有比硅氧化物更小的介电常数的低k电介质材料中的至少之一。例如，低k电介质材料可以包括可流动的氧化物(FOX)、Tonen硅氮烷(TOSZ)、未掺杂的石英玻璃(USG)、硼硅酸盐玻璃(BSG)、磷硅酸盐玻璃(PSG)、硼磷硅酸盐玻璃(BPSG)、等离子体增强的正硅酸乙酯(PETEOS)、氟硅酸盐玻璃(FSG)、碳掺杂的硅氧化物(CDO)、干凝胶、气凝胶、非晶氟化碳、有机硅酸盐玻璃(OSG)、聚对二甲苯、二苯并环丁烯(BCB)、SiLK、聚酰亚胺、多孔聚合物材料或其组合，但是不限于此。

第一层间绝缘膜20可具有特定的应力特性。例如，因为第一层间绝缘膜20的体积在沉积之后由于热处理而收缩，所以第一层间绝缘膜20可具有张应力特性。根据第一层间绝缘膜20的体积，第一和第二鳍型图案F1和F2的坡度(slope)可以通过第一层间绝缘膜20的张应力特性确定。例如，当在两个侧表面上的第一层间绝缘膜20的体积彼此不同时，鳍型图案会倾斜。例如，随着在鳍型图案的两侧之间的第一层间绝缘膜20的体积的差增加，鳍型图案可以相对于竖直方向(例如，垂直于图1的XY面的方向)倾斜得更大。例如，在数学术语中，随着鳍型图案的两侧之间的第一层间绝缘膜的体积的差增加，鳍型图案的相对于与基板10的延伸方向(例如图1的XY面)对应的水平方向的坡度可以减小。这是因为更大体积的第一层间绝缘膜20的收缩率比更小体积的第一层间绝缘膜20的收缩率大。例如，更大体积的第一层间绝缘膜20收缩得比更小体积的第一层间绝缘膜20多。

例如，直接接触第一沟槽T1和第二沟槽T2的第一鳍型图案F1可以分别朝向第一沟槽T1和第二沟槽T2倾斜。

例如，直接接触第一沟槽T1和第二沟槽T2的第一鳍型图案F1相对于垂直于图1的XY面的垂直方向的角度分别是朝向第一和第二沟槽T1和T2的第一角度θ1和第二角度θ2。

直接接触第一沟槽T1和第三沟槽T3的第二鳍型图案F2可以分别朝向第一沟槽T1和第三沟槽T3倾斜。

例如，直接接触相应的第一和第三沟槽T1和T3的第二鳍型图案F2相对于所述垂直方向的角度分别是第三角度θ3和第四角度θ4。

第一至第四角度θ1-θ4可以是锐角。例如，第一鳍型图案F1和第二鳍型图案F2可以以锐角朝向更大的沟槽倾斜。

第一栅电极200和第二栅电极300可以彼此平行地延伸。第一栅电极200和第二栅电极300可以在第二方向Y上延伸。第一栅电极200和第二栅电极300可以在第一方向X上彼此间隔开。第一栅电极200可以与第二栅电极300间隔开第一距离D1。

第三栅电极201和第四栅电极301可以彼此平行地延伸。第三栅电极201和第四栅电极301可以在第二方向Y上延伸。第三栅电极201和第四栅电极301可以在第一方向X上彼此间隔开。第三栅电极201可以与第四栅电极301间隔开第一距离D1。例如，在第一区域I和第二区域II中在两个栅电极之间的间隔距离可以是相同的。

第一栅电极200和第三栅电极201可以在第二方向Y上延伸。第一栅电极200可以交叉相应的第一鳍型图案F1。例如，第一栅电极200可以包括与所述多个间隔开的第一鳍型图案F1交叠的部分。第一鳍型图案F1可以分别包括交叠第一栅电极200的部分和不交叠第一栅电极200的另一部分。

第三栅电极201可以交叉相应的第二鳍型图案F2。例如，第三栅电极201可以包括与所述多个间隔开的第二鳍型图案F2交叠的部分。第二鳍型图案F2可以分别包括交叠第三栅电极201的部分和不交叠第三栅电极201的另一部分。

第二栅电极300和第四栅电极301可以在第二方向Y上延伸。第二栅电极300可以交叉相应的第一鳍型图案F1。例如，第二栅电极300可以包括与所述多个间隔开的第一鳍型图案F1交叠的部分。第一鳍型图案F1可以分别包括交叠第二栅电极300的部分和不交叠第二栅电极300的另一部分。

第四栅电极301可以交叉相应的第二鳍型图案F2。例如，第四栅电极301可以包括与所述多个间隔开的第二鳍型图案F2交叠的部分。第二鳍型图案F2可以分别包括交叠第四栅电极301的部分和不交叠第四栅电极301的另一部分。

第一栅电极200和第三栅电极201可以或可以不彼此连接。同样地，第二栅电极300和第四栅电极301可以或可以不彼此连接。

参考图2和3，第一栅电极200可以包括第一功函数金属210和第一填充金属220。第一功函数金属210起调整功函数的作用，第一填充金属220起填充由第一功函数金属210形成的空间的作用。第一功函数金属210可以是例如N型功函数金属、P型功函数金属或其组合。

第二栅电极300可以包括第二功函数金属310和第二填充金属320。第二功函数金属310起调整功函数的作用，第二填充金属320起填充由第二功函数金属310形成的空间的作用。第二功函数金属310可以是例如N型功函数金属、P型功函数金属或其组合。

在一些示例性实施方式中，第一区域I可以是PMOS区域，因此第一功函数金属210和第二功函数金属310可以是N型功函数金属和P型功函数金属的组合。例如，第一功函数金属210和第二功函数金属310可以包括TiN、WN、TiAl、TiAlN、TaN、TiC、TaC、TaCN、TaSiN和其组合的至少之一，但是不限于此。第一填充金属220和第二填充金属320可以包括，例如W、Al、Cu、Co、Ti、Ta、多晶硅、SiGe和金属合金中的至少之一，但是不限于此。

第三栅电极201可以包括第三功函数金属211和第三填充金属221。第三功函数金属211起调整功函数的作用，第三填充金属221起填充由第三功函数金属211形成的空间的作用。第三功函数金属211可以是例如N型功函数金属、P型功函数金属或其组合。

第四电极301可以包括第四功函数金属311和第四填充金属321。第四功函数金属311起调整功函数的作用，第四填充金属321起填充由第四功函数金属311形成的空间的作用。第四功函数金属311可以是例如N型功函数金属、P型功函数金属或其组合。

在一些示例性实施方式中，第二区域II可以是NMOS区域，因此第三功函数金属211和第四功函数金属311可以是N型功函数金属。第三功函数金属211和第四功函数金属311可以包括例如TiN、WN、TiAl、TiAlN、TaN、TiC、TaC、TaCN、TaSiN和其组合的至少之一，但是不限于此。第三填充金属221和第四填充金属321可以包括例如W、Al、Cu、Co、Ti、Ta、多晶硅、SiGe和金属合金中的至少之一，但是不限于此。

例如，第一栅电极200、第二栅电极300、第三栅电极201和第四栅电极301可以通过置换工艺或后栅工艺形成，但是不限于此。

栅绝缘膜130和140可以分别形成在第一和第二鳍型图案F1和F2与第一和第三栅电极200和201之间，以及在第一层间绝缘膜20与相应的第一和第三栅电极200和201之间。

栅绝缘膜130和140可以分别形成在第一和第二鳍型图案F1和F2与第二和第四栅电极300和301之间，以及在第一层间绝缘膜20与相应的第二和第四栅电极300和301之间。

栅绝缘膜130和140可以包括界面膜130和高k电介质膜140。

界面膜130可以通过氧化第一鳍型图案F1和第二鳍型图案F2的部分而形成。界面膜130可以沿从第一层间绝缘膜20的上表面向上伸出的第一鳍型图案F1和第二鳍型图案F2的轮廓形成。例如，界面膜130可以共形地形成在第一和第二鳍型图案F1和F2上。当第一鳍型图案F1和第二鳍型图案F2是包括硅的硅鳍型图案时，界面膜130可以包括硅氧化物膜。

如图3所示，界面膜130可以不沿第一层间绝缘膜20的上表面形成，但是示例性实施方式不限于此。根据形成界面膜130的方法，界面膜130可以沿第一层间绝缘膜20的上表面形成。

备选地，即使第一层间绝缘膜20包括硅氧化物，当在第一层间绝缘膜20中包括的硅氧化物与界面膜130中包括的硅氧化物具有不同的性质时，界面膜130可以沿第一层间绝缘膜20的上表面形成。

高k电介质膜140可以形成在界面膜130与相应的第一、第二、第三和第四栅电极200、300、201和301之间。高k电介质膜140可以沿从第一层间绝缘膜20的上表面向上伸出的第一鳍型图案F1和第二鳍型图案F2的轮廊形成。例如，高k电介质膜140可以共形地形成在第一和第二鳍型图案F1和F2和栅间隔物160上。此外，高k电介质膜140可以形成在相应的第一和第二栅电极200和300与第一层间绝缘膜20之间，以及在相应的第三和第四栅电极201和301与第一层间绝缘膜20之间。

高k电介质膜140可以包括具有比硅氧化物膜更高的介电常数的高k电介质材料。例如，高k电介质膜140可以包括硅氮氧化物、硅氮化物、铪氧化物、铪硅氧化物、镧氧化物、镧铝氧化物、锆氧化物、锆硅氧化物、钽氧化物、钛氧化物、钡锶钛氧化物、钡钛氧化物、锶钛氧化物、钇氧化物、铝氧化物、铅钪钽氧化物和铌酸铅锌中的一种或更多种，但是不限于此。

栅间隔物160可以设置在沿第二方向Y延伸的第一至第四栅电极200、201、300和301的侧壁上。栅间隔物160可以包括例如硅氮化物(SiN)、硅氮氧化物(SiON)、硅氧化物(SiO₂)、硅氧碳氮化物(SiOCN)和其组合中的至少之一。

如图所示，例如，栅间隔物160可以是单一膜，但是栅间隔物160可以是在其中多个膜层叠的多个间隔物。根据制造工艺和用途，栅间隔物160的形状和形成栅间隔物160的所述多个间隔物的各自的形状可以是I形或L形或其组合。

参考图2和4，第一源极/漏极E1可以形成在第一栅电极200和第二栅电极300的在第一方向X上的每侧上，而且在相应的第一鳍型图案F1上。第一源极/漏极E1可以是在第一鳍型图案F1上的相应晶体管的源/漏区。

第二源极/漏极E2可以形成在第三栅电极201和第四栅电极301的在第一方向X上的每侧上，而且在相应的第二鳍型图案F2上。第二源极/漏极E2可以是在第二鳍型图案F2上的相应晶体管的源/漏区。

第一源极/漏极E1和第二源极/漏极E2可以包括通过外延形成的外延层。例如，第一源极/漏极E1和/或第二源极/漏极E2可以是升高的源极/漏极。第一区域I可以是PMOS区域而且第二区域II可以是NMOS区域。例如，第一源极/漏极E1可以是SiGe外延层。例如，第二源极/漏极E2可以是Si外延层。在这时，第二源极/漏极E2可以包括重掺杂磷P的Si:P。

第一源极/漏极E1可以填充第一鳍型图案F1的凹槽F1r。同样地，第二源极/漏极E2可以填充第二鳍型图案F2的凹槽F2r。因此，第一源极/漏极E1和第二源极/漏极E2可以具有沿凹槽F1r和F2r的底表面成U形的下部分。在一些示例性实施方式中，第一源极/漏极E1和第二源极/漏极E2可以根据凹槽F1r和F2r的形成而具有W形的下部分或具有一连串U形的UU形的下部分。

图2是在第一方向X上的截面图，图4是在第二方向Y上的截面图。

首先参考图2，在第一区域I中的第一源极/漏极E1可以形成为填充形成在第一鳍型图案F1的上表面上的凹槽F1r。在这时，因为第一栅电极200和第二栅电极300形成在第一鳍型图案F1的上表面上的在其中没有形成凹槽F1r的部分中，所以第一源极/漏极E1可以形成在第一栅电极200和第二栅电极300之间。

第一源极/漏极E1可具有与第一鳍型图案F1相同水平的上表面。例如，第一源极/漏极E1的上表面的高度可以等于第一鳍型图案F1的上表面的高度。例如，第一源极/漏极E1的上表面和相邻的第一鳍型图案F1的上表面可以在关于基板10的延伸表面的相同水平。例如，第一源极/漏极E1的高度可以是从第一源极/漏极E1的最低点到源极/漏极E1的最高点的竖直距离。源极/漏极的其它高度可以类似地定义。第一源极/漏极E1的高度可以在25nm和45nm之间。第一源极/漏极E1的高度可以在30nm和40nm之间。第一源极/漏极E1的上表面可以是平的。例如，上表面的最高点的从上表面的最低水平起的高度可以小于5nm。在本公开中讨论的高度可以是在两点之间的竖直距离，该竖直距离在关于基板10的延伸表面的垂直方向上获得。第一源极/漏极E1的上表面的一部分可以与栅间隔物160的下表面的一部分交叠。例如，第一源极/漏极E1的上表面的一部分可以与栅间隔物160的下表面的一部分接触。

在第二区域II中的第二源极/漏极E2可以形成为填充形成在第二鳍型图案F2的上表面上的凹槽F2r。在这时，因为第三栅电极201和第四栅电极301形成在第二鳍型图案F2的上表面上的没有形成凹槽F2r的部分中，所以第二源极/漏极E2可以形成在第三栅电极201和第四栅电极301之间。

第二源极/漏极E2可具有比第二鳍型图案F2的上表面高的上表面。例如，第二源极/漏极E2的上表面的高度可以大于第二鳍型图案F2的上表面的高度。第二源极/漏极E2的上表面可具有凸起部分CV。第二源极/漏极E2的上表面的一部分可以与栅间隔物160的下表面的一部分交叠。例如，第二源极/漏极E2的上表面的一部分可以与栅间隔物160的下表面的一部分接触。例如，第二源极/漏极E2的高度可以在30nm和60nm之间。第二源极/漏极E2的高度可以在40nm和50nm之间。

第二源极/漏极E2的上表面的凸起部分CV可以以第一高度h1从形成在第二鳍型图案F2中的凹槽F2r的底表面凸地形成。第一高度h1可以大于第一源极/漏极E1的上表面与凹槽F1r的底表面间隔开的高度h0。例如，第一高度h1可以在30nm和60nm之间。第一高度h1可以在40nm和50nm之间。例如，h1与h0的比率可以在1.1:1和2:1之间。例如，h1与h0的比率可以在1.2:1和1.5:1之间。

参考图4，第一源极/漏极E1和第二源极/漏极E2的外周可具有各种形状。例如，第一源极/漏极E1和第二源极/漏极E2的外周可具有菱形、圆形和矩形形状的至少之一。例如，图4示出菱形形状(或五边形或六边形形状)。除非上下文另外表示，此处描述的形状指的是元件(例如鳍、间隔物、源极/漏极等)的特殊的截面图或视图(例如俯视图)的二维形状。

因为根据示例性实施方式的半导体器件是在第一区域I中的PMOS晶体管，所以第一源极/漏极E1可以包括压应力材料。例如，压应力材料可以是具有比Si高的晶格常数的材料，诸如SiGe。例如，压应力材料可以通过在第一鳍型图案F1(例如PMOS晶体管的沟道区)上施加压应力而增强沟道区中的载流子的迁移率。

当根据示例性实施方式的半导体器件在第二区域II中是NMOS晶体管时，第二源极/漏极E2可以包括张应力材料。例如，当第二鳍型图案F2是硅时，第二源极/漏极E2可以是具有比硅小的晶格常数的材料(例如SiC)。例如，张应力材料可以通过在第二鳍型图案F2(例如NMOS晶体管的沟道区)上施加张应力而增强沟道区中的载流子的迁移率。

参考图4，在第一和第二区域中I和II中的第一源极/漏极E1和第二源极/漏极E2的每个可以是凸起的多边形形状。如图4所示，凸起的多边形形状可以是五边形。

第一源极/漏极E1的截面可具有凸起的多边形形状。在这种情况下，多个第一源极/漏极E1的截面可具有彼此相同的形状。在此处使用的表述“相同的”可以不仅包括彼此完全相同的形状和尺寸，而且可以包括包含彼此具有相同内角的不同尺寸的凸起的多边形形状的概念。

例如，第一源极/漏极E1可以均是左右对称的。每个第一源极/漏极E1可以包括下部区域和形成在下部区域上的上部区域，而且下部区域可具有随着其高度增加而增大的宽度，上部区域可具有随着其高度增加而减小的宽度。

每个上部区域可以包括彼此对称的第一外表面和第二外表面。在第一源极/漏极E1中第一外表面的法线方向可以彼此相同。在第一源极/漏极E1中第二外表面的法线方向可以彼此相同。

多个第一源极/漏极E1可具有彼此相同的内角。在一些示例性实施方式中，内角可以仅表示每个第一源极/漏极E1的不与第一鳍型图案F1接触的三个内角。例如，第一源极/漏极E1的三个内角可以根据晶体取向而具有恒定值。

因为第一区域I可以是PMOS区域，所以第一源极/漏极E1可以包括SiGe，而且它的外延生长可以在直的晶体取向上进行。因此，第一源极/漏极E1的截面可具有彼此相同的形状。

参考图4，在第二区域II中的每个第二源极/漏极E2可以是凸起的多边形形状。如图4所示，凸起的多边形形状可以是五边形。在此使用时，因为“凸起的多边形形状”包括连接内角的曲面，所以它不是仅指具有始终平面的图形。内角可具有有截然不同的特性的形状。例如，如图4所示，当此处使用的“凸起的多边形形状”被描绘成具有如下面所示的示例内角时，它也可以具有除示例内角外的其它内角，而且连接每个内角的面可以不是平面。

第二源极/漏极E2可以是彼此不同的形状。例如，第二源极/漏极E2可具有彼此不同的内角。

因为第二区域II可以是NMOS区域，所以第二源极/漏极E2可以包括Si或Si:P，而且与第一区域I不同，它的外延生长可以在非直的晶体取向上进行。因此，多个第二源极/漏极E2可具有彼此不同的形状。

每个第二源极/漏极E2可以包括下部区域和形成在下部区域上的上部区域，而且下部区域可以具有随着其高度增加而增大的宽度，上部区域可以具有随着其高度增加而减小的宽度。

在第二源极/漏极E2中，每个上部区域可以包括彼此对称的第三外表面和第四外表面，在第二源极/漏极E2中第三外表面的法线方向可以彼此不同。在第二源极/漏极E2中第四外表面的法线方向可以彼此不同。

在第一区域I中第一源极/漏极E1和第一鳍型图案F1相接的界面的高度可以小于在第二区域II中第二源极/漏极E2和第二鳍型图案F2相接的界面的高度。例如，第一源极/漏极E1的上表面可以比第二源极/漏极E2的上表面低。

例如，在第一区域I中的第一鳍型图案F1的凹陷深度比在第二区域中的第二鳍型图案F2的凹陷深度更深。在第一区域I中，因为第一源极/漏极E1的形状被规则地形成，所以第一源极/漏极E1的总体积可以根据第一鳍型图案F1的凹槽F1r的角度确定。例如，鳍型图案可以随着从基板10起的距离增加而变窄。例如，凹陷的鳍型图案的上表面的宽度可以随着凹槽F1r的不断增加的深度而变大。例如，因为第一源极/漏极E1可以沿晶体取向形成，所以每个第一源极/漏极E1的总体积可以根据暴露的鳍型图案的上表面的宽度确定。例如，在如图2所示的截面图中第一源极/漏极E1的上表面的宽度可以在20nm和50nm之间。例如在截面图中第一源极/漏极E1的上表面的宽度可以在30nm和40nm之间。例如，在如图2所示的截面图中第一源极/漏极E1的上表面的宽度可以是上表面的两个端点之间的距离。

相反，因为在第二区域II中第二源极/漏极E2的形状是不规则的，所以暴露的鳍型图案的上表面的宽度可以不影响第二源极/漏极E2的体积。例如，已经生长的第二源极/漏极E2的长度可以决定第二源极/漏极E2的体积。因此，与在第一区域I中不同，在第二区域II中将鳍型图案的凹槽形成得浅可以是有利的。例如，第二源极/漏极E2的体积可以取决于第二源极/漏极E2已经生长的时间。因此，在第一区域I中的鳍型图案和外延图案的界面的高度可以比在第二区域II中的鳍型图案和外延图案的界面的高度低。

在第二区域II中的第二鳍型图案F2的上表面可以比在第一区域I中的第一鳍型图案F1的上表面高。因而，在第二区域II中的第二鳍型图案F2的上表面的宽度可以小于在第一区域I中的第一鳍型图案F1的上表面的宽度。例如，在如图2所示的截面图中第二源极/漏极E2的上表面的宽度可以在15nm和45nm之间。例如，在截面图中第一源极/漏极E1的上表面的宽度可以在27nm和37nm之间。

在第二区域II中的第二源极/漏极E2的一些可以彼此接触。例如，第二源极/漏极E2的一些可以与相邻的第二源极/漏极E2合并。

在第一区域I中的第一源极/漏极E1可以不彼此接触，而是可以分别彼此间隔开。相反，第二源极/漏极E2中的至少之一可以彼此接触。这是因为在第二区域II中的第二源极/漏极E2的宽度可以生长得大于在第一区域I中的第一源极/漏极E1的宽度。

在根据一些示例性实施方式的半导体器件中，因为在第二区域II中第二源极/漏极E2的部分彼此接触，所以气隙G可以形成在合并的第二源极/漏极E2下面。

气隙G可以形成在两个彼此接触的第二源极/漏极E2之间。气隙G可以形成在第一层间绝缘膜20上。气隙G可以被两个彼此接触的第二源极/漏极E2覆盖。

然后，根据一些示例性实施方式的半导体器件的另一区域将参考图5和6描述。在图5和6中的区域可以包括第三鳍型图案F3、第四鳍型图案F4、第一至第六浅沟槽ST1'-ST6'、第一至第三沟槽T1'-T3'、第一层间绝缘膜20、第二层间绝缘膜30、第五栅电极200'、第六栅电极300'、第七栅电极201'、第八栅电极301'、栅绝缘膜130'和140'、栅间隔物160'、第三源极/漏极E3、第四源极/漏极E4等等。

第三区域III和第四区域IV可具有与以上描述的第一区域I和第二区域II类似的结构。然而，在第三区域III中的第五栅电极200'和第六栅电极300'之间的距离以及在第四区域IV中的第七栅电极201'和第八栅电极301'之间的距离可以是大于在第一区域I和第二区域II中的第一距离D1的第二距离D2。

第五栅电极200'可以包括第五功函数金属210'和第五填充金属220'。第五功函数金属210'起调整功函数的作用，第五填充金属220'起填充由第五功函数金属210'形成的空间的作用。第五功函数金属210'可以是，例如，N型功函数金属、P型功函数金属或其组合。

第六栅电极300'可以包括第六功函数金属310'和第六填充金属320'。第六功函数金属310'起调整功函数的作用，第六填充金属320'起填充由第六功函数金属310'形成的空间的作用。第六功函数金属310'可以是，例如，N型功函数金属、P型功函数金属或其组合。

在一些示例性实施方式中，第三区域III可以是PMOS区域，因此第五功函数金属210'和第六功函数金属310'可以是N型功函数金属和P型功函数金属的组合。例如，第五功函数金属210'和第六功函数金属310'可以包括TiN、WN、TiAl、TiAlN、TaN、TiC、TaC、TaCN、TaSiN和其组合中的至少之一，但是不限于此。第五填充金属220'和第六填充金属320'可以包括，例如W、Al、Cu、Co、Ti、Ta、多晶硅、SiGe和金属合金中的至少之一，但是不限于此。

第七栅电极201'可以包括第七功函数金属211'和第七填充金属221'。第七功函数金属211'起调整功函数的作用，第七填充金属221'起填充由第七功函数金属211'形成的空间的作用。第七功函数金属211'可以是，例如N型功函数金属、P型功函数金属或其组合。

第八栅电极301'可以包括第八功函数金属311'和第八填充金属321'。第八功函数金属311'起调整功函数的作用，第八填充金属321'起填充由第八功函数金属311'形成的空间的作用。第八功函数金属311'可以是例如N型功函数金属、P型功函数金属或其组合。

在一些示例性实施方式中，第四区域IV可以是NMOS区域，因此第七功函数金属211'和第八功函数金属311'可以是N型功函数金属。例如，第七功函数金属211'和第八功函数金属可以包括例如TiN、WN、TiAl、TiAlN、TaN、TiC、TaC、TaCN、TaSiN和其组合中的至少之一，但是不限于此。第七填充金属221'和第八填充金属321'可以包括例如W、Al、Cu、Co、Ti、Ta、多晶硅、SiGe和金属合金中的至少之一，但是不限于此。

例如，第五栅电极200'、第六栅电极300'、第七栅电极301'和第八栅电极301'可以通过置换工艺或后栅工艺形成，但是不限于此。

第三源极/漏极E3可以形成在第五栅电极200'和第六栅电极300'在第一方向X上的两侧，而且在相应的第三鳍型图案F3上。第三源极/漏极E3可以是在第三鳍型图案F3上的相应的晶体管的源/漏区。

第四源极/漏极E4可以形成在第七栅电极201'和第八栅电极301'在第一方向X上的两侧，而且在相应的第四鳍型图案F4上。第四源极/漏极E4可以是在第四鳍型图案F4上的相应的晶体管的源/漏区。

第三源极/漏极E3和第四源极/漏极E4可以包括通过外延而形成的外延层。例如，第三源极/漏极E3和第四源极/漏极E4可以是升高的源极/漏极。第三区域III可以是PMOS区域以及第四区域IV可以是NMOS区域，因此第三源极/漏极E3可以是例如SiGe外延层。第四源极/漏极E4可以是例如Si外延层。在这时候，第四源极/漏极E4可以包括重掺杂磷P的Si:P。

第三源极/漏极E3可以填充第三鳍型图案F3的凹槽F3r。同样地，第四源极/漏极E4可以填充第四鳍型图案F4的凹槽F4r。

图6是在第一方向X上的截面图。参考图6，在第三区域III中的第三源极/漏极E3可以形成为填充形成在第三鳍型图案F3的上表面上的凹槽F3r。在这时候，因为第五栅电极200'和第六栅电极300'形成在第三鳍型图案F3的上表面上的没有形成凹槽F3r的部分中，所以第三源极/漏极E3可以形成在第五栅电极200'和第六栅电极300'之间。

第三源极/漏极E3可具有与第三鳍型图案F3相同水平的上表面。例如，第三源极/漏极E3的上表面的高度可以等于第三鳍型图案F3的上表面的高度。第三源极/漏极E3的上表面可以是平坦的。例如，上表面的最高点的从上表面的最低水平起的高度可以小于5nm。第三源极/漏极E3的上表面的一部分可以与栅间隔物160'的下表面的一部分交叠。例如，第三源极/漏极E3的上表面的一部分可以与栅间隔物160'的下表面的一部分接触。

在第四区域IV中的第四源极/漏极E4可以形成为填充形成在第四鳍型图案F4的上表面上的凹槽F4r。在这时候，因为第七栅电极201'和第八栅电极301'形成在第四鳍型图案F4的上表面上的没有形成凹槽F4r的部分中，所以第四源极/漏极E4可以形成在第七栅电极201'和第八栅电极301'之间。

第四源极/漏极E4可具有与第四鳍型图案F4相同水平的上表面。例如，第四源极/漏极E4的上表面的高度可以等于第四鳍型图案F4的上表面的高度。第四源极/漏极E4的上表面可以是平坦的。例如，上表面的最高点的从上表面的最低水平起的高度可以小于5nm。第四源极/漏极E4的上表面的一部分可以与栅间隔物160'的下表面的一部分交叠。例如，第四源极/漏极E4的上表面的一部分可以与栅间隔物160'的下表面的一部分接触。

第四源极/漏极E4的上表面可以形成为与形成在第四鳍型图案F4中的凹槽F4r的底表面隔开第二高度h2。第二高度h2可以大于高度h2'，其中第三源极/漏极E3的上表面与凹槽F3r的底表面间隔开高度h2'。然而，示例性实施方式不限于以上给出的示例。第二高度h2可以在35nm和55nm之间。第二高度h2可以在40nm和50nm之间。第二高度h2'可以在25nm和45nm之间。第二高度h2'可以在30nm和40nm之间。例如，h2与h2'的比率可以在1.1:1和2:1之间。例如，h2与h2'的比率可以在1.2:1和1.5:1之间。

接着，根据一些示例性实施方式的半导体器件的另一区域将参考图7和8描述。图7至8中的区域可以包括第五鳍型图案F5、第六鳍型图案F6、第一至第六浅沟槽ST1"-ST6"、第一至第三沟槽T1"-T3"、第一层间绝缘膜20、第二层间绝缘膜30、第九栅电极200"、第十栅电极300"、第十一栅电极201"、第十二栅电极301"、栅绝缘膜130"和140"、栅间隔物160"、第五源极/漏极E5、第六源极/漏极E6等。

第五区域V和第六区域VI可具有与以上描述的第三区域III和第四区域IV类似的结构。然而，在第五区域V中的第九栅电极200"和第十栅电极300"之间的距离以及在第六区域VI中的第十一栅电极201"和第十二栅电极301"之间的距离可以是大于在第三区域III和第四区域IV中的第二距离D2的第三距离D3。

第九栅电极200"可以包括第九功函数金属210"和第九填充金属220"。第九功函数金属210"起调整功函数的作用，第九填充金属220"起填充由第九功函数金属210"形成的空间的作用。第九功函数金属210"可以是例如N型功函数金属、P型功函数金属或其组合。

第十栅电极300"可以包括第十功函数金属310"和第十填充金属320"。第十功函数金属310"起调整功函数的作用，第十填充金属320"起填充由第十功函数金属310"形成的空间的作用。第十功函数金属310"可以是例如N型功函数金属、P型功函数金属或其组合。

在一些示例性实施方式中，第五区域V可以是PMOS区域，因此第九功函数金属210"和第十功函数金属310"可以是N型功函数金属和P型功函数金属的组合。例如，第九功函数金属210"和第十功函数金属310"可以包括TiN、WN、TiAl、TiAlN、TaN、TiC、TaC、TaCN、TaSiN和其组合中的至少之一，但是不限于此。第九填充金属220"和第十填充金属320"可以包括例如W、Al、Cu、Co、Ti、Ta、多晶硅、SiGe和金属合金中的至少之一，但是不限于此。

第十一栅电极201"可以包括第十一功函数金属211"和第十一填充金属221"。第十一功函数金属211"起调整功函数的作用，第十一填充金属221"起填充由第十一功函数金属211"形成的空间的作用。第十一功函数金属211"可以是例如N型功函数金属、P型功函数金属或其组合。

第十二栅电极301"可以包括第十二功函数金属311"和第十二填充金属321"。第十二功函数金属311"起调整功函数的作用，第十二填充金属321"起填充由第十二功函数金属311"形成的空间的作用。第十二功函数金属311"可以是例如N型功函数金属、P型功函数金属或其组合。

在一些示例性实施方式中，第六区域VI可以是NMOS区域，因此第十一功函数金属211"和第十二功函数金属311"可以是N型功函数金属。第十一功函数金属211"和第十二功函数金属可以包括例如TiN、WN、TiAl、TiAlN、TaN、TiC、TaC、TaCN、TaSiN和其组合中的至少一种，但是不限于此。第十一填充金属221"和第十二填充金属321"可以包括例如W、Al、Cu、Co、Ti、Ta、多晶硅、SiGe和金属合金中的至少一种，但是不限于此。

例如，第九栅电极200"、第十栅电极300"、第十一栅电极201"和第十二栅电极301"可以通过置换工艺或后栅工艺形成，但是不限于此。

第五源极/漏极E5可以形成在第九栅电极200"和第十栅电极300"在第一方向X上的两侧上，而且在相应的第五鳍型图案F5上。第五源极/漏极E5可以是在第五鳍型图案F5上的相应的晶体管的源/漏区。

第六源极/漏极E6可以分别形成在第十一栅电极201"和第十二栅电极301"在第一方向X上的两侧，并且在第六鳍型图案F6上。第六源极/漏极E6可以是在第六鳍型图案F6上的相应的晶体管的源/漏区。

第五源极/漏极E5和第六源极/漏极E6可以包括通过外延形成的外延层。例如，第五源极/漏极E5和第六源极/漏极E6可以是升高的源极/漏极。例如，第五区域V可以是PMOS区域以及第六区域VI可以是NMOS区域，因此第五源极/漏极E5可以是SiGe外延层。例如，第六源极/漏极E6可以是Si外延层。在这时候，第六源极/漏极E6可以包括重掺杂磷P的Si:P。

第五源极/漏极E5可以填充第五鳍型图案F5的凹槽F5r。同样地，第六源极/漏极E6可以填充第六鳍型图案F6的凹槽F6r。

图8是在第一方向X上的截面图。参考图8，在第五区域V中的第五源极/漏极E5可以形成为填充形成在第五鳍型图案F5的上表面上的凹槽F5r。在这时候，因为第九栅电极200"和第十栅电极300"形成在第五鳍型图案F5的上表面上的不形成凹槽F5r的部分中，所以第五源极/漏极E5可以形成在第九栅电极200"和第十栅电极300"之间。

第五源极/漏极E5可具有与第五鳍型图案F5的相同水平的上表面。例如，第五源极/漏极E5的上表面的高度可以等于第五鳍型图案F5的上表面的高度。第五源极/漏极E5的上表面可以是平坦的。例如，上表面的最高点的从上表面的最低水平起的高度可以小于5nm。第五源极/漏极E5的上表面的一部分可以交叠栅间隔物160"的下表面的一部分。例如，第五源极/漏极E5的上表面的一部分可以与栅间隔物160"的下表面的一部分接触。

在第六区域VI中的第六源极/漏极E6可以形成为填充形成在第六鳍型图案F6的上表面上的凹槽。在这时候，因为第十一栅电极201"和第十二栅电极301"形成在第六鳍型图案F6的上表面上的没有形成凹槽F6r的部分中，所以第六源极/漏极E6可以形成在第十一栅电极201"和第十二栅电极301"之间。

第六源极/漏极E6可具有比第六鳍型图案F6高的上表面。例如，第六鳍型图案F6的上表面的高度可以小于第六源极/漏极E6的上表面的高度。第六源极/漏极E6的上表面可以包括凹进部分CC。第六源极/漏极E6的上表面的一部分可以交叠栅间隔物160"的下表面的一部分。例如，第六源极/漏极E6的上表面的一部分可以与栅间隔物160"的下表面的一部分接触。

第六源极/漏极E6的上表面的凹进部分CC可以比第六源极/漏极E6和栅间隔物160"相接的点低地形成。第一凸起部分CV1和第二凸起部分CV2可以形成在凹进部分CC的两侧。第一凸起部分CV1可以是栅间隔物160"之一和第六源极/漏极E6之一相接的点。然而，示例性实施方式不限于以上给出的示例。第二凸起部分CV2可以与栅间隔物160"之一和第六源极/漏极E6之一相接的点间隔开预定距离。然而，示例性实施方式不限于以上给出的示例。例如，凸起部分的位置可以或可以不是与栅间隔物160"接触的位置。

凹进部分CC可以形成为与从第六鳍型图案F6中形成的凹槽F6r的底表面起的第三高度h3一样高。第三高度可以大于第五源极/漏极E5的上表面与凹槽F5r的底表面间隔开的高度。然而，示例性实施方式不限于以上给出的示例。例如，第三高度h3可以在20nm和40nm之间。例如，第三高度h3可以在25nm和35nm之间。

第六源极/漏极E6的上表面的最低部分可以定位得高于第六鳍型图案F6。例如，第六源极/漏极E6的上表面的最低部分是凹进部分CC的上表面的最低部分。凹进部分CC的上表面的最低部分可以形成得比第六鳍型图案的上表面高第四高度h4。例如，第四高度h4可以是第六鳍型图案F6的上表面的高度和第六源极/漏极E6的上表面的凹进部分的最低部分的高度之差。例如，第四高度h4可以小于20nm。例如，第四高度h4可以小于10nm。例如，h4小于h3的50％。例如，h4小于h3的30％。

然后，第一区域I、第三区域III和第五区域V将参考图9比较，第二区域II、第四区域IV和第六区域VI将参考图10比较。

首先，参考图9，根据一些示例性实施方式的半导体器件的第一区域I、第三区域III和第五区域V将在下面比较。

在第一区域I、第三区域III和第五区域V中，栅电极之间的距离可以逐渐增加。例如，在第一区域I中的第一栅电极200和第二栅电极300之间的距离可以是第一距离D1，在第三区域III中的第五栅电极200'和第六栅电极300'之间的距离可以是第二距离D2，在第五区域V中的第九栅电极200"和第十栅电极300"之间的距离可以是第三距离D3。第一距离D1可以小于第二距离D2，第二距离D2可以小于第三距离D3。

因为在第一区域I、第三区域III和第五区域Ⅴ中的栅电极之间的距离逐渐增加，所以第三源极/漏极E3的宽度可以大于第一源极/漏极E1的宽度，并且第五源极/漏极E5的宽度可以大于第三源极/漏极E3的宽度。例如，在如图6所示的截面图中的第三源极/漏极E3的上表面的宽度可以在30nm和60nm之间。例如在所述截面图中的第三源极/漏极E3的上表面的宽度可以在40nm和50nm之间。例如在如图8所示的截面图中的第五源极/漏极E5的上表面的宽度可以在50nm和120nm之间。例如在所述截面图中的第五源极/漏极E5的上表面的宽度可以在65nm和85nm之间。

相反地，第一源极/漏极E1、第三源极/漏极E3和第五源极/漏极E5的上表面的高度可以全部相等。第一区域I、第三区域III和第五区域V的每个可以是PMOS区域。因此，因为第一源极/漏极E1、第三源极/漏极E3和第五源极/漏极E5可以包括SiGe并且生长得在(111)面中十分饱和，所以凹槽F1r、F3r和F5r可以随时间被全部填充。因此，第一源极/漏极E1、第三源极/漏极E3和第五源极/漏极E5可以被完全填充至相同高度。

然后，参考图10，根据一些示例性实施方式的半导体器件的第二区域II、第四区域IV和第六区域VI将在下面比较。

在第二区域II，第四区域IV和第六区域VI中，栅电极之间的距离可以逐渐增加。例如，在第二区域II中的第三栅电极201和第四栅电极301之间的距离可以是第一距离D1，在第四区域IV中的第七栅电极201'和第八栅电极301'之间的距离可以是第二距离D2，在第六区域VI中的第十一栅电极201"和第十二栅电极301"之间的距离可以是第三距离D3。第一距离D1可以小于第二距离D2，第二距离D2可以小于第三距离D3。

因为在第二区域II、第四区域IV和第六区域VI中的栅电极之间的距离逐渐增加，第四源极/漏极E4的宽度可以大于第二源极/漏极E2的宽度，第六源极/漏极E6的宽度可以大于第四源极/漏极E4的宽度。例如，在如图6所示的截面图中的第四源极/漏极E4的上表面的宽度可以在30nm和60nm之间。例如在所述截面图中的第四源极/漏极E4的上表面的宽度可以在40nm和50nm之间。例如在如图8所示的截面图中的第六源极/漏极E6的上表面的宽度可以在50nm和120nm之间。例如，在所述截面图中的第六源极/漏极E6的上表面的宽度可以在65nm和85nm之间。

第二源极/漏极E2的上表面可以包括凸起部分CV。第四源极/漏极E4的上表面可以是平坦的。例如，上表面的最高点的从上表面的最低水平起的高度可以小于5nm。第六源极/漏极E6的上表面可以包括凹进部分CC。例如，因为栅电极之间的距离增加，所以源极/漏极的上表面的形状可以从向上凸变为向下凸。

这可能是因为以高浓度的磷P掺杂的Si:P的外延生长速度根据栅电极之间的距离(即，开口空间)变化而发生的。外延生长根据生长面的方向可具有不同的速度。例如，(100)面方向可具有最高的生长速度，(110)面方向可具有第二高的生长速度。在(100)面和(110)面相接的(111)面方向上的生长速度可以最慢。

当凹槽F2r、F4r和F6r的底表面被平坦地形成时，源极/漏极的上表面可以根据在底表面的(100)面中的生长速度、在侧表面的(110)面中的生长速度以及在(111)面中的生长速度而被平坦地形成，其中(111)面作为底表面的(100)面和侧表面的(110)面相接的交叠部分。例如，凹槽F2r、F4r和F6r的平坦的底表面的每个可具有从底表面的最高点的从底表面的最低水平起的高度可以小于5nm的粗糙度。

在某些实施方式中，凹槽F2r、F4r和F6r的底表面可以不是平坦的，而且没有许多纯(100)面。在某些实施方式中，(100)面、(110)面和(111)面中的至少两个彼此交叠，生长速度的分布可以根据凹槽F2r、F4r和F6r的面而变化。因此，源极/漏极的形状在NMOS区域中可以变化。例如，在底表面中的生长速度可以减小。因此，侧表面的生长速度可以相对地增大。

在某些实施方式中，尽管外延生长在底表面和侧表面的表面开始，但是Si原子沿绝缘膜的侧壁扩散。例如，在凹槽F2r、F4r和F6r的与绝缘膜的侧壁连接的侧壁上Si的外延生长可以大于在凹槽F2r、F4r和F6r的底表面上Si的外延生长。

例如，当栅电极的距离从第一距离D1逐渐增加到第二距离D2，并且然后增加到第三距离D3时，可以导致在NMOS区域中的源极/漏极的形状的变化。

例如，当栅电极的距离较短时，第二源极/漏极E2的上表面可以包括像第二区域II那样的凸起部分CV。例如，当栅电极的距离变得稍大时，第四源极/漏极E4的上表面可以像第四区域IV那样变平。例如，第四源极/漏极E4的上表面的最高点的从第四源极/漏极的上表面的最低水平起的高度可以小于5nm。同样在这时候，根据以上描述的原因，多个第四源极/漏极E4可以是非限定的形状，而是可具有不规则的形状。例如，第四源极/漏极E4可以不是平坦的，而是具有包括细小弯曲的上表面。例如，第四源极/漏极E4的上表面可具有不平坦的表面。

当栅电极之间的距离增大时，第六源极/漏极E6的上表面可以包括像第六区域VI一样的凹进部分CC。例如，因为源极/漏极E6的外延生长在凹槽F6r的侧壁中发生得更多，所以所得的形状可以在中部凹入。例如，源极/漏极E6在凹槽F6r的侧壁中的外延生长可以比在凹槽F6r的底部的外延生长更快，而且源极/漏极E6的上表面可具有凹入形状。这可能是根据用于在包括高浓度磷P的NMOS区域中制造具有高效率的操作特性的半导体器件的方法导致的形状。当凹进部分CC可以形成在第六源极/漏极E6的中心时，相对凸起的第一凸起部分CV1和第二凸起部分CV2可以形成在凹进部分CC的两侧中。

例如，源极/漏极的上表面的中心可以低于源极/漏极的上表面的侧部分。上表面的侧部分可以是源极/漏极的上表面接触栅间隔物的部分。上表面的侧部分可以是在源极/漏极的上表面的中心与上表面接触栅间隔物的点之间的部分。在某些实施方式中，上表面的侧部分可以是源极/漏极的上表面接触栅极表面的点。源极/漏极的上表面可以是源极/漏极接触以上描述的第二层间绝缘膜30的边界面。

例如，凹进部分CC的深度可以是在第六源极/漏极E6的凹进部分CC的上表面的最低点和第六源极/漏极E6的凸起部分CV1和CV2的最高点之间的竖直距离。凹进部分CC的深度可以小于50nm。例如，凹进部分CC的深度可以小于30nm。例如，第六源极/漏极的高度可以是在第六源极/漏极E6的下表面的最低点与凸起部分CV1和CV2的最高点之间的竖直距离。第六源极/漏极E6的高度可以在35nm和100nm之间。例如，第六源极/漏极E6的高度可以在40nm和70nm之间。例如，第六源极/漏极E6的凹进部分CC的深度可以在第六源极/漏极E6的高度的10％和60％之间。例如，第六源极/漏极E6的凹进部分CC的深度可以在第六源极/漏极E6的高度的10％和45％之间。例如，第六源极/漏极E6的凹进部分CC的深度可以在第六源极/漏极E6的高度的15％和30％之间。

所述高度可以全部相等。例如，第一区域I、第三区域III和第五区域V的每个可以是PMOS区域。例如，因为第一源极/漏极E1、第三源极/漏极E3和第五源极/漏极E5可以包括SiGe并且在(111)面中完全饱和地生长，所以凹槽F1r、F3r和F5r可以随时间被全部填充。例如，第一源极/漏极E1、第三源极/漏极E3和第五源极/漏极E5可以被全部填充至相同高度。

在下文，根据一些示例性实施方式的半导体器件将参考图1和11描述。为了简洁起见，与以上描述的一些示例性实施方式重叠的元件或操作将被尽可能地简要地提及或被省略。

图11是提供用于说明根据一些示例性实施方式的半导体器件的截面图。图11是沿图1的线A-A'和B-B'截取的截面图。

参考图1和11，在第一区域I中，根据一些示例性实施方式的半导体器件的凹槽F1r和源极/漏极E1的下部分可以是U形。例如，第一源极/漏极E1的下部分可以不平坦地形成，而是形成为在截面图中曲线交叠的形状。第一源极/漏极E1的下部分可具有曲面交叠的形状。例如，在如上所述的PMOS的情况下，即使凹槽F1r的下部分不是平坦的以使得外延生长的生长速度随着时间根据面而改变，第一源极/漏极E1也可以形成完全填充凹槽Flr的形式。

例如，凹槽F1r和源极/漏极E1的下部分的每个可以是源极/漏极接触以上描述的基板10的分界面的下部分。这些表述可以类似地应用于在本公开中的其它凹槽和源极/漏极的下部分。当源极/漏极的底表面是平坦的或是不平坦的时，在PMOS区域中的源极/漏极的顶表面可以是平坦的。例如，顶表面的最高点的从顶表面的最低水平起的高度可以小于5nm。源极/漏极的顶表面可以是源极/漏极接触以上描述的第二层间绝缘膜30的分界面。源极/漏极的底表面可以是源极/漏极接触以上描述的基板10的分界面。

在第二区域II中，凹槽F2r和第二源极/漏极E2的下部分可以是U形。例如，第二源极/漏极E2的下部分可以形成得不平坦，而是形成为在截面图中曲线交叠的形状。如上所述，因为与PMOS不同，磷P在NMOS以高浓度掺杂，而且彼此交叠的面的生长速度不同，所以外延生长层的形状可以是不规则的。例如，第二源极/漏极E2的上表面可以是不规则的。

尽管未示出，但是在第三至第六区域III-VI中的凹槽F3r-F6r也可以具有像图11中的凹槽F1r和F2r一样的U形下部分。

在下文，根据一些示例性实施方式的半导体器件将参考图7和12描述。为了简洁起见，与以上描述的某些示例性实施方式重叠的元件或操作将被尽可能简要地提及或被省略。

图12是提供用于说明根据一些示例性实施方式的半导体器件的截面图。图12是沿图7的线A-A'和B-B'截取的截面图。

参考图7和12，根据一些示例性实施方式的半导体器件的第六源极/漏极E6的上表面的凹进部分CC的最低部分可以定位得低于第六鳍型图案F6的上表面。例如，第六鳍型图案F6的上表面可以定位得比凹进部分CC的最低部分高第四高度h4。例如，第四高度h4可以是第六鳍型图案F6的上表面的高度和第六源极/漏极E6的上表面的凹进部分的最低部分的高度之差。例如，第四高度h4可以小于20nm。例如，第四高度h4可以小于10nm。例如，h4小于h3的50％。例如，h4小于h3的30％。例如，第六鳍型图案F6的上表面可以是第六鳍型图案F6接触栅绝缘膜130的界面。这个表述也可以应用于本公开中描述的鳍型图案的其它上表面。

因为在第十一栅电极201"和第十二栅电极301"之间的距离增大到第三距离D3，所以第六源极/漏极E6的上表面的凹进部分CC可以比第六鳍型图案F6的上表面进一步地降低。例如，第十一栅电极201"和第十二栅电极301"之间的距离可以是第三距离D3，第六源极/漏极E6的上表面的凹进部分CC可以低于第六鳍型图案F6的上表面。

在下文，根据一些示例性实施方式的半导体器件将参考图1和13描述。为了简洁起见，与以上描述的一些示例性实施方式重叠的元件或操作将被尽可能简要地提及或被省略。

图13是提供用于说明根据一些示例性实施方式的半导体器件的截面图。

参考图13，根据一些示例性实施方式的半导体器件可以包括盖膜150以及分别在第一源极/漏极E1和第二源极/漏极E2上的第一硅化物S1和第二硅化物S2。

盖膜150可以形成在高k电介质膜140和第一栅电极200上。例如，盖膜150可以包括SiN。盖膜150可以与栅间隔物160的内壁接触。盖膜150的上表面可以在与栅间隔物160的上表面相同的水平上，但是不限于此。盖膜150的上表面可以高于栅间隔物160的上表面。

第一和第二硅化物S1和S2可以形成在第一源极/漏极E1和第二源极/漏极E2上。硅化物S1和S2可以形成为第一源极/漏极E1和第二源极/漏极E2的每个的一部分。例如，硅化物S1和S2可以通过第一和第二源极/漏极E1和E2的变形形成。硅化物S1和S2可以包括金属。金属可以包括，例如，Ni、Co、Pt、Ti、W、Hf、Yb、Tb、Dy、Er、Pd和其金属合金中的至少之一。

接触孔ch1和ch2可以透过第二层间绝缘膜30和第三层间绝缘膜40以暴露第一和第二硅化物S1和S2的至少一部分。阻挡层L1和L2可以沿接触孔ch1和ch2的侧表面和底表面共形地形成，并且接触C1和C2可以形成在阻挡层L1和L2上以填充接触孔ch1和ch2。

在这种情况下，第一源极/漏极E1和第二源极/漏极E2可以包括从基板10伸出的突起。例如，突起可以从第一鳍型图案F1和第二鳍型图案F2的表面伸出以围绕第一和第二硅化物S1和S2的两侧。例如，在平面图中硅化物S1和S2可以被第一和第二源极/漏极E1和E2分别围绕。例如，在平面图中第一和第二硅化物S1和S2的最外表面与第一和第二源极/漏极E1和E2接触。

如图13所示，突起可以是随着从基板10的表面起的增大的距离而具有减小的宽度这样的形状。

例如，在截面图中，突起可以是围绕第一和第二硅化物S1和S2的竖直长度的至少1/2这样的形状。在图中，突起被示为围绕第一和第二硅化物S1和S2的整个侧表面的形状，但是不限于此。

例如，在第一源极/漏极E1和第二源极/漏极E2的表面的至少一部分中，可以不形成第一和第二硅化物S1和S2。例如，如图13所示，在平面图或截面图中，在第一和第二硅化物S1和S2与第一至第四栅电极200、300、201和301之间的区域中，可以有第一源极/漏极E1和第二源极/漏极E2的非硅化物表面。

如图13所示，第一和第二硅化物S1和S2的每个可以是反转的圆锥形。例如，窄的尖端区域可以向下(朝向基板10)定位，底表面可以向上(基板10的相反方向)变宽地定位。在截面图中，尖端区域可以是硅化物S1和S2的每个的最低点或区域。例如，因为第一和第二硅化物S1和S2的每个可具有下部分较窄而且随着向上走而变宽的结构，所以侧表面可以倾斜预定角度θ。例如预定角度可以是30°至70°，但是不限于此。更具体而言，预定角度可以是40°或更大和60°，但是不限于此。侧表面的角度可以是关于水平面的平均角度。水平面可以平行于基板10的延伸表面。

例如，第一和第二硅化物S1和S2的尖端区域可以定位得高于基板10的表面。通过这样做，有助于实现晶体管的足够的沟道长度，而且提高了晶体管的操作特性。

第一硅化物S1可以形成在第一源极/漏极E1上。例如，第一硅化物S1的上表面可以是平坦的。例如，第一硅化物S1的上表面的最高点的从第一硅化物S1的上表面的最低水平起的高度可以小于5nm。然而，凹槽可以形成在第一硅化物S1的一部分中。第一接触C1和第一阻挡层L1可以形成在第一硅化物S1的凹入部分中。例如，第一硅化物S1的上表面可以通过除第一接触C1和第一阻挡层L1形成在其中的部分之外的第一源极/漏极E1而变平坦。

例如，除第一接触C1和第一阻挡层L1形成在其上的部分之外，第一硅化物S1的上表面可以是平坦的。在某些实施方式中，第一硅化物S1可以形成在第一源极/漏极E1的平坦表面上。例如，第一源极/漏极E1的顶表面可以是平坦的。在某些实施方式中，第一硅化物S1可以嵌入到具有平坦顶表面的第一源极/漏极E1中，而且可以与第一源极/漏极E1共用顶表面。例如，第一硅化物S1和第一源极/漏极E1的顶表面处于相同的水平。

第一接触孔ch1可以形成在第一硅化物S1的上部分的一部分中。例如，凹槽可以形成在第一硅化物S1的上部分的所述部分中。凹槽可以是如图13所示的矩形形状。然而，示例性实施方式不限于以上给出的示例。

第二硅化物S2可以形成在第二源极/漏极E2上。例如，第二硅化物S2的上表面可以向上凸起。然而，凹槽可以形成在第二硅化物S2的一部分中。第二接触C2和第二阻挡层L2形成在第二硅化物S2中。例如，除第二接触C2和第二阻挡层L2形成在其中的部分之外，第二硅化物S2的上表面由于第二源极/漏极E2可以是向上凸起的。

例如，除第二接触C2和第二阻挡层L2形成在其上的部分之外，第二硅化物S2的上表面可以向上伸出。例如，在截面图中，第二硅化物S2的顶表面的中心部分比第二硅化物S2的顶表面的边缘部分高。在某些实施方式中，第二硅化物S2可以形成在第二源极/漏极E2的伸出表面上。例如，第二源极/漏极E2的顶表面可以向上伸出。例如，第二源极/漏极E2的顶表面的中心部分可以高于第二源极/漏极E2的顶表面的边缘部分。在某些实施方式中，第二硅化物S2可以嵌入具有伸出的顶表面的第二源极/漏极E2中。

第二接触孔ch2可以形成在第二硅化物S2的上部分的一部分中。例如，凹槽可以形成在第二硅化物S2的上部分的所述部分中。凹槽可以是如图13所示的矩形形状。然而，示例性实施方式不限于以上给出的示例。

在下文，根据一些示例性实施方式的半导体器件将参考图1、13和14描述。为了简洁起见，与以上描述的一些示例性实施方式重叠的元件或操作将被尽可能简要地提及或被省略。

图14是提供用于说明根据一些示例性实施方式的半导体器件的扩大截面图。图14是显示了一示例实施方式的扩大的截面图，该示例实施方式在图13的矩形标示部分J方面与图13的实施方式具有不同的结构。

参考图14，第一硅化物S1-1可以形成在第一源极/漏极E1上。由于第一源极/漏极E1的上部分变化，可以形成第一硅化物S1-1。例如，第一硅化物S1-1可以嵌入具有平坦顶表面的第一源极/漏极E1的上部分中。第一硅化物S1-1的下部分可以是U形。然而，示例性实施方式不限于任何特别的示例。因此，可以根据硅化工艺考虑不同的形状。第一接触孔ch1-1可以形成在第一硅化物S1-1的上部分上。第一接触孔ch1-1可以穿透第二层间绝缘膜30，而且可以通过蚀刻第一硅化物S1-1的上部分的一部分形成。

第一硅化物S1-1的上部分可以包括凹槽。凹槽的形状可以是如图14所示的U形。然而，实施方式不限于上面给出的任何示例。根据硅化工艺和第一源极/漏极E1的材料，各种形状是可能的。

在下文，根据一些示例性实施方式的半导体器件将参考图1、13和15描述。为了简洁起见，与以上描述的一些示例性实施方式重叠的元件或操作将被尽可能简要地提及或省略。

图15是提供用于说明根据一些示例性实施方式的半导体器件的扩大截面图。图15是显示了一示例实施方式的扩大的截面图，该示例实施方式在图13的矩形标示部分J方面具有与图13中显示的实施方式不同的结构。

参考图15，第一硅化物S1-2可以形成在第一源极/漏极E1上。由于第一源极/漏极E1的上部分变化，所以第一硅化物S1-2可以被形成。例如，第一硅化物S1-2可以嵌入具有平坦顶表面的第一源极/漏极E1的上部分中。例如，在本公开中描述的平坦表面可具有该表面的最高点的从该表面的最低水平起的高度，该高度可以是小于5nm。第一硅化物S1-2的下部分可以是U形。然而，示例性实施方式不限于任何特别的示例。因此，可以根据硅化工艺考虑各种形状。第一接触孔ch1-2可以形成在第一硅化物S1-2的上部分上。第一接触孔ch1-2可以穿透第二层间绝缘膜30，并且暴露第一硅化物S1-2的上表面。

第一硅化物S1-2的上表面可以不通过第一接触孔ch1-2被凹进。例如，第一硅化物S1-2的上表面可以形成为平的。使得第一接触孔ch1-2与第一硅化物S1-2接触可以导致第一阻挡层L1-2和第一接触C1-2与第一硅化物S1-2接触。因此，第一硅化物S1-2的上表面可以保持平坦形状。

在下文，根据一些示例性实施方式的半导体器件将参考图1、5、7和16至19描述。为了简洁起见，与以上描述的一些示例性实施方式重叠的元件或操作将被尽可能简要地提及或被省略。

图16是提供用来说明根据一些示例性实施方式的半导体器件的截面图，图17是提供用来说明在图16的第二区域中的硅化物的形状的放大图。图18是提供用来说明在图16的第四区域中的硅化物的形状的放大图，图19是提供用来说明在图16的第六区域中的硅化物的形状的放大图。图16是在图1、5和7的B-B'上截取的截面图，图17至19是图16的硅化物的放大图，其中为方便起见，接触C2-C6和阻挡层L2-L6的图示被省略。

参考图1、5、7和16至19，根据一些示例性实施方式的半导体器件包括第二硅化物S2、第四硅化物S4、第六硅化物S6、接触孔ch2-ch6、阻挡层L2-L6和接触C2-C6。

首先，参考图16和17，在第二区域II中的第二硅化物S2可以包括第一凹槽R1、第三凸起部分CV3和第四凸起部分CV4。因为第二源极/漏极E2的上表面向上凸起地形成，所以除第一凹槽R1之外，第二硅化物S2的上表面可以是向上凸起的形状。

第一凹槽R1可以是第二接触孔CH2形成在其中的部分。例如，第一凹槽R1可以是第二阻挡层L2和第二接触C2形成的位置。

例如，第三凸起部分CV3和第四凸起部分CV4可以形成在第一凹槽R1的两侧。因为第二源极/漏极E2的上表面是凸起的，所以第三凸起部分CV3和第四凸起部分CV4可以通过第一凹槽R1的形成而形成。

接着，参考图16和18，在第四区域IV中的第四硅化物S4可以包括第二凹槽R2。因为第四源极/漏极E4的上表面形成为平坦形状，所以除第二凹槽R2之外，第四硅化物S4的上表面可以是平坦形状。

第二凹槽R2可以是第四接触孔ch4形成在其中的部分。例如，第二凹槽R2可以是第四阻挡层L4和第四接触C4形成的位置。

参考图16和19，在第六区域VI中的第六硅化物S6可以包括第三凹槽R3和两个梯状部分ST。因为第六源极/漏极E6的上表面是向下凸地形成，所以包括第三凹槽R3的第六硅化物S6的上表面可以是向下凸的形状。

第三凹槽R3可以是第六接触孔ch6形成在其中的部分。例如，第三凹槽R3可以是第六阻挡层L6和第六接触C6形成的位置。

例如，梯状部分ST可以形成在第三凹槽R3的两侧。梯状部分ST可以是在其中斜度由于第三凹槽R3而急剧地变化的部分。例如，因为当第六源极/漏极E6的上表面向下凸时，第三凹槽的斜度更急剧地向下凸，所以梯状部分可以被形成。然而，示例性实施方式不限于任何特别的示例。例如，第六接触C6和第六阻挡层L6也可以在没有凹槽的情况下形成。

图20是包括根据示例性实施方式的半导体器件的SoC系统的框图。

参考图20，SoC系统1000包括应用处理器1001和动态随机存取存储器(DRAM)1060。

应用处理器1001可以包括中央处理器(CPU)1010、多媒体系统1020、多级互连总线(也被称为总线)1030、存储系统1040和外围电路(也被称为外围)1050。

CPU 1010可以执行用于SoC系统1000的驱动所必需的算术运算。在一些示例性实施方式中，CPU 1010可以配置在包括多个芯的多芯环境上。

多媒体系统1020可以用于在SoC系统1000上执行各种多媒体功能。多媒体系统1020可以包括3D引擎模块、视频编解码器、显示系统、照相机系统和后处理器等。

总线1030可以用于在CPU 1010、多媒体系统1020、存储系统1040和外围电路1050之间交换数据通信。在本公开的一些示例性实施方式中，总线1030可具有多层结构。例如，总线1030可以是多层高级高性能总线(AHB)或多层高级可扩展接口(AXI)，尽管示例性实施方式不限于此。

存储系统1040可以为应用处理器1001提供连接到外存储器(例如，DRAM 1060)并执行高速操作所需的环境。在本公开的一些示例性实施方式中，存储系统1040可以包括用于控制外存储器(例如，DRAM 1060)的分离的控制器(例如，DRAM控制器)。

外围电路1050可以为SoC系统1000提供无缝连接到外部装置(例如，主板)所需的环境。例如，外围电路1050可以包括各种接口以允许与连接到SoC系统1000的外部装置的兼容操作。

DRAM 1060可以用作应用处理器1001的操作所需的操作存储器。在一些示例性实施方式中，如图20所示，DRAM 1060可以设置到应用处理器1001外部。例如，DRAM 1060可以与应用处理器1001封装为层叠封装(PoP)型。

SoC系统1000的上述组件中的至少之一可以包括根据以上说明的示例性实施方式的半导体器件的至少之一。

图21是包括根据示例性实施方式的半导体器件的电子系统的框图。

参考图21，根据一示例性实施方式的电子系统1100可以包括控制器1110、输入/输出(I/O)器件1120、存储器件1130、接口1140和总线1150。控制器1110、I/O器件1120、存储器件1130和/或接口1140可以经由总线1150彼此联接。总线1150对应于数据通过其传输的路径。

控制器1110可以包括微处理器、数字信号处理器、微控制器、和能够执行与以上提及的那些功能类似的功能的逻辑器件中的至少之一。I/O器件1120可以包括键区、键盘、显示装置等等。存储器件1130可以存储数据和/或指令等等。接口1140可以执行传输数据到通信网络或从通信网络接收数据的功能。接口1140可以是有线或无线形式。例如，接口1140可以包括天线或有线/无线收发器。

尽管未示出，但是电子系统1100可以另外包括配置为增强控制器1110的操作的操作存储器，诸如高速动态随机存取存储器(DRAM)和/或静态随机存取存储器(SRAM)。

根据以上描述的示例性实施方式之一的半导体器件可以设置在存储器件1130内，或设置为控制器1110，I/O器件1120等的一部分。

电子系统1100可应用于个人数字助理(PDA)、便携式计算机、网络本、无线电话、移动式电话、数字音乐播放器、存储卡、或能够在无线环境中传输和/或接收数据的几乎所有的电子产品。

虽然已经参考本发明构思的示例性实施方式特别显示并描述了本发明构思，但是本领域的普通技术人员将理解，可以在形式和细节中进行各种改变而不脱离由权利要求限定的本发明构思的精神和范围。因此，期望本实施方式在各方面都被理解为示例性的而非限制性的，参考权利要求而不是上述描述来表示本发明的范围。

本申请要求享有2015年12月3日在韩国知识产权局提交的第10-2015-0171393号韩国专利申请和2016年1月28日在韩国知识产权局提交的第10-2016-0010593号韩国专利申请的优先权，以及由其产生的所有权益，上述韩国专利申请的内容通过引用整体合并于此。

Claims (20)

1.一种半导体器件，包含：

包含第一区域和第二区域的基板；

在所述第一区域中的第一和第二栅电极，在所述基板上彼此平行地延伸，而且彼此间隔开第一距离；

在所述第二区域中的第三和第四栅电极，在所述基板上彼此平行地延伸，而且彼此间隔开比所述第一距离大的第二距离；

在所述第一区域中的第一凹槽，形成在所述基板上在所述第一和第二栅电极之间；

在所述第二区域中的第二凹槽，形成在所述基板上在所述第三和第四栅电极之间；

填充所述第一凹槽的第一外延源极/漏极；和

填充所述第二凹槽的第二外延源极/漏极，

其中所述第一外延源极/漏极的上表面的最高部分高于所述第二外延源极/漏极的上表面的最高部分。

2.根据权利要求1所述的半导体器件，其中所述第一外延源极/漏极的上表面包含凸起部分。

3.根据权利要求2所述的半导体器件，其中所述凸起部分的最高部分比所述基板的上表面高。

4.根据权利要求1所述的半导体器件，其中所述第二外延源极/漏极的上表面包含凹进部分。

5.根据权利要求4所述的半导体器件，其中所述凹进部分的上表面的最低部分比所述基板的上表面高。

6.根据权利要求4所述的半导体器件，其中所述凹进部分的上表面的最低部分比所述基板的上表面低。

7.根据权利要求1所述的半导体器件，其中所述第一和第二区域是NMOS区域。

8.根据权利要求1所述的半导体器件，其中所述基板还包含第三和第四区域，并且其中所述半导体器件还包含：

在所述第三区域中的第五和第六栅电极，在所述基板上彼此平行地延伸并且彼此间隔开所述第一距离；

在所述第四区域中的第七和第八栅电极，在所述基板上彼此平行地延伸并且彼此间隔开所述第二距离；

在所述第三区域中的形成在所述基板上在所述第五和第六栅电极之间的第三凹槽；

在所述第四区域中的形成在所述基板上在所述第七和第八栅电极之间的第四凹槽；

填充所述第三凹槽的第三外延源极/漏极；和

填充所述第四凹槽的第四外延源极/漏极，

其中所述第三外延源极/漏极的上表面在等于所述第四外延源极/漏极的上表面的高度处。

9.根据权利要求8所述的半导体器件，其中所述第三和第四区域是PMOS区域。

10.根据权利要求8所述的半导体器件，其中所述第一外延源极/漏极的上表面的最高部分比所述第三外延源极/漏极的上表面高。

11.根据权利要求8所述的半导体器件，其中所述第二外延源极/漏极的上表面的最底部分比所述第四外延源极/漏极的上表面低。

12.根据权利要求1所述的半导体器件，其中所述基板还包含第五区域，以及所述半导体器件还包含：

在所述第五区域中的第九和第十栅电极，在所述基板上彼此平行地延伸并且彼此间隔开大于所述第一距离且小于所述第二距离的第三距离；

在所述第五区域中的形成在所述基板上在所述第九和第十栅电极之间的第五凹槽；和

填充所述第五凹槽的第五外延源极/漏极，

其中所述第一外延源极/漏极的上表面不包含凹进部分。

13.根据权利要求12所述的半导体器件，其中所述第一外延源极/漏极的上表面包含凸起部分，以及

其中所述第二外延源极/漏极的上表面包含凹进部分。

14.一种半导体器件，包含：

包含第一至第四区域的基板；

在所述第一区域中的第一和第二栅电极，在所述基板上彼此平行地延伸而且彼此间隔开第一距离；

在所述第二区域中的第三和第四栅电极，在所述基板上彼此平行地延伸而且彼此间隔开不同于所述第一距离的第二距离；

在所述第三区域中的第五和第六栅电极，在所述基板上彼此平行地延伸而且彼此间隔开所述第一距离；

在所述第四区域中的第七和第八栅电极，在所述基板上彼此平行地延伸而且彼此间隔开所述第二距离；

在所述第一区域中的形成在所述基板上在所述第一和第二栅电极之间的第一凹槽；

在所述第二区域中的形成在所述基板上在所述第三和第四栅电极之间的第二凹槽；

在所述第三区域中的形成在所述基板上在所述第五和第六栅电极之间的第三凹槽；

在所述第四区域中的形成在所述基板上在所述第七和第八栅电极之间的第四凹槽；和

分别填充所述第一至第四凹槽的第一至第四外延源极/漏极，

其中所述第一和第二外延源极/漏极的上表面的高度彼此不同，而且

所述第三和第四外延源极/漏极的上表面的高度彼此相等。

15.根据权利要求14所述的半导体器件，其中所述第二距离大于所述第一距离，以及

其中所述第一外延源极/漏极的上表面比所述第二外延源极/漏极的上表面高。

16.根据权利要求14所述的半导体器件，其中所述第一和第二区域是NMOS区域，以及

所述第三和第四区域是PMOS区域。

17.根据权利要求14所述的半导体器件，还包含：

在所述第一至第四区域中的从所述基板伸出的第一至第四鳍型图案，

其中所述第一和第二栅电极交叉所述第一鳍型图案，

其中所述第三和第四栅电极交叉所述第二鳍型图案，

其中所述第五和第六栅电极交叉所述第三鳍型图案，以及

其中所述第七和第八栅电极交叉所述第四鳍型图案。

18.根据权利要求14所述的半导体器件，其中所述第二外延源极/漏极的上表面包含凹进部分。

19.根据权利要求18所述的半导体器件，其中所述第一外延源极/漏极的上表面包含凸起部分。

20.一种半导体器件，包含：

包含第一区域和第二区域的基板；

在所述第一和第二区域中的从所述基板分别伸出的第一和第二鳍型图案；

在所述第一鳍型图案上交叉所述第一鳍型图案的第一栅电极；

在所述第二鳍型图案上交叉所述第二鳍型图案的第二栅电极；

形成在所述第一栅电极的两侧的第一外延源极/漏极；和

形成在所述第二栅电极的两侧的第二外延源极/漏极，

其中所述第一外延源极/漏极的宽度小于所述第二外延源极/漏极的宽度，以及

其中所述第一外延源极/漏极的上表面比所述第二外延源极/漏极的上表面高。