JPH0936265A

JPH0936265A - 半導体装置

Info

Publication number: JPH0936265A
Application number: JP8123493A
Authority: JP
Inventors: Norihiro Ikeda; 典弘池田; Yasunori Inoue; 恭典井上; Toru Dan; 徹壇
Original assignee: Sanyo Electric Co Ltd
Current assignee: Sanyo Electric Co Ltd
Priority date: 1995-05-18
Filing date: 1996-05-17
Publication date: 1997-02-07

Abstract

(57)【要約】【課題】ゲート絶縁膜の信頼性が高い上に、低抵抗なゲ
ート電極を備えた半導体装置を提供する。【解決手段】シリコンゲートＭＩＳ構造を含むＭＩＳ構
造の素子を備えた半導体装置のゲート電極の形成材料に
チタン（Ｔｉ）や窒化チタン（ＴｉＮ）などの高融点金
属や高融点金属化合物を用いる。ゲート電極の形成材料
にＴｉＮを用いたＭＯＳダイオードと、ゲート電極の形
成材料にドープドポリシリコンを用いたＭＯＳダイオー
ドにおけるＴＤＤＢ特性を示す。ＴｉＮとポリシリコン
（polySi）を比較すると、ＴｉＮの方が信頼性が高いこ
とがわかる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は半導体装置に係り、
詳しくは、半導体装置におけるゲート電極に関するもの
である。

【０００２】

【従来の技術】従来、シリコンゲートＭＩＳ構造を含む
ＭＩＳ構造の素子を備えた半導体装置のゲート電極の形
成材料には、ドープドポリシリコンやポリサイドが用い
られている。しかし、ドープドポリシリコンは高温の熱
処理に耐えるが、低抵抗化を図るには不純物を高濃度に
ドープする必要がある。しかし、ドープした不純物を活
性化させるには高温の熱処理が必要であり、その熱処理
中に不純物がポリシリコン中の粒界を選択的に拡散し、
ゲート電極の下のゲート絶縁膜に到達する。ＭＯＳ構造
の素子では、ゲート絶縁膜として酸化シリコンが用いら
れるが、ゲート絶縁膜に到達した不純物は酸化シリコン
と反応し、畝状の酸化シリコン（Oxide Ridge）を形成
する。その畝状の酸化シリコンはゲート絶縁膜の信頼性
を低下させる。

【０００３】ドープする不純物の濃度を下げれば、その
畝状の酸化シリコンの発生を抑制することが可能にな
り、ゲート絶縁膜の信頼性を向上させることができる。
しかし、不純物濃度を下げると、ドープドポリシリコン
の抵抗値が高くなる上に、キャリア濃度が低くなる。近
年、素子の微細化に伴って、ゲート電極の抵抗に起因す
る信号遅延が無視できなくなっている。つまり、不純物
濃度の低いドープドポリシリコンでゲート電極を形成し
た場合、素子の動作速度が低下するという問題がある。

【０００４】このように、ＭＯＳ構造の素子のゲート電
極の形成材料にドープドポリシリコンを用いる場合、ゲ
ート絶縁膜の信頼性の向上と、素子の動作速度の高速化
とはトレードオフの関係にある。さらに、ドープドポリ
シリコンは不純物を高濃度にドープした場合でも、抵抗
値を十分に低下させることができない。例えば、リンを
高濃度（ドーズ量；１×１０²⁰／ｃｍ³）にドープして
も、ドープドポリシリコンの比抵抗は１×１０^-3Ω・ｃ
ｍまでしか下がらない。

【０００５】ところで、近年、磁気メモリであるハード
ディスクおよびフロッピーディスクに代替可能な半導体
メモリとして、フラッシュメモリが注目されている。フ
ラッシュメモリは、ＥＥＰＲＯＭ（Electrically Erasa
ble and Programmable ROM）のなかでデータの一括消去
が可能なものを指す。ＥＥＰＲＯＭおよびＥＰＲＯＭ
（Erasable and electrically ROM ）のメモリセル（メ
モリセルトランジスタ）では、フローティングゲート電
極にキャリアを蓄積し、そのキャリアの有無による閾値
電圧の変化をコントロールゲート電極で検出することに
よってデータの記憶を行っている。

【０００６】ＥＥＰＲＯＭおよびＥＰＲＯＭのメモリセ
ルにおいて、フローティングゲート電極へのキャリアの
注入は、フローティングゲート電極とチャネル領域の間
に設けられたゲート絶縁膜を介して行われる。また、Ｅ
ＥＰＲＯＭのメモリセルにおいて、フローティングゲー
ト電極からキャリアを引き出す方法は、メモリセルの構
造によって様々であり、フローティングゲート電極とチ
ャネル領域の間に設けられたゲート絶縁膜を介して行う
タイプ（２層ポリシリコン型、スタックトゲート型とも
いう）と、フローティングゲート電極からコントロール
ゲート電極へ流れるトンネル電流を利用するタイプ（３
層ポリシリコン型、スプリットゲート型ともいう）とが
ある。ちなみに、ＥＥＰＲＯＭおよびＥＰＲＯＭのメモ
リセルの構造および動作については、「フラッシュメモ
リ技術ハンドブック」（サイエンスフォーラム刊）に詳
しい。

【０００７】前記したように、不純物濃度の低いドープ
ドポリシリコンはキャリア濃度が低い。そのため、不純
物濃度の低いドープドポリシリコンでゲート電極を形成
すると、ゲート電極の空乏化を招くことになる。従っ
て、フローティングゲート電極の形成材料に不純物濃度
の低いドープドポリシリコンを用いると、フローティン
グゲート電極が空乏化してキャリアを蓄積し難くなり、
書き込み特性が劣化するという問題がある。

【０００８】また、コントロールゲート電極の形成材料
に不純物濃度の低いドープドポリシリコンを用いると、
コントロールゲート電極が空乏化して閾値電圧の変化を
コントロールゲート電極で検出し難くなり、読み出し特
性が劣化するという問題がある。更に、３層ポリシリコ
ン型（スプリットゲート型）のＥＥＰＲＯＭのメモリセ
ルでは、コントロールゲート電極の形成材料に不純物濃
度の低いドープドポリシリコンを用いると、コントロー
ルゲート電極が空乏化してフローティングゲート電極か
らキャリアを引き出し難くなり、消去特性が劣化すると
いう問題がある。

【０００９】また、フローティングゲート電極の形成材
料に不純物濃度の高いドープドポリシリコンを用いる
と、前記したようにゲート絶縁膜の信頼性が低下する。
すると、チャネル領域からフローティングゲート電極へ
キャリアを注入し難くなり、書き込み特性が劣化すると
いう問題がある。

【００１０】

【発明が解決しようとする課題】本発明は上記問題点を
解決するためになされたものであって、その目的は、ゲ
ート絶縁膜の信頼性が高い上に、低抵抗なゲート電極を
備えた半導体装置を提供することにある。また、本発明
の別の目的は、諸特性（書き込み特性、読み出し特性、
消去特性）の優れたＥＥＰＲＯＭまたはＥＰＲＯＭのメ
モリセルを備えた半導体装置を提供することにある。

【００１１】

【課題を解決するための手段】請求項１に記載の発明
は、高融点金属または高融点金属化合物の単層構造また
は積層構造によってゲート電極が形成されたことをその
要旨とする。請求項２に記載の発明は、シリコンゲート
ＭＩＳ構造を含むＭＩＳ構造の素子を備えた半導体装置
において、ゲート電極の形成材料として高融点金属また
は高融点金属化合物を用いたことをその要旨とする。

【００１２】請求項３に記載の発明は、ＥＥＰＲＯＭま
たはＥＰＲＯＭのメモリセルを備えた半導体装置におい
て、フローティングゲート電極またはコントロールゲー
ト電極の形成材料として高融点金属または高融点金属化
合物を用いたことをその要旨とする。請求項４に記載の
発明は、シリコンゲートＭＩＳ構造を含むＭＩＳ構造の
素子を備えた半導体装置において、高融点金属または高
融点金属化合物の積層構造によって形成されたゲート電
極を備えたことをその要旨とする。

【００１３】請求項５に記載の発明は、ＥＥＰＲＯＭま
たはＥＰＲＯＭのメモリセルを備えた半導体装置におい
て、高融点金属または高融点金属化合物の積層構造によ
って形成されたフローティングゲート電極またはコント
ロールゲート電極を備えたことをその要旨とする。請求
項６に記載の発明は、請求項１〜５のいずれか１項に記
載の半導体装置において、前記高融点金属はチタンであ
り、前記高融点金属化合物は窒化チタンであることをそ
の要旨とする。

【００１４】高融点金属や高融点金属化合物は、高温の
熱処理に耐える上に、抵抗値が低く、キャリア濃度が高
い。また、高融点金属や高融点金属化合物には不純物を
ドープする必要がないため、ドープドポリシリコンのよ
うにＭＯＳ構造の素子におけるゲート絶縁膜の信頼性が
低下することはない。従って、請求項１，２，４のいず
れか１項に記載の発明によれば、ゲート絶縁膜の信頼性
を高めた上で、低抵抗なゲート電極を得ることができ
る。

【００１５】また、請求項３または請求項５に記載の発
明によれば、書き込み特性、読み出し特性、消去特性の
優れたＥＥＰＲＯＭまたはＥＰＲＯＭのメモリセルを得
ることができる。そして、請求項６に記載の発明によれ
ば、チタンまたは窒化チタンを用いることで低抵抗なゲ
ート電極を具体化することができる。

【００１６】

【発明の実施の形態】本発明を具体化した実施形態を以
下に詳述する。シリコンゲートＭＩＳ構造を含むＭＩＳ
構造の素子を備えた半導体装置のゲート電極の形成材料
に、チタン（Ｔｉ）や窒化チタン（ＴｉＮ）などの高融
点金属や高融点金属化合物を用いる。また、ＥＥＰＲＯ
ＭおよびＥＰＲＯＭのメモリセルにおけるフローティン
グゲート電極やコントロールゲート電極の形成材料に、
ＴｉやＴｉＮなどの高融点金属や高融点金属化合物を用
いる。

【００１７】高融点金属や高融点金属化合物は、高温の
熱処理に耐える上に、抵抗値が低く、キャリア濃度が高
いという特徴をもっている。例えば、Ｔｉの比抵抗は、
４×１０^-5Ω・ｃｍ、ＴｉＮの比抵抗は、２×１０^-5Ω
・ｃｍであり、リンを高濃度（ドーズ量；１×１０²⁰／
ｃｍ³）にドープしたドープドポリシリコンの比抵抗
（１×１０^-3Ω・ｃｍ）に比べて３桁も低い。また、Ｔ
ｉやＴｉＮのキャリア濃度は、ドープドポリシリコンの
それに比べて数桁も高い。

【００１８】従って、ＭＩＳ構造の素子のゲート電極の
形成材料にＴｉやＴｉＮなどの高融点金属や高融点金属
化合物を用いれば、素子の動作速度を大幅に向上させる
ことができる。また、高融点金属や高融点金属化合物に
は不純物をドープする必要がないため、前記したドープ
ドポリシリコンのように、ＭＯＳ構造の素子におけるゲ
ート絶縁膜の信頼性が低下することはない。

【００１９】従って、ＭＯＳ構造の素子のゲート電極の
形成材料にＴｉやＴｉＮなどの高融点金属や高融点金属
化合物を用いれば、素子の動作速度を大幅に向上させた
上で、ゲート絶縁膜の信頼性を向上させることができ
る。そして、ＴｉやＴｉＮなどの高融点金属や高融点金
属化合物はキャリア濃度が高いため、ＴｉやＴｉＮなど
の高融点金属や高融点金属化合物でゲート電極を形成す
れば、ゲート電極の空乏化は全く生じなくなる。

【００２０】従って、ＥＥＰＲＯＭおよびＥＰＲＯＭの
メモリセルにおけるフローティングゲート電極の形成材
料にＴｉやＴｉＮなどの高融点金属や高融点金属化合物
を用いれば、フローティングゲート電極が空乏化しない
ためキャリアを蓄積し易くなり、書き込み特性が向上す
る。また、コントロールゲート電極の形成材料に不純物
濃度の低いドープドポリシリコンを用いれば、コントロ
ールゲート電極が空乏化しないため閾値電圧の変化をコ
ントロールゲート電極で検出し易くなり、読み出し特性
が向上する。

【００２１】そして、前記した３層ポリシリコン型（ス
プリットゲート型）のＥＥＰＲＯＭのメモリセルでは、
コントロールゲート電極の形成材料に不純物濃度の低い
ドープドポリシリコンを用いると、コントロールゲート
電極が空乏化しないためフローティングゲート電極から
キャリアを引き出し易くなり、消去特性が向上する。加
えて、フローティングゲート電極の形成材料にＴｉやＴ
ｉＮなどの高融点金属や高融点金属化合物を用いれば、
ゲート絶縁膜の信頼性が低下しないため、書き込み特性
が劣化することはない。

【００２２】このように、フローティングゲート電極お
よびコントロールゲート電極の形成材料にＴｉやＴｉＮ
などの高融点金属や高融点金属化合物を用いれば、諸特
性（書き込み特性、読み出し特性、消去特性）の優れた
ＥＥＰＲＯＭおよびＥＰＲＯＭのメモリセルを得ること
ができる。一例として、本発明を具体化したスプリット
ゲート型メモリセルの断面構造を図４に、その製造プロ
セスを図５〜図１１に示す。

【００２３】図４において、ｐ型単結晶シリコン基板１
上にゲート酸化膜２を介して浮遊ゲート３が形成されて
いる。浮遊ゲート３上にシリコン酸化膜４を介して制御
（選択）ゲート５の一部が形成されている。浮遊ゲート
３の側方のシリコン基板１上には、ゲート酸化膜２を介
して制御（選択）ゲート５の他の一部が形成されてい
る。制御ゲート（選択）ゲート５と浮遊ゲート３との間
にはシリコン酸化膜６が形成されている。

【００２４】浮遊ゲート３の上縁部両端には、後記する
ようにサイドウォールスペーサ７から成る突起部３ａが
形成されている。そして、シリコン酸化膜４は、浮遊ゲ
ート３における突起部３ａの間の凹部内に形成されてい
る。制御（選択）ゲート５は、浮遊ゲート３の一方の突
起部３ａを覆うように形成されている。つまり、浮遊ゲ
ート３の突起部３ａ（サイドウォールスペーサ７の上端
部）は、シリコン酸化膜４下に形成された浮遊ゲート３
の平坦部から突出した形状を成している。

【００２５】このように構成されたスプリットゲート型
メモリセルにおいて、データを書き込むときには、図示
しないドレイン領域とソース領域との間に電圧を引加
し、（例えば、ドレイン領域に０Ｖ、ソース領域に１２
Ｖ）、チャネル領域にチャネル電流を流すことにより、
浮遊ゲート３に電子を注入して蓄積させる。また、デー
タを消去するときには、ドレイン領域及びソース領域に
電圧を引加しないで制御（選択）ゲート５に電圧（例え
ば、１４〜１５Ｖ）を引加することにより、浮遊ゲート
３に蓄積されている電子を、トンネル効果を用いて制御
（選択）ゲート５へ移動させる。

【００２６】ここで、制御（選択）ゲート５とゲート酸
化膜２とドレイン領域とソース領域とで、個々のメモリ
セル自身を選択するための選択トランジスタ８が構成さ
れる。そのため、選択トランジスタ８によってメモリセ
ルの導通・非導通を制御することができ、過剰消去を防
止することができる。また、データ消去時に浮遊ゲート
３から電荷を引き抜く際には、浮遊ゲート３の突起部３
ａから制御（選択）ゲート５へＦＮトンネル電流を流
す。すなわち、スプリットゲート型メモリセルでは、浮
遊ゲート３に突起部３ａを設けることで、ＦＮトンネル
電流に方向性をもたせている。

【００２７】ここで、制御（選択）ゲート５は、浮遊ゲ
ート３の突起部３ａを覆うように形成されているため、
突起部３ａから制御（選択）ゲート５への電子の流れに
は強い方向性が与えられる。従って、ＦＮトンネル電流
の方向性をきわめて強くすることができる。また、制御
（選択）ゲート５と浮遊ゲート３との間にはシリコン酸
化膜６が設けられているため、各ゲート５，３間の静電
容量を低減することができる。

【００２８】次に、図４に示すスプリットゲート型メモ
リセルの製造方法を図５〜図１１に従って説明する。工程１（図５参照）：熱酸化法を用い、ｐ型単結晶シリ
コン基板１上にゲート酸化膜２となるシリコン酸化膜を
形成する。次に、マグネトロンスパッタ法を用い、ゲー
ト酸化膜２上に窒化チタン（ＴｉＮ）膜９を形成する。
続いて、ＣＶＤ法を用い、ＴｉＮ膜９上にシリコン酸化
膜４を形成する。

【００２９】工程２（図６参照）：浮遊ゲート３を形成
するために、シリコン酸化膜４上にエッチングマスクと
なるレジストマスク１０を形成する。工程３（図７参照）：ＴｉＮ膜９及びシリコン酸化膜４
をドライエッチング加工した後、マグネトロンスパッタ
法を用い、デバイスの全面にＴｉＮ膜１１を形成する。

【００３０】工程４（図８参照）：異方性全面エッチバ
ックを行い、ＴｉＮ膜９及びシリコン酸化膜４の側壁
に、サイドウォールスペーサ７を形成する。これによ
り、サイドウォールスペーサ７とＴｉＮ膜９とで浮遊ゲ
ート３が構成される。サイドウォールスペーサ７の先端
部は浮遊ゲート３から上方に突出し、突出部３ａを形成
する。

【００３１】尚、図示しないが、この状態で、浮遊ゲー
ト３及びサイドウォールスペーサ７の一側方のシリコン
基板１表面をマスクし、イオン注入及び熱処理を行うこ
とで、サイドウォールスペーサ７の他側方のシリコン基
板１表面にソース領域を形成する。工程５（図９参照）：熱酸化法及びＣＶＤ法を用いてシ
リコン酸化膜６を積層形成する。

【００３２】工程６（図１０参照）：減圧ＣＶＤ法を用
いてデバイスの全面にドープドポリシリコン膜１２を形
成し、そのドープドポリシリコン膜１２をパターニング
することで、制御（選択）ゲート５を形成する。工程７（図１１参照）：制御（選択）ゲート５とシリコ
ン酸化膜４及び浮遊ゲート３をイオン注入用マスクとし
て、サイドウォールスペーサ７の一側方のシリコン基板
１表面に不純物をイオン注入し、更に熱処理すること
で、ソース領域に対するドレイン領域（図示略）を形成
する。

【００３３】以上の工程により、スプリットゲート型メ
モリセルが形成される。さて、図１はゲート電極の形成
材料にＴｉＮを用いたＭＯＳダイオードにおける容量−
電圧（Ｃ−Ｖ）特性を、図２はゲート電極の形成材料に
ドープドポリシリコンを用いたＭＯＳダイオードにおけ
るＣ−Ｖ特性をそれぞれ示したものである。

【００３４】尚、ＭＯＳダイオードでは、ゲート電極が
上部電極、単結晶シリコン基板が下部電極、ゲート酸化
膜が誘電体膜として機能する。図１と図２を比較する
と、Ｃ−Ｖ特性のカーブはほぼ同等である。従って、ゲ
ート電極の形成材料にＴｉＮを用いても、ドープドポリ
シリコンを用いた場合と同様のＣ−Ｖ特性を得られるこ
とがわかる。尚、図１と図２では縦軸（静電容量）のス
ケールが異なるが、これは測定に用いたＭＯＳダイオー
ドの電極面積が異なるためである。

【００３５】図３はゲート電極の形成材料にＴｉＮを用
いたＭＯＳダイオードと、ゲート電極の形成材料にドー
プドポリシリコンを用いたＭＯＳダイオードにおけるＴ
ＤＤＢ（Time Dependent Dielectric Breakdown ）特性
を示したものである。シリコン酸化膜のような絶縁膜
は、初期的な絶縁耐圧より低い電圧であっても、ある一
定の電圧を印加し続けると、ある時間が経過した後に絶
縁破壊に至ることがある。この絶縁破壊に至る時間は絶
縁膜に加えられる電界強度の関数である。この現象は、
経時的絶縁破壊現象（ＴＤＤＢ）と呼ばれ、電界ストレ
スによる疲労現象である。図３では、ＭＯＳダイオード
に一定電流を流し、ゲート酸化膜が絶縁破壊を起こした
時点における電流量を測定した。従って、電流量が多い
ほどゲート酸化膜の信頼性は高いといえる。すなわち、
測定曲線が横軸（電流量）に対して右側にあるほど、ゲ
ート酸化膜の信頼性は高くなる。ＴｉＮとポリシリコン
（polySi）を比較すると、ＴｉＮの方が信頼性が高いこ
とがわかる。

【００３６】ところで、特開昭６０−１０５２７９号公
報（IPC;H01L29/78,H01L27/10 ）には、ＳＡＭＯＳ（St
acked gate Avalanche injection MOS）構造のＥＥＰＲ
ＯＭのメモリセルにおいて、フローティングゲート電極
をモリブデンシリサイドで形成する発明が開示されてい
る。しかし、例えば、ＭＯＳｉ₂の比抵抗は１×１０^-4
Ω・ｃｍであり、ＴｉＮのそれの約５倍もある。従っ
て、モリブデンシリサイドを用いても、上記したＴｉＮ
やＴｉを用いた場合のような効果は得られない。

【００３７】尚、上記実施形態は以下のように変更して
もよく、その場合でも同様の作用および効果を得ること
ができる。（１）Ｔｉ、ＴｉＮだけでなく、その他の高融点金属
（モリブデン、タングステン、タンタル、ハフニウム、
ジルコニウム、ニオブ、バナジウム、レニウム、クロ
ム、プラチナ、イリジウム、オスミウム、ロジウムな
ど）や高融点金属化合物を用いて実施する。

【００３８】（２）複数の種類の高融点金属や高融点金
属化合物を積層させて実施する。以上、各実施例につい
て説明したが、各実施形態から把握できる請求項以外の
技術的思想について、以下にそれらの効果と共に記載す
る。（イ）フラッシュメモリのメモリセルを備えた半導体装
置において、フローティングゲート電極またはコントロ
ールゲート電極の形成材料として高融点金属または高融
点金属化合物を用いた半導体装置。

【００３９】このようにすれば、諸特性の優れたフラッ
シュメモリを得ることができる。（ロ）請求項１〜５のいずれか１項に記載の半導体装置
において、前記高融点金属はモリブデン、タングステ
ン、タンタル、ハフニウム、ジルコニウム、ニオブ、バ
ナジウム、レニウム、クロム、プラチナ、イリジウム、
オスミウム、ロジウムからなるグループから選択された
一つの金属単体、または前記グループから選択された複
数の金属の合金である半導体装置。

【００４０】このようにすれば、低抵抗なゲート電極を
具体化することができる。ところで、本明細書におい
て、発明の構成に係る部材は以下のように定義されるも
のとする。（ａ）高融点金属とは、チタンだけでなく、モリブデ
ン、タングステン、タンタル、ハフニウム、ジルコニウ
ム、ニオブ、バナジウム、レニウム、クロム、プラチ
ナ、イリジウム、オスミウム、ロジウムをも含むものと
する。

【００４１】（ｂ）ＥＥＰＲＯＭのメモリセルとして
は、２層ポリシリコン型（スタックトゲート型）や３層
ポリシリコン型（スプリットゲート型ともいう）だけで
なく、あらゆる構造のメモリセルをも含むものとする。

【００４２】

【発明の効果】以上詳述したように本発明によれば、ゲ
ート絶縁膜の信頼性が高い上に、低抵抗なゲート電極を
備えた半導体装置を提供することができる。また、諸特
性（書き込み特性、読み出し特性、消去特性）の優れた
ＥＥＰＲＯＭまたはＥＰＲＯＭのメモリセルを備えた半
導体装置を提供することができる。

【図面の簡単な説明】

【図１】本発明の実施形態の作用を説明するための特性
図である。

【図２】本発明の実施形態の作用を説明するための特性
図である。

【図３】本発明の実施形態の作用を説明するための特性
図である。

【図４】本発明の実施形態における半導体装置の断面図
である。

【図５】本発明の実施形態における半導体装置の製造プ
ロセスを示す断面図である。

【図６】本発明の実施形態における半導体装置の製造プ
ロセスを示す断面図である。

【図７】本発明の実施形態における半導体装置の製造プ
ロセスを示す断面図である。

【図８】本発明の実施形態における半導体装置の製造プ
ロセスを示す断面図である。

【図９】本発明の実施形態における半導体装置の製造プ
ロセスを示す断面図である。

【図１０】本発明の実施形態における半導体装置の製造
プロセスを示す断面図である。

【図１１】本発明の実施形態における半導体装置の製造
プロセスを示す断面図である。

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁶ 識別記号庁内整理番号ＦＩ技術表示箇所Ｈ０１Ｌ 29/43 29/78

Claims

【特許請求の範囲】

【請求項１】高融点金属または高融点金属化合物の単
層構造または積層構造によってゲート電極が形成された
半導体装置。
【請求項２】シリコンゲートＭＩＳ構造を含むＭＩＳ
構造の素子を備えた半導体装置において、ゲート電極の
形成材料として高融点金属または高融点金属化合物を用
いた半導体装置。
【請求項３】ＥＥＰＲＯＭまたはＥＰＲＯＭのメモリ
セルを備えた半導体装置において、フローティングゲー
ト電極またはコントロールゲート電極の形成材料として
高融点金属または高融点金属化合物を用いた半導体装
置。
【請求項４】シリコンゲートＭＩＳ構造を含むＭＩＳ
構造の素子を備えた半導体装置において、高融点金属ま
たは高融点金属化合物の積層構造によって形成されたゲ
ート電極を備えた半導体装置。
【請求項５】ＥＥＰＲＯＭまたはＥＰＲＯＭのメモリ
セルを備えた半導体装置において、高融点金属または高
融点金属化合物の積層構造によって形成されたフローテ
ィングゲート電極またはコントロールゲート電極を備え
た半導体装置。
【請求項６】請求項１〜５のいずれか１項に記載の半
導体装置において、前記高融点金属はチタンであり、前
記高融点金属化合物は窒化チタンである半導体装置。