CN101459137B - Dram单元晶体管器件和方法 - Google Patents

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Abstract

一种DRAM单元晶体管器件及其形成方法。所述方法是在注入阈值电压以前提供覆盖衬底表面区域的保护层。所述方法然后包括沉积光刻胶层和图案化所述光刻胶，所述图案化所述光刻胶是通过选择性地除去一部分所述光刻胶以暴露覆盖第一区域的所述保护层同时保留覆盖第二区域的光刻胶。所述方法包括将用于调节阈值电压的杂质注入所述第一区域，同时所述第二区域基本上没有所述用于调节阈值电压的杂质。所述方法还包括形成源极区和漏极区。所述方法还包括在所述源极区上提供导电结构。所述导电结构与源极区之间的结基本上在第二区域之内。所述方法然后提供通过导电结构与所述源极区电接触的存储电容器。

Description

DRAM单元晶体管器件和方法
技术领域
本发明涉及用于制造半导体器件的集成电路及其工艺。更特别地，本发明提供在MOS晶体管器件结构中制造低漏泄接触的方法与器件。仅仅作为举例，本发明已经应用于通常称为DRAMs的动态随机存取存储器件。但是，应认识到本发明具有宽得多的应用范围。例如，本发明可应用于对由漏泄电流所引起的性能下降敏感的其它MOS电路中的晶体管。
背景技术
集成电路从制造在单个硅芯片上的少数互连器件发展到数百万个器件。为了实现复杂性和电路密度(即，能封装到给定芯片面积上的器件数目)的改进，最小器件特征尺寸，亦称器件″几何尺寸″，随每代集成电路变得越来越小。
增加电路密度不仅改进集成电路的复杂性和性能，而且也给消费者提供较低成本的部件。使器件更小非常具有挑战性，这是因为集成电路制造中使用的每个工艺具有限制。即，给定工艺通常仅能加工小至一定的特征尺寸，然后需要改变工艺或器件布局。
这种工艺的例子是用于DRAMs的单元器件的制造。这种工艺包括用于叠层基电容器和沟槽基电容器中的存储阵列的那些。这种工艺也包括在晶体管和存储单元之间形成接触。这些接触区中的漏泄电流可导致DRAM单元中的电荷损失并缩短刷新操作的间隔时间。另外，往往难以制造单元晶体管区域并且通常需要复杂的制造方法和结构。在本发明的整个说明书尤其是以下将进一步详细地说明这些及其它的限制。
从上可知，需要加工半导体器件的改进的技术。
发明内容
本发明提供制造半导体器件的技术。更特别地，本发明提供在MOS晶体管器件结构中制造低漏泄接触的方法与器件。仅仅作为举例，本发明已经应用于通常称为DRAMs的动态随机存取存储器件。但是，应认识到本发明具有宽得多的应用范围。例如，本发明可应用于其它对由漏泄电流所引起的性能下降敏感的MOS电路中的晶体管。
根据本发明的一个实施方案，提供了形成存储器件的方法。该方法包括：提供具有表面区域的衬底，在所述衬底之内形成阱结构，和在所述阱结构之内形成隔离区。所述方法提供覆盖所述表面区域的保护层，所述表面区域在所述阱结构上延伸。所述方法然后沉积覆盖所述保护层的光刻胶层，并通过选择性除去所述光刻胶的一部分图案化所述光刻胶，以暴露覆盖第一区域的保护层同时保留覆盖第二区域的所述光刻胶。所述方法还包括使用所述图案化的光刻胶作为掩模，将用于调节阈值电压的杂质注入第一区域，并保持第二区域基本上没有用于调节阈值电压的所述杂质。阈值电压注入之后，除去所述光刻胶掩模。然后生长栅极介电层以覆盖在所述阱结构上延伸的表面区域。所述方法然后在所述栅极介电层上形成栅极叠层。所述栅极叠层可包含覆盖多晶硅层的硅化物层。随后使用所述栅极叠层作为掩模将杂质注入所述衬底，以形成轻度掺杂的漏极(LDD)结构，然后在所述栅极叠层的侧面上形成隔离物。所述方法然后形成源极区和漏极区，并在所述源极区上提供接触结构。所述接触结构和源极区之间的结基本上在第二区域之内。所述方法也包括提供电荷储存电容器，其通过所述接触结构与所述源极区电接触。在本发明的一个具体的实施方案中，第一区域包括多个分离的区域。在另一个实施方案中，第二区域包括多个分离的区域。
本发明的另一种实施方案提供半导体集成电路装置，其包括包含表面区域和在所述衬底之内的阱结构的衬底。在一个实施方案中，所述阱结构包括第一区域和第二区域。第一区域的特征在于用于调节阈值电压的杂质，而第二区域基本上没有用于调节阈值电压的杂质。所述装置也包括在所述阱结构之内的隔离区，覆盖所述表面区域的栅极介电层，和覆盖所述栅极介电层的栅极叠层。所述栅极叠层可包含覆盖多晶硅层的硅化物层。所述装置也包括LDD结构，在每个所述栅极叠层侧面上的隔离物，和每个所述栅极叠层的源极区和漏极区。所述装置还包括在所述源极区上的接触结构，并且所述接触结构和所述源极区之间的结基本上在第二区域之内。在本发明的一个具体的实施方案中，第一区域包括多个分离的区域。在另一个实施方案中，第二区域包括多个分离的区域。
在一个可选择的实施方案中，本发明提供DRAM存储单元器件，其包含衬底和形成在衬底内的多个隔离区。所述DRAM存储器件也包含形成在衬底内的p-阱区域，该p-阱区域的特征在于第一浓度的p-型掺杂剂。所述DRAM存储器件也包含所述P-阱区域中的沟道区，该沟道区的特征在于第二浓度的p-型掺杂剂。在一个实施方案中，第二浓度高于第一浓度。所述DRAM存储器件也包含形成在所述P-阱区域中并与所述沟道区邻接的N-型漏极区，和形成在所述P-阱区域中并与所述沟道区邻接的N-型源极区。导电结构形成与所述源极区的接触，其中所述源极区的特征在于第一浓度的p-型掺杂剂。所述DRAM存储器件还包括电连接到所述导电结构的电荷储存电容器。在一个实施方案中，所述第二浓度的p-型掺杂剂包含用于调节阈值电压的杂质。在一个具体的实施方案中，所述结区基本上没有用于阈值注入的杂质。
相对于常规方法，通过本发明实现了许多优点。例如，本发明的技术提供了基于常规技术的易于使用的工艺。在一些实施方式中，所述方法提供用芯片数/每晶片表示的更高的器件产率。另外，所述方法提供与常规处理技术兼容的基本上不改变常规设备和方法的方法。所得到的DRAM存储器件可显示出改进的器件特性。尤其是，已经证实漏泄电流较低、接触电阻降低、和单元刷新操作的间隔时间更长。基于实施方案，可以实现这些优点的一种或多种。在本发明的整个说明书特别是下文中会更详细地记载这些及其他优点。
参考详细说明和随后的附图可以更完全地理解本发明的各种另外的目的、特征和优点。
附图说明
图1是说明根据本发明的一个实施方案制造DRAM存储器件的方法的简化图。
图2是根据本发明的一个实施方案的DRAM存储器件结构的简化横截面视图；
图3是根据本发明的一个实施方案的掩模布局简图；和
图4是说明根据本发明的一个可选择的实施方案的掩模布局简图。
具体实施方式
根据本发明，提供涉及半导体器件制造的技术。更特别地，本发明提供制造MOS晶体管器件中的低漏泄接触结构的方法与器件。仅仅作为举例，本发明已经应用于通常称为DRAMs的动态随机存取存储器件。但是，应认识到本发明具有宽得多的应用范围。例如，本发明可应用于对由漏泄电流所引起的性能下降敏感的其它MOS电路中的晶体管。
基于所述实施方案，本发明包括可以使用的各种特征。这些特征包含以下的：
1.调节阈值电压的离子注入，包括掩模，以防止阈值注入在存储节点接触区中。
2.调节阈值电压的离子注入，包括掩模，以使得阈值注入在晶体管沟道区中。
如所示的，上述特征可以在以下实施方案的一个或多个中。这些特征仅仅是举例，其不应该不适当地限制本发明权利要求的范围。本领域技术人员会知道许多变化、替代方案和改变。
根据本发明的一个实施方案制造集成电路器件的方法可以概述如下：
1.提供衬底，例如硅衬底；
2.在所述衬底内形成隔离区，比如浅沟槽隔离区；
3.形成N-阱区域；
4.在所述N-阱区域之内形成P-阱区域；
6.在所述P-阱区域和N-阱区域上形成介电层；
7.沉积和图案化掩模层，比如光刻胶层，以暴露用于调节阈值电压注入的区域；
8.注入用于阈值调整的p-型离子，比如硼；
9.形成栅极介电层，例如氧化物、氮化的氧化物，或电介质的组合；
10.形成栅极叠层，其可包含多晶硅层、硅化物层、及其他金属层的组合。所述栅极叠层可以由介电层封盖；
11.形成轻度掺杂的漏极(LDD)区域；
12.在所述栅极叠层的侧面上形成隔离物；
13.形成掺杂的源极区和漏极区；
14.沉积导体材料比如多晶硅或钨，以形成与所述源极区和漏极区的接触结构，比如接触塞。所述接触结构可包含改进附着并降低接触电阻的任选的层；
15.形成和所述导体结构接触的电荷储存电容器；
16.形成用于外周电路的器件；
17.进行后续工艺，包括介电、平坦化、互连形成等。
如所示的，所述方法使用包括根据本发明的实施方案形成DRAM存储器件的方法的步骤的组合。也可以提供其它的选择，其中加入步骤、省去一个或多个步骤、或以不同的次序提供一个或多个步骤，而不背离本发明权利要求的范围。在本发明的整个说明书尤其是以下可以发现本发明方法的更多细节。
图1和2是说明根据本发明的一个实施方案制造DRAM存储器的方法与器件结构的简图。这些图仅仅是举例，其不应该不适当地限制本发明权利要求的范围。本领域技术人员会知道许多变化、替代方案和改变。如图1所示，所述方法包括提供衬底110，例如硅衬底，其包括表面区域105。所述方法包括在衬底110之内形成N-型阱结构120。所述方法还包括在所述N-型阱结构120之内形成P-型阱结构130。所述N-型阱120包括磷或砷基杂质，所述P-型阱130包括硼基杂质等。
参考图1，形成用于器件隔离的隔离区140，例如浅沟槽隔离区。所述方法包括形成覆盖所述表面区域105的保护性介电层107(例如二氧化硅、氮化物、氮氧化硅)，如所示的其在所述阱区域上延伸。往往使用热氧化工艺形成所述二氧化硅以形成高质量的栅极氧化物，其基本上没有空隙。然后沉积和图案化光刻胶层150以允许阈值电压注入到晶体管沟道区160中。随后离子注入P-型杂质163以调整存储单元晶体管的阈值电压。在一个具体的实施方案中，所述离子注入可包含剂量约2-5×1011/cm2或1012/cm2的杂质，比如硼。此处，介电层107的目的是在光刻胶掩蔽和注入过程期间用于保护硅表面。所述方法包括在阈值调节注入之后，除去所述光刻胶和所述保护性介电层。上述的光刻胶掩蔽步骤用于防止阈值电压调节注入到P-阱130的某些区域中，如区域166和168。如以后将讨论的，将在区域166和电连接到电荷储存电容器的导电结构之间形成电接触。基于所述实施方案，可以有其它的变化、改变和替代方案。
图2是根据本发明的一个实施方案制造的DRAM存储单元器件结构200的简化横截面视图。存储单元器件结构200包括在图1中举例说明的步骤中提供的某些器件结构。例如，硅衬底110包括表面区域105、在衬底110之内的N-型阱结构120，和在所述N-型阱结构120之内的P-型阱结构130。存储单元器件结构200还包括隔离区140和晶体管沟道区160，该晶体管沟道区160接收如图1所述的阈值电压注入。存储单元器件结构200还包括区域166和168，该区域166和168通过光刻胶掩模保护并避免如上图1所述的阈值电压注入。根据本发明的一个实施方案，所述方法继续在所述硅表面105上形成栅极介电层270。所述栅极介电层270可以为但不限于二氧化硅、氮化的氧化物、氧氮化物或氮化物等。往往使用热氧化工艺形成二氧化硅以形成高质量的栅极氧化层，其基本上没有空隙。氮化的氧化物可改进可靠性并可以通过在热氧化工艺期间引入含氮的气体形成。所述方法还包括形成栅极叠层275，其可包含导电材料的组合，比如掺杂的多晶硅层、硅化物层、及其它金属层。所述栅极叠层可以由介电层封盖，所述介电层比如为氧化物、氮化物、或用于平坦化目的的电介质的组合。沉积各层的栅极叠层材料然后图案化以形成栅极叠层275。
在一个具体的实施方案中，所述方法还包括通过使用所述栅极叠层275作为自对准掩模注入N-型掺杂剂比如砷或磷，来形成轻度掺杂的漏极(LDD)区域(未显示)。然后通过沉积二氧化硅、氮化物或电介质组合的介电层和随后各向异性刻蚀工艺，在所述栅极叠层275的侧面上形成间隔物，例如278。随后，使用栅极叠层和间隔物作为自对准掩模，通过离子注入计量为约1-7×1015/cm2的N-型掺杂剂，例如砷和磷，形成源极区280和漏极区283。
该方法然后通过将导电材料，比如掺杂的多晶硅或钨，沉积到电介质之间的空隙区域中，比如间隔区278，来形成接触塞结构290。所述导电材料也可包含另外的层以改善接触电阻和附着。然后通过回蚀或化学机械抛光(CMP)平坦化所述导电材料。所得到的结构是衬底表面105之上的平坦化的电介质表面295，具有暴露接触塞结构比如290的嵌入区域。如图2中示意地所示的，然后形成电荷储存电容器298，并将其电连接到接触塞结构290。在一个具体的实施方案中，作为金属-绝缘体-金属(MIM)电容器在所述平坦化表面上形成电荷储存电容器298。然而，也可以使用其它的电容器结构，比如金属-电介质-衬底电容器或沟槽电容器。基于所述实施方案，本领域技术人员会知道其它的变化、改变和替代方案。
如图2所示，接触塞结构290在存储单元器件200的电荷储存电容器298和源极区280之间形成电连接。接触塞结构291将存储单元器件200的漏极区283连接到感测电路(未显示)，以能够读取电荷储存电容器298中的数据。在一个实施方案中，所述与衬底表面区域105邻接的P-阱区域中硼的掺杂浓度约是1-7×1015/cm3，而存储单元器件200的沟道区160具有约1-6×1016/cm2的硼掺杂浓度，作为阈值电压注入的另外的掺杂剂的结果。源极区280通常高度掺杂N-型掺杂剂，例如砷或磷，浓度约1-7×1018/cm3。源极区280还含有约1-7×1015/cm3的P-阱硼掺杂。根据本发明的一个实施方案，在区域166中的接触塞290结构和源极区280之间形成结，其在阈值电压注入期间被掩蔽。因此，区域166的特征在于如上所述的P-阱掺杂浓度，即1-7×1015/cm3。在一个优选的实施方案中，所述漏极区283包括类似于源极区163的N-型掺杂剂，也接收P-型掺杂剂的阈值注入。在一个可选择的实施方案中，可以通过光刻胶掩蔽排除在漏极区中的阈值注入。基于所述实施方案，可以使用其它的变化、改变和替代方案。
如已知的，在高度掺杂的N-型源极区和P-型区域之间的结处可能发生电流漏泄。当在DRAM单元结构中，比如图2中的源极区280中，包括这种结的时候，可以不利地影响DRAM存储单元性能。实验结果显示将阀值调节注入引入源极接触区域可能导致电流漏泄的增加并缩短所述DRAM单元的电荷保留时间。此外，也可以通过阈值注入提高接触电阻。我们的试验数据表明，根据本发明的方法基本上改进了电流漏泄、接触电阻和数据保留时间。实验结果示于下表。
表I.
漏泄电流(pA) 接触电阻(欧姆) 数据保留时间(毫秒)
常规单元 0.044-4.3 580K  180-220
本发明 0.042-1.5 460K  200-240
如表I所示，在根据本发明的一个实施方案制造的器件中，最大的被测量漏泄电流从4.3降低到1.5pA，接触电阻降低约20％，和电荷保留时间增加约10％。作为电荷保留时间改进的结果，还延长了单元电荷刷新操作的间隔时间。
参照图1，根据本发明一个实施方案的方法包括使用防止阈值注入到存储单元接触区166和168中的光刻胶掩模。各种光刻胶掩模设计可用于阈值电压注入。例如，在一个实施方案中，每个存储单元接触区域分别使用分离的掩蔽区域。可选择地，在另一个具体实施方案中，阈值注入掩模图案300如图3所示。掩模区域310覆盖两个接触区166和168以防止阈值注入这些接触区中。如图3所示，在所述DRAM单元区域重复许多分离的光刻胶掩模区域比如310、311、和312。在又一个具体的实施方案中，如图4中的掩模图案所示的，光刻胶层410覆盖大多数存储单元区域，留下未掩蔽的区域例如420以进行阈值电压注入。区域420包括例如晶体管沟道区。此处在所述单元区域中重复所述光刻胶中分离的窗，比如420和430，以进行阈值注入。基于所述实施方案，本领域技术人员会知道其它的变化、改变和替代方案。
也理解本发明中所述的例子和实施方案仅仅用于说明性目的，对本发明的各种改变或变化对于本领域技术人员是知道的，其也包括在本申请的精神和范围和所附的权利要求的范围内。

Claims (15)

1.一种形成存储器件的方法，所述方法包括：
提供包含表面区域的衬底；
在所述衬底之内形成阱结构，所述形成阱结构包括在所述衬底之内形成P-阱区域，所述P-阱区域中硼的掺杂浓度是1-7×1015/cm3；
在所述阱结构之内形成隔离区；
提供覆盖在所述阱结构上延伸的所述表面区域的保护层，所述保护层是二氧化硅层或氮化物层；
沉积覆盖所述保护层的光刻胶层；
通过选择性地除去一部分光刻胶以暴露覆盖第一区域的所述保护层同时保留覆盖第二区域的所述光刻胶来图案化所述光刻胶；
使用所述图案化的光刻胶作为掩模，将用于调节阈值电压的P-型杂质注入所述第一区域，所述P-型杂质的剂量是2-5×1011/cm2或1012/cm2；
保持所述第二区域基本上没有所述用于调节阈值电压的杂质；
除去所述光刻胶掩模；
提供覆盖所述表面区域的栅极介电层；
在所述栅极介电层上形成栅极叠层，所述栅极叠层包括覆盖多晶硅层的硅化物层；
使用所述栅极叠层作为掩模将杂质注入所述衬底，以形成轻度掺杂的漏极结构；
在所述栅极叠层的侧面上提供间隔物；
通过离子注入剂量为1-7×1015/cm2的N-型掺杂剂，形成源极区和漏极区；
在所述源极区上提供接触结构，所述接触结构与所述源极区之间的结区基本上在第二区域之内；和
提供电荷储存电容器，所述电容器通过所述接触结构与所述源极区电接触。
2.如权利要求1所述的形成存储器件的方法，其中将P-型杂质注入所述第一区域包括注入包含硼的杂质。
3.如权利要求1所述的形成存储器件的方法，其中形成隔离区包括形成浅沟槽隔离区。
4.如权利要求1所述的形成存储器件的方法，其中形成栅极叠层包括：
在所述栅极介电层上沉积多晶硅层；
沉积覆盖所述多晶硅层的金属层；
形成硅化物层；和
图案化所述硅化物层和所述多晶硅层。
5.如权利要求4所述的形成存储器件的方法，其中形成源极区和漏极区包括：使用所述图案化栅极叠层作为掩模，将N-型杂质注入所述衬底。
6.如权利要求1所述的形成存储器件的方法，其中提供电荷储存电容器包括：
提供第一导电层；
形成覆盖所述第一导电层的介电层；
形成覆盖所述介电层的第二导电层；和
图案化所述第二导电层。
7.如权利要求1所述的形成存储器件的方法，其中所述第一区域包括多个分离的区域。
8.如权利要求1所述的形成存储器件的方法，其中所述第二区域包括多个分离的区域。
9.一种半导体集成电路装置，包括：
包含表面区域的衬底；
在所述衬底之内的阱结构，所述阱结构包括在所述衬底之内的P-阱区域，所述P-阱区域中硼的掺杂浓度是1-7×1015/cm3；
在所述阱结构之内的第一区域，所述第一区域的特征在于用于调节阈值电压的P-型杂质，所述P-型杂质的掺杂浓度为1-6×1016/cm3；
在所述阱结构之内的第二区域，所述第二区域基本上没有用于调节阈值电压的杂质；
在所述阱结构之内的隔离区；
在所述第一区域之内的沟道区；
覆盖所述沟道区的栅极介电层；
覆盖所述栅极介电层的栅极叠层，所述栅极叠层包括覆盖多晶硅层的硅化物层；
在所述沟道区侧面上的LDD结构；
在每个所述栅极叠层侧面上的间隔物；
源极区和漏极区，所述源极区含有掺杂浓度为1-7×1018/cm3的N-型杂质与掺杂浓度为1-7×1015/cm3的P-型杂质，所述漏极区含有掺杂浓度为1-7×1018/cm3的N-型杂质与掺杂浓度为1-6×1016/cm3的P-型杂质；和
所述源极区上的接触结构，所述接触结构与所述源极区之间的结基本上在所述第二区域之内。
10.如权利要求9所述的半导体集成电路装置，其中用于调节阈值电压的杂质包括包含硼的杂质。
11.如权利要求9所述的半导体集成电路装置，其中所述隔离区包括浅沟槽隔离区。
12.如权利要求9所述的半导体集成电路装置，其中所述第一区域包括多个分离的区域。
13.如权利要求9所述的半导体集成电路装置，其中所述第二区域包括多个分离的区域。
14.如权利要求9所述的半导体集成电路装置，还包括通过所述接触结构电连接到所述源极区的电荷储存电容器，所述电荷储存电容器包含：
第一导电层；
覆盖所述第一导电层的介电层；和
覆盖所述介电层的第二导电层。
15.如权利要求9所述的半导体集成电路装置，其中以0.16μm或更小的设计尺寸形成所述半导体集成电路装置。
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