CN103531444B - 半导体结构的形成方法 - Google Patents

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Abstract

一种半导体结构的形成方法，包括：提供半导体衬底，所述半导体衬底包括第一区域，所述第一区域和半导体衬底的其他区域之间具有浅沟槽隔离结构，所述半导体衬底表面具有掩膜层；在所述掩膜层和浅沟槽隔离结构表面形成抗反射薄膜；平坦化所述掩膜层表面的抗反射薄膜，在所述浅沟槽隔离结构表面形成抗反射层，所述抗反射层的表面不高于所述掩膜层顶部；在形成所述抗反射层之后，去除所述掩膜层；在去除所述掩膜层后，在所述半导体衬底和抗反射层表面形成光刻胶层；对所述光刻胶层进行曝光，暴露出所述第一区域表面。所述光刻胶层曝光后所暴露出的第一区域的尺寸与设计尺寸相同。

Description

半导体结构的形成方法
技术领域
本发明涉及半导体制造技术领域，尤其涉及一种半导体结构的形成方法。
背景技术
在半导体集成电路的制造过程中，光刻是一种用于定义后续工艺区域的常用工艺。所述光刻工艺包括，首先在半导体层表面形成光刻胶层（photoresist，PR）；然后对所述光刻胶层进行曝光显影，使所述光刻胶层图形化，并暴露出待处理的半导体层表面；之后对所暴露出的待处理半导体层进行刻蚀或离子注入等后续工艺。
在现有的半导体器件前段工艺（FrontEndOfLine，FEOL）中，采用光刻工艺形成阱区的过程如图1至图4所示，包括：
请参考图1，提供半导体衬底100，所述半导体衬底100包括第一区域I、以及与所述第一区域I相邻的第二区域II，所述第一区域I和第二区域II之间具有浅沟槽隔离结构101；所述半导体衬底100的材料为硅、硅锗、碳化硅或砷化镓等，所述浅沟槽隔离结构101的材料为氧化硅。
请参考图2，形成覆盖所述第一区域I、第二区域II和浅沟槽隔离结构101表面的光刻胶层102。
请参考图3，对所述光刻胶层102进行曝光，暴露出所述第一区域I表面。
请参考图4，在对所述光刻胶层102进行曝光后，对所述第一区域I进行离子注入，形成阱区103。
然而，现有技术采用光刻工艺形成阱区时，所形成的光刻胶层的特征尺寸与设计尺寸不一致，导致所形成的阱区的特征尺寸与设计尺寸存在差异。
更多采用光刻工艺形成半导体器件的方法请参考专利号为US6607984B1的美国专利文件。
发明内容
本发明解决的问题是提供一种半导体结构的形成方法，使所形成的光刻胶层的尺寸与设计尺寸相同，且在同一半导体衬底表面形成的光刻胶层的尺寸均匀。
为解决上述问题，本发明一种半导体结构的形成方法，包括：提供半导体衬底，所述半导体衬底包括第一区域，所述第一区域和半导体衬底的其他区域之间具有浅沟槽隔离结构，所述半导体衬底表面具有掩膜层；在所述掩膜层和浅沟槽隔离结构表面形成抗反射薄膜；平坦化所述掩膜层表面的抗反射薄膜，在所述浅沟槽隔离结构表面形成抗反射层，所述抗反射层的表面不高于所述掩膜层顶部；在形成所述抗反射层之后，去除所述掩膜层；在去除所述掩膜层后，在所述半导体衬底和抗反射层表面形成光刻胶层；对所述光刻胶层进行曝光，暴露出所述第一区域表面。
可选地，所述抗反射层的材料为氮氧化硅、氮化硅或碳氧化硅。
可选地，所述抗反射层的厚度为5~50纳米。
可选地，所述抗反射层的折射率为1.5~2.5，光刻常数为0.3~2，所吸收的光波长为193~248纳米。
可选地，所述掩膜层和浅沟槽隔离结构的形成步骤为：采用沉积工艺在所述半导体衬底表面形成掩膜薄膜；刻蚀所述掩膜薄膜，暴露出需要形成浅沟槽隔离结构的半导体衬底表面，形成掩膜层；以所述掩膜层为掩膜，刻蚀所述半导体衬底，形成开口；在所述开口内填充满绝缘材料，形成浅沟槽隔离结构。
可选地，还包括：在形成掩膜薄膜之前，在半导体衬底表面形成氧化衬垫层。
可选地，所述氧化衬垫层的形成工艺为化学气相沉积工艺，材料为氧化硅。
可选地，所述氧化衬垫层在形成光刻胶层之前被去除。
可选地，所述抗反射薄膜的厚度为50~200纳米。
可选地，所述掩膜层的材料为氮化硅。
可选地，所述抗反射薄膜的形成工艺为化学气相沉工艺。
可选地，平坦化所述掩膜层表面的抗反射薄膜的工艺为化学机械抛光工艺。
可选地，还包括：在形成光刻胶层之前，在所述半导体衬底表面形成保护层。
可选地，所述保护层的材料为氧化硅，形成工艺为热氧化工艺。
可选地，还包括：在对所述光刻胶层进行曝光后，对所述第一区域进行离子注入，形成阱区；在离子注入之后，去除所述光刻胶层和抗反射层。
可选地，所述去除抗反射层的工艺为干法刻蚀或湿法刻蚀。
可选地，所述浅沟槽隔离结构的材料为氧化硅。
与现有技术相比，本发明的技术方案具有以下优点：
在所述浅沟槽隔离结构表面形成抗反射层，在所述抗反射层和半导体衬底表面形成光刻胶层后，再对所述光刻胶层进行曝光，所述抗反射层能够在曝光过程中，防止入射光在所述浅沟槽隔离结构和半导体衬底相接触的界面处发生反射，从而防止入射光经反射从下方对光刻胶层进一步曝光；使曝光后所形成的光刻胶层的尺寸与设计尺寸一致，且使形成与同一半导体衬底表面不同位置的光刻胶层的尺寸均一；从而，后续工艺在半导体衬底内形成的不同阱区的尺寸均一；此外，由于所述抗反射层仅形成于浅沟槽隔离结构表面，避免了后续工艺在离子注入形成阱区之前，额外通过刻蚀工艺去除第一区域半导体衬底表面的抗反射层，从而减少了第一区域的半导体衬底表面的损伤，有利于提高后续在所述第一区域表面形成半导体器件的性能。
附图说明
图1至图4是现有技术采用光刻胶层为掩膜形成阱区的过程的剖面结构示意图；
图5是现有技术采用光刻胶层为掩膜形成阱区时，对光刻胶层曝光时的示意图；
图6是现有技术采用光刻胶层为掩膜形成阱区时，在光刻胶层下方形成底部抗反射层的示意图；
图7是本发明实施例所述半导体结构的形成方法的流程示意图；
图8至图13是本实施例所述半导体结构的过程的剖面结构示意图。
具体实施方式
如背景技术所述，现有技术采用光刻胶为掩膜形成阱区时，所形成的光刻胶层的特征尺寸与设计尺寸不一致，导致所形成的阱区的特征尺寸与设计尺寸存在差异。
本发明的发明人经过研究发现，具体请参考图5，当对所述光刻胶层102进行曝光时，由于所述浅沟槽隔离结构101的材料为氧化硅，而氧化硅的光吸收系数k=0，为透明材料，而所述半导体衬底100的材料为硅、硅锗、碳化硅或砷化镓等不透光材料，因此所述半导体衬底100与浅沟槽隔离结构101相接触的界面104形成能够反光的镜面；在曝光过程中，入射光在所述界面104处被反射至光刻胶层102底部，从而导致入射光从下方对所述光刻胶层102进一步曝光，导致曝光后的光刻胶层102的尺寸与设计尺寸不一致；而且，由于所述界面104处的反射光受到所述界面104的倾角，以及所述浅沟槽隔离结构101的深度的影响，并与所述光刻胶层102到第一区域I及第二区域II的距离有关；因此，当所述光刻胶层102覆盖部分浅沟槽隔离结构101时，会导致光刻胶层102的尺寸与设计尺寸之间存在0~100nm差异；在后续以所述曝光后的光刻胶层102为掩膜进行离子注入后，所形成的阱区103的尺寸也与设计尺寸不一致，从而影响器件性能。
目前，随着半导体器件设计面积不断地缩小，半导体器件的特征尺寸（CriticalDimension，CD）也越来越小，对特征尺寸的控制也越来越严格，以确保半导体器件的性能；因此，在现有的形成阱区的光刻工艺中，避免反射光对光刻胶层的特征尺寸带来的不确定性，以及如何控制光刻胶层的特征尺寸，并减少光刻胶层的特征尺寸与设计尺寸之间差异是关键问题。
请参考图6，现有技术为了解决上述问题，会在光刻胶层102下方形成底部抗反射110（bottomanit-reflectioncoat，BARC），所述底部抗反射层110的材料为氮化钛、氮化硅或有机抗反射涂层等；然而，由于所述底部抗反射层100需要在后续形成阱区的离子注入工艺之前，通过干法刻蚀工艺或湿法刻蚀工艺被去除，因此所述刻蚀工艺会对半导体衬底100表面造成损伤，使所形成的半导体器件的性能下降。
发明人经过进一步研究发现，在所述第一区域、第二区域和浅沟槽隔离结构表面形成光刻胶层之前，在所述浅沟槽隔离结构表面形成抗反射层，则所述抗反射层能够防止入射光进入所述浅沟槽隔离结构，并在所述界面处发生反射，从而防止入射光反射后从下方对所述光刻胶层继续曝光，使所形成的光刻胶层的尺寸与设计尺寸一致；进一步的，使后续在同一半导体衬底表面形成的不同阱区的尺寸均一。
为使本发明的上述目的、特征和优点能够更加明显易懂，下面结合附图对本发明的具体实施方式做详细的说明。
图7是本发明实施例所述半导体结构的形成方法的流程示意图，包括步骤：
步骤S101，提供半导体衬底，所述半导体衬底包括第一区域、以及与所述第一区域相邻的第二区域，所述第一区域和第二区域之间具有浅沟槽隔离结构，所述半导体衬底表面具有掩膜层；
步骤S102，在所述掩膜层和浅沟槽隔离结构表面形成抗反射薄膜；
步骤S103，平坦化所述掩膜层表面的抗反射薄膜，在所述浅沟槽隔离结构表面形成抗反射层，所述抗反射层的表面不高于所述掩膜层顶部；
步骤S104，在形成所述抗反射层之后，去除所述掩膜层；
步骤S105，在去除掩膜层后，形成覆盖所述半导体衬底和抗反射层表面的光刻胶层；
步骤S106，对所述光刻胶层进行曝光，暴露出所述第一区域表面。
以下将结合附图对本实施例所述半导体结构的形成方法进行说明，图8至图13是本实施例所述半导体结构的过程的剖面结构示意图。
请参考图8，提供半导体衬底200，所述半导体衬底200包括第一区域201、以及与所述第一区域201相邻的第二区域202，所述第一区域201和第二区域202之间具有浅沟槽隔离结构203，所述半导体衬底200表面具有掩膜层204。
所述半导体衬底200用于为后续工艺提供工作平台，所述半导体衬底200的材料为硅、硅锗、碳化硅、绝缘体上硅或III-V族化合物（氮化硅或砷化镓等）。
在本实施例中，所述第一区域201的半导体衬底200表面在后续工艺中用于形成NMOS晶体管或PMOS晶体管，因此需要形成覆盖所述第二区域202的光刻胶层并暴露出第一区域201，从而能够在后续工艺中对所述第一区域201的半导体衬底200进行阱区掺杂。
在另一实施例中，所述半导体衬底200还包括用于形成其他半导体器件的其他区域。
所述掩膜层204用于在形成浅沟槽隔离结构203的过程中，确定所需要形成浅沟槽隔离结构203的位置，并且在后续形成抗反射层的过程中，保护所述第一区域201和第二区域202表面不受损伤，从而使所形成的半导体器件内的缺陷较少，性能较好；所述掩膜层204的材料为氮化硅，形成工艺为：采用化学气相沉积工艺或物理气相沉积工艺在所述半导体衬底200表面形成掩膜薄膜（未示出）；干法刻蚀或湿法刻蚀所述掩膜薄膜，暴露出需要形成浅沟槽隔离结构203的半导体衬底200表面，形成掩膜层204。
在本实施例中，在形成所述掩膜层204之前，在所述第一区域201和第二区域202的半导体衬底200表面形成氧化衬垫层（未示出），所述氧化衬垫层能够使所述掩膜层204和半导体衬底200更好的键合，从而是掩膜层204的保护效果更佳；所述氧化衬垫层的材料为氧化硅，形成工艺为化学气相沉积工艺。
所述浅沟槽隔离结构203用于隔离第一区域201和第二区域202，且所述浅沟槽隔离结构203的一部分位于所述第一区域201内，其他部分位于所述第二区域202内；所述浅沟槽隔离结构203的形成工艺为：以所述掩膜层204为掩膜，刻蚀所述半导体衬底200，形成开口（未示出）；在所述开口内填充满绝缘材料，形成浅沟槽隔离结构203；所述浅沟槽隔离结构203的材料为氧化硅，所述氧化硅为透明材料，光吸收系数k=0，而所述半导体衬底200的材料不透光，导致所述浅沟槽隔离结构203与半导体衬底200相接触的界面形成能够反光的镜面；在后续光刻胶的曝光过程中，若入射光进入所述浅沟槽隔离结构203，所述入射光会在所述界面处会发生反射，并从下方照射所述光刻胶层，导致对所述光刻胶层进行额外的曝光，使曝光后的光刻胶层的尺寸与设计尺寸不符；而且，在同一半导体衬底200表面的不同位置，曝光后的光刻胶层的尺寸不均一，最终会使后续所形成的半导体器件的性能不良。
因此，在本实施例中，在所述浅沟槽隔离结构203表面形成抗反射层，从而防止入射光进入所述浅沟槽隔离结构203内发生反射，使光刻胶层额外曝光。
请参考图9，在所述掩膜层204和浅沟槽隔离结构203表面形成抗反射薄膜205。
所述抗反射薄膜205的形成工艺为化学气相沉积工艺或旋涂工艺，厚度为5~50纳米，材料为氮氧化硅、氮化硅或其他介质抗反射薄膜205（dielectricanti-reflectioncoat，DARC）材料包括碳氧化硅；所述抗反射薄膜205的折射率为1.5~2.5，光刻常数为0.3~2，所吸收的光波长为193~248纳米；其中，所述抗反射薄膜205的折射率能够通过调节材料中所掺杂的氮或碳的原子百分比浓度进行调节，以满足不同的技术需求。
请参考图10，平坦化所述掩膜层204表面的抗反射薄膜205（如图8），在所述浅沟槽隔离结构203表面形成抗反射层205a，所述抗反射层205a的表面不高于所述掩膜层204顶部。
所述平坦化掩膜层204表面的抗反射薄膜205的工艺为化学机械抛光工艺，所述化学机械抛光采用的研磨颗粒为氧化硅；在所述化学机械抛光工艺的过程中，所述掩膜层204作为停止层；平坦化后的所述抗反射层205a的厚度为5~50纳米。
由于在后续曝光工艺中，所述第一区域201需要被暴露，以用于在所述第一区域201的半导体衬底200表面形成半导体器件，而所述第二区域202需要被光刻胶层覆盖；因此，入射光在第一区域201的半导体衬底200表面发生的反射对曝光后覆盖第二区域202的光刻胶层的尺寸影响较小；而所述浅沟槽隔离结构203和半导体衬底200相接触的界面处发生的反射，会使覆盖所述第二区域202表面的光刻胶层的边缘被过度曝光，对于曝光后的光刻胶层的尺寸影响较大；因此，在本实施例中，所述抗反射层205a形成于所述浅沟槽隔离结构204表面，能够使曝光后的光刻胶层的尺寸符合设计尺寸。
此外，在现有技术在光刻胶层曝光之后，为了去除所述第一区域201的半导体衬底200表面的底部抗反射层110（如图6），会额外采用干法刻蚀或湿法刻蚀工艺刻蚀所述底部抗反射层110，对所述第一区域201的半导体衬底200表面造成损伤；而在本实施例中，由于所述抗反射层205a仅形成于所述浅沟槽隔离结构204表面，从而避免了刻蚀去除第一区域201的半导体衬底200表面的底部抗反射层110的步骤，使所述半导体衬底200表面的损伤减少，有利于后续在所述第一区域表面形成半导体器件。
请参考图11，在形成所述抗反射层205a之后，去除所述掩膜层204。
去除所述掩膜层204的工艺为干法刻蚀或湿法刻蚀工艺，较佳的是湿法刻蚀，采用湿法刻蚀工艺简单，且对半导体衬底200表面的损伤较小；在本实施例中，在去除所述掩膜层204后，去除所述氧化衬垫层，去除所述氧化衬垫层的工艺为干法刻蚀或湿法刻蚀，较佳的是湿法刻蚀工艺，所述湿法刻蚀的刻蚀液为氢氟酸溶液。
在本实施例中，在去除所述掩膜层204后，在所述第一区域201和第二区域202的半导体衬底200表面形成保护层（未示出）；所述保护层用于在后续对第一区域201进行阱区掺杂工艺时，保护半导体衬底200表面不被所注入的离子损伤而造成缺陷，使所形成的半导体器件的性能更佳；所述保护层的材料为氧化硅，形成工艺为热氧化工艺；采用热氧化工艺所形成的保护层致密、厚度较薄且均匀，有利于对半导体衬底200表面的保护。
请参考图12，在去除掩膜层204后，形成覆盖所述半导体衬底200和抗反射层205a表面的光刻胶层206。
所述光刻胶层206的厚度是40~2000纳米，所述光刻胶层206的形成工艺为旋涂工艺，旋涂的速率为300-4000转/分钟，旋涂的温度为20-25℃；在旋涂工艺之后，对所旋涂的光刻胶进行热处理，所述热处理的温度范围为50~200摄氏度，处理时间范围为20秒~200秒；在热处理之后，将涂布过光刻胶的半导体衬底200冷却至室温，形成光刻胶层206。
需要说明的是，在抗反射层205a表面形成光刻胶层206之前，一般还包括步骤：对所述半导体衬底200和抗反射层205a进行脱水处理，以增强抗反射层205a、半导体衬底200与光刻胶层206之间的粘附性；现有的脱水处理的方法是在高温环境中采用气化的六甲基乙硅烷（Hexamethyldisilazane，HMDS）对半导体衬底200进行处理。
请参考图13，对所述光刻胶层206（如图11）进行曝光，形成光刻胶层206a，暴露出所述第一区域201表面。
由于现有的光刻工艺的对准精度的限制，无法精确地通过曝光仅暴露出第一区域201的半导体衬底200表面；因此，为了使曝光后的光刻胶层完全暴露出第一区域201的半导体衬底200表面，会在曝光时，还去除部分浅沟槽隔离结构203表面的光刻胶层206。
在对光刻胶层206进行曝光的过程中，由于在所述浅沟槽隔离结构203表面形成有抗反射层205a，使入射光难以穿过所述抗反射层205a而进入浅沟槽隔离结构203内，从而避免了入射光在浅沟槽隔离结构203和半导体衬底200相接触的界面发生反射，并从下方对所述光刻胶层206a进行额外的曝光；因此本实施例中，曝光后的光刻胶层206a的尺寸与设计尺寸一致，不会被额外减小，而且在同一半导体衬底200表面不同位置的光刻胶层206a的尺寸均匀，从而使后续工艺形成的阱区的尺寸一致，所形成的半导体器件的尺寸一致。
需要说明的是，在曝光之后，对所述第一区域201进行离子注入，形成阱区；在本实施例中，由于所述保护层的保护，所注入的离子穿过所述保护层进入第一区域201的半导体衬底200内，所注入的离子对半导体衬底200表面的损伤较小，使所形成的半导体器件的性能稳定。
在离子注入之后，去除所述光刻胶层206a和抗反射层205a；所述去除抗反射层205a的工艺为干法刻蚀或湿法刻蚀；在本实施例中，由于所述保护层的保护，所述去除抗反射层205a的工艺对半导体衬底200表面的损伤较小。
在去除所述光刻胶层206a和抗反射层205a之后，在所述第一区域201表面形成栅极结构，所述栅极结构包括：位于所述第一区域201表面的栅介质层，位于所述栅介质层表面的栅电极层，以及位于所述栅介质层和栅电极层两侧的侧墙。
本实施例中，在所述浅沟槽隔离结构203表面形成抗反射层205a，所述抗反射层205a能够在光刻胶层206a曝光的过程中，防止入射光进入浅沟槽隔离结构203内并发生反射，从而避免了所述光刻胶层206a被额外曝光而尺寸减小；而且，能够使同一半导体衬底表面所形成的不同光刻胶层的尺寸均匀，则所形成的半导体器件的尺寸均匀。
进一步的，在沉积抗反射薄膜205之前，所述第一区域201和第二区域202表面具有掩膜层204，所述掩膜层204在平坦化所述反射层205时，保护半导体衬底200表面不受损伤。
进一步的，在去除所述掩膜层204后，在所述第一区域201和第二区域202的半导体衬底200表面形成保护层，所述保护层在离子注入形成阱区，以及去除抗反射层205a和光刻胶层206a时，保护半导体衬底200表面不受损伤。
综上所述，在所述浅沟槽隔离结构表面形成抗反射层，在所述抗反射层和半导体衬底表面形成光刻胶层后，再对所述光刻胶层进行曝光，所述抗反射层能够在曝光过程中，防止入射光在所述浅沟槽隔离结构和半导体衬底相接触的界面处发生反射，从而防止入射光经反射从下方对光刻胶层进一步曝光；使曝光后所形成的光刻胶层的尺寸与设计尺寸一致，且使形成与同一半导体衬底表面不同位置的光刻胶层的尺寸均一；从而，后续工艺在半导体衬底内形成的不同阱区的尺寸均一；此外，由于所述抗反射层仅形成于浅沟槽隔离结构表面，避免了后续工艺在离子注入形成阱区之前，额外通过刻蚀工艺去除第一区域半导体衬底表面的抗反射层，从而减少了第一区域的半导体衬底表面的损伤，有利于提高后续在所述第一区域表面形成半导体器件的性能。
本发明虽然已以较佳实施例公开如上，但其并不是用来限定本发明，任何本领域技术人员在不脱离本发明的精神和范围内，都可以利用上述揭示的方法和技术内容对本发明技术方案做出可能的变动和修改，因此，凡是未脱离本发明技术方案的内容，依据本发明的技术实质对以上实施例所作的任何简单修改、等同变化及修饰，均属于本发明技术方案的保护范围。

Claims (17)

1.一种半导体结构的形成方法，其特征在于，包括：
提供半导体衬底，所述半导体衬底包括第一区域，所述第一区域和半导体衬底的其他区域之间具有浅沟槽隔离结构，所述半导体衬底表面具有掩膜层；
在所述掩膜层和浅沟槽隔离结构表面形成抗反射薄膜；
平坦化所述掩膜层表面的抗反射薄膜，在所述浅沟槽隔离结构表面形成抗反射层，所述抗反射层的表面不高于所述掩膜层顶部；
在形成所述抗反射层之后，去除所述掩膜层；
在去除所述掩膜层后，在所述半导体衬底和抗反射层表面形成光刻胶层；
对所述光刻胶层进行曝光，暴露出所述第一区域表面。
2.如权利要求1所述半导体结构的形成方法，其特征在于，所述抗反射层的材料为氮氧化硅、氮化硅或碳氧化硅。
3.如权利要求1所述半导体结构的形成方法，其特征在于，所述抗反射层的厚度为5～50纳米。
4.如权利要求1所述半导体结构的形成方法，其特征在于，所述抗反射层的折射率为1.5～2.5，光刻常数为0.3～2，所吸收的光波长为193～248纳米。
5.如权利要求1所述半导体结构的形成方法，其特征在于，所述掩膜层和浅沟槽隔离结构的形成步骤为：采用沉积工艺在所述半导体衬底表面形成掩膜薄膜；刻蚀所述掩膜薄膜，暴露出需要形成浅沟槽隔离结构的半导体衬底表面，形成掩膜层；以所述掩膜层为掩膜，刻蚀所述半导体衬底，形成开口；在所述开口内填充满绝缘材料，形成浅沟槽隔离结构。
6.如权利要求5所述半导体结构的形成方法，其特征在于，还包括：在形成掩膜薄膜之前，在半导体衬底表面形成氧化衬垫层。
7.如权利要求6所述半导体结构的形成方法，其特征在于，所述氧化衬垫层的形成工艺为化学气相沉积工艺，材料为氧化硅。
8.如权利要求6所述半导体结构的形成方法，其特征在于，所述氧化衬垫层在形成光刻胶层之前被去除。
9.如权利要求1所述半导体结构的形成方法，其特征在于，所述抗反射薄膜的厚度为50～200纳米。
10.如权利要求1所述半导体结构的形成方法，其特征在于，所述掩膜层的材料为氮化硅。
11.如权利要求1所述半导体结构的形成方法，其特征在于，所述抗反射薄膜的形成工艺为化学气相沉积工艺。
12.如权利要求1所述半导体结构的形成方法，其特征在于，平坦化所述掩膜层表面的抗反射薄膜的工艺为化学机械抛光工艺。
13.如权利要求1所述半导体结构的形成方法，其特征在于，还包括：在形成光刻胶层之前，在所述半导体衬底表面形成保护层。
14.如权利要求13所述半导体结构的形成方法，其特征在于，所述保护层的材料为氧化硅，形成工艺为热氧化工艺。
15.如权利要求1所述半导体结构的形成方法，其特征在于，还包括：在对所述光刻胶层进行曝光后，对所述第一区域进行离子注入，形成阱区；在离子注入之后，去除所述光刻胶层和抗反射层。
16.如权利要求15所述半导体结构的形成方法，其特征在于，所述去除抗反射层的工艺为干法刻蚀或湿法刻蚀。
17.如权利要求1所述半导体结构的形成方法，其特征在于，所述浅沟槽隔离结构的材料为氧化硅。
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CN109273443B (zh) * 2018-11-22 2020-09-01 上海华力微电子有限公司 Sonos器件的制造方法
CN112859525B (zh) * 2019-11-27 2022-04-08 长鑫存储技术有限公司 光刻校正方法

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6607984B1 (en) * 2000-06-20 2003-08-19 International Business Machines Corporation Removable inorganic anti-reflection coating process
CN101459137A (zh) * 2007-12-13 2009-06-17 中芯国际集成电路制造(上海)有限公司 Dram单元晶体管器件和方法
CN102339754A (zh) * 2010-07-22 2012-02-01 中国科学院上海微系统与信息技术研究所 一种son结构mosfet的制备方法

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6607984B1 (en) * 2000-06-20 2003-08-19 International Business Machines Corporation Removable inorganic anti-reflection coating process
CN101459137A (zh) * 2007-12-13 2009-06-17 中芯国际集成电路制造(上海)有限公司 Dram单元晶体管器件和方法
CN102339754A (zh) * 2010-07-22 2012-02-01 中国科学院上海微系统与信息技术研究所 一种son结构mosfet的制备方法

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