JP2002016157A - 三重ウェルを有するフラッシュ・メモリ・セルの製造方法 - Google Patents

Abstract

(57)【要約】 【課題】 より低い電位で動作するフラッシュ・メモリ
の提供 【解決手段】 フラッシュ・メモリ・セルは好適にシリ
コン基板２０内に製造される。基板はＰ導電型のシリコ
ンであり、Ｐ型基板２０内にはＮ型導電型のシリコン・
ウェル２２が形成される。Ｎウェル２２内には、Ｐ導電
型のウェル２４が形成される。Ｐウェル２４と電気的に
接触させるため、ソース２７とドレン２６が付加的にド
ーピングされた領域２８とともにＰウェル内に形成され
る。フローティングゲート２９と制御ゲート２１が設け
られ、更に、ウェル２２のバイアスを可能にするためＮ
ウェルへの接点２５が設けられる。

Description

【発明の詳細な説明】

【０００１】

【関連出願との関係の記載】本特許出願は１９９６年５
月３０日に出願の係属中の米国特許暫定出願シリアルナ
ンバー第６０／０１８，６９４号から優先権を主張する
ものである。

【０００２】

【発明の属する技術分野】本発明は集積回路不揮発性メ
モリに関し、特にフラッシュ・メモリに関する。フラッ
シュ・メモリとは一度の操作でセル群を消去できる電気
的消去可能な不揮発性メモリのことである。

【０００３】

【従来の技術】現在、多くの種類の集積回路メモリが、
その製造工程とともに公知である。集積回路メモリの特
定の一つの種類が不揮発性メモリである。不揮発性メモ
リがそう呼ばれるのは、メモリから電力を遮断してもメ
モリ内に記憶された情報が失われないからである。不揮
発性メモリは給電が遮断されることがある製品に多くの
用途を持っている。例えば、フラッシュ・メモリを使用
している公知の製品の一つはＰＣＭＣＩＡ、もしくはＰ
Ｃカードである。ＰＣカードは内部にコンピュータ・プ
ログラムまたはその他の情報が記憶されている不揮発性
メモリを収納した小型のクレジットカードのサイズのパ
ッケージである。このようなデバイスによって、ユーザ
ーはメモリ・カード内に記憶されたプログラムを失うこ
となくメモリ・カードをコンピュータ、またはその他の
電子機器に接続したり、遮断したりすることができる。

【０００４】不揮発性メモリ・デバイスには読出し専用
メモリ（ＲＯＭ）、プログラムできる読出し専用メモリ
（ＰＲＯＭ）、電気的消去可能な読出し専用メモリ（Ｅ
ＥＰＲＯＭ）、並びにその他の種類がある。電気的消去
可能なプログラムできるメモリの分野の中で、ある分類
のデバイスはフラッシュ・メモリ、またはフラッシュＥ
ＥＰＲＯＭとして知られている。このようなメモリは選
択的にプログラム可能、および消去可能であり、代表的
にはセル群を一度の操作で消去できる。従来形のフラッ
シュ・メモリでは、各メモリ・セルはソース、ドレン、
制御ゲートおよびフローティングゲートを有するトラン
ジスタから構成されている。フローティングゲートは制
御ゲートと基板との間に形成されている。フローティン
グゲート上に捕捉された電荷の有無は、メモリ・セルの
内容を表示するために利用できる。フローティングゲー
トに捕捉された電荷によってトランジスタのしきい値電
圧が変化し、その２進状態を検知することが可能にな
る。図１Ａおよび図１Ｂは従来形の代表的なフラッシュ
・メモリ・セルを示している。

【０００５】ほとんどのフラッシュ・メモリでは、内容
を読出すための通常の動作状態以外の状態でメモリを動
作することによって、電荷がフローティングゲートに印
加され、またはそこから除去される。例えば、ゲートと
ソース、ドレンまたはチャネル領域の間の相対電位を調
整することによって、電子の形態の電荷をフローティン
グゲートへと注入し、またはフローティングゲートから
除去することができる。既成のフラッシュ・メモリの残
念な欠点は、フローティングゲートをプログラムするた
めに制御ゲートに高電位を印加しなければならないこと
にある。例えば、制御ゲートに８．５ボルトのような高
い正電圧を印加し、ソース領域をアースすることによっ
て、電子はソースからフローティングゲートへと引き寄
せられ、そこで捕捉される。そこで、メモリ・セル内に
“１”または“０”が存在することを表示するため、フ
ローティングゲートの負の電荷を利用できる。プログラ
ミング（または消去）のためにこのような高電位を使用
する必要があることの残念な結果は、周辺回路をそのよ
うな高電位を処理できるように設計しなければならない
ことである。言い換えると、８．５ボルトが印加される
トランジスタとアクセス回路の全てが、それ自体で８．
５ボルトの電位を処理できなければならない。更に高電
位によって漏れ電流が生じ、ホットホール劣化を引き起
こす。このような代表的な従来形のＮＯＲ負・セルの一
つは米国特許明細書第５，０７７，６９１号「負のゲー
ト電圧消去機能を伴うフラッシュＥＥＰＲＯＭアレイ」
に記載されている。

【０００６】

【発明が解決しようとする課題】従って、より低い電位
で動作し、上記の不都合な作用を最小限にし、性能が向
上するフラッシュ・メモリを提供することが望ましい。

【０００７】

【課題を解決するための手段】本発明は先行技術のフラ
ッシュ・メモリ・セルと比較して独自の利点を有するフ
ラッシュ・メモリ・セルをその製造工程および関連する
周辺回路とともに提供するものである。本発明のフラッ
シュ・メモリ・セルは先行技術のフラッシュ・メモリ・
セルで使用されるよりも大幅に低い電圧を利用してプロ
グラムおよび消去が可能である。それによって、メモリ
・アレイを支援し、同じ集積回路チップ上にある周辺回
路をより低い電圧を処理するように設計できるという利
点が得られる。それによってより小型のトランジスタを
使用でき、その結果、収率が高まり、信頼性が高まり、
コストが低下する。好適な実施例では、本発明のフラッ
シュ・メモリ・セル構造は３重のウェルを有する集積回
路構造を含んでいる。すなわち、メモリ・セルは第１導
電型の材料から形成され、上表面を有する半導体基板を
含んでいる。第２導電型の第１ウェル領域が表面の近傍
で基板内に延びており、第２導電型は第１導電型とは反
対である。第１ウェルはその内部に、これも基板の表面
の近傍に形成され、第１導電型の材料からなる第２ウェ
ルを含んでいる。フローティングゲート・トランジスタ
が第２ウェル領域内に形成され、表面の上方に配設さ
れ、基板から電気的に絶縁されたソース領域、ドレン領
域、フローティングゲートを含んでいる。フローティン
グゲートはソースとドレン領域の間に延びている。制御
ゲートはフローティングゲートの情報に配置されてい
る。第１ウェルの電位を制御するために第１接点領域が
第１ウェルに設けられ、第２ウェルの電位を制御するた
めに第２接点領域が第２ウェルに設けられている。後述
するように、複数個のウェルを使用することによって、
メモリ・セルは従前まで可能であったよりも低い電圧で
プログラムおよび消去が可能になる。それによって更
に、周辺回路が高電位を処理する必要性が最小限に抑え
られる。周辺回路は所望の特性に応じて、第１ウェル、
第２ウェル、または双方のウェルの外側の基板内を含む
所望の任意の位置に形成することができる。

【０００８】本発明は更に集積回路メモリ・セルを製造
する工程をも含んでいる。このような工程の好適な実施
例では、第１導電型の半導体基板が使用される。第１導
電型とは反対である第２導電型の第１ウェル領域が基板
内に形成され、この領域は周辺部分を有している。第１
ウェル領域の周辺部分内に、しかし同様に基板の表面の
近傍に第２ウェル領域が形成されている。第２ウェル領
域は第１導電型の材料製であることが好ましい。第１ウ
ェル領域の周辺部分内には更に、第２ウェル領域から間
隔を隔てた第１接点領域も形成されている。第１接点領
域は第２導電型の材料からなり、第１ウェル領域よりも
導電率が高い。第１絶縁層が基板の表面を横切って形成
され、導電層が絶縁層上に形成されて、基板の表面上方
に配置され、この表面から電気的に絶縁されたフローテ
ィングゲートをなしている。第１導電層の表面上には第
２絶縁層が形成されている。第２絶縁層の情報には第２
導電層が形成され、これが制御ゲートをなしている。制
御ゲートとフローティングゲートをマスクとして使用し
て、ドープ剤を第２ウェル領域に誘導してソース領域と
ドレン領域が形成される。この工程中、第２ウェルに接
触する接点領域も形成される。接点領域はソース領域お
よびドレン領域から間隔を隔てられ、第２ウェルよりも
導電率が高い。

【０００９】本発明は更にメモリ・セルをプログラムす
るための特有の技術をも含んでいる。好適な実施例で
は、メモリ・セルは制御ゲートの電位を最高９．０ボル
トの第１電位まで上昇させることによってプログラムさ
れる。ドレンの電位は最高５．０ボルトの電位まで上昇
される。ソースはアース電位と結合され、ソースとドレ
ンがその内部に形成されている半導体材料の領域はアー
ス電位以下の電位にされる。このような条件に対応し
て、電子は基板チャネルから絶縁層を通ってフローティ
ングゲート上へと移動せしめられる。フローティングゲ
ート上の電子の存在（または不在）はメモリ・セルの状
態を表示するために利用できる。本発明は更にメモリ・
セルを消去するための技術も含んでいる。本発明に基づ
くメモリ・セルは制御ゲートの電位を最低−９．０ボル
トの負の電位に降下させることによって消去できる。ソ
ースおよびドレン領域がいずれの電位源からも遮断さ
れ、その後、ソースおよびドレン領域がその内部に形成
されている半導体材料が最高８．０ボルトの正の電位に
設定される。この状態に対応して、フローティングゲー
ト上に捕捉された電子は介在酸化物を経てチャネルをト
ンネリングし、基板へと戻される。その結果、メモリ・
セルは消去される。

【００１０】本発明の３重ウェルを有するフラッシュ・
メモリの特別の利点は、非均一な（ソース・エッジ）消
去ではなく均一な消去を行うことができることにある。
均一な消去によって耐久性とデータ保存性が高まる。均
一な消去が有利である理由は、電子が絶縁層をトンネリ
ングし、先行技術のデバイスの問題点であった帯域対帯
域のトンネリングおよびソース・エッジに起因するホッ
ト・ホールの問題が解消されるからである。ホット・ホ
ール劣化にはゲートとソース領域の間の絶縁酸化層内に
捕捉されるホールが含まれる。その結果、電流漏れと、
消去特性の変化が生ずる。３重ウェル構造の更に別の利
点は、それによってメモリ・セル領域の基板の電位を周
辺の回路基板の電位とは別個に制御できることにある。
言い換えると、メモリ・セルの領域の基板の電位を周辺
回路領域内の基板の電位とは別個に制御することができ
る。先行技術のデバイスと工程とは対照的に、それによ
って、同時に周辺デバイスの領域内でアース電位を維持
しつつ、セル基板の正または負の電圧を印加することが
できる。このような方式によってチャネル消去が均一に
なり、また、より低い電位を利用できる。

【００１１】従来形のフラッシュ・メモリでは、ブロッ
クを消去するには２０−３０ミリアンペアの大きさの電
流が必要であり、基板と制御ゲートとの間の電位差を充
分に大きくすることができなかったため、チャネル消去
を利用することはできなかった。ここに記載する技術を
利用すれば、セルのブロックを消去するための消去電流
は１００マイクロアンペアまで低減できる。本発明では
低電力、低電流しか必要ないことによって、バッテリ給
電式のデバイスに特に有利に利用できる。

【００１２】

【実施例】図１はプログラム・モード（図１Ａ）と消去
モード（図１Ｂ）の従来のフラッシュ・メモリ・セルを
示している。図示されたフラッシュ・メモリ・セルは代
表的には単結晶シリコンである基板１０と、二重拡散さ
れたソース領域１８と、ドレン領域１８とを含んでい
る。基板の上方に薄い絶縁層１３によって間隔を隔てら
れてフローティングゲート１５が配置されている。フロ
ーティングゲートの上方には、フローティングゲートか
ら電気的に絶縁されて制御ゲート１２が配置されてい
る。代表的には、図示したフラッシュ・メモリ・セルは
著しく大規模なメモリ、たとえば１００万ビットオーダ
のフラッシュ・メモリを備えた集積回路チップに単一の
ビットを付与するものである。集積回路上の個々のトラ
ンジスタは直交して配列されたビット線と語線とのマト
リクスに構成されている。代表的には、ドレン領域１６
はビット線に接続され、一方、制御ゲート１２は語線に
接続される。このようにしてマトリクスのアドレス指定
がなされる。

【００１３】図１Ａおよび図１Ｂに示したフラッシュ・
メモリ・セルは幾つかの異なるモード、すなわちプログ
ラム、消去、および読出しモードで動作することができ
る。それぞれのモードの動作状態は後述する。従来形の
デバイスのプログラム・モードでは、好ましくは＋８．
５ボルトの高電圧が選択されたワード線用の制御ゲート
１２に印加される。選択されない語線はアース電位のま
まに留まる。選択されたビット線は約＋４．５ボルトに
設定され、このビット線はドレン１６と結合される。ソ
ース領域１８はアースされる。このような条件の結果、
チャネル電流によってホット電子が生成され、制御ゲー
ト上の＋８．５ボルトの電位によって誘引され、フロー
ティングゲート１５とチャネル領域１８の間の酸化物薄
層をトンネリングする。フローティングゲートに到達す
ると、上記の電子は捕捉され、フローティングゲートに
負の電荷を荷電する。負の電荷はトランジスタのしきい
電圧を変化させる。このようにしてメモリ・セルがプロ
グラムされる。

【００１４】従来形のメモリ・セルを読出すには、代表
的には約＋５ボルトのＶｃｃである電位が選択された語
線に印加され、一方、約１ボルトが選択されたビット線
に印加される。フローティングゲート上に電子が存在す
るか、しないかによってトランジスタはターンオンし難
くなったり、し易くなったりする。ビット線が電位を変
化させたか否かを検出することによって、フローティン
グゲートの状態を検知することができる。図１Ｂに示し
た消去モードでは、通常は−８．５ボルトである大きい
負電圧が、消去されるべく選択されたデバイス群の制御
ゲートに印加される。ビット線の電位は浮動することが
でき、一方ソースは例えば３から５ボルトである中間的
な正の電位に保持される。制御ゲート上の負の電位とソ
ース上の正の電位の組合わせが電子をフローティングゲ
ートから遊離させて、ソース領域を経て基板へと戻すこ
とによってフローティングゲートを放電し、セルを消去
する。

【００１５】図２Ａおよび図２Ｂは本発明の実施例に基
づくフラッシュ・メモリ・セルの断面図を示している。
同じセルが図２Ａと図２Ｂに示されているが、図２Ａは
プログラミング用の状態を示し、図２Ｂは消去用の状態
を示している。 図２Ａでは、フラッシュ・メモリ・セ
ルは好適にシリコン基板２０内に製造されている。基板
はＰ導電型のシリコンであり、Ｐ型基板２０内にはＮ導
電型のシリコン・ウェル２２が形成されている。（図２
Ａおよび図２Ｂに示した構造の製造工程は後述する。）
Ｎウェル２２は図示したフラッシュ・メモリ・セルを含
み、代表的には百または千オーダのセルを含むだけの充
分な規模である。通常は、少なくともブロック消去動作
に必要な数のセルがＮウェル２２に形成される。Ｎウェ
ル２２内には、Ｐ導電型のウェル２４が形成される。Ｐ
ウェル２４と電気的に接触させるため、ソース２７とド
レン２６が付加的にドーピングされた領域２８とともに
Ｐウェル内に形成される。フローティングゲート２９と
制御ゲート２１も示されている。Ｎウェル２２のバイア
スを可能にするためＮウェルへの接点２５が設けられて
いる。

【００１６】セルをプログラムするには、好適な実施例
では制御ゲート２１が最高＋９．０ボルト、好ましくは
＋６．５ボルトの電位に保たれ、一方、ドレン２６は＋
５ボルト、またはそれ未満、好ましくは＋４ボルトの正
の供給電圧に接続される。ソース２７はＮウェル接点２
５と同様にアースされている。ＰウェルへのＰ接点２８
は代表的には−４ボルトである負の電位に保たれる。図
示した状態によって電界エンハンスメント型チャネルの
ホット電子効果が生じ、それによって、Ｐウェル上の負
の電圧と、制御ゲート上の正の電圧により電子はチャネ
ル上方のゲート酸化物を経てフローティングゲート２９
上へとトンネリングする。それによってフローティング
ゲートに負の電荷が荷電される。第１図に示した従来形
の回路と比較して、大幅に低いプログラミング電位しか
必要ないことに留意されたい。それによってより高い容
量の周辺回路の必要が縮減され、動作電位が低下し、電
力消費が節減される。

【００１７】プログラミングの後、図２Ａに示したセル
は代表的にはＶｃｃ、すなわち＋５ボルトの正の電位を
制御ゲート２１に印加し、１ボルト信号をビット線２６
に印加することによって読出すことがでる。選択されな
いワード線はアース電位に保持され、一方、選択されな
いビット線の電位は浮動状態のままであることができ
る。フローティングゲート２９上に電子が存在するか否
かによってトランジスタはターンオンし難くなったり、
し易くなったりし、この状態はドレン２６に接続された
ビット線によって検知される。トランジスタがターンオ
ンすると、ビット線はアースへと放電される。そこでビ
ット線は“１”または“０”として読み取られる。図示
したデバイスは図２Ｂに示した状態を利用して消去でき
る。図示のように、セルを消去するには制御ゲートは最
高−９．０ボルト、好ましくは−６．５ボルトのより低
い電位に設定され、一方、Ｐウェル２４とＮウェル２２
は最高＋８ボルトであるが、＋６．５ボルトであること
が好ましい正の電位にされる。ウェル上の正の電位は、
制御ゲート上の負の電位と結合されてフローティングゲ
ート上の電子をゲート酸化物を経て再び基板内に戻るよ
うに誘引させ、それによってデバイスを消去する。図２
Ｂに示したデバイスには図１Ｂに示したデバイスに対し
てより大幅に低い電位が印加されることに再度留意され
たい。

【００１８】下記の表１は図２Ａおよび図２Ｂに示した
３重ウェルを有するセルの読出し、消去、およびプログ
ラミング状態を要約したものである。プログラム確認、
消去２、およびプログラム２モードも示されている。こ
れらについては後述するが、基本的に消去２およびプロ
グラム２モードがソース側の消去とプログラム機能を果
たし、一方、前述の消去およびプログラム機能はチャネ
ルの消去とプログラム機能を果たす。

【００１９】

【表１】 代表的な動作電位（ボルト） 表 １ 読出し 消去 プログラム プログラム 消去２ プログラム２ 確認 ワード線 Ｖee -3.0〜-9.0 ＋5.0 〜＋9.5 ＋5.0 -5.0 〜-9.0 +5.0 （選択） (＋5) (-6.5) (＋6.5) (−6.5) ワード線 ０ ０ ０ ０ ０ ０ （非選択） ビット線 (＋1.0) Ｆ ＋3.0 〜＋5.0 ＋1.0 Ｆ +1.0 （選択） (＋4.0) ビット線 F F F F F F （非選択） ソース 0 F 0 0 ＋3.0 〜＋6.5 -4.0 Ｎ−ウェル 0 ＋3.0 〜＋9.0 0 0 ＋2.0 〜＋6.0 0 (-6.5) Ｐ−ウェル 0 ＋3.0 〜＋9.0 -2.0 〜-4.0 0 ＋2.0 〜＋6.0 F (-6.5) (−4.0) 注：上記の表で、好ましい動作条件を括弧内に示してある。

【００２０】本発明の別の実施例では、フローティング
ゲート２９とＰウェル３０との間の一定電界は、ゲート
またはＰウェルのいずれか一方、または双方に傾斜して
変化する電圧、もしくは段階的に変化する電圧を印加す
ることによって消去中に保持される。例えばＰウェル電
圧は＋３から＋７ボルトまで傾斜して、もしくは段階的
に変換することができ、および（または）ゲート上の電
圧を−５ボルトから−９ボルトまで傾斜して変化するこ
とができる。このような技術は、低速消去ビット（slow
-to-erase-bit)をより高速な消去ビットと同時に消去さ
せることができるという利点を有している。これは消去
時間の配分をより厳格なものとし、同時に漏れ電流の誘
発の原因となる消去時の応力を軽減するのに役立つ。更
にこれは、必要であった消去確認動作が不要になるとい
う利点を有している。ここでは“消去２”と呼ばれる補
足的な消去動作によって、バンド間のトンネリング電流
を抑止するためにＰウェル電圧によるソース・エッジ消
去が可能になる。それによって更にウインドゥの閉鎖が
軽減さこれる。このような消去動作によって消去中の電
力消費が節減され、ソース−ゲート領域のエッジ部に発
生するホット・ホールが縮減することによってデバイス
の耐性が高まる。同様のプログラミング動作は“プログ
ラム２”と呼ばれる。図３乃至３１は本発明に基づくフ
ラッシュ・メモリの製造工程の実施例を示している。本
発明を充分に明確にするため、図示し、後述する工程は
異なる種類の５個のトランジスタを形成するステップを
含んでいる。図３、および同様にそれ以降の図面の上部
には本発明の工程によって形成される異なる種類のトラ
ンジスタが示されている。すなわち、本発明の工程によ
ってＰチャネル型とＮチャネル型の双方の種類のフラッ
シュ・メモリ・セルを周辺ＣＭＯＳ回路とともに製造す
ることができる。勿論、特定のフラッシュ・メモリ製品
の実施に際しては、Ｐ型とＮ型の双方のトランジスタを
備える必要はないが、完全を期すために図面には双方の
種類を示してある。

【００２１】図３の上部に示すように、図３乃至３１の
それぞれの左部分では酸化物薄層のＮチャネル・トラン
ジスタを形成するのに必要な工程が説明される。この一
つのトランジスタのようなＮチャネル・トランジスタは
＋５ボルト程度の電圧で動作する。酸化物薄層のＮチャ
ネル製造工程のすぐ近傍では、厚い酸化物層のＮチャネ
ル・デバイスの製造工程が説明されている。厚い酸化物
層のＮチャネル・デバイスはより高い電圧の印加用に周
辺回路で使用される。例えば、このようなデバイスは代
表的には、およそ＋９ボルトに及ぶ程度の電位が印加さ
れるプログラミングおよび消去モードを処理するために
使用される。各図面の中央部では、フラッシュ・メモリ
・セルを形成する工程が説明されている。前述のよう
に、このフラッシュ・メモリ・セルは、ＮウェルがＰ基
板内に形成され、全体がＮウェル内にあるＰウェル内で
メモリ・セルが形成される３重ウェル構造で形成され
る。勿論、必要ならば、ただし図面の断面図には図示さ
れていないが、Ｎチャネル・デバイスもＰウェル内に形
成することもできる。これらのＮチャネル・デバイスは
メモリ・セルとは異なりフローティングゲートを含まな
い。

【００２２】図面のメモリ・セルのすぐ近傍では酸化物
薄層のＰチャネル・トランジスタを形成する工程が説明
されている。このようなデバイスは、例えば約＋５ボル
トまでのより低い電位を処理するための周辺回路で使用
される。図面のその近傍には、厚い酸化物層のＰチャネ
ル・トランジスタを形成する工程が説明されている。こ
れらのトランジスタは近傍に形成されたより薄い酸化物
層のＰチャネル・デバイスよりも高い電位で動作する。
厚い酸化物層のＮチャネル・デバイスの場合と同様に、
厚い酸化物層のＰチャネル・デバイスはフラッシュ・メ
モリ・セルのプログラミングと消去に必要なより高い電
位を発生し、配分するための回路に使用される。図３で
は、好ましくは抵抗率が８−１０オーム・センチメート
ルで、水晶配向〈１００〉のＰ導電型のシリコン基板が
設けられている。従来の工程を利用して、シリコン酸化
物の薄層３１を得るために基板が酸化される。二酸化シ
リコン３１の上表面上には、好ましくはフォトレジスト
のマスク３２が形成される。公知の技術を利用して、Ｎ
ウェル２２（図２Ａを参照）が必要な領域からマスクを
除去するためにマスクは露出され、現像される。次に、
再び公知の技術を利用して、Ｎウェルをドーピングする
ために例えば燐であるＮ導電型の不純物がシリコン表面
内に注入される。注入は２．２ｍｅｖのエネルギと、６
Ｅ１２ｃｍ^-2の不純物濃度で行われることが好ましい。
注入の終了時の構造の外見は図３に示すとおりである。
図３には、周辺回路トランジスタとメモリ・セル（フラ
ッシュ）とが形成される基本位置を表記した標識が付さ
れている。ほとんどの集積回路では、表面の大部分がメ
モリ・セルからなっている。

【００２３】次に、図４に示すように、フォトレジスト
３２が除去され、Ｎウェル・ドープ剤を駆使して、Ｎウ
ェル４０を生成するためにアニーリング工程が実施され
る。新たなフォトレジスト層４１が集積回路の上表面に
被覆され、次にＰウェルが必要な領域を露出するために
マスキングと現像が行われる。次に、例えば濃度が１．
５Ｅ１３ｃｍ-2で、エネルギが１００ｋｅｖでボロンま
たはその他のＰ導電型の不純物を用いてＰウェル注入が
行われる。Ｎウェルはチップのメモリ・セル領域を含ん
でいる。これは個数が所望のとおりの少なさまたは多さ
のメモリ・セルを含むことができ、別のメモリ・セル群
は別のＮウェル内に形成される。Ｎウェルを使用するこ
とによって小ブロック、例えば単一の語線の消去が可能
であり、消去ブロックのブロック・サイズを任意に選択
できる。これは３重ウェル工程に必要な電位が従来形の
ソース側消去と比較して低いことの結果である。従来形
のデバイスでは消去ブロックのサイズは電流の制限によ
って規定されていた。使用される高電力を処理するため
に大型のデコーディング・トランジスタが必要であり、
それによってチップ面積が過剰なものになっていた。本
発明では、Ｎウェルを用いることで大型のデコーディン
グ・トランジスタを使用する必要がなくなり、任意のセ
ル群を同時に消去することが可能になる。更に、前述の
ように、チャネル消去を利用することによって消去をよ
り均一にすることができる。図４はＰ型不純物の注入後
の構造の外見を示している。

【００２４】フォトレジスト４１は除去され、図５に示
すように、Ｐウェル・ドープ剤が熱アニーリング工程の
際に駆使される。上表面上の全ての二酸化シリコンは、
例えば酸浸漬、またはプラズマ・エッチング工程を利用
して剥離される。次に、例えば熱処理を利用して２００
オングストロームの二酸化シリコンを生成するため、集
積回路の上表面に新たな二酸化シリコン層５１が形成さ
れる。二酸化シリコン５１の上正面上には、例えば化学
蒸着のような公知の技術を用いて、好ましくは厚さ約４
００オングストロームの多結晶シリコン層５３が形成さ
れる。多結晶シリコン層５３の機能は応力除去層として
役立つことである。多結晶シリコン層５３の上面にはこ
の場合も化学蒸着を利用して、代表的には約２０００オ
ングストロームの厚さに窒化シリコン層５４が蒸着され
る。窒化シリコン５４の上面には、別のフォトレジスト
層５５が蒸着される。その後、層５５はこの場合も公知
の技術を利用して露出され、現像される。次にフォトレ
ジスト５５のアイランドの間に露出した窒化シリコン領
域５４を除去するためにプラズマ、もしくは反応性イオ
ン・エッチングが施される。このようなエッチングはこ
の分野では公知である。工程のこの段階での構造の外見
は図５に示されている。

【００２５】工程の次の段階を図６を参照しつつ説明す
る。図示のとおり、フォトレジストは構造の上表面から
除去され、図ではＦＯＸと記されている電界酸化領域６
１を生成するために、代表的には高温での酸化が行われ
る。電界酸化領域６１は集積回路の種々の部分を互いに
電気的に絶縁する機能を果たす。好適な実施例では、電
界酸化物の厚さは０．５ミクロンであり、基板を１１５
０℃の温度に３００分間加熱することによって形成され
る。領域６１のような電界酸化領域はこの分野では公知
である。電界酸化領域の形成の後、例えば熱したＨ₂ Ｐ
Ｏ₄ 溶液（燐酸）への浸漬によって窒化物層が構造の表
面から剥離される。次に、下層の多結晶シリコン、並び
に多結晶シリコンの下の二酸化シリコン層５１が除去さ
れる。次に、好ましくはシリコンを加熱することによっ
て構造の上表面に新たな二酸化シリコン層６３が形成さ
れる。酸化物層６３は後に除去されるので犠牲酸化物と
呼ばれる。犠牲酸化物６３を除去した後の構造の外見が
図６に示されている。

【００２６】次に構造の上表面にフォトレジスト層７１
が形成され、その後、電界注入が必要な領域を露出する
ためにマスキングと現像が行われる。電界注入はＰ型領
域内に導入される。このＮチャネル電界注入は、後に能
動Ｎチャネル・デバイスが形成される領域での深注入で
ある。これは図７に示されている。Ｎチャネル注入は１
６５ｋｅｖのエネルギと、濃度が５Ｅ１２ｃｍ^-2のボロ
ン不純物を使用して導入されることが好ましい。図８は
工程の次の段階を示している。図示のように、この場合
も公知のフォトリトグラフ技術を利用して修正回路の表
面の所望の領域に新たなフォトレジスト・マスキング層
８１が形成される。フォトレジストは、少なくとも後に
メモリ・セルが形成される領域から除去され、次にこれ
らの領域内でしきい電圧調整用の注入が行われる。

【００２７】図９に示すように、新たなマスク８３が形
成され、これらの周辺トランジスタを調整するためにＰ
チャネルしきい電圧注入が行われる。次にフォトレジス
トが除去され、集積回路の露出部分の表面から犠牲酸化
物を除去するためにエッチング動作が施される。図１０
に示すように、構造上に新たな二酸化シリコン層９２が
形成される。この新たな層によって周辺回路内の厚い酸
化物層のＰおよびｎチャネル・トランジスタ用の厚い酸
化物ゲートが備えられる。図１１に示すように、メモリ
・セルへのしきい電圧注入が行われる領域９６を露出す
るために新たなフォトレジスト・マスク９４が施され
る。セル注入、すなわちボロンであることが好ましいＰ
型不純物が３Ｅ１３ｃｍ^-2の投与量と、４０ｋｅｖのエ
ネルギで導入される。 セル注入の後、厚いゲート酸化
物層９２を除去するために同じマスク９４が使用され
る。次に、露出された二酸化シリコンがエッチング処理
され（図１２を参照）、この場合も公知の技術を用いて
新たなゲート酸化物層９８が形成される。この新たな層
９８によって、メモリ・セルのプログラミングと消去の
間に電子がそこを通ってトンネリングするトンネル酸化
物層が得られる。トンネリング酸化物層９８は厚さが８
５オングストロームであることが好ましく、構造を８５
０℃の温度に４５分間だけ蒸気中で加熱し、Ｎ₂ 内で３
０分間９００℃でアニーリングすることによって形成さ
れる。

【００２８】酸化物層９８の形成後、多結晶シリコン層
９５が、例えば化学蒸着によって構造の上表面に蒸着さ
れて、厚さ約１０００オングストロームの層が形成され
る。次にこの層には燐不純物がドーピングされて、導電
性にされる。多結晶シリコン層９５によってメモリ・セ
ル用のフローティングゲートと、周辺回路内のトランジ
スタ用の制御セルとが備えられる。図１４に示すよう
に、構造上に残されることになる多結晶シリコン９５の
所望の領域をマスキングするために、好ましくはフォト
レジストである別のマスク９９が形成される。それによ
って露出された多結晶シリコン９５が、例えば公知のプ
ラズマ・エッチング、または異方性エッチング工程を用
いて構造の表面からエッチングされる。エッチングの完
了後の構造の外見は図１４に示されている。

【００２９】図１５は製造工程の次の段階を示してい
る。フォトレジスト層９９が剥離され、次に二酸化シリ
コン、窒化シリコン、および二酸化シリコンの蒸着が順
次行われて、“ＯＮＯサンドイッチ”状の複合絶縁層１
０２が形成される。この層は、多結晶シリコン層９５が
形成された領域では多結晶シリコン９５の上表面上にあ
り、回路の別の領域では厚いゲート酸化物層９２の上表
面上にある。ＯＮＯ層は化学蒸着を用いて蒸着すること
が好ましい。しかし、別の公知の技術を用いてもよい。
ＯＮＯ層は厚さ５０オングストロームの下部の二酸化シ
リコン層、厚さ６０オングストロームの中間の窒化シリ
コン層、および厚さ５０オングストロームの上部の二酸
化シリコン層から構成されることが好ましい。ＯＮＯ層
の形成後、新たなマスキング層１０７が蒸着され、多結
晶シリコン層９５が残される領域を保護するように形成
される。

【００３０】マスク１０７の形成後、図１６に示すよう
に、従来のエッチング手順を用いてＯＮＯサイドイッチ
構造の露出領域が除去される。この段階では、ＯＮＯ複
合層が除去され、かつ露出領域内の厚いゲート酸化物層
９２も除去される。次にフォトレジストが剥離される。
新たなゲート酸化物層１２８が形成される。この新たな
ゲート酸化物層はより薄く（約１１０オングストロー
ム）、電力がより低いＰおよびＮチャネル・トランジス
タを形成するべき位置に形成される。次に、図１７に示
すように、多結晶シリコンの第２層１３２が構造の表面
に蒸着される。多結晶シリコン１３２の厚さは１０００
オングストロームであることが好ましく、従来の化学蒸
着工程の技術を用いて蒸着される。多結晶シリコン１３
２の蒸着に引き続き、この層にはＰＯＣl₃工程を用いて
燐不純物がドーピンされる。この“多結晶２”層によっ
て回路内の相互接続が形成される。第２多結晶シリコン
層は回路の周辺領域内の第１多結晶シリコン層への相互
接続用に利用できる。これによって更にコンデンサが備
えられ、またはメモリ・セル領域内の別の接続用に利用
できる。次に第２多結晶層を選択的に防護するためマス
ク１３５が形成される。図１８に示すように、次に多結
晶シリコン１３２は構造上の不要な位置からこれを除去
するためにエッチング処理される。次に珪化タングステ
ン層１３３が多結晶シリコン１３２の上表面に蒸着され
る。珪化タングステンの上正面上には、反射防止コーテ
ィング（図示せず）が蒸着され、珪化タングステンの上
表面からの反射を最小限に抑止することによってマスキ
ング公差をより精密にすることが可能になる。最後に、
第２多結晶シリコン層が残されるべき構造の領域を更に
規定するために、構造の上表面にマスク１３９が形成さ
れる。図面中の断面図では、ゲート電極が必要な領域が
ある。マスク１３９を利用して、第２多結晶シリコン層
１３２がエッチング処理される。次に、構造の一部を保
護し、多結晶第１層９５（図１９を参照）内に制御およ
びフローティングゲートを形成するために新たなマスク
１４０（図１９を参照）が形成される。

【００３１】図２０に示すように、次にこれも従来の処
理技術を利用して第２多結晶シリコン層１３２がエッチ
ングされる。第２多結晶シリコン層１３２のエッチング
後、第２多結晶シリコン層１３２はＯＮＯサンドイッチ
層の露出領域を除去できるようにするマスクとして利用
される。次にＯＮＯサンドイッチは多結晶シリコン層９
５の第１レベルをエッチングするためのマスクとして機
能する。このようにして、メモリ・セル・ゲートが形成
される。エッチング後、それによって露出したシリコン
領域上に再び防護用の酸化物層を形成するため、構造は
再加熱される。メモリ・セル・トランジスタはフローテ
ィングゲートと制御ゲートを含み、一方、周辺回路で使
用するように意図された別のトランジスタはこれらのゲ
ートを含んでいないことに留意されたい。

【００３２】図２１は製造工程の次の段階を示してい
る。メモリ・セル・トランジスタのソース領域以外の領
域を保護するため、構造の表面にマスク１６１が形成さ
れる。次に二重注入が行われ、Ｎ形不純物の第１次注入
は比較的少ない３Ｅ１４ｃｍ^-2の投与量と、５０ｋｅｖ
のエネルギで行われる。第１次注入後に、濃度がより高
い第２次注入が行われる。これらの注入によってメモリ
・セルの二重拡散ソース領域濃度が規定される。図２２
に示すように、全てのフォトレジストが除去され、メモ
リ・セルのドレン領域だけを露出させる新たなマスク１
７１が形成される。別の注入が行われ、この場合は３．
５Ｅ１５ｃｍ^-2の濃度量と、５０ｋｅｖのエネルギでヒ
素不純物が注入される。図２２はその結果生じた注入済
のドレン領域を示している。

【００３３】図２３は別のトランジスタ用のソースおよ
びドレン領域を形成するためのマスク１７５を介した同
様の注入を示している。フォトレジストが除去され、次
にソース・ドレン注入をアニーリングするため９００°
Ｃの温度で２５分間だけ加熱される。その結果、ソース
およびドレン領域１８１と１８２が形成される。このア
ニーリング動作によって更に多結晶シリコン上に二酸化
シリコン層１８４が形成される。次にブラチンケット・
エッチングを利用してこの層のほとんどが除去される。
全ての酸化物が除去される前にエッチングを停止するこ
とによって、多結晶シリコン・ゲートの側壁にスペーサ
領域１８４が残される。それによって軽くドーピングさ
れたドレン構造の形成が可能である。次により高度にド
ーピングされたソース／ドレンが必要な位置で周辺トラ
ンジスタを露出させるために新たなマスク１７５が形成
される。次に、図２３に示すように３．５Ｅ１５ｃｍ^-2
の注入が行われる。

【００３４】図２６に示すように、アニーリングの後、
構造の上表面に二酸化シリコン層が蒸着され、その後で
ＢＰＳＧ層（リン化ホウケイ酸塩ガラス）が蒸着され
る。次に構造はＢＰＳＧ１８６層をほぼ平坦化するため
に加熱される。ＢＰＳＧの上表面にマスク（図示せず）
が形成され、ＢＰＳＧは図２７に示すようにエッチング
処理されて構造の表面並びに別の領域への接触位置が形
成される。次に図２８で例えばチタン／窒化チタンのよ
うな障壁用金属がＢＰＳＧ層１８６の開口部内に蒸着さ
れ、その後で所望の第１金属化層が蒸着される。第１金
属層はアルミニウムであることが好ましい。アルミニウ
ムの上表面上には、反射防止コーティングを施すために
窒化チタン層が蒸着される。次に第１金属層がマスキン
グおよびエッチングされ、フォトレジストが剥離され
る。残された帰属接点１８８が図２８に示されている。
ＢＰＳＧ１８６と金属接点１８８の上表面に、化学蒸着
法を利用して例えば二酸化シリコン材料の金属間酸化物
が蒸着される。第２９図にはＩＭＯ層２１１が示されて
いる。ＩＭＯ層の頂部には、スピン−オン・ガラス２１
２が蒸着され、その上表面上には別の金属間酸化物２１
４が蒸着される。層２１１の厚さは約１０００オングス
トロームであり、一方層２１４の厚さは約２０００オク
ロンであることが好ましい。次にマスク（図示せず）が
第２金属間酸化物の上表面に形成される。このマスクは
層２１２および２１４のエッチングのための開口部を形
成するために露出され、現像される。次にこれらの層
は、第１金属層への経路２１７用の開口部を形成するた
め、好ましくはプラズマを利用してエッチングされる。
フォトレジストが除去され、構造の外見は図２１に示さ
れている。

【００３５】図３０に示すように、経路用開口部２１７
を充填し、第２金属層を備えるために例えばアルミニウ
ムである別の金属層がチップの上表面に蒸着される。そ
の上表面上に反射防止用の窒化チタン・コーティングが
蒸着され、次に第２金属層がマスキングおよびエッチン
グされ、かつフォトレジストが剥離されて、第３０図に
示した構造が製造される。図３１は第２金属層２２１の
上表面上に不動態化層２３２を付加した後の完成した構
造を示している。不動態化層はマスキング、およびエッ
チングされ、フォトレジストが剥離され、次にウェーハ
内に完成した集積回路を製造するために構造は窒素内で
アニーリングされる。この段階に続いて、公知の半導体
製造工程を利用して、製造された製品はテストされ、パ
ッケージ内に収納され、パッケージと相互接続され、か
つカプセルに封入される。

【００３６】これまで本発明のフラッシュ・メモリ・セ
ルおよびその製造工程を説明してきた。多くの特定の時
間、温度およびその他の工程上の細部を提示してきた
が、当業者には本発明の範囲を離れることなく、多くの
変化形が可能であることが理解されよう。本発明の範囲
は特許請求の範囲によって規定されるものである。

【００３７】

【発明の効果】以上説明してきたように、ウェルを３重
構造にすることによって、動作用の電位を著しく低下さ
せることができ、かつメモリ・セルを均一に消去でき
る。

【図面の簡単な説明】

【図１】図１Ａ及び１Ｂは、従来形のフラッシュ・メモ
リ・セルを示す。

【図２】図２Ａ及び２Ｂは、本発明のフラッシュ・メモ
リ・セルの好適な実施例を示す。

【図３】図３乃至３１は、本発明のフラッシュ・メモリ
・セルの製造方法の好適な実施例を示し、本図は、ｎウ
ェルの注入後の構造を示す。

【図４】Ｐウェルの注入後の構造を示す。

【図５】ＰおよびＮウェルのアニーリングとマスクの形
成後の構造を示す。

【図６】フィールド酸化物領域の形成後の構造を示す。

【図７】Ｎチャネルフィルードの注入後の構造を示す。

【図８】Ｐチャネルしきい電圧注入後の構造を示す。

【図９】Ｎチャネルしきい電圧注入後の構造を示す。

【図１０】ゲート酸化物の形成後の構造を示す。

【図１１】セル注入後の構造を示す。

【図１２】選択された領域内でゲート酸化物層を除去し
た後の構造を示す。

【図１３】多結晶シリコンの第１層の形成後の構造を示
す。

【図１４】多結晶シリコンの第１層のマスキングとエッ
チング後の構造を示す。

【図１５】ＯＮＯ絶縁層の形成後の構造を示す。

【図１６】選択された位置に新たなゲート酸化物を形成
した後の構造を示す。

【図１７】多結晶シリコンの第２層の形成後の構造を示
す。

【図１８】マスクの形成後の構造を示す。

【図１９】多結晶シリコンの第２層のエッチングおよび
新たなマスクの形成後の構造を示す。

【図２０】更なるエッチングの完了後の構造を示す。

【図２１】メモリ・セルのソース領域注入後の構造を示
す。

【図２２】メモリ・セルのドレン領域注入後の構造を示
す。

【図２３】幾つかの周辺トランジスタのＰ型ドレン注入
後の構造を示す。

【図２４】別の周辺トランジスタのＮ型ドレン注入後の
構造を示す。

【図２５】更に別の周辺トランジスタのＰ型ソース・ド
レン注入後の構造を示す。

【図２６】ＢＰＳＧのアニーリングと蒸着後の構造を示
す。

【図２７】接点マスクの形成後の構造を示す。

【図２８】第１金属層の蒸着後の構造を示す。

【図２９】第２接点層の形成後の構造を示す。

【図３０】第２金属層の蒸着後の構造を示す。

【図３１】不動態化層の蒸着後の構造を示す。

【符号の説明】

１０ 基板 １２ 制御ゲート １３ 絶縁薄層 １５ フローティングゲート １６ ドレン領域 １８ ソース領域 ２０ 基板 ２２ Ｎウェル ２４ Ｐウェル ２６ ドレン ２７ ソース ２８ Ｐ接点 ２９ フローティングゲート

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁷ 識別記号 ＦＩ テーマコート゛(参考） Ｈ０１Ｌ 29/788 29/792 (31)優先権主張番号 ０８／８６３９１９ (32)優先日 平成９年５月27日(1997．5．27) (33)優先権主張国 米国（ＵＳ） (31)優先権主張番号 ０８／８６３９２０ (32)優先日 平成９年５月27日(1997．5．27) (33)優先権主張国 米国（ＵＳ） (72)発明者 イェイン チェン ヨウン アメリカ合衆国 カリフォルニア州 95035 ミルピタス メドーランド ドラ イヴ 193 (72)発明者 クワン ミン サン アメリカ合衆国 カリフォルニア州 94577 サン リーンドロー マグノリア コート 945 (72)発明者 イーユン チョイ 大韓民国 ソウル ソングパーク バンギ −ドン （番地なし） アパートメント ５−605 Ｆターム(参考） 5F048 AA00 AB01 AC03 BA01 BB05 BB14 BB16 BC03 BC06 BC20 BE02 BE03 BE09 BF02 BF07 BF17 BF18 BG12 DA25 5F083 EP02 EP23 EP42 EP63 EP67 EP68 ER22 ER29 ER30 GA05 GA16 MA06 MA16 MA19 PR05 PR36 PR41 PR43 PR49 PR53 PR54 5F101 BA01 BA07 BA14 BA29 BA36 BB05 BC01 BH09 BH15 BH21

Claims (1)

【特許請求の範囲】
1. 【請求項１】 集積回路メモリの製造方法において、 表面を有する第１導電型の半導体基板内に、第１導電型
   の導電性とは反対の第２導電型の、周辺を有する第１ウ
   ェル領域を形成するステップと、 第１ウェル領域の周辺内に、かつ表面の近傍に第１導電
   型の第２ウェル領域を形成するステップと、 これも第１ウェル領域の周辺内に、第２ウェル領域から
   間隔を隔てて第２導電型であって、第１ウェルよりも導
   電率が高い第１接点領域を形成するステップと、 基板表面上方に第１の厚さの第１の絶縁層を配設するス
   テップと、 上記第２ウェル領域上方に上記第１の絶縁層の第１の部
   分をエッチングするステップと、 上記第２ウェル領域の上記エッチングされた第１の部分
   の上方に第１の厚さと異なる第２の厚さの第２の絶縁層
   を配設するステップと、 第１の絶縁層上方に第１導電層を堆積してフローティン
   グを設け、かつ第２の絶縁層上方に第１導電層を堆積し
   て第１の周辺ゲートを設け、上記フローティングゲート
   が上記第２ウェル領域の上方に配置され、上記第１の周
   辺ゲートが、上記フローティングゲートから間隔を隔て
   て基板表面上方に設置されるステップと、 上記絶縁層の第２の部分をエッチングするステップと、 上記エッチングされた第２の部分上方に第１及び第２の
   厚さと異なる第３の厚さの第３の絶縁層を配設するステ
   ップ、 第１導電層上に第２導電層を堆積して、上記フローティ
   ングゲートの上方に、フローティングゲートから電気的
   に絶縁された制御ゲートを設け、かつ第３の絶縁層上方
   に第２導電層を堆積して、上記フローティングゲートと
   上記第１の周辺ゲートから間隔を隔てて基板表面上方に
   第２の周辺ゲートを設けるステップと、からなることを
   特徴とする製造方法。