JPH09129761A - 不純物不添加またはホウ素不純物添加のフローティングゲートを備えた不揮発性メモリセル - Google Patents

Abstract

(57)【要約】 【課題】 消去期間中の過剰消去に対し十分な余裕を有
し、かつ製造工程が比較的簡単な、フローティングゲー
ト型の不揮発性メモリセルを提供する。 【解決手段】 不純物が添加されていない多結晶フロー
ティングゲートまたはホウ素子不純物がわずかに添加さ
れたフローティングゲートを備えた集積回路メモリセル
が、半導体基板の表面上にアレイの形式で作成される。
これらのセルのおのおのは、ソースおよびドレインを有
する。フローティングゲートに不純物を添加しないこと
により、またはフローティングゲートにホウ素不純物を
添加することにより、改良された過剰消去特性が得られ
る。フローティングゲートに対し不純物が添加されてい
ない多結晶体を用いることにより、密集した分布の消去
閾値電圧Ｖ_T が可能であり、そしてゲート酸化物を通過
する電子数がさらに少ないために、装置の寿命の改善が
得られる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、ＥＰＲＯＭ装置ま
たはＥＥＰＲＯＭ装置のようなフローティング型の不揮
発性メモリに関する。特に、本発明は、共通にリン不純
物が添加された多結晶シリコン（ポリシリコンまたはポ
リ）層である２個の導電体層を有し、かつドレイン側か
らプログラミングするためにチャンネル・ホット電子を
用い、およびソース側から消去するためにファウラ・ノ
ルトハイム・トンネル効果を利用した、メモリセルに関
する。上側導電体層は、ワードラインおよび制御ゲート
を形成する。下側導電体層は、フローティングゲートを
形成する。

【０００２】

【発明が解決しようとする課題】従来の方式の多くのフ
ラッシュＥＥＰＲＯＭ装置では、ドレイン・列ラインを
浮遊にすることができることにより、およびソース・列
ラインに高い正電圧を加えることにより、ワードライン
（および制御ゲート）をアースに接続することによって
セルが消去される。消去モードでは、制御ゲートに関し
てソース・列ラインに加えられた高い電圧は、それぞれ
のセルのゲート酸化物（またはトンネル窓酸化物）の中
に高電界を生ずる。理想的には、消去用電界は、プログ
ラミングの期間中、多結晶フローティングゲートに存在
している電子のみを、ゲート酸化物を通して、フローテ
ィングゲートからソース拡散体に（ファウラ・ノルトハ
イム・トンネル作用により）トンネルさせることであ
る。すなわち、理想的には、消去用電界はフローティン
グゲートを過剰消去しない。過剰消去されたフローティ
ングゲートは同じ列の中の他のセルの回路を短絡し、こ
のことは読み出し動作の期間中のエラーの原因となる。
また、過剰消去の期間中にゲート酸化物を流れる不必要
な電子流は、セルの耐久性を低下させる原因となる。最
後に、過剰消去は、消去閾値電圧Ｖｔの分布を広くする
原因となる。過剰消去の有害な効果は、スプリット・チ
ャンネルを作成することにより、または多重トランジス
タ・セルを用いることにより、場合により補正される
が、これらには付加的なセル領域、および／または、付
加的な処理工程段階が必要である。

【０００３】現在、多くのフローティングゲート装置は
２重ポリシリコン積層構造体を用いている。この構造体
では、フローティングゲート・ポリシリコン層と制御ゲ
ート／ワードライン・ポリシリコン層との両方には、リ
ン不純物が添加される。リン不純物が添加されたポリシ
リコン・フローティングゲートを用いることにより生ず
る１つの問題点は、ウシヤマ（Ｕｓｉｙａｍａ）ほか名
の論文「不揮発性メモリのファウラ・ノルトハイム電流
偏差を引き起こす２次元不均質構造体およびゲート電極
／ゲート絶縁体インタフェース（Ｔｗｏ Ｄｉｍｅｎｓ
ｉｏｎａｌｌｙＩｎｈｏｍｏｇｅｎｅｏｕｓ Ｓｔｒｕ
ｃｔｕｒｅ ａｎｄ Ｇａｔｅ Ｅｌｅｃｔｒｏｄｅ／
Ｇａｔｅ Ｉｎｓｕｌａｔｏｒ Ｉｎｔｅｒｆａｃｅ
Ｃａｕｓｉｎｇ Ｆｏｗｌｅｒ−Ｎｏｒｄｈｅｉｍ Ｃ
ｕｒｒｅｎｔ Ｄｅｖｉａｔｉｏｎ ｉｎ Ｎｏｎｖｏ
ｌａｔｉｌｅ Ｍｅｍｏｒｙ）」、１９９１年、ＩＥＥ
Ｅ／ＩＲＰＳ、３３１頁〜３３６頁、に考察されてい
る。この論文は、フラッシュＥＥＰＲＯＭ装置のリン不
純物が添加されたポリシリコン・フローティングゲート
とソース接合との間のゲート酸化物を流れるファウラ・
ノルトハイム電圧／電流特性の偏差を考察している。こ
の偏差は、リン不純物が添加された多結晶シリコン構造
体の粒界（Ｇｒａｉｎ Ｂｏｕｎｄａｒｉｅｓ）におけ
る過剰なリンの分布が原因で起こる。リン不純物添加量
を種々に変えた場合が考察されている。ポリシリコンの
粒界にリンの偏析が、ワーデ（Ｗａｄｅ）ほか名の論文
「大量にリンが注入された多結晶シリコンの結晶粒の成
長の機構（Ｇｒａｉｎ Ｇｒｏｗｔｈ Ｍｅｃｈａｎｉ
ｓｍ ｏｆ Ｈｅａｖｉｌｙ Ｐｈｏｓｐｈｏｒｏｕｓ
−Ｉｍｐｌａｎｔｅｄ Ｐｏｌｙｃｒｙｓｔａｌｌｉｎ
ｅ Ｓｉｌｉｃｏｎ）」、Ｊ．Ｅｌｅｃｔｒｏｃｈｅ
ｍ．Ｓｏｃ．、第１２５巻、１４９９頁〜１５０４頁、
１９７８年、が発表されている。リソグラフィ技術の発
展に伴ってフローティングゲートの寸法がますます小さ
くなっているので、粒界の有害な効果は増大する傾向に
ある。それは、個々の粒界に生ずる欠陥が、それぞれの
境界面領域の大きな割合を占めるからである。

【０００４】消去の期間中における過剰消去に対する十
分な余裕が得られ、かつセルの製造工程をそれ程複雑化
しない、メモリセルおよびこのようなメモリセル・アレ
イの製造のための処理工程が要請されている。このよう
なメモリセルは、リン不純物が添加された多結晶シリコ
ン・フローティングゲートの粒界にリンが過剰に分布す
ることにより生ずる、ファウラ・ノルトハイム電圧／電
流特性の偏差があってはならない。

【０００５】

【課題を解決するための手段】したがって、本発明は、
不純物が添加されていないフローティングゲートを備
え、かつ、ホウ素不純物が添加されたフローティングゲ
ートを備えた、フラッシュＥＥＰＲＯＭメモリセルを開
示する。これらのメモリセルは過剰消去に関し改善され
た余裕を有し、かつ消去閾値電圧Ｖｔの分布が狭く、か
つゲート酸化物を通る電子の数が少ないために、さらに
よい耐久性を有する。

【０００６】消去動作の期間中、不純物が添加されてい
ない多結晶フローティングゲートはフラッシュＥＥＰＲ
ＯＭメモリセルを過剰消去から欠乏（ｄｅｐｌｅｔｉｏ
ｎ）に進むのを防止し、したがって、読み出し動作の際
のエラーの原因となる閾値電圧Ｖｔの総数が減少する。

【０００７】不純物が添加されていない多結晶フローテ
ィングゲートを用いることにより得られる利点に加え
て、ホウ素不純物がわずかに添加されたフローティング
ゲートを用いることにより、さらに高速の応答時間が得
られる。リン不純物が添加された場合とは異なって、フ
ローティングゲートの中に存在する低濃度のホウ素は、
薄い酸化物ゲート絶縁体を通ってチャンネル領域の中に
拡散することはなく、その結果、不安定な（ｅｒｒａｔ
ｉｃ）閾値電圧Ｖｔの分布を生じない。

【０００８】不純物が添加されていない多結晶フローテ
ィングゲートは、リン不純物が添加された多結晶フロー
ティングゲートよりも、「自由」電子（プログラミング
の期間中、多結晶フローティングゲートに存在する電子
に付加される電子）は少ない。したがって、消去動作の
期間中、結合電子を引き出すこと（ｔｏ ｐｕｌｌｂｏ
ｎｄｅｄ ｅｌｅｃｔｒｏｎｓ ｏｕｔ）はさらに困難
である。したがって、フローティングゲートの過剰消去
が防止される傾向が得られる。

【０００９】

【発明の実施の形態】図１はメモリセルのアレイの１つ
の実施例の図であって、本発明がどのように利用される
かを示している。メモリセルのアレイは、メモリ・チッ
プの一部分である。それぞれのセルは、ソース１１と、
ドレイン１２と、フローティングゲート１３と、制御ゲ
ート１４とを備えた、フローティングゲート・トランジ
スタ１０である。

【００１０】１行のセル１０のそれぞれの制御ゲート１
４は、ワードライン１５に接続される。ワードライン１
５のおのおのは、ワードライン・デコーダ１６に接続さ
れる。１行のセル１０のそれぞれのソース１１は、ソー
スライン１７に接続される。１列のセル１０のそれぞれ
のドレイン１２は、ドレイン列ライン１８に接続され
る。ソースライン１７のおのおのは、列ライン１７ａに
より、列デコーダ１９に接続される。ドレイン列ライン
１８のおのおのは、列デコーダ１９に接続される。

【００１１】書込みモードまたはプログラム・モードで
は、ワードライン・デコーダ１６は、ライン２０ｒのワ
ードライン・アドレス信号と読出し／書込み／消去制御
回路２１からの信号とに応答して動作することにより、
選定された制御ゲート導電体を含む選定されたワードラ
イン１５に、予め選定された第１プログラミング電圧Ｖ
ｒｗ（＋１２Ｖ）を配置することができる。列デコーダ
１９はまた、選定されたドレイン・列ライン１８に、そ
してしたがって選定されたセル１０のドレインに、第２
プログラミング電圧Ｖｐｐ（＋１０Ｖ）を配置するよう
に動作することができる。ソースライン１７は、基準電
位Ｖｓｓに接続される。選定されないドレイン・列ライ
ン１８の全部がこれらの基準電位Ｖｓｓに接続される。
これらのプログラミング電圧は、選定されたメモリセル
１０のチャンネルの中に、（ドレイン１２からソース１
１への）高電流状態を生じ、その結果、ドレイン・チャ
ンネル接合の近傍に、選定されたセル１０のフローティ
ングゲート１３にチャンネル酸化物を横切って注入され
るチャンネル・ホット電子およびアバランシェ・ブレー
クダウン電子が発生する。プログラミング時間は十分に
長いように選定され、それにより、チャンネル領域に関
して約−２Ｖないし−６Ｖの負プログラム電荷でフロー
ティングゲート１３をプログラムすることができる。好
ましい実施例に従って製造されたメモリセル１０では、
制御ゲート／ワードライン１５とフローティングゲート
１３との間の結合係数は約０．５である。したがって、
選定された制御ゲートを含む選定されたワードライン１
５の、例えば１２ボルトの、プログラミング電圧Ｖｒｗ
は、選定されたフローティングゲート１３に約＋２Ｖな
いし＋６Ｖの電圧を配置する。選定されたセル１０のフ
ローティングゲート１３は、プログラミングの期間中、
チャンネル・ホット電子で帯電され、そしてこれらの電
子は、次には、選定されたセル１０のフローティングゲ
ート１３の下のソース・ドレイン路を非導電状態にし、
この状態は「ゼロ」ビットとして読み出される。選定さ
れないセル１０は、導電状態のままであるフローティン
グゲート１３の下にソース・ドレイン路を有し、そして
これらのセル１０は「１」ビットとして読み出される。

【００１２】フラッシュ消去モードでは、列デコーダ１
９が機能することにより、すべてのドレイン・列ライン
１８をフローティング状態のままにすることができる。
ワードライン・デコーダ１６が機能することにより、す
べてのワードライン１５を基準電位Ｖｓｓに接続する。
列デコーダ１９が機能することによりまた、すべてのソ
ースライン１７に高い正電圧Ｖｅｅ（約＋１０Ｖないし
＋１５Ｖ）を加える。これらの消去電圧は、ゲート１３
と基板との間に十分な電界強度を発生し、それによりフ
ローティングゲート１３から電荷を転送するファウラ・
ノルトハイム・トンネル電流を発生し、そしてメモリセ
ル１０が消去される。好ましい消去閾値電圧（これは紫
外線消去値に近い）が本発明により達成される。このこ
とは、下記で説明される。

【００１３】読み出しモードでは、ワードライン・デコ
ーダ１６は、ライン２０ｒのワードライン・アドレス信
号と読出し／書込み／消去制御回路２１からの信号とに
応答して機能することにより、選定されたワードライン
１５に予め選定された正電圧Ｖｃｃ（約＋５Ｖ）を印加
し、および選定されないワードライン１５に低電圧（ア
ースまたはＶｓｓ）を印加する。列デコーダ１９が機能
することにより、予め選定された正電圧Ｖｓｅｎ（約＋
１．０Ｖ）を少なくとも選定されたドレイン・列ライン
１８に印加し、そして低電圧（０Ｖ）をソースライン１
７に印加する。列デコーダ１９はまた、アドレス・ライ
ン２０ｄの信号に応答して機能することにより、選定さ
れたセル１０の選定されたドレイン・列ライン１８をデ
ータ出力端子に接続する。選定されたドレイン・列ライ
ン１８および選定されたワードライン１５に接続された
セル１０の導電状態または非導電状態は、データ出力端
子に接続されたセンス増幅器（図示されていない）によ
り検出される。メモリ・アレイに印加された読出し電圧
は、選定されたセル１０に対しチャンネル・インピーダ
ンスを決定するのには十分であるが、いずれかのフロー
ティングゲート１３の帯電状態を乱すようなホット電子
注入またはファウラ・ノルトハイム・トンネリング電流
を生ずるには不十分である。

【００１４】便宜のために、読出し電圧と、書込み電圧
と、消去電圧との表が、下記の表１に与えられている。

【００１５】

【表１】

【００１６】フラッシュＥＰＲＯＭメモリ装置の消去動
作の期間中、あるビットは過剰消去されて消耗される。
これらのセルは、負閾値電圧Ｖｔを有する。負閾値電圧
Ｖｔは、読出し動作の際のエラーの原因となる。その理
由は、負閾値電圧を有するセルは常に導電状態にあり、
その結果、並列に接続されたすべてのセルのソース・ド
レイン路を短絡するからである。セルを過剰消去から保
護する１つの方法は、フローティングゲート・アバラン
シェ注入・金属・酸化物・半導体（ＦＡＭＯＳ）におけ
るフローティングゲートとして、不純物の添加されてい
ない多結晶体（またはホウ素子不純物が添加された多結
晶体）を用いることである。その主要な理由は、不純物
が添加されていない多結晶フローティングゲートは、不
純物が添加された多結晶体よりも、利用可能な「自由」
電子（プログラミングの期間中、多結晶フローティング
ゲートに存在する電子に付加される電子）が少ないから
である。したがって、消去動作の期間中、結合された電
子を引き出すことがさらに困難であり、それにより、フ
ローティングゲートの過剰消去が防止される傾向があ
る。

【００１７】図２は、Ｎチャンネル電界効果装置の横断
面図である。このＮチャンネル電界効果装置は、不純物
が添加されていない多結晶シリコン・ゲート１３と、Ｐ
形不純物が添加されたシリコン基板２２とを有する。多
結晶シリコン・ゲート１３とシリコン基板２２とは、酸
化物ゲート絶縁体３０により分離さる。このＮＭＯＳ装
置では、シリコン基板２２にはホウ素（Ｐ形不純物）不
純物が添加されている。

【００１８】図３は、図２のＦＡＭＯＳ構造体の不純物
が添加されていない多結晶フローティングゲートの３次
元図である。図３の構造体の概略の寸法は、Ｗ（幅）＝
１．０ミクロン、Ｔ（厚さ）＝０．１５ミクロン、Ｌ
（長さ）＝２．５ミクロンであり、体積＝０．３７５×
１０^-12 ｃｍ³ である。多結晶フローティングゲートの
中の自由電子の総数は、不純物の添加量に応じて変わ
る。表２は、フローティングゲートの中の不純物の添加
量と図３の「自由」電子の総数との間の関係を示した表
である。

【００１９】

【表２】

【００２０】多結晶フローティングゲートの中に熱的に
発生する電子の数に対しては、温度は最小限の効果しか
及ぼさない。それは、室温（Ｔ＝３００°Ｋ）にあるシ
リコンの固有キャリア数は１．４５×１０¹⁰／ｃｍ³ で
あり、そして１２７℃（Ｔ＝４００°Ｋ）にあるシリコ
ンの固有キャリア数は１×１０¹³／ｃｍ³ であるからで
ある。これらの濃度は、フローティングゲートの小さな
体積を考えれば、無視できる程度の変化しかもたらさな
い。

【００２１】もしセルが（約２．５ボルトの紫外線消去
閾値電圧から）約６．５ボルトの閾値電圧にプログラム
されるならば、不純物添加によりフローティングゲート
の自由電子の総数に加え、約１．３×１０⁵ 個の電子が
フローティングゲートに配置される。したがって、高濃
度に不純物が添加されたフローティングゲートの中に不
純物添加による自由電子の総数は、プログラムされた電
子の総数よりも、約２８８倍多い。この数は、低濃度不
純物添加に対し、約１７倍である。

【００２２】図５〜図８は、図１および図４の装置を製
造する方法を説明した図である。図５〜図８は製造順次
の段階の図である。出発の部材は、Ｐ形シリコンのスラ
イスである。図に示されているスライス部分は、基板２
２のほんの一部分である。このスライスの直径は約２０
センチメートル（約８インチ）であり、一方、個々の部
品セルの幅は数ミクロン、そして長さは数ミクロンに過
ぎない。メモリ・アレイの周辺のトランジスタを作成す
るために、通常、多数の処理工程段階が実行されるであ
ろうが、これらの処理工程段階はここでは説明しない。
例えば、ＥＥＰＲＯＭメモリ装置は、周辺トランジスタ
を作成するために前の処理工程の一部分として基板２２
の中に作成された、Ｎ形ウエルおよびＰ形ウエルを有す
る相補形電界効果装置（ＣＭＯＳ）であることができ
る。

【００２３】図５（Ａ）および（Ｂ）に示されているよ
うに、厚さ約４００オングストロームのパッド酸化物層
２３が、基板２２の表面の上に成長される、または沈着
される。パッド酸化物層２３は、製造段階の初期の期間
中において、基板を保護する。後で、パッド酸化物層２
３は除去されるであろう。次に、窒化シリコン層２４
が、低圧化学蒸気法により、パッド酸化物層２３の上に
沈着される。その後、厚いセル分離フィールド絶縁体２
５を作成するべき領域を露出するために、窒化シリコン
層２４がパターンに作成され、そしてプラズマ・エッチ
ングが行われる。

【００２４】メモリセルを分離するＰ＋チャンネル・ス
トップ領域２６を作成するために、約７×１０¹²／ｃｍ
² の量のホウ素注入が行われる。フォトレジストが除去
された後、図５（Ａ），図６（Ａ），図７（Ａ），図８
（Ａ）に示されているように、厚いセル分離フィールド
絶縁体２５を形成する厚いフィールド酸化物が、局所的
酸化処理工程により約６０００〜１００００オングスト
ロームの厚さにまで熱的に成長される。この熱的成長
は、約９００℃、１気圧の気流の中に数時間さらすこと
により実行される。または、酸化時間を短くするため
に、高圧酸化（ＨＩＰＯＸ）法を用いることができる。
よく知られているように、酸化物は窒化シリコン層の端
部の下にも成長し、その結果、明確な境界をもって遷移
するのではなく、「バーズビーク」（ｂｉｒｄ’ｓ ｐ
ｅａｋ）が生ずる。

【００２５】次に、図６（Ａ）および（Ｂ）に示されて
いるように、パッド酸化物および窒化シリコン層の残っ
ている部分が除去される。この処理工程により、厚いセ
ル分離フィールド絶縁体２５の間でシリコン基板２２が
露出する。コーイ（Ｋｏｏｉ）酸化物処理工程に従い、
この段階で、セル閾値電圧Ｖｔ調整注入を、約２０〜６
０ＫｅＶで１×１０¹¹〜１×１０¹³／ｃｍ² の注入量で
ホウ素不純物を添加するといったような、標準的処理工
程で実行することができる。この後、コーイ酸化物除去
が行われ、そしてゲート絶縁体３０を作成するために、
従来の処理工程を用いたゲート酸化処理工程が実行され
る。

【００２６】この段階で、このウエハの上に、多結晶シ
リコンの層（フローティングゲート層１３）が（例えば
１０００〜２０００オングストロームの厚さに）沈着さ
れる。次に、もしホウ素不純物が添加されたフローティ
ングゲートが要請されるならば、多分マスキング酸化物
を通してこの層にホウ素が注入され、そして短時間の間
焼き鈍しが行われる。ホウ素不純物添加は、約２０Ｋｅ
Ｖないし２５ＫｅＶで約２０×１０¹²／ｃｍ² ないし２
５×１０¹²／ｃｍ² の注入量といった、低エネルギと低
注入量で行うことができる。その後、この多結晶層がパ
ターンに作成されそしてエッチングが行われて、長くて
平行なストリップが作成される。

【００２７】次に、多結晶シリコン層の上に、従来の技
術により、２００〜４００オングストロームの範囲の等
価な酸化物（誘電体）厚さの酸化物／窒化物／酸化物
（ＯＮＯ）のような中間レベル絶縁体層２７が作成され
る。

【００２８】次に、図７（Ａ）および（Ｂ）に示されて
いるように、Ｎ＋不純物添加ポリシリコン層２８ａおよ
びオプションのケイ化物２８ｂが、中間レベル絶縁体層
２７の上に作成される。Ｎ＋不純物添加ポリシリコン層
２８ａおよびオプションのケイ化物層２８ｂのおのおの
の厚さは、約１５００〜３０００オングストロームであ
る。層２８ａおよびオプション層２８ｂは、セル１０の
将来の制御ゲート１４を包含する。

【００２９】図８（Ａ）および（Ｂ）に示されているよ
うに、層２８ａ〜２８ｂの上に、キャップ酸化物層２９
を沈着することができる。次に、積層体エッチング工程
（ｓｔａｃｋ−ｅｔｃｈ ｐｒｏｃｅｄｕｒｅ）を用い
て、メモリセル１０のおのおのに対しフローティングゲ
ート１３および制御ゲート１４が作成される。キャップ
酸化物層２９と、層２８ａと、中間レベル絶縁体層２７
と、多結晶シリコン（フローティングゲート１３）とを
有するフローティングゲート１３および制御ゲート１４
の積層体を定めるために、フォトレジスト（図示されて
いない）が用いられる。制御ゲート１４は、中間レベル
絶縁体２７の対応する部分を通して、それぞれの下のフ
ローティングゲート１３に静電容量的に結合する。

【００３０】積層体エッチング工程により作成されたチ
ャンネルが予め定められた長さに構成され、そして積層
体エッチングされた多結晶シリコンおよび層２８は、ソ
ース１１およびドレイン１２の間のチャンネル領域の長
さを設定するために、後の製造段階において注入マスク
として用いられる。このように、これらの接合を、ドレ
イン領域１２におけるプログラミングに対し、および／
または、ソース領域１１における消去に対し、最適の効
率を有するように調整することができる。

【００３１】次の段階は、ソース領域１１の中にリンを
注入する段階である。フォトレジスト（図示されていな
い）を用いてソース領域１１が注入のために露出され、
そしてドレイン領域１２がソース注入から保護される。
リン注入が約３０ＫｅＶないし１４０ＫｅＶで約１×１
０¹⁴／ｃｍ² ないし８×１０¹⁴／ｃｍ² の注入量で実行
され、そしてヒ素注入が約１００ＫｅＶで約５×１０¹⁵
／ｃｍ² の注入量で実行される。リン注入による接合を
駆動するために、および注入による損傷を修復するため
に、リンのソース注入の後、基板２２に対し焼き鈍し雰
囲気中で、９００〜１０００℃での焼き鈍しが行われ
る。

【００３２】この段階において、フォトレジスト（図示
されていない）を用いてドレイン領域１１が注入のため
に露出され、そしてソース領域１２がドレイン注入から
保護される。次に、ヒ素注入（約１００ＫｅＶで約５×
１０¹⁵／ｃｍ² の注入量）およびホウ素注入が実行さ
れ、そして接合の駆動および注入による損傷の修復を得
るために、基板２２に対し焼き鈍し雰囲気中で、９００
℃での焼き鈍しが行われる。

【００３３】この処理工程の後、この積層体の側面およ
び上面に酸化物層３１を作成することにより、データを
維持する能力を改良することができる。その後、このス
ライスの表面に、ホウ・リン・ケイ酸ガラス（ＢＰＳ
Ｇ）の層（図示されていない）を沈着することができ
る。ＢＰＳＧ層を通して、オフ・アレイの接触体を作成
することができ、および金属ビットラインからそれぞれ
の拡散領域にｙ方向に周期的にオン・アレイの接触体を
作成することができる。さらに、ワードライン１５に対
する金属接触体が作成される。金属ビットラインが、拡
散領域の上および拡散領域に平行に走るように、ＢＰＳ
Ｇ層の上に作成される。その後、保護のための被覆工程
が行われる。

【００３４】表３は、３種の試料の場合、すなわち、２
個の低シート抵抗値フローティングゲートと、２個の高
シート抵抗値フローティングゲートと、４個の不純物不
添加のフローティングゲートとに対する、消去特性に関
する電気的測定の結果を要約した表である。この実験で
は、不純物不添加のフローティングゲートは、１０００
秒の長さの消去パルスにさらされた後でも、消耗には進
まなかった。

【００３５】

【表３】

【００３６】本発明は、例示された実施例について説明
されたけれども、この説明は、本発明の範囲がこれらの
実施例に限定されることを意味するものではない。特
に、本発明は、積層体ゲート・ファウラ・ノルトハイム
・トンネル・フラッシュ消去可能メモリおよびファウラ
・ノルトハイム・トンネル・バイト・消去可能メモリを
含む、フローティングゲート形のすべてのメモリセル構
造体およびすべてのメモリセル・アレイに応用すること
ができる。例示された実施例を種々に変更した実施例お
よび種々に組み合わせた実施例、または本発明の他の実
施例の可能であることは、前記説明を参照すれば当業者
にはすぐに理解されるであろう。したがって、本発明は
このような変更実施例をすべて包含するものと理解しな
ければならない。

【００３７】以上の説明に関して更に以下の項を開示す
る。 （１） フローティングゲートと、前記フローティング
ゲートの下に配置されかつ前記フローティングゲートか
ら絶縁されたチャンネル領域とを有し、かつ前記フロー
ティングゲートが帯電可能であってそれにより前記チャ
ンネル領域の導電度が制御され、かつ前記フローティン
グゲートが不純物添加されていない多結晶シリコンを有
する、方式のメモリセル。 （２） 第１項記載のメモリセルにおいて、前記フロー
ティングゲートが前記チャンネル領域の全長にわたって
延長されている、前記メモリセル。 （３） 第１項記載のメモリセルにおいて、前記フロー
ティングゲートがファウラ・ノルトハイム・トンネル作
用により消去される、前記メモリセル。 （４） 第１項記載のメモリセルにおいて、前記フロー
ティングゲートがチャンネル・ホット電子によりプログ
ラムされる、前記メモリセル。 （５） フローティングゲートを有し、かつ前記フロー
ティングゲートの下に配置されかつ前記フローティング
ゲートから絶縁されたチャンネル領域を有し、かつ前記
フローティングゲートが帯電可能であってそれにより前
記チャンネル領域の導電度が制御され、かつ前記フロー
ティングゲートがホウ素不純物が添加された多結晶シリ
コンで構成される、方式のメモリセル。 （６） 第５項記載のメモリセルにおいて、前記ホウ素
不純物が添加された多結晶シリコンが２０ないし２５Ｋ
ｅＶで２０×１０¹²／ｃｍ² ないし２５×１０¹²／ｃｍ
² で不純物添加された、前記メモリセル。 （７） 第５項記載のメモリセルにおいて、前記フロー
ティングゲートが前記チャンネル領域の全長にわたって
延長されている、前記メモリセル。 （８） 第５項記載のメモリセルにおいて、前記フロー
ティングゲートがファウラ・ノルトハイム・トンネル作
用により消去される、前記メモリセル。 （９） 第５項記載のメモリセルにおいて、前記フロー
ティングゲートがチャンネル・ホット電子によりプログ
ラムされる、前記メモリセル。

【００３８】（１０） 基板の中に少なくとも１対の厚
いセル分離フィールド絶縁体領域を作成する段階と、前
記絶縁体領域の間に、かつ前記絶縁体領域に平行に、か
つ前記絶縁体領域の一部分の上に、下に配置されたゲー
ト絶縁体を備えた不純物が添加されていないフローティ
ング層ストリップを作成する段階と、前記基板の表面の
上に中間レベル絶縁体層を作成する段階と、前記基板の
前記表面の上に第２導電体層を作成する段階と、フロー
ティングゲートを定めるために、前記第２導電体層と、
前記中間レベル絶縁体層と、前記不純物が添加されてい
ないフローティング・ストリップとの積層体をエッチン
グする段階と、を有する、第１導電形の半導体基板の表
面に不揮発性メモリセルを製造する方法。 （１１） 第１０項記載のメモリセルにおいて、前記フ
ローティングゲートが前記チャンネル領域の全長にわた
って延長されている、前記メモリセル。 （１２） 第１０項記載のメモリセルにおいて、前記フ
ローティングゲートがファウラ・ノルトハイム・トンネ
ル作用により消去される、前記メモリセル。 （１３） 第１０項記載のメモリセルにおいて、前記フ
ローティングゲートがチャンネル・ホット電子によりプ
ログラムされる、前記メモリセル。

【００３９】（１４） 基板の中に少なくとも１対の厚
いセル分離フィールド絶縁体領域を作成する段階と、前
記絶縁体領域の間に、かつ前記絶縁体領域に平行に、か
つ前記絶縁体領域の一部分の上に、下に配置されたゲー
ト絶縁体を備えたホウ素不純物が添加されたフローティ
ング層ストリップを作成する段階と、前記基板の表面の
上に中間レベル絶縁体層を作成する段階と、前記基板の
前記表面の上に第２導電体層を作成する段階と、フロー
ティングゲートを定めるために、前記第２導電体層と、
前記中間レベル絶縁体層と、前記ホウ素不純物が添加さ
れたフローティング・ストリップとの積層体をエッチン
グする段階と、を有する、第１導電形の半導体基板の表
面に不揮発性メモリセルを製造する方法。 （１５） 第１４項記載のメモリセルにおいて、前記ホ
ウ素不純物が添加されたフローティング層ストリップが
２０ないし２５ＫｅＶで２０×１０¹²／ｃｍ² ないし２
５×１０¹²／ｃｍ² で不純物添加された、前記メモリセ
ル。 （１６） 第１４項記載のメモリセルにおいて、前記フ
ローティングゲートが前記チャンネル領域の全長にわた
って延長されている、前記メモリセル。 （１７） 第１４項記載のメモリセルにおいて、前記フ
ローティングゲートがファウラ・ノルトハイム・トンネ
ル作用により消去される、前記メモリセル。 （１８） 第１４項記載のメモリセルにおいて、前記フ
ローティングゲートがチャンネル・ホット電子によりプ
ログラムされる、前記メモリセル。

【００４０】（１９） 不純物が添加されていない多結
晶フローティングゲート１３またはホウ素子不純物がわ
ずかに添加されたフローティングゲート１３を備えた、
集積回路メモリセル１０が作成される。これらのセル１
０は、半導体基板２２の表面上にアレイの形式で作成さ
れる。これらのセルのおのおのは、ソース１１およびド
レイン１２を有する。フローティングゲート１３に不純
物を添加しないことにより、またはフローティングゲー
ト１３にホウ素不純物を添加することにより、改良され
た過剰消去特性が得られる。フローティングゲート１３
に対し不純物が添加されていない多結晶体を用いること
により、密集した分布の消去閾値電圧Ｖ_Tが可能であ
り、そしてゲート酸化物３０を通過する電子数がさらに
少ないために、装置の寿命の改善が得られる。

【図面の簡単な説明】

【図１】一部分がブロック線図で示されたメモリセル・
アレイの電気概要図。

【図２】フローティングゲートを備えたＮＭＯＳ電界効
果トランジスタの横断面図。

【図３】図２の多結晶フローティングゲートの３次元拡
大立体図。

【図４】メモリセル・アレイの一部分の拡大平面図。

【図５】（Ａ）は図４の線Ｂ−Ｂ′に沿った断面のメモ
リセル・アレイの一部分の拡大正面図。（Ｂ）は図４の
線Ａ−Ａ′に沿った断面のメモリセル・アレイの一部分
の拡大正面図。

【図６】（Ａ）は図４の線Ｂ−Ｂ′に沿った断面のメモ
リセル・アレイの一部分の拡大正面図。（Ｂ）は図４の
線Ａ−Ａ′に沿った断面のメモリセル・アレイの一部分
の拡大正面図。

【図７】（Ａ）は図４の線Ｂ−Ｂ′に沿った断面のメモ
リセル・アレイの一部分の拡大正面図。（Ｂ）は図４の
線Ａ−Ａ′に沿った断面のメモリセル・アレイの一部分
の拡大正面図。

【図８】（Ａ）は図４の線Ｂ−Ｂ′に沿った断面のメモ
リセル・アレイの一部分の拡大正面図。（Ｂ）は図４の
線Ａ−Ａ′に沿った断面のメモリセル・アレイの一部分
の拡大正面図。

【符号の説明】

１０ 集積回路メモリセル １１ ソース １２ ドレイン １３ フローティングゲート ２２ 半導体基板

Claims (2)

【特許請求の範囲】
1. 【請求項１】 フローティングゲートと、前記フローテ
   ィングゲートの下に配置されかつ前記フローティングゲ
   ートから絶縁されたチャンネル領域とを有し、かつ前記
   フローティングゲートが帯電可能であってそれにより前
   記チャンネル領域の導電度が制御され、かつ前記フロー
   ティングゲートが不純物添加されていない多結晶シリコ
   ンを有する、方式のメモリセル。
2. 【請求項２】 基板の中に少なくとも１対の厚いセル分
   離フィールド絶縁体領域を作成する段階と、 前記絶縁体領域の間に、かつ前記絶縁体領域に平行に、
   かつ前記絶縁体領域の一部分の上に、下に配置されたゲ
   ート絶縁体を備えた不純物が添加されていないフローテ
   ィング層ストリップを作成する段階と、 前記基板の表面の上に中間レベル絶縁体層を作成する段
   階と、 前記基板の前記表面の上に第２導電体層を作成する段階
   と、 フローティングゲートを定めるために、前記第２導電体
   層と、前記中間レベル絶縁体層と、前記不純物が添加さ
   れていないフローティング・ストリップとの積層体をエ
   ッチングする段階と、を有する、第１導電形の半導体基
   板の表面に不揮発性メモリセルを製造する方法。