JP2002016157A5 - - Google Patents

Claims (1)

1. 集積回路メモリの製造方法において、
   表面を有する第１導電型の半導体基板内に、第１導電型の導電性とは反対の第２導電型の、周辺を有する第１ウェル領域を形成するステップと、
   第１ウェル領域の周辺内に、かつ表面の近傍に第１導電型の第２ウェル領域を形成するステップと、
   第１ウェル領域の周辺内に、第２ウェル領域から間隔を隔てて第２導電型であって、第１ウェルよりも導電率が高い第１接点領域を形成するステップと、
   基板表面上に第１の厚さの第１の絶縁層を配設するステップと、
   上記第２ウェル領域上の上記第１の絶縁層の第１の部分をエッチングするステップと、
   上記第２ウェル領域の上記エッチングされた第１の部分に第１の厚さと異なる第２の厚さの第２の絶縁層を配設するステップと、
   第２の絶縁層上に第１導電層を堆積してフローティングゲートを設け、かつ第１の絶縁層上に第１導電層を堆積して第１の周辺ゲートを設け、上記フローティングゲートが上記第２ウェル領域の上に配置され、上記第１の周辺ゲートが、上記フローティングゲートから間隔を隔てた基板表面上に設置されるステップと、
   上記第１の絶縁層の第２の部分をエッチングするステップと、
   上記エッチングされた第２の部分に第１及び第２の厚さと異なる第３の厚さの第３の絶縁層を配設するステップと、
   第１導電層上方に第２導電層を堆積して、上記フローティングゲートの上に、フローティングゲートから電気的に絶縁された制御ゲートを設け、かつ第３の絶縁層上に第２導電層を堆積して、上記フローティングゲートと上記第１の周辺ゲートから間隔を隔てた基板表面上に第２の周辺ゲートを設けるステップと、からなることを特徴とする製造方法。