JP2003188286A5 - - Google Patents

Claims (11)

1. 平面的に規定されるメモリセル部および周辺回路部を有する半導体基板と、
   前記メモリセル部において前記半導体基板上に形成されたフローティングゲート電極と、
   前記フローティングゲート電極の上方に積層されたコントロールゲート電極と、
   前記周辺回路部において前記半導体基板上に１層構造で形成された周辺回路電極と、
   前記周辺回路部において前記半導体基板上に前記フローティングゲート電極とほぼ同じ厚みで形成された第１ダミー電極と、
   前記第１ダミー電極の上方に前記コントロールゲート電極とほぼ同じ厚みで積層された第２ダミー電極とを備える、半導体装置。
2. 前記第１ダミー電極は、少なくとも活性領域を含む領域上に形成されている、請求項１に記載の半導体装置。
3. 前記第１ダミー電極の一部は分離酸化膜の上に重なっている、請求項２に記載の半導体装置。
4. 前記第１ダミー電極と前記第２ダミー電極との２層構造は、平面的に見て略四角形で複数存在し、互いに間隙を介して並んでいる、請求項１から３のいずれかに記載の半導体装置。
5. 前記第２ダミー電極は、前記第１ダミー電極の上側および側方を覆っている、請求項４に記載の半導体装置。
6. 前記第１ダミー電極は前記フローティングゲート電極と同じ材質からなる、請求項１から５のいずれかに記載の半導体装置。
7. 前記第２ダミー電極は前記コントロールゲート電極と同じ材質からなる、請求項１から６のいずれかに記載の半導体装置。
8. 前記周辺回路部において前記半導体基板上に形成され、前記周辺回路電極と接続されたコンタクト受け部と、
   前記コンタクト受け部と前記半導体基板との間に形成された第３ダミー電極とを備える、請求項１から７のいずれかに記載の半導体装置。
9. 平面的に規定されるメモリセル部および周辺回路部を有する半導体基板と、
   前記メモリセル部において前記半導体基板上に形成されたフローティングゲート電極と、
   前記フローティングゲート電極の上方に積層されたコントロールゲート電極と、
   前記周辺回路部において前記半導体基板上に１層構造で形成された周辺回路電極と、
   前記周辺回路部において前記半導体基板上に形成され、前記周辺回路電極と接続されたコンタクト受け部と、
   前記コンタクト受け部と前記半導体基板との間に形成された第３ダミー電極とを備える、半導体装置。
10. 平面的に規定されるメモリセル部および周辺回路部を有する半導体基板を備え、前記メモリセル部にフローティングゲート電極およびコントロールゲート電極を有し、前記周辺回路部に１層構造のゲート電極と２層構造のダミー電極とを有する半導体装置の製造方法であって、
    前記メモリセル部におけるフローティングゲート電極となるべき部分を含む第１導電層を、前記メモリセル部および前記周辺回路部に渡って一括して形成する第１導電層形成工程と、
    前記第１導電層の上側に、前記メモリセル部における前記フローティングゲート電極の上側に積層されるコントロールゲート電極となるべき部分を含む第２導電層を、前記メモリセル部および前記周辺回路部に渡って一括して形成する第２導電層形成工程と、
    前記第１導電層のうち前記メモリセル部に位置する部分から前記フローティングゲート電極をパターニングすると同時に、前記第１導電層のうち前記周辺回路部に位置する部分から第１ダミー電極をパターニングする第１導電層パターニング工程と、
    前記第２導電層のうち前記メモリセル部に位置する部分から前記コントロールゲート電極をパターニングすると同時に、前記第２導電層のうち前記周辺回路部に位置する部分から第２ダミー電極をパターニングする第２導電層パターニング工程と、
    前記メモリセル部および前記周辺回路部を一括して覆うように層間絶縁膜を形成する工程とを含む、
    半導体装置の製造方法。
11. 前記第１導電層パターニング工程は、前記第２導電層形成工程の後に、前記第２導電層パターニング工程とともに一括して行なわれる、請求項１０に記載の半導体装置の製造方法。