TW556334B - Semiconductor device and fabrication method thereof - Google Patents
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Description
556334 五、發明說明（1) 發明領域 本發明係關於含有快閃記憶體的半導體裝置及其製造方 法。 背景技#ί 一般，對於含有快閃記憶體的半導體裝置，在其半導體 基板表面具有記憶單元部及週邊電路部的2個區域。此等 各區域内形成有必要的電極及佈線，此外，形成有用以電 性隔離半導體基板表面的隔離氧化膜。在形成隔離氧化膜 之際，一般採用有溝渠隔離法（STI : Shalow Trench
Isolation)以及L0C0S(Local Oxidation of Silicon) 法。在藉由此等方法形成隔離氧化膜的情況，該隔離氧化 膜的中央部有引起凹陷的碟狀變形（d i Sh i ng)現象的情 況。圖1 4顯示產生碟狀變形的例子。圖1 4之例子中，係在 形成於半導體基板1的隔離氧化膜2產生碟狀變形。此外， 如圖1 5所示，為於週邊電路部形成電晶體4而局部形成閘 極1 0的結果，則在週邊電路内造成從半導體基板1表面至 各電極上面的高度產生差異。 如此’在產生碟狀變形的部分或高度存在極大差異部分 的情況，即使形成層間絕緣膜5用以覆蓋遮蔽其上側，如 圖1 5所示，也有在層間絕緣膜5上面產生高低差6的情況。 此外’即使可形成初看為平坦的層間絕緣膜5，但在層間 絕緣膜5内形成接觸孔前的階段，進行為將層間絕緣膜5上 面平坦化用的CMP(Chemical Mechanical Polishing :化 學機械研磨）步驟時，因層間絕緣膜5下側構造的高低差的
m \\326\2cl-\91-09\91114308.ptd 第5頁 556334 二說明⑵ 影響，而有會在層間絕緣膜5上面產生高低差的 ^ 層間絕緣膜5上面產生如此之高低差，會於 問題。 吵T 4成 在此，為了減低出現於周邊電路部的層間絕緣膜 的高低差，如圖16所示’提出有在配置於周邊電路 極10的周邊配置虛擬電極13的方案。圖15、圖U ^ 省：圖示隔離氧化膜，但在電晶體4周邊具有隔離氧虽有 的t月況，如圖17所示，採用將隔離氧化膜2分割 、 易產生碟狀變形程度的大小，且形成虛擬‘"以 此等多個隔離氧化膜2上的方法。 以以％汉於 另- T面’在記憶單元部配置快閃記憶體3的情況 «16 ^ tf > ^ ^ ^ ^ f,nl ^^ φΐ nn]〇 2於2導體基板上的2層構造。相對於此 :己"：L極/形成1層’雖可說有減低高低差6，" j ^ 的層構造部分比較仍然較低。其結果，/印、 憶單7L部與周邊電路部間仍存在高低差7。 ° 發明概要 一 、緣二：；可更為減低出現於層間絕 …成上：ϊ:構;:以=製造方法。 路部ίπυκ定為平面的記憶單元部及周邊電 上;控制閘極體基板 上述周邊電路部中之上述半導體基：上=為電ΓΛ:於 91114308.ptd 第6頁 五、發明說明（3) 第1虛擬電極，於上述周 的厚度形成於上述半導辦其4路°卩以大致與上述浮閘相同 致與上述控制間極相。t;及第2虛擬電極，以大 面。藉由採用々厚度層積於上述第1虛擬電極上 将《休用上述構成，由於盥 — •等用的電極2層構造相同，於周、。己憶早兀4之快閃記憶體 造的虛擬電極，因而可減低記周邊電路邱部也配置作為2層構 層積層間絕緣膜的情πί ίΐ 部及周邊電路部上側 為了達成上述目的，太A日日二j、、巴、冬膑上面的向低差。 中，包括：半導丄iL半導體裝置的其他局面 周邊電路部；，閉，形成於上述―己：：：:隐早70部及 極，於上述中开層：：上述浮閘上…邊電路電 承載部，形成於述半導體基板上；接觸件 且盥上迷周邊電路部中之上述半導體基板上， 述接觸電路電極連接；及第3虛擬電極’形成於上 :接載部與上述半導體基板間。藉由採用上4上 ^牛承載部也形成2層構造，因而\可 閃記憶體等用的電極2声槿m二:、:己隱早：之快 m ^ ^ Z增構造形成相同咼度，可減低声n 、、、邑緣膜上面產生的高低I。 他禮間 中為Iί成上述目的，本發明之半導體裝置之製造方法 糸為具備，具有規定為相同平 電路部的车道辨且 > 丨w幻‘愿早兀4及周邊 閘極，u導體基板，於上述記憶單元部具有浮閘與控告丨 严擬雷J：於上述周邊電路具有1層構造的閘極與2層構造的 556334 五、發明說明（4) 層形成步驟，於上试〜〇〇 _ 成含有應成為上述^ Γ早=部及周邊電路部全體-併形 第2導電層形成Λ 早70部的浮閘部分的第1導電： 疋部及周邊電路部全體一併形 t於上述記憶單 部的層積於上述淬η μ而AA > 有心成為上述記憶單元
工$ /予閘上面的控 干U 第^導電層圖案加工步驟，從上述第導電層； 憶早兀部的部分，施以圖案加工上述浮門Θ _位於上述記 第1導電層中位於上述周邊電路 Y，’同時T上述 虛擬電極；第2導電層圖案加工步：，？上案：二 導電層中位於上述記憶單元部述第2 電路部的部分，竑1V固安丄 Y位於上述周邊 絕㈣J : 形成第2虛擬電極，·及層間 、，邑4膜形成步驟，形成層間絕緣膜以’ :己憶單元部及上述周邊電路部β||由採用盖= ΐ mi蝕刻的步驟，可同時形成記憶單元部的電極盘 電極的某種構造。驟，即可獲得虛擬 &佳實蜂^態之說.明 (實施形態1 ) 參照圖1，說明有關本發明之實施形態丨之半導體裝置的 構成。如圖1所示，該半導體裝置係藉由於矽組成的~半導 體基，表面上形成各元件而構成。半導體基板丨表面係將 5己憶單元部與周邊電路部規定為平面區域。記憶單元部中 形成有快閃記憶體3。快閃記憶體3内部，於半導體基板1 第8頁 91114308.ptd 556334
f面糟由，遏氧化膜層積浮閘1 1 ，又於該浮閘11上面藉由 ^化膜》、氮化膜、氧化膜的3層構造膜（以下稱為：「ΟΝΟ 朕」^寻的絕緣膜層積控制閘極} 2。也就是說，只要僅在 電極/卩止分予以著眼的話，即可形成浮閘11與控制閘極1 2的 2層才仏。另一方面，於周邊電路形成電晶體4。電晶體4 各有閘極1 0，電晶體4係就電極而言為僅具備該閘極1 〇的1 層構以又，圖1中，關於各元件部分僅作單純表示，省 略了細部構造。又，圖1中，也省略圖示形成於半導體基 板1表面的隔離氧化膜。
々d半t導驮置中，於周邊電路部中電晶體4的周圍配置 第\虛擬電極13與第2虛擬電極14的2層構造。第1虛擬電極 1 3係由大致與浮閘11相同厚度的相同材質所形成。第2虛 擬電極14係由大致與控制閑極12相同厚度的相同材質所形 成0
、參照圖2至圖9，說明有關圖丨所示半導體裝置的製造方 法。如圖2所示，於半導體基板1表面採用溝渠隔離法或 LOCOS法形成指定的隔離氧化膜2。又，圖2放大顯示應配 置周邊電路σ卩之電晶體近旁的虛擬電極的位置。如圖3所 示」f隔離氧化膜2彼此之間隙等處的曝露出半導體基板1 ，σ卩刀 Α成通道氧化膜21。此為於記憶單元部形成通道 氧化膜之際、同時也形成於周邊電路部者。 作為第1導電層形成步驟，如圖4所示，於半導體基板工 的主表面上形成第！導電層22，用以覆蓋隔離氧化膜1及通 道氧化膜2 1。第1導電層22係為形成記憶單元部之浮閘i i
\\326\2d-\91-09\91114308.ptd 第9頁 556334 五、發明說明（6) 用的材料層，是在層積- 周邊電路部者。又m ::際、同時也層積於 膜23。刪膜23係為/積成:：二盍，1導電層22上面的_ 際、同時也層積於心電路之浮閘11上側之 成光阻24。光阻此外，〇N〇膜23上側形 為對應欲形成之第I虛；由曝光及顯像’形成 示例子巾，光阻24/ 的圖案形狀。圖4所 域。 ’、形成於跨設於2個隔離氧化膜2上的區 作為第】導電層圖案加工步驟’係將該光阻 ί Ϊ , Τ " Κ 5 ^ ^ 2 t η上側二m 3。同時，還圓案加工第1虛擬電極 側的酬㈣。該㈣係與記憶單元 閘11用的蝕刻同時進行。於新曝露之：案加工序 形成氧化膜26。作為第2導電層形成，亟3側壁 :第2導電層25,用以覆蓋被圖案加工之第 其上面之ΟΝΟ膜23及側壁之氧化膜26。第2 ζ，電極13、 成記憶單元部之控制閘極丨2用的材料層，θ ^ :係為形 單兀部之際、同時也層積於周邊電路部。=，二積於圯憶 電層圖案加工步驟，係從第2導電層25上 為第2導 影法，形成如圖7所示第2虛擬電極1 4。形成兮设利用光微 極1 4用的蝕刻，係與記憶單元部中圖案加工^ 2虛擬電 的姓刻同時進行。|“b，可於周邊電路部莽：:閘極1 2用 極1 3與第2虛擬電極1 4的2層構造。 X传1虛擬電 遠半導體裝置中，由於與記憶單元部 既間記憶體等用
\\326\2άΛ91-09\91114308.ptd 第10頁 556334 、發明說明（7) 的電極2層構造相同，於周邊電路部也配置作為2層構造的 虛擬電極’因而，其與記憶單元部形成大致相同的高度 差。因而’可減低記憶單元部及周邊電路部上側層積層間 、’色緣膜的情況中的於層間絕緣膜上面的高低差。 圖1中’雖顯示第1虛擬電極丨3與第2虛擬電極丨4以相同 〇小形成2層構造，但實際上如圖7所示，也可形成用以包 覆第1虛擬電極丨3上面及側面的第2虛擬電極丨4。利用如此 ^構成丄可減少對於第2虛擬電極1 4形成時的蝕刻造成的 損傷’貫現信賴性高的半導體裝置。 盘圖8顯示從上面觀看該2層構造的狀態。第1虛擬電極13 1第2虛擬電極1 4的2層構造，也可為如習知電晶體$般沿 延伸配置者，但如圖8所示，其較佳構成為，分別短 :j f略正方形之獨立形狀，且呈多個相互藉由間隙並行 沾ί者。其理由為，若採用如此配置，於第1虛擬電極13 j蝕刻時可增高開口率，從而可有效進行蝕刻。此外，每 :虛擬電極的2層構造形狀，在此雖為略正方形，但只要 :，、、在所提供的區域内藉由間隙並行排列者， 形以外的形狀。 」马略正方 =7所示之例子中，第}虛擬電極13與第2虛擬電極η， 旧於？成於半導體基板1的活性區域，也形成為如跨起於 1:，m欠。但*，第1虛擬電極13與第2虛擬電極 最好並不覆被於分隔離氧化膜2上，而是隼中 =體^的活性區域(半導體基板工直接暴於 理由為，藉此可更為減低周邊電路部内的高低、
556334 五、發明說明（8) 差。 上述說明中，雖顯示有於第}導電層22上面層積ΟΝΟ膜23 後集中進行圖案加工的例子，但也可於層積0Ν0膜23前先 圖案加工第1導電層22，隨後，再形成0Ν0膜23以便用以覆 蓋所獲得之第1虛擬電極1 3的上面及側面。該情況時，最 終可獲得圖9所示構造。如此，也可為由Ονο膜23來覆蓋第 1虛擬電極1 3側面的構造。 ，據本實施形態之半導體裝置的製造方法，利用形成記 憶單70部之浮閘及控制閘極用的步驟，來同時並行地於周 邊電路部形成虛擬電極，是效率良好的。 (實施形態2 ) (製造方法） 說明有關本發明之實施形態2的半導體裝置的製造方 同。關於圖1至圖3所示步驟，係與實施形態1所示者相 相同,又直到形成_膜23為止的部分與實施形態1說明者 第2導電心:圖二所示’作為第2導電層形成步驟，形成 成記憶單^ U 膜23上*。第2導電層25係為形 單元部之心Π1極12用的材料層’是於層積於記憶 上側形成；光=!=周邊電路部者。第2導電㈣ 顯像，形成ΐ對声於ΐ: ΐ藉由先微影法'經由曝光及 圖丨。所示例ίΐ 的形狀的圖案形狀。 上的區域。巾先阻24係形成於跨設於2個隔離氧化膜2 兼作為第1導電層圖案加工步驟與第2導電層圖案加工步
9lll43〇8.ptd 第12頁 556334 五、發明說明（9) 驟’將該光阻2 4作為光罩進行蝕刻，如圖丨丨所示，一併圖 案加工通道氧化膜21、第1導電層22、 ΟΝΟ膜23及第2導電 層25。該蝕刻係與記憶單元部之浮閘丨丨及控制閘極12的圖 案加工同時進行。如此，在周邊電路部中可獲得第丨虛擬 電極13與第2虛擬電極;[4的2層構造。 藉由本製造方法，可獲得實施形態丨中說明的效果。 又，本製造方法中，可僅1次性完成蝕刻，因而可減低步 驟數。 (實施形態3) 參照圖1 2、圖1 3，說明有關本發明之實施 體裝置的構成。圖12中，係將周邊電路部的一部分放牛大導 :於立J圖。為使構造便於理解而有意識地顯示在眼前的 =面二電晶體4 (參照圖1 )的閉極丨Q係如圖丨2所示呈 面略ίϊΞ具有接觸件承載部15。接觸件承載部15係呈平 解而有思識地僅顯示主要部，實 、里 側面配置有絕緣膜等，此耸夕^ 閘極10的上下面及 臈5(參照圖1)。接觸件16係貫間係覆蓋著層間絕緣 件承載部15連接。圖13為顯示中且與接觸 體裝置中，隔離絕緣膜2上雖配 1 施形態之半導 係呈挾持第3虛擬電極17之狀:2妾：件承載部I但 承載部1 5間。 ·置於隔離絕緣膜2與接觸件 習知，在周邊電路部的電晶體僅具有"電極構造的情
第13頁 556334 五、發明說明（10) 假定配置有實施形態1之2層構造的虛擬電極，呈線狀 ^彳申之電晶體的部分仍為1層構造，位於該電晶體終端的 件ί I ί載部1 5也同樣為1層構造。藉由此構成，因接觸 1千承載部1 5的部分盥# A @ - Μ ❼t λ 但是，本每二 、、 生鬲低差的情況。 極"介於接觸件承載部15之^，在:觸:由將第3虛擬電 Ϊ2/，構造，因而與記憶單元部的電極2層：；部15也可形 又攸而可減低產生於層間絕緣二 k成為相 極17若係於形成記憶單元部之=的高低差々 ^ "、、叹置形成第3虛擬電極丨7用的多 Ψ之際同時形 常具有效率。 夕餘步驟的必要，而成， 根據本發明，由於與記憶單元部之快 極2層構造相同，於周邊電路部也配置2=憶體等用的 極，因而，可減低記憶單元部及周邊電^造之虛铤電、 絕緣膜的情況中的於層間絕緣膜上面的言上側層積層 於接觸件承載部也配置虛擬電極而形成2居-差。又，藉由 於接觸件承載部也可減低層間絕緣膜上曰冓造，因而， 差。 產生的高低 號之^明 鲁 1 半導體基板 2 隔離氧化膜 3 快閃記憶體 4 電晶體
W326\2d- \9l -09\9l 114308. 556334 五、 發明說明（11) 5 層間絕緣膜 10 閘極 11 浮閘 12 控制閘極 13 第1虛擬電極 14 第2虛擬電極 15 接觸件承載部 16 接觸件 17 第3虛擬電極 21 通道氧化膜 22 第1導電層 23 ΟΝΟ膜 24 光阻 25 第2導電層 26 氧化膜
91114308.ptd 第15頁 556334 圖式簡單說明 圖1為本發明之實施形態1之半導體裝置的剖面圖。 圖2為本發明之實施形態1之半導體裝置的製造方法的第 1步驟的說明圖。 圖3為本發明之實施形態1之半導體裝置的製造方法的第 2步驟的說明圖。 圖4為本發明之實施形態1之半導體裝置的製造方法的第 3步驟的說明圖。 圖5為本發明之實施形態1之半導體裝置的製造方法的第 4步驟的說明圖。 圖6為本發明之實施形態1之半導體裝置的製造方法的第 f 5步驟的說明圖。 圖7為本發明之實施形態1之半導體裝置的製造方法的第 6步驟的說明圖。 圖8為顯示本發明之實施形態1之半導體裝置的虛擬電極 配置的俯視圖。 ‘ 圖9為本發明之實施形態1之半導體裝置的其他例的剖面 -圖。 圖1 0為本發明之實施形態2之半導體裝置的製造方法的 第3步驟的說明圖。 圖11為本發明之實施形態2之半導體裝置的製造方法的 I 第4步驟的說明圖。 圖1 2為本發明之實施形態3之半導體裝置的立體圖。 圖1 3為本發明之實施形態3之半導體裝置的剖面圖。 圖1 4為習知技術之半導體裝置的產生碟狀變形的狀態的
91114308.ptd 第16頁 556334 圖式簡單說明 剖面圖。 圖1 5為習知技術之半導體裝置的第1例的剖面圖。 圖1 6為習知技術之半導體裝置的第2例的剖面圖。 圖1 7為顯示習知技術之半導體裝置的隔離氧化膜配置的 剖面圖。
91114308.ptd 第17頁
Claims (1)
- Μ、申請專利範圍 I一種半導體裝置，其包含有· 半導體基板，具有規定為 /、備 部； 為千面的記憶單元部及周邊電路 浮閘，形成於上述記憶單元部 ^制開極，層積於上上述半導體基板上； 周邊電路電極，於卜 上形成為1層構造； ^。"路部中之上述半導體基板 第1虛擬電極，方〜卜、+、 同，厚度形成於上述;4導周體邊基\路上部以大致與上述浮閉相 第2虛擬電極，以大致盥土 ，及 於上述第1虛擬電極上面;;a工制閘極相同的厚度層積 2 ·如申凊專利範圍第1項之半導场 I擬電極與上述第2虛擬電極係集；：丨，其中’上述第1 板的活性區域上方。 中形成於上述半導體基 3 ·如申晴專利範圍第1項之半導观 $擬電極與上述第2虛擬電極的2二裝/，其中，上述第1 方形存在多個，且相 ：2:構造，係、以俯視為略正 /·如申請專利範圍二 虛擬電極，俜用乂舜# 導放置，其中，上述第2 =承載部，係形成於上’其中，具備接 莖且與上述周邊電路電極連接；及之上述半導體基 业擬電極，形成於上述接觸 基板間。 I載部與上述半導體 556334 、申請專利範圍 半、曾2半導體裝置，其包含有：具備 部；導肢基板，具有規定為平面的記憶單元部及周邊電路 If ’形成於上述記憶單元部中之上述半導體基板上； ，：問極’層積於上述浮問上面； 形忐 電極，於上述周邊電路中之上述半導體基板上 力乂马1層構造· 接觸件7|(杳 基板 。卩，形成於上述周邊電路部中之上述半導體 土第;3严，#且與上述周邊電路電極連接；及 基板間^疑電極，形成於上述接觸件承載部與上述半導體 平面的：ΐ ί::J 3㉒方f，係為具備，具有規定為 憶單元部具有浮開與控$ =部的半導體基板，於上述記 層構造的閘極與2層構f ’及於上述周邊電路具有1 方法，其包含彳：且擬電極的半導體裝置之製造 第1導電層形成步：，V步驟 全體一併形成含有應；上述屺憶單元部及周邊電路部 1導電層； ^述记憶單元部的浮閘部分的第 第2導電層形成步驟， 全體一併形成含有應；、述記憶單元部及周邊電路部 閘上面的控制閘極部分的^述記憶單元部的層積於上述浮 第1導電層圖案加工^電層； 記憶單元部的部分，施以 攸上述第1導電層中位於上述 圖案加工形成上述浮閘，同時， \\326\2d-\9].〇9\91114308.pid 第】9頁 556334 六、申請專利範圍 從上述第1導電層中位於上述周邊電路部的部分，施以圖 案加工形成第1虛擬電極； 第2導電層圖案加工步驟，從上述第2導電層中位於上述 記憶單元部的部分，施以圖案加工形成上述控制閘極，同 時，從上述第2導電層中位於上述周邊電路部的部分，施 以圖案加工形成第2虛擬電極；及 層間絕緣膜形成步驟，形成層間絕緣膜以便一併用以覆 蓋上述記憶單元部及上述周邊電路部。 8.如申請專利範圍第7項之半導體裝置之製造方法，其 中，上述第1導電層圖案加工步驟，係於第2導電層形成步 f 驟後，與上述第2導電層圖案加工步驟同時一併進行。\\326\2d-\91-09\91114308.ptd 第 20 頁
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