JP2003332530A5 - - Google Patents

Claims (17)

1. 電子メモリ構造であって、
   基板と、
   該基板の最も近くに形成される平坦な第１の導体と、
   該第１の導体に隣接して形成される配線層と、
   該配線層に隣接して形成される相変化材料素子と、
   該相変化材料素子に隣接して形成される平坦な第２の導体とを含み、
   前記配線層は、前記第１の導体から前記相変化材料素子まで延在する導電性配線構造を含み、該導電性配線構造は前記第１の導体に物理的に接続される第１の表面を有し、また前記導電性配線構造は前記相変化材料素子に取り付けられる第２の表面を有し、前記第２の表面の表面積は、前記第１の表面の表面積よりも小さい電子メモリ構造。
2. 前記相変化材料素子は、前記配線層に物理的に接続され、相変化表面積を有する相変化表面を含み、前記相変化表面積のうちのマイノリティ領域が前記導電性配線構造に物理的に接続される請求項１に記載の電子メモリ構造。
3. 前記導電性配線構造の前記第２の表面積のうちのマイノリティ領域が前記相変化表面積に物理的に接続される請求項１に記載の電子メモリ構造。
4. 前記導電性配線構造の前記第１の表面のうちの全てが前記第１の導体に物理的に接続される請求項１に記載の電子メモリ構造。
5. 前記配線層と前記第２の導体との間に共通して配置される複数の相変化素子をさらに含む請求項１に記載の電子メモリ構造。
6. 前記相変化素子間に絶縁体材料をさらに含む請求項５に記載の電子メモリ構造。
7. 前記絶縁体材料は誘電体である請求項６に記載の電子メモリ構造。
8. 前記第１の導体および前記第２の導体は、ワード線およびビット線として指定される請求項１に記載の電子メモリ構造。
9. 電子メモリ構造であって、
   基板と、
   該基板に隣接して形成される平坦な第１の導体と、
   該第１の導体に隣接して形成される配線層と、
   該配線層に隣接して形成される相変化材料素子と、
   該相変化材料素子に隣接して形成される平坦な第２の導体とを含み、
   前記配線層は、前記第１の導体から前記相変化材料素子まで延在する導電性配線構造を含み、該導電性配線構造は前記第１の導体に物理的に接続される第１の表面を有し、また前記導電性配線構造は前記相変化材料素子に取り付けられる第２の表面を有し、
   前記相変化材料素子は前記配線層に物理的に接続される相変化表面を含み、該相変化表面は相変化表面積を有し、前記相変化表面積のうちのマイノリティ領域が前記導電性配線構造に物理的に接続される電子メモリ構造。
10. 前記配線層と前記第２の導体との間に共通して配置される複数の相変化素子をさらに含む請求項９に記載の電子メモリ構造。
11. 前記相変化素子間に絶縁体材料をさらに含む請求項１０に記載の電子メモリ構造。
12. 前記絶縁体材料は誘電体である請求項１１に記載の電子メモリ構造。
13. 前記第１の導体および前記第２の導体は、ワード線およびビット線として指定される請求項９に記載の電子メモリ構造。
14. 演算処理システムであって、
    処理ユニットと、
    該処理ユニットが情報を格納しアクセス可能なＲＡＭメモリ構造と、を含み、
    該ＲＡＭメモリ構造は、
    基板と、
    該基板に隣接して形成される平坦な第１の導体と、
    該第１の導体に隣接して形成される配線層と、
    該配線層に隣接して形成される相変化材料素子と、を含み、
    前記配線層は、前記第１の導体から前記相変化材料素子まで延在する導電性配線構造を含み、該導電性配線層は前記第１の導体に物理的に接続される第１の表面を有し、また前記導電性配線構造は前記相変化材料素子に取り付けられる第２の表面を有し、前記第２の表面の表面積は、前記第１の表面の表面積よりも小さい、前記配線層と、
    前記相変化材料素子に隣接して形成される平坦な第２の導体と、
    を含む演算処理システム。
15. 電子メモリ構造の形成方法であって、
    基板上に第１の導体を堆積するステップと、
    該第１の導体と前記基板の上に配線層絶縁体を堆積するステップと、
    前記第１の導体まで前記配線層絶縁体にトレンチをエッチングするステップと、
    前記トレンチの上に配線層導体を堆積するステップと、
    該配線層導体上に第２の配線層絶縁体を堆積するステップと、
    該第２の配線層絶縁体を研磨して前記配線層導体の一部を露出させるステップと、
    露出した一部の前記配線層導体の一部に相変化材料を堆積するステップと、
    前記相変化材料上に第２の導体を堆積するステップと、
    を含む電子メモリ構造を形成する方法。
16. 複数の相変化材料素子を形成する前記相変化材料をエッチングするステップをさらに含む請求項１５記載の電子メモリ構造を形成する方法。
17. 前記相変化材料素子のそれぞれの表面は、前記トレンチの上に形成された前記配線層の縁部に物理的に接続されている請求項１６記載の電子メモリ構造を形成する方法。